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Ashra実験における
光検出システムの開発
次世代光センサーに関するワークショップ
2005年12月27日 KEK
東京大学宇宙線研究所
増田正孝
発表内容
1. イントロダクション(Ashra実験とは)
2. Ashraの光検出システム
3. 大口径静電レンズ撮像管
4. トリガーシステム
5. ファインセンサ
6. まとめ
イントロダクション Ashra実験
All-sky Survey High Resolution Air-shower detector
T.O.
UV-lights
Ashra
station
全天監視： 12 単位検出器 / ステーションで 5 sr（=80％×2π）
高感度：
3~4 集光器 / 単位検出器で同じ視野（0.42 sr)
分角精度： 1分角の画素分解能～人間の目（視力1.0）
ハイブリッド：大気チェレンコフ光、大気蛍光、紫外光同時複合観測
Ashraの光検出システムに対する要請
・1台の検出器で4Mピクセルの解像度
・異なる宇宙線事象に対する自己トリガー
イントロダクション Ashra集光器
Modified Baker-Nunn
F/0.74
• 7 部分鏡（2.2ｍ有効径）+1焦点球面（20インチ光電レンズ撮像
管）
• 3枚の非球面補正レンズ（1.2m径、紫外透過アクリル板）
• 光線追跡広視野内で 1 分角度焦点精度
Ashraの光検出システムのコンセプト
ファインセンサ
トリガーシステム
特徴
・光電面と蛍光体による「光⇔電子変換」を繰り返し、
画像を保持したままゲインの増幅
・トリガーシステムとファインセンサ(精細画像取得)
16インチ光電レンズ撮像管(I.I.)の開発
東芝製16インチ医療用X線I.I.を改造。
入力面の薄いアルミ＋CsI
球面UV透過ガラス
その変更に伴い、電子レンズ最適化、出力面を
曲面FOPに変更。
医療用X線I.I.の例
16インチ光電レンズ撮像管の開発
電極
200mm
電子軌道
光電面
Input Photocathode Window
400mm
蛍光面
Output Phosphor Screen
30mm
Phosphor
Kovar flange
FOP
SUS flange
光電レンズ撮像管の出力面開発
きつい曲面の蛍光面は
はじめて。プロセスを開
発する必要がある。
曲面への蛍光体の塗布
•薄く（解像度）
•一様に（ゲインの一様性）
出力面開発：蛍光体塗布1
1.加工していないFOP
3.蛍光体塗布後
2.凹面加工、フランジ接着後
4.アルミ蒸着後
出力面開発：蛍光体塗布2
斜面の角度に対する蛍光体の膜厚の依存性
30
P47膜厚測定値
平面部厚さx cosθ
25
ZnS膜厚測定値
平面部厚さx cosθ
20
P47膜厚測定値
膜厚[μm]
平面部厚さx cosθ
15
10
5
0
-10
電子顕微鏡による断面図
0
10
20
30
40
50
斜面の角度[度]
60
70
80
蛍光体膜厚の角度依存性
90
16インチ光電レンズ撮像管
16インチI.I.
撮像写真
2～3分角相当の分解能
20インチ光電レンズ撮像管耐圧試験
20インチI.I.
＠海洋研究開発機構
（JAMSTEC）
2.2気圧×50分+etc
⇒6.4年耐用@ １気圧
⇒940年耐用@0.7気圧
現在、性能評価試験中
トリガーシステム
トリガーシステム
要求
・チェレンコフ光、大気蛍光へのトリガー～1度の分解能
・遅延Ｉ．Ｉ．の遅れの時間～160nsec以内の応答
・高ゲイン
64×64chのHPD(電子管＋シリコン検出器)とLSI
トリガー用6インチ電子管
LSIchip
photocathode
electrode
+30kV
photoelectron
photon
pixel
array
detector
ceramic
６インチ電子管
１．光電変換
２．電圧による加速
３．シリコン検出器により
電子のエネルギー⇒電子正孔対
４．LSIによる高速閾値判定
トリガーシステムシリコン検出器
特徴
PAD
10µm
・30.8mm角
・1画素450µm×450µm
30800µm
２８800µm
・1チップ上に64×64画素
・垂直方向に〈111〉面を持つ
シリコン基板（比抵抗2-3kΩcm)
・エネルギーに比例した
電子正孔対の生成
30800μm
1チップ(電子入力側)
・電子収集型(高速性重視)
シリコン検出器断面図
・ゲイン
電子のE=30keV
⇒G～7000
・応答速度(-100V)
Si
vd=3×104m/s
ee-e-
h+
h+
h+
⇒ τ～10ns
製造プロセスを
e-
何通りか試作試験中
トリガーLSIの設計と試作
１画素回路図
要求
・電流入力に対し閾値
との比較でトリガー判定
・64 x 64ch
・画素毎にゲイン補正
・高速性<数10ns
・コスト
特徴
・標準CMOSプロセスLSI
・16 x 16ch/チップを16枚
・画素毎に閾値を選択
・wired-OR出力
1画素回路シミュレーション
出力信号
入力信号
閾値電圧
・立ち下がり時間
１０ns以内で
トリガー生成。
・閾値を設定可能
シミュレーション
シミュレーションを元にチップレイアウトの作成
トリガーチップの試作
設計ルール
CMOS:Rohm0.35m
1画素
200m角
チップサイズ
4.9 mm角
出力波形
入力波形
閾値電圧
このＬＳＩを用い性能評価試験
・～15nsecの応答
・基本動作(閾値選択)の確認
Ashraファインセンサ
要求
水平方向アドレスデコーダー
水平(X)方向トリガー＆リセット
・2048×2048ch光検出器+回路
Yアドレス
デコーダー
・2次元露光制御
MACRO CELL GROUP1
(2048×1024)
Yトリガー
&
リセット
・部分読み出し制御
・コスト
MACRO CELL GROUP2
(2048×1024)
Yアドレス
デコーダー
読み出し回路(下部：2048×1024)
水平方向アドレスデコーダー
・画素サイズ8µm角
VDD
RES
・CMOS標準プロセスを用いたLSI
tg
VDD
・チップサイズ18.88mm
・読み出しレート～12.8µs/セル
1画素回路図
SEL
gnd
OUT
タイミングチャート
1st
2nd
Xsel,Ysel
xr,yr
xs,ys
res
tg
yadr1,2[9:0]
yclk1,2
xadr1,2[7:0]
1
読み出しサイクル
2
・・・
16
1
読み出しサイクル
2 ・・・
16
xclk1,2
xradr,yradr[7:0]
rclk
aout1,2[15:0]
第1トリガーによる部分露光後にデータを保持
第2トリガーによる選択的読み出し
トリガーセンサとファインセンサの動作
信号
トリガー領域
３×３マクロセルを露光
マクロセル
16×16画素
トリガー信号⇒3×3マクロセルごとの露光
まとめ
Ashraの光検出システムにおいて
・大口径静電撮像管(16インチI.I.) を開発、性能評価し、
2～3分角相当の分解能と～100のゲイン
・トリガーLSIの高速性(～15ns)、動作の確認
・ファインセンサの動作シミュレーション
今後
・トリガー用シリコン検出器、ファインセンサの性能試験を

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