スライド 1

ディジタル回路 第4回
規格表から見たCMOS回路
情報工学科
天野英晴
規格表とは?
• 電子デバイスを使って設計する場合に必要な情報
が載っているマニュアル
– 最大動作定格
• この範囲を守らないと壊れるかもしれない→あまり使わない
– 推奨動作条件
• この範囲を守らないと電気的な規格が保証されない
– 静特性、DC特性
• 時間項が入らない特性
– 入出力特性
– 駆動能力
– 動特性、AC特性
• 時間項の入った特性
– 伝搬遅延時間
絶対最大定格と推奨動作条件
テキストp.35
• 74ACシリーズというかつてのCMOSの標準
ディジタルICの規格
• 5V電源時代→LV(2.2-3.3V品)は55ページ
– この時代はかなり電源範囲が広かった
– 最近の製品(1V-3.3V)はもっと電源範囲が狭い
– 入力電圧は電源電圧を越えてはならない
→ ラッチアップの危険性(後で)
– 入力の信号変化に制限がある
→ ゆっくりすぎる入力は不安定状態を作る(次次回)
うんちく
• 74シリーズは、標準ディジタルICの規格
• 74 AC 00
74:民生
54:軍用
デバイスの
種類
AC:
Advanced CMOS
ゲートの種類
00:2入力NANDが4個
テキストp37に例を掲載
最近はFPGA(Field Programmable Gate Array)などのプログラマブルデバイスに
押されてあまり使われない
CMOSの入出力特性
Vout
VDD
Hレベルは
ほとんどVDD
スレッショルドレベル
(Threshold Level)
しきい値 出力
H→L(L→H)の切り替わる
入力電圧
スレッショルドレベ
ルは、ほぼVDD/2
Lレベルは
ほとんど0V
Vin
0V
VDD/2
VDD
CMOSはほとんど理想的な入出力特性を持っている
スレッショルドレベルの決め方
• スレッショルドレベルを固定値に定めることは
困難
– 温度による違い
– 製品の特性ばらつき
– ヒステリシス(履歴)特性
Vout
VDD
• L→H、H→Lでスレッショルドが違ってくる
この特性は悪いことではない(次回)
0V
VDD/2
VDD
Vin
工学的スレッショルドレベル
VOH:推奨動作条件を満足する限り
最悪でもこの値をHレベルとして保証
(最小値を使う)4.4V
数値はp.36 ACシリーズ
電源4.4V、CMOS同士の接続
最悪の場合を考えて読む!
ワーストケースデザイン
Hレベル
ノイズマージン VIH:これより高ければHレベルとして認識
4.4-3.15=1.25 (最小値を使う) 3.15V
出力側
入力側: スレッショルドレベルはこの範囲のどこかに
ある→どこでもいいじゃないか!
Lレベル
ノイズマージン
1.35-0.1=1.25
VIL:これより低ければLレベルとして認識
(最大値を使う 1.35V
VOL:推奨動作条件を満足する限り
最悪でもこの値をLレベルとして保証
(最大値を使う)0.1V
演習1
• 55ページの74LVシリーズを、CMOS同士で
接続し、電源3.3Vで利用した場合のノイズ
マージンをL、H共に計算せよ。
– CMOS同士の接続では入力電流は小さい
– ワーストケースデザインをせよ
駆動能力
…
一つの出力にいくつ
入力を繋げるか?
=ファンアウト
ON
A
Z
ON
L
A
Z
IOH
H
IOL
Lレベルファンアウト
=IOL/Iin
Hレベルファンアウト
=IOH/Iin
CMOSのファンアウト
• p.36のデータから直流的ファンアウトを計算
すると
– 24mA/5.0μA=4800個
– これは有り得ない
– 容量負荷、波形の乱れを考えて10個程度にする
のが普通
伝搬遅延時間
スレッショルドレベル
=1/2 Vddとすると
入力がスレッショルドレベルを
よぎってから
出力がスレッショルドレベルを
よぎるまで
VIH
½ VIH
つまりはディジタル的な
信号が伝わる時間を示す
VOH
変化は出力で見る!
½ VOH
tpHL
tpLH
STA(Static Timing Analysis)
L→H
H→L
H→L
L→H
L→H
H→L
tpHL + tpLH + tpHL
tpLH + tpHL + tpLH のうち大きい方を取る
2 X tpLH+tpHL
の方が大きくなる傾向にある
立上がり立下り
tf: 立下り時間、tTLHとも呼ばれる
tr:立上り時間,tTLHとも呼ばれる
出力波形の良さ
あまり実際には使わない
VOH
VOHの90%
VOHの10%
tf
VOHの90%
VOHの10%
tr
消費電力(ダイナミック電力)
–
–
–
–
–
CMOSのスイッチングとその伝搬に必要な電力
½ 容量 × 電源電圧の2乗 ×スイッチング率
スイッチング率は通常動作周波数に比例
容量は、ドライブする側とされる側、配線容量を含む
電圧を下げるのが最も効く
• 5V→3.3V→2.4V→1.5V→1.0V(これより下げるのが困難)
– プロセッサコアの動作周波数が3.1GHz程度で頭打ちに
なった原因の一つ
– 電圧(V)と周波数(f)を負荷に応じて調整
• DVFS (Dynamic Voltage and Frequency Scaling)
消費電力(スタティック電力)
•
•
•
•
リーク電力とも呼ばれる (D-Sのリークが主)
電源電圧に比例
動いていなくても消費するので携帯デバイスでは大変
トランジスタのスレッショルドレベルを大きくすれば良い
→ しかし遅くなる
• Dual Vth, パワーゲーティング、基板バイアス
CMOS利用上の問題点
• 静電破壊
– 静電気が薄い絶縁膜を破壊
– ANTI STATICの袋、ケース、黒いウレタン、銀紙などに保
管
– シャーシに入れて電源を付ければ大丈夫
– 基板やチップを不用意に手で触れないように注意
• ラッチアップ
– CMOSのpMOS, nMOSの組み合わせパターンがサイリ
スタを構成
– 何かの原因でオンになって過電流が流れる
– 入力が電源電圧よりも大きいと発生しやすい
– ダイオードなどの保護回路が有効
p型拡散層
p型拡散層
n型拡散層
寄生サイリスタ
n型拡散層
演習2
• 下の回路の最大遅延時間を計算せよ
• ゲートは全て74AC00とする