メモリ

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V. メモリ
一般に計算機は、演算を行う中央処理ユニット（CPU)と情報を記憶するメモリ部から成る。
CPUはメモリから随時データを出し入れして演算処理を進める。本章はメモリについて。
基本構成
１ビット情報を記憶するメモリセルが、ワード線とビット線によりマトリックス状に接続。
これにより、アドレスAi にNビットのデータを収容する。
ROM（Read Only Memory）
書き込まれてあるデータを読み出すのみのメモリ。文字フォント情報や算術演算プログラムなど。
左図のNOR型ROMでは、
アドレスAには「1010」、アドレスBには「110１」
アドレスCには「1001」、アドレスDには「0100」
が格納されている。
VDD
nMOS
A
●
B
●
C
●
●
●
●
●
●
●
●
●
例えば、アドレスAのデータを読み出すには、
A = high、 B = C = D = low、とする。
ワード線Aに接続されている nMOS がオン
●
●
●
そのnMOSのドレイン電圧＝0
D
●
●
f3
f2
f1
f0
そのドレインが接続されているビット線出力＝0
他のビット線出力＝VDD
{f3, f2, f1, f0 } = ｛0, 1, 0, 1｝
VDD
●
A
B
●
●
●
f2
●
C
D
●
f3
f1
f0
あるいは左図のNAND型ROMでは、
アドレスAには「1010」、アドレスBには「1100」
アドレスCには「0110」、アドレスDには「1001」
が格納されている。
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●
例えば、アドレスAのデータを読み出すには、
A = low、 B = C = D = high、とする。
●
●
ワード線Aに接続されている nMOS がオフ、
その他はオン
●
●
●
nMOSオフが接続されているビット線は遮断、
その他は導通
nMOSオフが接続されているビット線出力＝VDD
その他のビット線出力＝0
{f3, f2, f1, f0 } = ｛1, 0, 0, 1｝
PROM（Programmable ROM）
上記ROMでは、MOSトランジスタの有無によりビット情報が書き込まれていた。
実効的にMOSの有無が任意に設定できれば、記憶内容が変更できる。
そのようにしたROMがPROM（Programmable ROM）。
上記ビットの読み出しは、MOSのゲート端子に電圧印加→ソース-ドレイン間が導通、という原理に
よる。
ゲート端子に電圧印加してもソース-ドレイン間が導通しなければ、MOSゲートが無いの同じ。
ところで、MOSにはしきい値電圧VTがあり、ゲート-ソース間電圧＞VTのときにMOS＝オン。
そこで、全てのセルにMOSを配置し、各MOSのしきい値を変更すれば、実効的にMOSの有無を任
意に設定することになる。
VDD
3
●
A
●
f3
●
●
●
●
f2
f1
●
f0
●
B
●
●
●
●
C
●
●
●
●
D
●
●
●
●
左図のNAND型ROMにおいて、
実線MOSのVT：高、点線MOSのVT ：低、とする。
点線MOSは存在しないのと同じなので、
前ページのNAND型ROMと等価。
PROMの中でも、電気的に記憶内容を変更できるものをEEPROM（Electrically Erasable PROM）
と呼ぶ。
EEPROMを実現するには、しきい値可変のMOSトランジスターが必要。
このためには、MOSの絶縁膜の中に第２のゲート（フローティングゲート）を挿入する。
これに対応して、通常のゲートを制御ゲートと呼ぶ。
制御ゲート
フローティングゲート（FG）
V
(i) FGに何も施さない時：
制御ゲートに電圧印加 → FG上部に負電荷 → FG下部に正電荷
→ 半導体表面に負電荷＝nチャネル形成
--------
++++++++
通常のnMOS動作
(ii) FGが負に帯電：
制御ゲートに電圧印加
→ FGの負電荷は上部に偏るものの、下部にも分布
→ 半導体表面にnチャネルは形成されず＝MOSはオフ状態
しきい値が高くなったのと等価
--------
4
(iii) FGが正に帯電：
制御ゲートに関わらず、半導体表面にnチャネル形成
→ MOSはオン状態
以上をまとめると、
なお回路記号としては、
フローティングゲート帯電/リセット方法
フローティングゲートを帯電/リセットするには、ホットエレクトロン及びトンネル現象を利用する。
（ホットエレクトロン：強い電界で加速されて大きな運動エネルギーを得た電子の集団）
（トンネル現現象：エネルギー障壁を電子が通り抜ける量子力学的現象）
帯電法：
ゲート端子に電圧印加して半導体表面にnチャネルを形成したうえで、
ソース・ドレイン間に十分大きな電位差を与える。
半導体表面で電子が加速され、大きな運動エネルギーを得る
（ホットエレクトロン）。
ホットエレクトロンがエネルギー障壁を飛び越えてフローティング
ゲートに乗り移る。＝FGが負に帯電
リセット法：
FGと半導体間の絶縁膜を一部薄く作っておいたうえで、
FGと半導体間に大きな電位差を与える。
FG内の電子がトンネル現象により、半導体側へ移動＝FGは中性
上記手法によりMOSトランジスタのしきい値を制御し、書き換え可能としたのがフラッシュメモリ
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USBメモリや形態電話、デジタルカメラなどに広く用いられている。
SRAM（Static Random Access Memory）
EEPROMでは、記憶内容変更のために高い印加電圧が必要。
これに対し、読み出しと同じ電圧で書き込みできるメモリとしてRAM（Random Access Memory）
がある。
RAMにも、SRAM（Static RAM）とDRAM（Dynamic RAM）の２種類あり。
SRAMの基本は２個のCMOSインバータからなる双安定回路。
VDD
●
●
●
●
LOW
(HIGH)
これに外部から双安定状態をスイッチするための回路を付加する。
VDD
VDD
M8(pMOS)
M7(pMOS)
双安定回路部
VDD
M5
M6
●
●
ビット線２
●
M4
●
●
●
ビット線１
M3
M2
M1
●
左図において、
｛M3、M4｝はスイッチング用nMOS。
●
ワード線
ワード線がhighだと｛M3、M4｝導通状態。
ビット線への印加電圧によって｛M7, M8｝は導通または遮断
ワード線をhighにして、ビット線に電圧を印加すると、それに応じて双安定回路がスイッチ。
いったんスイッチすれば、ワード線/ビット線を０に戻しても、その状態を保持。
読み出しには、ワード線をhighにして、ビット線の電圧を見る。
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DRAM（Dynamic Random Access Memory）
１トランジスタ１容量でメモリセルを構成（→小さいセルサイズ）。
コンデンサの充電/放電で「１」「０」を記憶。
●
●
DRAMセル
HIGH
●
HIGHの書き込み
●
LOW
ワード線
HIGH
ビット線
●
HIGH
●
LOWの書き込み
① ワード線high → MOSオン
② ビットにhigh/lowを印加
③ コンデンサが充電/放電
④ ワード線low → 書き込み終了
⑤ 読み出すには、ワード線highにしてビット線の電圧をみる。
ただし実際には、
セルサイズを小さくするため、コンデンサ容量：小 → 蓄積電荷量：小
一方、ビット線はある程度の長さ → 寄生容量：大
読み出し時に、
蓄積された電荷がコンデンサ容量とビット線容量とで再配分
→ 読み出し電圧：小
そこで、
小さい電圧変化を読み出すため、コンデンサ容量が1/2のダミーセルを用意して、
ダミーセルと正規セルとの電位差からビット読み出し。
7
●
●
ワード線
ダミーセル
●
CC
ビット線
ビット線
CD
= CC/2
●
●
●
CB
CB
実際のデバイス構造
データ出力
センスアンプ
SRAMとDRAMの比較
SRAM
DRAM
6Tr
1Tr + 1C
セルサイズ
大
小
動作速度
高速
やや遅い
キャッシュメモリ
メインメモリ
素子数
応用例

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