CaF2障壁・p型駆動トンネルダイオードに関する基礎研究背景・目的素子構造・動作原理素子作製・測定結果・考察・結論まとめ研究背景 2015/2/17 • 既存CMOSの性能を超える論理演算回路 – 共鳴トンネルダイオード(RTD)をベースとし構成 – RTDとは 量子効果応用デバイス 超高速動作且つ低消費電力を実現可能 状態の保持が可能(不揮発) – p型駆動のRTD(p-RTD)に関しては未検証 p-RTDの設計の前段階が本研究となる VDD p-RTD…未検証 Vin 相補型RTD のNot回路図 Vout n-RTD…動作確認済み 2 2015/2/17 研究目的 • p-RTD設計にあたって 3 V.L. – 障壁材料の選択：CaF2 RTDの作製に積層結晶成長が必要 価電子帯不連続ΔEV=8~9eV(バルク値) ⇒原子層レベル薄膜のデータは無い 1.71eV 4.05eV Ec 2.3eV 1.12eV Ev Si – 薄膜化のメリット：ホール電流の確保 トンネル確率上昇 価電子帯準位差(ΔEV)低下 CaF2層膜厚(tCaF2)と明白な相関関係が期待されており，高速・低消費電力志向設計との整合性を検証したい CaF2 Ec 12.1eV ΔEV 使用材料のバンドプロファイル Ev CaF2薄膜1層のトンネルダイオードを作製し，J-V 特性から価電子帯における障壁高さを推定する 2015/2/17 素子構造と動作原理 4 • 素子構造は右図 – CaF2層厚tCaF2=1~5MLで作製 (1ML～0.31nm) • ホール電流を観測 – 逆方向バイアスで測定順方向バイアスゼロバイアス逆方向バイアス 2015/2/17 素子作製方法 5 • 酸化膜形成 – 950℃，30分のWet酸化(約100nm) • 酸化膜エッチング – フォトリソでパターン形成後 BHFでSiO2をエッチング Au – 保護酸化膜形成 Al CaF2 p-Si Sub. SiO2 SiO2 SiO2 • 結晶成長(MBE) – 保護酸化膜除去後CaF2を基板温度80~650℃で結晶成長 • 金属蒸着 – フォトリソでパターン形成後 Al(40nm)，Au(100nm)を蒸着 2015/2/17 測定方法 • 測定系は下図 – 測定機器：Agilent4155c – 回路図上における逆方向バイアスの測定結果を考察対象とする 6 2015/2/17 結果と考察：例①(tCaF2=3ML) • 0.7V~1.4Vの領域で測定結果がΔEV=4eVの理論曲線上に乗ることが観察される – この場合ΔEV=4eVと推定される tCaF2=3ML @RT tCaF2=3ML ΔEV 7 2015/2/17 結果と考察：例②(tCaF2=4ML) • 1.0V以降の領域で測定結果がΔEV=3eVの理論曲線上に乗ることが観察される – この場合ΔEV=3eVと推定される tCaF2=4ML @RT tCaF2=4ML ΔEV 8 2015/2/17 結論：tCaF2=4ML測定結果まとめ 9 • セルによる測定結果のばらつきが大きいため，平均を取りΔEVを推定⇒3eV程度 – 2V印加時で比較 tCaF2=4ML 電流値のばらつき：tCaF2±1MLに対応 @RT =2V ΔEV V=2V 今後の方針 2015/2/17 • 電流密度を確保するためにはtCaF2=1~3MLで安定動作する素子作製プロセスの探索が必要予想される電流値 10 2015/2/17 まとめ 11 研究の目的 p型動作をするRTDを設計するため，CaF2のホールに対する価電子帯障壁高さを推定すること結論 p型駆動・CaF2障壁トンネルダイオードの素子作製及び電流電圧特性の観測に成功障壁膜厚tCaF2=4MLで作製した場合，障壁高さΔEVはバルク値の半分程度の 3~4eV程度と推定される今後の方針薄膜の膜厚と障壁高さの相関関係を調査するため，より多くの素子を作製・測定することで精度の高い推定を行う考察： V=0～0.5Vにおける理論と実験の乖離につい 12 2015/2/17 て • 界面準位等によるp-Si側バンド曲がりの見積もり誤差ゼロバイアス時(V=0V)におけるバンドプロファイル当初想定実際(予想①) 実際(予想②) V<0.5Vでは電流値の見積もり誤差大だが， V>1V ではあまり影響を受けない先行研究：n型駆動RTD 2015/2/17 13 • 高速のスイッチング特性と，電流電圧特性に微分負性抵抗が現れるという特徴を持つ ① 印加電圧が小さいうちは，井戸内の量子準位と一致するエネルギーに存在するn-Si側の電子が少ないため電流が流れにくい(Fig.12①)． ② 電圧の印加に伴いバンドが傾き，量子準位と等しいエネルギーの電子が多くなるほど共鳴トンネル効果で流れる電流が大きくなり，電子濃度が最大になるときに電流値がピークとなる(Fig.1-2②)． ③ さらに電圧を印加すると，量子準位がn-Siの伝導帯より低くなるのでトンネル効果は起こらなくなり，電流が再び流れにくくなる (Fig.1-2③)． ① ② Electron 電子 Al n-Si EC Ec ② 準位 Level Resonant EEc C ③ ③ ① Ec E C Voltage Fig.1-1 I-V Characteristic Curve Fig.1-2 Band Structures of n-RTD 先行研究：状態記憶素子としての RTD 2015/2/17 14 • 井戸層(障壁に囲まれた部分)にトンネリング，散乱による電荷蓄積が起こり，ポテンシャル形状が変化．高抵抗状態へ変遷 – 電荷引き抜きまで状態を保持可能 1.5 Current (mA) 1 0.5 Vpeak=0.67 V Jpeak=27.5 kA/cm2 Vreset= -0.93 V ON/OFF=10.4 @RT 0 -0.5 -1 -1.5 -1.5 -1 -0.5 0 0.5 1 1.5 Voltage (V) Ref: J.Denda, et al ., Jpn. J. Appl. Phys. 52 (2013) 素子構造メモリ動作原理(nc-Siで閉じ込める場合) 2015/2/17 I 15 ［Ⅰ］書き込み低抵抗状態［Ⅰ］書き込み［Ⅲ］消去 read V Al nc-n-Si CaF2 Si CaF2 nc-Si p-Si p-Si ［Ⅱ］保持高抵抗状態 eAl nc-n-Si ［Ⅱ］保持 IV特性 eSi nc-Si p-Si 準位と一致しトンネリング＆蓄積［Ⅲ］消去 eAl nc-n-Si Si 電荷蓄積状態 nc-Si p-Si eAl nc-n-Si Si 電荷放出 nc-Si p-Si 先行研究：薄膜化による障壁高さの低減 2015/2/17 • n-Si基板(111)上に数分子層で結晶成長させた CaF2薄膜の伝導帯バンド不連続量(ΔEC)が，バルク値よりも低く見える – 明白な相関関係が存在するためCaF2薄膜の膜厚設計によりCaF2伝導帯準位を制御できる可能性を示唆 the Relationship between Thickness of CaF2 and Conduction band discontinuity between CaF2 and Si Ref: K. Suda, el al.: Analysis of single- and double-barrier tunneling diode structures using ultrathin CaF2/CaF2/Si multilayered heterostructures grown on Si, Jpn. J. Appl. Phys., to be published 16 低温時測定結果 2015/2/17 • 低温(44K,77K,100K)での測定結果 – 理論解析で予想される値よりも大きな電流値を観測  低温状態で界面に蓄積キャリアが存在か? tCaF2=3ML 19 2015/2/17 現段階での測定結果まとめ • 測定数が少なくtCaF2とΔEVとの相関関係を炙り出すまでには至っていない @RT 20