２００８インターンシップ報告書マニュアルレイアウト設計 DNP LSI DESIGN ・論理設計/レイアウト設計/設計検証などが仕事・JR埼京線赤羽駅徒歩5分・フレックスタイム制でコアタイムは11時～16時・一人一人にPCがありUNIXを使って作業・セキュリティが厳しく書類、データの持出しは不可実習内容・LSIができるまでの流れについて・MOSの構造および基本動作の学習・STDセルでのレイアウト演習・セルの検証(DRC/LVS)演習・4bitカウンタのレイアウト作成と検証 LSIができるまで発注システム設計機能設計論理設計/回路設計レイアウト設計マスク設計 LSI製造 LSI組み立て LSI評価 DLDの仕事トップダウン MOSの構造 MOSの構造 width length P/N拡散酸化膜ポリシリコンアルミ N/P基板 widthが長いと電流を多く流せる lengthはプロセスの微細度の指針 MOSの基本動作 PMOSは入力Lowで電気を通す入力I 入力L 入力H NMOSは入力Highで電気を通す入力I 入力L 入力H STDセルのレイアウト・仕様書があり、その項目を守りながらレイアウトを行う デザインルール(各素材の間隔に関する規定) レイヤー仕様(レイヤー番号と素材の対応付け) コンタクトセル仕様(配線ポイントの素材間隔に関する規定) 1/2ルール（隣接セルがあるときの素材間隔に関する規定）・SolarisからSX9000(GUI)というソフト呼び出し使った・小さなパーツを作成し、合成して大きなパーツを作る(ボトムアップ) レイアウト図(1) コンタクトが守るべき条件を包含させたセルを数種類作る INV0D1(NOT) PMOS w=3.25μm l=600nm NMOS w=1.5μm l=600nm ND02D1(NAND) PMOS w=4.0μm l=600nm NMOS w=3.25μm l=600nm ND03D1(NAND) PMOS w=4.5μm l=600nm NMOS w=4.0μm l=600nm セルを組み合わせる複数のセルを配置し、論理回路の入出力に沿うように配線する。 (左図は１bitカウンタ) 1bit counter回路図 1bit counter配線図ブロックレイアウトの配線の様子横配線はアルミ1(水色のレイヤー) 縦配線はアルミ2(青いレイヤー) セルの検証/DRC ・verilogでネットリストのテストベンチをするのと同様に１つのセルをレイアウトしたら必ず検証をする・DRC(Design Rule Check) 設計基準をDRC.RULファイルに書き起こし、そのファイルに基づいてレイヤー間の幅などのチェックをする。 →結果はテキストファイル(*.sum)とエラー図形ファイル(*.sf)の両方で出力される DRC結果(1) sumファイルはテキスト形式でルールファイルに記述されているエラー番号とエラー座標を列挙する。左図では AL1 52がエラー番号 3.90 8.45 …が座標 DRC結果(2) DRCで出力されるsf ファイルは左図の黄色の部分のように作成したレイアウトと同じ形式のデータでエラー箇所が出力される。左図では0.500となっているアルミ-アルミ間隔は本当は0.800必要 LVS ・LVS(Layout Versus Schematic) スパイスネット(ネットリスト)、LVS.RUL(レイヤーの設定)を基にレイアウトが論理的に正しいかチェックをする →結果はテキストファイル(*.lvs)とエラー図形ファイル(*.sf)の両方で出力される・DRC/LVS片方でも失敗したら修正し、両方とも再チェックする SpiceNet 文法 .SUBCKT 回路名端子 *PININFO 端子:I/O インスタンス名ドレインゲートソース基板 (N/P)M W=width L=length M=ゲート数 .ENDS または .SUBCKT 回路名端子 *PININFO 端子:I/O インスタンス名端子 / SUBCKT名 .ENDS LVS結果 I/OやMOSの数などが出力される。間違ってる部分と繋がっている回路すべてに何重ものエラーがでる LVSのエラーリスト左図のように?がついたリストが列挙される。 4bit counter作成にあたり接続関係および入出力の取り出し位置でブロックの配置場所や向きを考える。 →配線を短くし抵抗を下げるためや、全体で配線スペースを確保するためできる限りつめる。空きスペースを作らない。 →一つのウェハーでより多くのチップを作ることができコストが安くなる。さらに上位のセルを作ることも考え、配線箇所をつぶさないように、使用トラックを減らす。 4bit counter回路図 4bit counter（ブロック配置） NAND NOT 1bit counter NOR 4bit counter (配線) 全レイヤー図まとめレイアウトは幾何学的に絵を描くような感覚で面白かった大変だったのは空間的な余裕をもって作れないことや検証からもれるルールの存在、ついでLVSの無数のエラー最終的な目標を視野にいれた設計が必要