∼ ASICの新 eASIC Corporation ストラクチャード ASIC/ VIA eASIC特集 ® ASIC/ASSP FPGA eASIC 集特 50+ Coustom Layers No Hardware Customization IP expressed through custom mask layers IP expressed only through software in programmable fabric Highest Performance and Lowest Power but…High Upfront Cost and Slow TTM Fast TTM but… Lowest Performance, Highest Power and Highest Unit Cost Custom Layer 1 Custom Layer IP expressed through single-mask custom layer The eASIC Platform Advantage Time to market up to 75% faster than ASIC 1/10 the NRE of an ASIC 2X Higher Performance than FPGA Up to 80% lower power than FPGA As low as half the cost of an FPGA Standard Layer eASIC Custom Layer eASIC（イーエイシック）のストラクチャードASIC製品は、単一VIA層でユーザーロジックをカスタマイズ実装することが可能です。カスタムデバイスの課題となっているセルベースASICのNRE（開発費）の高騰と開発TATの長期化、FPGAの消費電力とパフォーマンスに対してeASICは下記の特長で応えます。 ■ 通常セルベースASICの約1/10のNRE（単一VIA層マスクのみのテープアウト） ■ 通常セルベースASICの約1/2の開発TAT（単一VIA層カスタマイズ、マスタースライス） ◆ 同規模FPGAに比べ約20%の低消費電力（GreenPowerVia） ◆ 同等プロセスのFPGAに比べ約2倍の高速パフォーマンス（VIA配線、MGIO高速トランシーバー） ■ eASIC Nextreme™シリーズの特長 ● 28nm HPプロセス ● 最大18Mゲート相当ロジックアレイ ● 最大56Mbit 900MHz bRAM ● 12.5Gbps高速トランシーバーMGIO ● 2.1GHz DDR3インターフェイス eASIC Nextreme-3 28nm Platform ・Innovative architecture boosts performance ・Dedicated full adders 45nm LPプロセス ● 最大7Mゲート相当ロジックアレイ ● bRAM 16Mbit ● 6.5Gbps高速トランシーバーMGIO ● 1.0GHz DDRインターフェイス Multi-Protocol ・T–1 to 12.5Gbps ・Quad and Singles ・Supports PCIe Gen 3 User IO PLL ● MGIO High Performance Logic ・10GHz VCO ・Input ref 10MHz to 1.25GHz ・Output 10MHz to 2.5GHz ・Spread spectrum tracking ・DDR3 2133Mbps ・LVDS up to 1.6Gbps ・3.3V to 1.2V ・Single ended I/O ・Voltage referenced I/O ・Differential I/O ・Digitally Controlled Delay Line bRAM Power Optimized ・0.85v core ・Green power via ・900Mhz configurable 9K ・True dual port ・Configurable as ROM ・8K╳1, 4K╳2, 2K╳4, 1K╳9, 512╳18 ・BISR トーメンエレクトロニクスホームページへたな選択 ∼ 一層マスクでのカスタマイズが可能なフルカスタムLSI ■ eASICの設計フローとVIA一層配置配線ツール「eTools」のデータフロー eToolsの初期設定 ® eZ-IPウィザード ® 論理合成 eToolsレイアウトイメージ（ネットハイライト機能） SDC RTL 集特 ® eToolsデータフロー図 IP LIB ® from eZ-IP Wizard eTools LIB ® フロアプラン eASIC standard gate lib Floorplan information netlist ® P&R/STA/Sign-oﬀ eASICで量産FPGAからのコストダウン ! FPGA同一デザイン年間量産数量10K個以上が目安、eASICのストラクチャードASICに置き換えることよりNREを回収しコストダウンが可能です。eASICなら数量増加によるセルベースASICにもシームレスに移行が可能です。 ■ eASIC easicopy™の特長 eASIC Tools IP ● 90nm/65nm/40nm/28nmセルベースASIC ● Nextreme™のネットリストからシームレスに移行 ● ローコスト単価 ● 低消費電力 ∼ASICの新たな選択∼ eASIC 設計フロー図 Design RTL SDC IP Design RTL SDC Logic Synthesis Logic Synthesis Technology Mapping Technology Mapping IO ring, power, macro planning Initial Place and Route Initial Place and Route DFT Clock Tree Synthesis ® まずはDevice Estimator（アレイサイズ）とPower Estimator（消費電力）での御見積もりをご依頼下さい。お問い合わせ先：ソリューション第一グループ ☎03-5462-9628 [email protected] Preliminary LVS/RDC Final P&R-Timing closure Final P&R-Timing closure Extraction-STA Extraction-STA Power Analysis Power Analysis Final LVS/DRC Final LVS/DRC トーメンエレクトロニクスホームページへ