FINESSE 32ch Multi-Hit TDC -FPGA上にTDCを実装する技術- KEK、東大理 A A 田内一弥、田中真伸、内田智久 1 内容 FINESSE 32ch Multi Hit TDC について  TDCをFPGAに実装  Performance  まとめ  2008-09-20 物理学会2008秋 20pSJ02 2 FINESSE 32ch Multi-Hit TDC  COPPER DAQ System上で動作するフロントエンドカード  特徴 – TDCの機能をFPGAの中に実装した 2008-09-20 物理学会2008秋 20pSJ02 3 仕様（1）         分解能:1ns/bit ダイナミックレンジ：65us(16bit) input ECL/PECL/LVDS 32ch（68pinハーフピッチコネクタ） LEMO: COMMON START/STOP FIFO深さ(HIT数):1023hit/ch Double pulse resolution :32ns output data:16bit counterの値（連続して回っている）。ch0からch31まで1trigger当りのHITのあった個数だけ出力外部トリガー入力が入るまでFINESSE上FIFOへ全ての HITを記録外部トリガーが入った後COPPER上FIFOへデータを転送 2008-09-20 物理学会2008秋 20pSJ02 4 仕様（2）  Time Window設定可能  直近のCommonStopからのデータを取る 2008-09-20 物理学会2008秋 20pSJ02 5 TDC in FPGA ・Input ECL/LVDS/PECL 16ｃｈ CLK、START/STOP ・Dynamic range 65us FPGA ・1ns/bit ・FIFO 1023hit/ch  FPGAにTDCを実装し、分解能<1nsを実現する – TDCをコードで書くことによりライブラリ化できる 2008-09-20 物理学会2008秋 20pSJ02 6 TDCの原理  問題点 FPGAは１GHｚでは動かない！ Spartan3で300MHｚ、Virtex5で500MHｚ程度 2008-09-20 物理学会2008秋 20pSJ02 7 解決策（1）  CLOCK（250MHz)の位相を90度ずらしたものを４本使用し、1nsの分解能を得る。各CLKの立ち上がりでラッチすると 0 0 1 この値をデコードすることにより1nsの分解能を得る 1 2008-09-20 4ns 物理学会2008秋 20pSJ02 8 解決策（2）  2008-09-20 異なるCLOCKのデータを基準CLOCKのデータとして取り出す物理学会2008秋 20pSJ02 9 Performance（1）入力：豊伸16bit TDC tester Range 0ns – 2000ns 2008-09-20 直線FITからのばらつき物理学会2008秋 20pSJ02 10 Performance（2） RMS=0.47ns 直線FITからの差をヒストグラム化 2008-09-20 物理学会2008秋 20pSJ02 11 Performance（3）  2008-09-20 32ch分のRMS値物理学会2008秋 20pSJ02 12 Summary  1ns分解能の32ch multi hit TDCはFPGAに実装できた。  さらに分解能を上げるならclockシフトを4本から8本にするか、動作周波数を上げることにより可能。しかし、ＦＰＧＡのclockジッタがあるので限界はある。 2008-09-20 物理学会2008秋 20pSJ02 13