半導体製造工程の基礎講座第1回第2回平成18年9月13日平成18年9月20日場所：熊本テクノ財団共同研究棟会議室講義担当：熊本電波高専葉山清輝半導体製造工程の基礎講座第1回 1. MOSデバイス 1.1 分類と特徴 1.2 MOS構造の性質 1.3 MOSFETの電気的特性 1.4 その他の電界効果トランジスタ 2. 集積回路 2.1 分類と特徴 2.2 バイポーラ形集積回路 2.3 MOS形集積回路 2.4 Bi-CMOS回路 2.5 集積回路設計技術半導体製造工程の基礎講座第2回 3. 製作工程（前工程） 3.1 クリーンルーム 3.2 Siウェーハ 3.3 洗浄工程 3.4 酸化工程 3.5 フォトリソグラフィ工程 3.6 不純物拡散工程 3.7 成膜工程 3.8 前工程における技術動向 4. 組立工程（後工程） 4.1 ダイシング工程 4.2 マウント工程 4.3 ボンディング工程 4.4 封入工程 4.5 検査工程 5. 各種デバイスの製作手順 5.1 Siダイオード 5.2 バイポーラトランジスタ 5.3 MOSFET 5.4 集積回路１． MOSデバイス 1.1 分類と特徴バイポーラデバイスに対してユニポーラデバイスとは？電子または正孔どちらか１種類のキャリアが伝導に寄与しているデバイス代表的なユニポーラデバイスは電界効果トランジスタ（FETと略記） ⇒入力電圧によって出力電流を制御する半導体デバイス分類 ① MOSFET (metal-oxide-semiconductor field effect transistor) ②接合形FET(junction field effect transistor; ＪFET) ③MESFET（metal- semiconductor field effect transistor） ④HEMT（high electron mobility transistor） FETの特徴 ①逆方向バイアスのpn接合，ショットキー接触，酸化物で絶縁されたゲ−トを入力に用いるので，入力インピーダンスがきわめて大きい． ②多数キャリアが動作に寄与し，キャリア寿命や再結合の影響を受けにくい． ③バイポーラ型に比べて微細化が可能． MOSデバイスとは，MOSFETに代表されるMOS構造を用いたデバイスの総称 1.2 MOS構造の性質 MOS構造：金属−酸化膜−Si半導体が積層した構造 Si酸化膜は良好な界面特性を持つ． VGの大きさと極性によってMOS構造には種々の変化が生じる． p形半導体の場合 qVf：禁制帯の中央のエネルギー準位（Ei）とp形半導体のフェルミ準位（EFS）との差・・・不純物濃度により決まる．アクセプタ濃度をNaとするとVfは， Vf  T q ln Na ni (1.1) Vox：酸化膜にかかる電圧， Vs：p形半導体にかかる電圧 (1) VGが負の場合（蓄積層の形成） M 金属に負電圧を加えた場合 p形半導体の多数キャリアである正孔が電界に引かれて半導体表面（酸化膜と半導体の界面）に集まる． O S -VG (a) 電界の様子 p 形半導体蓄積層（ p+ ） (x) Q a =- Q M 表面は正孔が蓄積されて，より高濃度なp形半導体（p＋）になる x 0 (b) 電荷密度 QM ・・・多数キャリアの蓄積⇒蓄積層半導体表面 EFM ・蓄積層の形成により半導体表面の導電率は増加．・正孔が表面に集まるために表面付近の準位は上側に曲がる． EC qV G Ei (c) エネルギーバンド図 EFS EV 正孔の蓄積図5-2　蓄積層が形成されている場合のエネルギー帯図 (2) VGが正の場合（空乏層の形成）金属に正の電圧を加えた場合 M 電界によって正孔が表面から排斥・・・表面にはアクセプタイオン（負電荷）＝空乏層単位面積あたりの金属表面の電荷をＱM，空乏層の電荷をQSとすると QM  QS O S (a) 電界の様子 +V G p 形半導体  (x) 空乏層 QM QS 0 半導体表面のバンドはVsだけ下側に曲がり，空乏層は半導体側にxd拡がる．ＱMは x xd 半導体表面 Q M  qN a xd (1.2) ポアソンの方程式を用いてVsを計算電荷密度は式(1.2) ，境界条件を x=0 で V(0)=Vs， x=ｘd で V(ｘd)=0， dV/dx=0 として解く x V(x)  Vs (1 )2 xd qN a x d Vs  2 si  0 (b) 電荷密度 (c) エネルギーバンド図 EC qVs qV G Ei E FS EV E FM xd アクセプタイオンによる空間電荷 2 (1.3) 空乏層が形成されている場合のエネルギー帯図 (3) VGが正で大きい場合（反転層の形成） M 金属電極の正の電圧を大きくした場合強電界で半導体表面に電子が引き寄せられ，表面がn形化・・・反転層それ以降，VG の増加に対して反転層内の電荷が増加し，空乏層は最大幅xdMAX 以上には広がらなくなる． QM は空乏層の電荷QSMAX と反転層の電荷Qnの和で表され， O S (a) 電界の様子 +V G p 形半導体空乏層  (x) QM 反転層（n 形化） (b) 電荷密度 Q SMAX 0 x Qn x dMAX 半導体表面電子 QM = QSMAX + Qn EC (1.4) QSMAX は一定値，QM の増加で反転層の電荷Qnが増加・・・・VGの増加によって反転層の導電率が制御できる．この反転層を伝導チャネルとして用いたものがMOSFET qV s qV f Ei E FS EV qV G E FM アクセプタイオンによる空間電荷 xd (c) エネルギーバンド図反転層が形成されている場合のエネルギー帯図反転層が形成される電圧と反転層内の電荷量 qVfだけエネルギーバンドが下方に押し曲げられ，禁制帯の中央（Ei）が半導体のフェルミレベルEFsより下に位置する時（VS > Vf）から，原理的にはp形半導体の表面がn形化しはじる．この状態を弱い反転状態と呼ぶ． p形基板の正孔密度と同密度となるまで表面に電子が誘起されたとき反転層が形成されたと定義し，対比してこの場合を強い反転状態と呼ぶ．この時の半導体表面の電位Vsinvは，半導体表面 Vsinv=2Vf (1.5) 電子 EC 空乏層の最大幅xdMAXは，式（1.1）（1.3）（1.5）より xdMAX   si  0V f 2 si  0VSinv 2 qN a qN a (1.6) qV s Ei E FS EV 空乏層内の電荷QSMAXは QSMAX  qNa x dMAX  2 q si  0 N aVf qV f qV G (1.7) E FM アクセプタによる空間電荷 x d (c) エネルギーバンド図イオン MOS構造の静電容量（単位面積当たり）は？ ⇒酸化膜の静電容量（ COX ）と空乏層の静電容量（ Cd ）との直列合成容量（C）それぞれ， Cox   ox  0 x ox Cd  Si 0 x d 電圧VGは，酸化膜と半導体に加わる電圧の和なので， VG  Vox  VS   M QS  VS Cox +V G ・・・反転状態が起こったとき酸化膜にかかる電圧とバンドの曲がりの和空乏層が最大幅xdMAXをとることからVTは， qNa xdMAX  2V f Cox (1.9) S 空乏層 (1.8) しきい値電圧VT ：反転層が形成される電圧 VT  O V ox x ox p 形半導体 Vs xd  ox  Si C ox Cd MOS構造の静電容量印加電圧と容量との関係について酸化膜と空乏層の直列合成容量Cは， 1 1 1   C Cox Cd (1.10) 蓄積状態では，空乏層が形成されず，酸化膜による容量COXのみとなる．空乏状態のMOS容量は， 1 1 2 ox  0  1 2  VG C Cox qNa Si x ox 低周波・・・ゲート電圧の変化に対して反転層内のキャリア濃度変化が追従するようになる：曲線② MOSFET・・・ソースから反転層へキャリアが供給される：同じく曲線② C 2 (1.11) Cox CMIN  Cox  CdMIN Cox  CdMIN ①高周波 (1MHz ) CMIN 蓄積状態 (1.12) C ① ,② VTにおいて空乏層は最大幅xdMAXで空乏層容量は最低値CdMIN をとり，合成容量も最低値CMINとなる． Cd MIN  Si 0 xdMAX ②低周波 (10Hz)  空乏状態 0 反転状態 VT 図5-6　MOS構造の容量-電圧特性  VG フラットバンド電圧これまでは簡単化のために，金属とSi間の仕事関数の差はなく，酸化膜中や酸化膜とSi界面にも電荷はないと考えた．実際には，それらが存在し，ゲート電圧が０でもエネルギーバンドに曲がりが生じている．ゲート電圧が印加されない時に半導体表面のエネルギーバンドの曲がりを補正するために必要な電圧をフラットバンド電圧（VFB）という． VFB は酸化膜中や界面に捕獲されている電荷をQTR，EFMとEFS をそれぞれ金属と半導体のフェルミ準位とすると，次式で表される．  QTR  1 VFB  EFM  E FS     q  C OX  (1.13) 1.3 MOSFETの電気的特性 MOSFETの構造 MOS構造により半導体表面にできる反転層を電流の流れる通路をチャネルとして用いる．反転層と同型になるようにMOS構造の左右にソース（Ｓ）及びドレイン（Ｄ）領域を形成してある．また，MOS構造の制御電極をゲート（G)という．・n形反転層がチャネル ⇒ ｎチャネルMOSFET ・p形反転層がチャネル ⇒ pチャネルMOSFET MOSFETの特性解析反転層が形成された後（VG>VT）の反転層内のキャリア濃度Qnは，式（1.4），（1.8），（1.9）から Q  Q  Q  C (V  V ) (1.14) n M SMAX ox G T S-D間の電圧がVGより十分に小さい時・・・反転層はゲート下に均等に形成 ⇒チャネルの導電率は反転層に誘起されたキャリアの濃度に比例チャネルの寸法：L（長さ）,W（幅）とすれば S-D間のチャネルコンダクタンスｇは， g W L  q ny dy yi 0 n ソース V S (1.15) V G yi n チャネルコンダクタンスはCoxと（VG-VT）に比例し，Lに反比例ドレイン VD 0 積分項は単位面積あたりの電荷Qn を使って表すと，式（1.14）を用いて， W W g   nQn (inv)   nCox (VG VT ) (1.16) L L ゲート + y x n( y) V(x) L n + nチャネル p形基板 (a)線形領域，0<V D <V G -V T MOSトランジスタの動作原理ピンチオフ S-D間バイアスを増加・・・反転層の電荷はゲート電極下で不均一ドレイン側：空乏層が広がり，チャネルが狭くなる．ドレイン電流による電圧降下のためにチャネル内の電位も増加し，最終的にはチャネルを遮断する．これをピンチオフ，そのときのVDSをピンチオフ電圧．ピンチオフ電圧はVP=VG-VT ピンチオフになると電流はそれ以上増えなくなり，VDSを増加してもピンチオフの点が移動するだけで電流値は変わらない．ピンチオフ点からドレインまでは空乏層となり逆バイアス・・・注入されたキャリアはドレインに排出：ドレイン電流 V n V S V G nチャネル + n ピンチオフ n + V S T V G nチャネル n ピンチオフ飽和領域，V + p形基板 (b)ピンチオフ，VD =V G -V V D >V G -V D D + p形基板 T MOSトランジスタの動作原理ピンチオフ前のドレイン電流は，ソースからの距離xにおける単位面積あたりの電荷をQn(x)を用いて， ID  WnQn (x) dV dx (1.17) Qn (x)  V (x) Cox dV ID  dx Wn Cox VG  VT  V x  (1.19) この微分方程式を解くと，  xL 0  ID  dx  Wn Cox  V VD V 0 W  nC ox (VG VT )VD L (1.21) (1.18) 式（1.17）は次のように整理できる． ID ID  この結果は式（1.16）と一致．ドレイン電流がドレイン電圧に比例する領域・・・線形領域 Qn（x）とVTとの関係から VG  VT  VD<<VG-VTならば [VG VT V (x)]dV W 1 2 n Cox [(VG VT )VD  VD ] L 2 (1.20) ピンチオフが生じたときドレイン電流は最大値IDmax．VD=VG-VTとして， W I Dmax   nCox (VG VT )2 (1.22) 2L VD>VG-VTのときは，ピンチオフ点がソース側に移動し，ドレイン電流は変化しない・・・飽和領域 ID ID V D ：一定線形領域ピンチオフ点の軌跡（V =V -V ） D ron G T (V -V )を大きくすると G T ドレイン電流が増加飽和領域遮断領域 (V G<V T ) VT (a)MOSFETの伝達特性 VG VD (b)MOSFETの出力特性 pチャネルMOSFETの電気的特性ソースに対するゲートとドレインの印加電圧を逆にすれば同様に考えることができる． I D nチャネル不純物の注入によってチャネルを最初から形成しておくこともできる．この場合，ゲート電圧が 0でもドレイン電圧が流れる．エンハンスメント形ゲート電圧の印可によりドレイン電流が流れ始めるるものデプレッション形ゲート電圧が0Vでもドレイン電流が流れるものデプレション形 V エンハンスメント形 V T エンハンスメント形 pチャネル V T デプレション形 V ：一定 D MOSFETのV G -ID 曲線 G ゲートは電気的に絶縁されており，入力電流は殆ど流れないので， MOSFETの電流増幅作用は考えられない． FETの増幅動作を表す場合は，入力電圧と出力電流との関係:伝達特性を用いる．伝達特性を表すパラメータとして相互コンダクタンス（gm）は次式で定義する． dID gm  dVGS W  n CoxVD L V const . （1.23） D gmの値は，通常0.5～数mSである．MOSFETは入力電圧によって出力電流を制御する素子である． MOSFETの入力インピ−ダンスはきわめて高く，またソース・ドレイン間の出力インピーダンスも比較的高いユニポーラデバイスである． 1.4 その他の電界効果トランジスタ接合型電界効果トランジスタ（JFET）の構造・比較的抵抗率の高い半導体がチャネル・両端にオ−ム接触により形成されたソース（S）とドレイン（D）電極・pn接合により形成されたゲート（G）電極 nチャネルJFET：n形半導体がチャネルになっているもの（下図） pチャネルJFET ：p形半導体がチャネルになっているものゲート・ソース間には電流が流れないように逆バイアスを加える．ゲート電圧（VGS）により空乏層幅を変化・・・チャネル幅が制御 ⇒ドレイン・ソース間電圧（VDS）によるドレイン電流がゲート電圧によって制御される構造接合型電界効果トランジスタ（JFET）の特性ゲート領域の不純物濃度は高く，空乏層はチャネル層に拡がる．ｘにおけるチャネル電位をV(x) ，x～x+dx間の抵抗をdR(x)とすると， dR(x)  dx qn n{a  2h(x)}W (1.24) VGS G 空乏層h(x)は， S 2 Si 0 h(x)  (V(x)  Vd VG ) qN d チャネル幅：W p n (1.25) VDS D h(x) a IDS p VGS ドレイン電流IDは， dV dV I D  qn n(a  2h(x))W dR(x) dx x =0 V(0) =0 (1.26) dx V(x) x=L V(L) =V D x 図5-12　接合型電界効果トランジスタの定量解析モデル n≒NDとして積分すれば，  L 0 I D dx  q n nW  L 0 3 3 q N d Wa   dV 2 8Si 0  2 2 (a  2h( x)) dx ，ID  VD  2 (VD Vd VG ) (Vd VG )   L 3 qN a dx    d  n VD  Vd VG  ならば，ドレイン電流はドレイン電圧にほぼ比例する． (1.27) 2ｈ(L)=aでピンチオフ，このときのVDをVDsatとすれば式（1.25）より， VDsat qN d a 2   Vd  VG (1.28) 8 Si 0 飽和領域のドレイン電流IDsat ： I 伝達コンダクタンスgm： gmの最大値は，VGS=0V でIDが飽和するまでVDS が加わったときに得られる．通常0.5～数mS． gmを大きくするには，移動度と不純物密度の高い材料を用い，Wを大きく，Lを小さくする． gmsat q N dWa 2 8 Si 0 (Vd VG )  1 qN d a 2   1(Vd VG )    2 L 3 qN a 3 8 Si 0    d n Dsat 2 IDsat q n N d Wa  8Si 0 (Vd  VG )    1  2 VG L qNd a   (1.30) (1.29) MES形電界効果トランジスタ（MESFET） GaAsなどの化合物半導体はSiと比較して電子の移動度が大きい ⇒デバイスの高速動作に有利・・・しかし良好な界面特性を持つ絶縁膜を形成できない⇒ショットキー接触を利用したMESFET n形GaAs半導体（電子がキャリア）上に，ショットキー接触によるゲート電極，ソース及びドレイン電極はオーム性接触 ※ソース電極を接地，ドレイン電極を正にバイアスし，ゲート電極を変化させて空乏層幅を伸縮⇒ドレイン電流が制御可能 MESFETの動作原理はSiJFETとほぼ同じ．化合物半導体を基板に用いてトランジスタを製作する場合，MES構造が唯一適しており，高速動作デバイスとして広く利用されている． HEMT（ high electron mobility transistor ）キャリアを供給する電子供給層（n-AlGaAs）とキャリアが走行するチャネル層（アンドープGaAs；高移動度）が分離された構造 ⇒チャネル内で不純物散乱がない・・・超高速デバイス（２０GHz以上）・電子供給層から電子がGaAsチャネル層表面に供給され，薄い2次元電子ガス層（100 nm程度）を形成．・ゲート電圧によってへテロ界面のポテンシャル障壁を制御し，2次元電子ガス層の電子密度を増減させる． 2. 集積回路 2.1 分類と特徴集積回路（integrated circuit：IC）とは？・・・いろいろな回路機能を得るためにダイオ−ド，トランジスタ，抵抗，コンデンサなどを1つの基板の上に電気的に接続させた回路をいう．電子計算機，カラ−テレビ，ステレオ装置などあらゆるものに集積回路が使用されている．特に，電子計算機，飛行機および人工衛星などに積み込む超小形装置のように素子数が非常に多く，かつ高信頼性が要求される電子機器にはなくてはならないものである．集積回路の利点 ① 高速度，低消費電力，高信頼性 ②高性能化，高集積化 ③構成素子の特性の均一化 ④安価 DRAM SRAM メモリ（記憶素子） RAM メモリ (記憶素子 ) EPROM EEPROM フラッシュメモリ TTL ロジック（論理素子）半バ導Ｍイ体ポ O Ｓ集｜積ラ I 回 C 路 I C 4ビットマイコン 8ビットマイコン 16ビットマイコンマイコン･周辺 DSP ロジック (論理素子 ) IIL ビットスライス MP U オペアンプ産業用アナログ <産業用リニア> コンパレータ電源用レギュレータアナログ＜リニア＞（線形回路） VTR用IC CMO S標準ロジック時計用LSI ECL その他周辺LSI 電卓用LSI ROM ディジタル（計数回路） ROM マスクROM 32ビットマイコン RAM ロジック民生用アナログ <民生用リニア> テレビ用IC オーディオ用IC その他その他図6-1　集積回路の動作機能による分類表6-1　集積回路の集積度による分類 IC(Integrated Circuit) の呼び名集積度（素子数/チップ） SSI(Small Scale Integration) ~ 10 MSI(Middle Scale Integration) 10 2 ~ 10 LSI(Large Scale Integration) VLSI(Very Large Scale Integration) ULSI(Ultra Large Scale Integration) 2 集積度小規模 3 中規模 10 ~ 10 5 大規模 10 5 ~ 10 7 2 7 10 ~ 超大規模超超大規模 2.2 バイポーラ形集積回路バイポーラトランジスタの入出力特性は線形特性を持つので，アナログ集積回路にはバイポーラ形集積回路が広く用いられる．特に，線形性を利用するものはリニア集積回路とも呼ばれる．バイポーラトランジスタによるディジタル集積回路（高速性と電流駆動能力有） ①TTL（transistor transistor logic）集積回路 ②ECL（emitter coupled logic）集積回路などプレーナ構造のバイポーラ集積回路ではｐｎ接合を素子分離に用いる．各素子は逆バイアスされた領域中に形成することで電気的に分離．容量 n+ ダイオード n n+ p n+ トランジスタ n 抵抗 n+ p n+ n pn接合分離図6-2　バイポーラ形集積回路の断面構造 p n p-Si (1) リニア集積回路集積回路のトランジスタ，抵抗，容量などの回路素子について・素子定数の絶対値は比較的大きなばらつきがある・同一基板内の素子定数の相対値精度は高い．・抵抗やキャパシタはトランジスタと比較して大面積を必要とするリニア集積回路ではトランジスタを能動負荷とする差動増幅回路を多用 V Q8 Q9 Q12 + Q13 Q14 Q1 Q2 NONINVERTING INPUT Q3 R5 3 9k INVERTING INPUT R7 4 .5k C1 3 0p Q4 Q7 R8 7 .5k Q15 Q18 R9 25 Q16 Q17 Q5 Q6 OFFSET NULL R1 1k Q10 OFFSET NULL R3 5 0k R2 1k Q11 OUTPUT R10 50 Q20 Q19 R4 5k R6 5 0k R11 50 V 図6-3　741型汎用演算増幅器の回路例リニア集積回路例（ 741形演算増幅器） - (2) TTL集積回路例えばNAND回路は，多数のエミッタ端子を持ったトランジスタがAND回路を構成し，次段のトランジスタで反転して出力したものである． Tr１のすべての入力が高い電圧のときTr2がオンとなる．いずれか1つの入力が0電位になると，電流がＲ1を通じてTr1のベースに流れ込む． Tr1の増幅作用で大きなコレクタ電流が流れてTr2のコレクタ領域に蓄積されたキャリアがベース領域を通して放出されるので，スイッチング時間が短くなる．スイッチング時間を短くするためコレタタ領域に金などの不純物を添加する．TTL集積回路は高速で，かつ価格も安いので広く使われる． (3) ECL集積回路差動増幅回路を用いて論理を構成し，コレクタ接地回路を出力として次段を駆動する構造になっている． A,B端子に加えられた入力と，差動増幅回路のもう一方の入力VBB（しきい値）との比較により論理が決定．出力信号は入力側のトランジスタのコレクタから取り出した場合はNOR回路となり，他方のトランジスタのコレクタからは OR出力となる．差動増幅器のトランジスタを飽和領域で動作させないようにエミッタ電流を制御して飽和領域での動作を回避し，電荷の蓄積をなくして高速動作を実現． 2.3 MOS形集積回路 MOSFETを能動素子として用いた集積回路 n-MOS集積回路・・・チャネルの抵抗を能動負荷に用いたもの相補形MOS集積回路（complementary MOSIC： CMOS IC）・・・pチャネル MOSFETとnチャネルMOSFETを組み合わせたもの半導体メモリ・局所酸化またはLOCOS （local oxidation of silicon）と呼ばれる部分的に厚く形成された酸化膜により素子分離用・多結晶Siをゲート電極に用いたMOS構造（ポリシリコンゲート，高集積化に有利）占有領域の比較 MOS形集積回路はバイポーラ形集積回路と比較して高集積化が可能なのでVLSIやULSIに広く使用されている．バイポーラトランジスタがpn接合の空乏層の拡がりまでも占有面積として考慮しなければならない MOSFETはLOCOSによる素子分離・・・占有領域は小さく，高集積化に有利（1）CMOS集積回路 nチャネルMOSFETとｐチャネルMOSFETを組み合わせたもの．インバータ回路の動作・入力電圧が高い場合，増幅用のnチャネルFETがオン，負荷用のpチャネルFETがオフし，出力は低い電圧になる．入力電圧が低い時は逆の動作・オンとオフ状態では殆ど電流が流れず，状態が切り換わる時だけ電流が流れるので低消費電力．（2）半導体メモリ呼出しﾒﾓﾘ（RAM），読出し専用ﾒﾓﾘ（ROM），ﾌﾗｯｼｭﾒﾓﾘに大別される． ①RAM 読み書きが可能なメモリで，呼出し時間がメモリセルのアドレスによらず一定である．スタティックRAM（SRAM）：バイポーラトランジスタとMOSFETで構成される．一般に高速であるが，消費電力が大きく，集積度が低い．ダイナミックRAM（DRAM）：大容量，低消費電力，低価格であるが，低速であることと，リフレッシュ動作が必要である． ②ROM 読出し専用メモリであり（書込み不可，または書き換えに高電圧などが必要），電源を切っても記憶情報を保持できる．マスクROM：製作時に決定するのをといい，記憶内容の変更は不可能 PROM：製作後に書込みが可能なもの（破壊的動作，非破壊的操作） EPROM：紫外線照射により記憶を消去し，再書込みができる． EEPROM：電気的に消去・再書込みのできる． ③フラッシュメモリ（flash memory）書き換えによる劣化を抑えるためブロック単位で高速に消去を行う電気的に書換え（書込み／消去）可能な不揮発性メモリ．フローティングゲートに蓄積された電荷の有無によりトランジスタの閾値が変化することを利用．ゲート酸化膜は非常に薄く，高度な製造技術を要する．書込み：ゲート，ドレインに高電圧を与え，ソ−スを接地してフローティングゲートに電子（ホットエレクトロン）を注入．消去：ソースに高電圧，ゲートを接地，ドレインを開放してトンネリング現象によりフローティングゲートから電子を抜く． 2.4 Bi-CMOS回路バイポーラとCMOS集積回路を組み合わせ，両者の利点を備えたたもの・バイポーラ集積回路の持つ高速性，大電流駆動能力，アナログ処理能力・ＣＭＯＳ集積回路の微細化，低電力性出力段につけたバイポーラトランジスタで回路の寄生容量の充放電を行う・・・従来のデバイスに比べて伝播遅延時間を50％程度に低減．アナログ回路をバイポーラトランジスタで，ディジタル回路を CMOSでそれぞれ分担して混載することにより，コンピュータに加えて、通信や自動車等の民生機器への幅広い応用が可能． 2.5 集積回路設計技術集積回路は，トランジスタをはじめたくさんの素子により構成される．製作後に回路を変更することができない ⇒カット・アンド・トライでは設計できない大規模な集積回路の設計には，コンピュータの活用が必要不可欠大まかな設計流れ ①市場調査・商品企画 ②システム設計（仕様策定・機能設計） ③計算機を用いた回路設計 ④シミュレーション ③パターンレイアウト ④設計されたレイアウトに応じた数枚のフォトマスク作製 ⑤LSI製造・量産 (1)回路設計技術アナログ集積回路の設計基本的には設計者が計算機上で個別素子を接続して回路の設計を行うことが多い．CADを用いたシミュレーションや設計資産を活用することにより大規模集積回路の設計を容易にしている．物理的な制約・・・①容量や高抵抗を集積回路上に設けると占有面積が大きくなる ②微少なインダクタンスしか作れない ③素子定数の確度が低い，など．ディジタル集積回路の設計 ①アーキテクチャ設計，②論理回路設計，③トランジスタ回路設計の３つの階層に分けて行う．ハードウェア記述言語（HDL）を用いた回路記述と論理合成，及び検証ツール．機能ブロックや基本論理ゲートをライブラリとして用意設計資産（IP）の活用により設計期間を短縮．図6-12　CAD画面の例 (2) シミュレーション技術アナログ集積回路⇒線形・非線形な電子回路であり，計算機シミュレーションにより回路動作を解析． SPICE・・・カリフォルニア大学（バークレイ校）で開発された数値計算により解析を行うソフトウェア．回路のノ−ドを指定し，そこに接続されるエレメントを等価回路の形で与えて数値解析を行う．現在はCADベンダーがこれを独自に発展させたものが様々な製品として提供されている．ディジタル集積回路の動作検証⇒論理シミュレーションしかし，現在の集積回路の大規模化，高速化の要求により，論理素子間の接続の不具合，高速動作時の寄生素子による信号の伝搬遅延の影響等により最終的にはアナログ的な回路検証が要求され，ディジタル・アナログ混在の回路シミュレータ等が開発されている． ※集積回路設計の各段階において適当なシミュレーション技術が利用（３）パターンレイアウト設計レイアウト設計とは・・・目的とする回路を実現するため，拡散，コンタクトホール，アルミ配線などのパターンを具体的に配置、構成すること．レイアウト設計は，回路設計とともに出来上がった素子の能力や価格までも左右する． ①論理設計通りの機能，性能を満たす ②チップサイズを小さく ③安価で短期間に完了する W (a) レイアウト (a) LOCOS酸化パターン (b) ゲート形成パターン Al電極 L n+ ポリシリコンゲート n+ ゲート酸化膜 LOCOS (c) コンタクト孔開けパターン CVD酸化膜（熱酸化膜） p形基板 (b ) 断面構造 (d ) 配線パターン n-MOSFETのレイアウトと断面構造の関係 n-MOSFETのフォトマスク（ポジ形レジスト用）レイアウト設計では，数層から十数層の複雑な二次元パターンを扱う ⇒CADによる設計支援ツールデザインルール：半導体製造技術による寸法的な制約事項．IC製作プロセスの種類，製作ラインの種類，ICの種類などによってデザインルールは異る．また半導体メーカーは，論理設計で用いられる機能ブロックや基本論理ゲートのレイアウトもライブラリとして用意している．フロアプランニング：論理ブロック，論理セルの概略配置計画を行う．その後，論理ブロック，論理セル，I/Oセル（外部との配線）の配置とこれらの配線を行う．セミカスタム方式のLSI設計において配置・配線処理は設計支援ツールによってほとんど自動化されている．レイアウトの検証幾何学的な寸法と位置関係等を確認・・・デザインルールチェック（DRC）電気的な接続の確認・・・LVSやERCと呼ばれる手法 ※レイアウトを決定すると，より現実に近い寄生素子分を見積もることができる．これを含めて回路シミュレーションを行い，レイアウトを完成させる．