コスト削減を可能にするEasyPath Frank Toth / Marketing Manager, EasyPath Series, Xilinx, Inc. [email protected] Virtex-II EasyPathソリューションで99%を上回るフォールト・テスト・カバレッジを提供 今日のようなコスト重視の環境で競争力を維持するためには、リ コンバージョンに加えます。また、ASICコンバージョンの場合、 スクのない完璧なコスト削減戦略が何よりも重要です。Virtex-II パッケージ・タイプ数、I/O数、RAMビット数が限られるほか、 EasyPath TM ソリューションは、コスト低減はもちろん、業界を DLLのような機能にも制限が加わります。 リードするテスト・カバレッジを持つ優れた製品を提供します。 Virtex-II EasyPathデバイスは、対応するFPGAと全く同じデバ イスです。唯一の違 表1 VirtexファミリEasyPathデバイス てはFPGAと同一の特許取得の技術を採用しており、99％を上回 いはテスト方法で、 Virtex-II EasyPathデバイス EasyPathデバイス の場合、ユーザ固有 のデザインに対応し Virtex-II ファミリ XC2V3000, XC2V4000, XC2V6000, XC2V8000 Virtex-II Pro ファミリ XC2VP30, XC2VP40, XC2VP50, XC2VP70, XC2VP100, XC2VP125 て、ユーザは「縮小 るフルテスト・カバレッジを提供します。これは、構造化ASICで は達成不能なレベルです（図3参照） 。 図1 EasyPathとASICのリードタイムの比較 たテストだけが実施 されます。したがっ テスト・カバレッジ Virtex-II EasyPathデバイスは、機能テストと速度テストに関し FPGAからのコンバージョンによる遅延 8∼10週間 リスクなしの完璧な設計＆ テストのための追加時間 されたASIC」シリ コンではなく、FPGAと完全にピン・コンパチブルで交換可能なフ カスタム・コンバージョン ル機能搭載のデバイスを得ることができます。Virtex-II EasyPath 30∼40週間 ソリューションは、数千個単位の量産時のコストをわずか8∼10 週間で25∼80％削減します（図1） 。デバイスの製品番号を表1に 示します。 同一のシリコン EasyPath 設 計 6∼8週間 プロトタイプ・シリコン 6∼8週間 プロトタイプ評価 8∼12週間 生 産 10∼12週間 図2 構造化ASICの標準的なコンバージョン・フロー 構造化ASICプラットフォームへのコンバージョンは必要ありま せん。お客様のテスト・プログラムの生成に使用するデザイン･ ファイルは、ザイリンクスのISE（統合ソフトウェア環境）ソフト ウェアから直接手に入れることができます。また、クリティカル・ パスの注釈、テスト・ベクタ生成、シミュレーション、検証のいず 顧客 ASICベンダ ネットリスト& テスト･パターン デザイン・ファイル コンストレイント・ファイル 配置・配線 結果検討&サインオフ タイミング検証 れにもエンジニアリング・リソースを使用する必要はありません。 シリコンが同一なので、プロトタイプの承認は不要です。ユーザ は、量産をフル生産体制で速やかに開始することができます。この プロトタイプ製造 ように、VirtexTM-IIファミリを使い、十分に時間をかけて必要な ユーザ・デザインのテストや改良を行った上で、Virtex-II EasyPathデバイスを使用して100％の量産に取り組むことが可 能です。テスト方法が異なるだけで、シリコンはまったく同じもの です。 プロトタイプ受領 顧客にプロトタイプ出荷 プロトタイプ承認 量産開始 図3 EasyPathと標準ASIC間のテスト戦略の相違 ASIC 時は金なり Virtex-II EasyPathソリューションを使用することで時間に余裕 が生まれ、貴重なエンジニアリングの時間とリソースを、製品の機 ベクタおよび スキャン・チェーン 予想結果との比較 能向上や新市場への対応に集中することができます。図2に示すよ うに、標準的な構造化ASICのコンバージョンには、お客様に直接 標準カバレッジ 95%∼97% エンジニアリング作業を求める多数のステップを必要とします。 EasyPathデバイスを使用すれば、コンバージョンのためにASIC ソフトウェアに先行投資する必要もありません。また、ザイリンク スがユーザに代わって顧客テスト・プログラムを作成するので、 ターンアラウンドが短く容易に実行できます。 他のPLDメーカは、プロトタイプや初期生産から量産へデザイ ンを変換する際に機能セットを縮小するという制限を構造化ASIC 顧客デザインで使用される すべてのリソースへの アクセスによる複数の ビットストリームを使用して インプリメントされる 複数のテスト構造 EasyPathのテスト手法 スピードグレードの 保証および 使用される 全リソースの ロジック・テスト 99.5%を超える カバレッジ 12-1 ASICは、一般に、数百のテスト・ベクタと複数のスキャン・ チェーンを利用して95∼97％のカバレッジを達成することができ 図4 EasyPathテスト生成フロー ます。しかし、ASICが複雑さを増すにつれテスト上の問題点もよ Verifaultによる 不良の選別 り重大なものとなり、十分なテスト・カバレッジを達成することが テスト・ ライブラリ 難しくなってきます。カバレッジを確保するために複数のベクタを 標準 FPGA テスト・ ライブラリ テスト・ ライブラリ 複数回繰り返し使用すると、費用も時間もかかります。その上、ス キャン・チェーンはシリコン面積を費やし、デバイス動作が低速に なる可能性があります。 ユーザの デザイン・ ファイル デザインで 使用される リソースの解析 テスト生成 顧客の デザインに 必要な テストの抽出 必要なテスト Virtex-II EasyPathソリューションは、外部のテスト・ベクタで 繰り返す はテスト不能なリソースのテストを目的に、複数のビットストリー テスト・ カバレッジ・ リポートの 生成 ムを利用して、配線とロジック・リソースをデバイスの深部に至る までより高精度かつ広範囲にテストします。 この優れたテクノロジはデバイスの隅々にまで及び、テストされ ない箇所は実質的になくなります。より新しい構造化ASICデバイ スが複雑化、高集積化するとともにASICのテストに遅延が生じる ようになるにつれ、このテスト方法は一層普及する可能性がありま す。このハイレベルなテスト方法により、今日の多くの複雑な テスト・ カバレッジの 集計 図5 標準のソース/リードバック配線テスト・ロジック ソース 生成 ロジック 配線 ASICによるものよりも高品質な製品をお客様に出荷できることに リードバック 検出 ロジック なります。 FPGAのテスト Virtex-II EasyPathデバイスのテスト手法は、FPGAファブリッ クのプログラマビリティとリードバック機能を利用するもので、制 図6 複雑なロジック構造に対するビルトイン・セルフテストの利用 御・監視ポイントを挿入して、個々のロジック・リソースや配線リ ソース、ならびにブロックRAM、乗算器といったその他の複雑な 構造をテストします。 FPGAが20年前に誕生して以来利用されてきたこの手法はス スティミュラスと 予想される 出力を生成 テストされる リソース （ブロックRAM、 LUT RAM、 DLL等） エラー 検出装置 ケーラブルであり、スキャン・チェーン用の専用のシリコン領域を 必要とせず、動作速度に影響を及ぼしません。Virtex-II EasyPath デバイスは、ユーザ固有のデザイン部分に対してFPGAと全く同様 にテストされるので、実際のスピードでのテストならびにロジッ ク・リソースや配線リソースのテスト・カバレッジが保証され ます。 図7 FPGAおよびVirtexシリーズEasyPathデバイスの スピード・ビニング回路 スピード・ビニング 優れたテスト手法 外部の 開始/停止 パルス ザイリンクス独自のテスト生成用ソフトウェアは、ユーザ・デザ インで使用されるリソースを1つ1つ入念に調べることにより、ど スピード・ テスト回路 テストされる リソース のようなテストをどのような組み合わせで行うべきかを決定します （図4） 。 リソースはタイプ別にテストされます。配線リソースは、選択パ スを切り替えるソース/ロード・ライブラリを使用してテストされ テ ス ト 回 路 テ ス ト 回 路 テ ス ト 回 路 テ ス ト 回 路 ます（図5）。複雑なロジック構造に対しては、ビルトイン・セル フテスト (BIST) を組み合わせて実施します。また、ループとカウ ンタを使用する立ち上り/立ち下り時間測定法（特許取得済み）を スピード・ テスト回路 読み出し 結果 カウンタ 利用して、高い精度でスピードグレードを測定することによりス ピードグレードを保証します。 スピードグレード 配線リソースのテストとBIST ザイリンクスは、Virtex-II EasyPathデバイスのスピードグレー FPGAファブリックはリ・プログラマブルなため、テスト・プロ ドを、図7に示すように対応するFPGAと同じにしています。ス グラムは1つのビットストリームを使用して数百に及ぶ配線を同時 ピード・ビニング回路（特許取得済み）により、遷移の立ち上り/ にテストします。BIST回路を必要とするブロックRAM、乗算器、 立ち下り時間がテストされます。リング発振器と同様の概念のルー 3ステート・バッファ(TBUF)などの複雑な回路は（図6） 、複数の プがカウンタに出力されます。テストされる種々のリソースは、こ ビットストリームを使用してインスタンシエートされます。これら のループの中心に配置されます。 のBIST回路は、ASICをはじめとする複雑なロジックのテストに使 用されるのと同じ業界標準のテスト構造をベースとしています。 特定の時間内に生成されるパルスの数は、Virtex-II EasyPathデ バイスのスピードグレードと直接関係があります。単純なリング発 12-2 振器と異なり、これらの回路は立ち上り/立ち下り両方の時間を正 確に測定することができるため、テストされる回路の正確な遷移時 間が保証されます。 結 論 Virtex-II EasyPathソリューションは、使いやすさ、高速性、優 れた費用対効果を兼ね備えています。このため、ユーザはより多く の時間をベータテストにかけることが可能となり、必要な機能をす べて備えた、バグのないシステムを確実に提供でき、プロトタイプ 評価を実施する必要なく直接生産に移行することが可能となり ます。 Virtex-II EasyPathデバイスの詳細については、 www.xilinx.co.jp/easypathにアクセスしてください。 12-3
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