＜参考図＞ Al Ni P+ Ge ソース Al2O3 Al Taゲート ひずみSi Al N+ ドレイン 埋め込み酸化膜 Si基板 図１ 今回実現したトンネルＦＥＴのデバイス構造 高濃度Ｐ型のＧｅ（ゲルマニウム）がひずみＳｉのチャネル上に形成され、ゲート絶縁 膜としてＡｌ２Ｏ３（酸化アルミニウム）とＴａ（タンタル）からなるゲート電極が、また ひずみＳｉ中には高濃度Ｎ型のドレイン領域が形成されています。ＧｅソースにはＮｉ（ニ ッケル）のコンタクト電極が形成されています。各電極には、Ａｌ（アルミニウム）の引 出電極が形成されています。基板はＳｉ（シリコン）基板が使われており、ひずみＳｉの 間には、埋め込み酸化膜が形成されています。 図２ ＧｅソースとひずみＳｉチャネルの近傍の素子構造と 試作された素子の断面透過電子顕微鏡写真の拡大図 左図は試作した素子の概念図、右は左図の赤線部分の断面透過顕微鏡写真です。ひずみ Ｓｉ上に、Ｂ（ボロン：ホウ素）を含んだＧｅソース、ゲート絶縁膜としてＡｌ２Ｏ３（酸 化アルミニウム）とゲート電極となるＴａ（タンタル）が形成されています。 4 トンネリング ひずみによる バンド端の変化 伝導帯 価電子帯 Geによる バンド端の変化 Ge ソース ひずみSiチャネル 図３ ＧｅソースとひずみＳｉチャネルによる トンネルＦＥＴのトンネリング特性向上の模式図 Ｇｅを用いることにより価電子帯端が上昇し、またひずみＳｉチャネルを用いることに より伝導帯端が低下することにより低下する。結果として、量子トンネリングを起こす際 のエネルギー障壁が低下するため、トンネル電流が増加する。 ひずみSi 埋め込み酸化膜 高濃度p型 Geソース ひずみSi ひずみSi 高濃度n型 ドレイン 高濃度n型 ドレイン 埋め込み酸化膜 埋め込み酸化膜 高濃度p型Ge結晶成長層 ひずみSi 高濃度p型 Geソース 高濃度n型 ドレイン ひずみSi 埋め込み酸化膜 高濃度n型 ドレイン 埋め込み酸化膜 図４ 今回作製したトンネルＦＥＴの製造工程の概略図 埋め込み酸化膜上のひずみＳｉにまず、高濃度Ｎ型のドレイン領域を形成した後、Ｂ（ボ ロン：ホウ素）を含んだＧｅエピタキシャル層を結晶成長させます。その後、ソース以外 のＧｅ層をエッチングした後、ゲート絶縁膜であるＡｌ２Ｏ３（酸化アルミニウム）、Ｔａ （タンタル）からなるゲート電極を形成します。その後、Ｇｅソースの上にＮｉ（ニッケ ル）のコンタクト電極が形成し、最後に、各電極上に、Ａｌ（アルミニウム）の引出電極 が形成して、完成します。 5 10 -2 10 -4 10 -6 10 -8 10 Ge/sSOI(1.1%) Ge/ひずみSOIトンネルFET Ge/sSOI TFET TFET Drain Current チャネル長/幅 L/W=20/100 m = 20m /100m Drain Current ドレイン電流 ゲート電流 Gate Current Gate Current ドレイン電圧= VDD=0.05, =0.05, 0.5, 0.95 0.95 V V V 0.5, 0.05, 0.5, 0.95 V -10 0.0 0.0 0.5 0.5 1.0 1.0 Current(A/m) Drain (A/m) ドレイン電流 ドレイン電流 Current(A/m) Drain (A/m) 10 0 1.5 1.5 3.0 VV -V-V =0~1.5 =0~1.5-V/0.25 V/0.25 VVstep step ゲート電圧 閾値電圧 = GG THTH 2.5 Ge/SOI 0~1.5V,TFET 0.25Vステップ Ge/sSOI(1.1%) TFET 2.0 Ge/ひずみ SOIトンネル FET 1.5 1.0 0.5 0.0 0.0 0.0 0.00.0 2.0, Gate Voltage (V) Gate Voltage(V) (V) ゲート電圧 0.5 0.5 1.0 1.0 1.5 1.5 Drain Drain Voltage Voltage(V) (V) ドレイン電圧 (V) 2.0 2.0 図５ 今回作製したトンネルＦＥＴの電流‐電圧特性 左は、ドレイン電流とゲート電圧の関係を示します。ゲート電圧の変化に対して、ドレ イン電流が急激に変化していることが確認できます。また、ドレイン電流に比べて、ゲー ト電流は十分低くリーク電流が抑制されていることが分かります。右はドレイン電流とド レイン電圧の関係（パラメータは、ゲート電圧）を示します。通常のトランジスターと同 様に、ドレイン電圧を十分高めるとドレイン電流が十分飽和していることが分かります。 8 Ion/Ioff Ratio オン電流とオフ電流の比 10 本研究Ge/ひずみSOI This work (VD=50 mV) 7 10 Si NW 6 10 [3] poly-Ge:B/SOI [6] InGaAs (Zn diffusion) [12] sGe [13] Ge:B/Si [7] Ge/Si [15] Si [16] InGaAs [17] 5 Si Si [14] 4 SOI [18] SOI 10 10 Ge/SOI Ge/sSOI(0.8%) Ge/sSOI(1.1%) SiGe/sSOI [1] 3 10 0 VD=50 mV VD=0.5 V 50 100 150 200 250 S係数の最小値 minmum S.S.(mV/dec) (mV/dec) 図６ 300 作製した素子のベンチマーク（他の研究グループから報告されている トンネルＦＥＴとの特性の比較） 横軸はＳ係数の最小値、縦軸はオン電流とオフ電流の比を示しています。Ｓ値は小さい ほど、またオン電流とオフ電流の比は、大きいほど優れた特性となります。○は他の研究 グループの報告結果、★は、今回の研究成果です。 6 ＜用語解説＞ 注１）トンネル電界効果トランジスター 半導体中のエネルギー障壁を越えてトンネリングする電流を別の電極の電圧によって制 御することで、電流のスイッチング動作を行う素子。 注２）ＭＯＳトランジスター、チャネル ＭＯＳＦＥＴ（ＭＯＳトランジスター）は、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏ ｒ（金属－酸化膜－半導体）Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジ スター）の略号。金属電極に加えた電圧により半導体側に電子（負の電荷）あるいは正孔 （正の電荷）のキャリアを誘起して、電流のオン・オフ動作を行う素子。ＬＳＩの最も基 本となっている素子である。キャリアが走行する領域のことを、チャネルという。 注３）ひずみＳｉ Ｓｉに応力を加えて、バンドギャップや移動度などの物理的特性を変化させたもの。現 在、さまざまな方法で応力を閉じ込める方法が提案されており、１０年ほど前から、先端 ロジック集積回路の中のトランジスターのチャネルとして実用化されている。 注４）ヘテロ界面 異なる種類の半導体を接触させることにより得られる界面のこと。 注５）ゲート電圧 電界効果トランジスターの電流のオンとオフを制御するゲート電極に加えられる電圧。 注６）量子トンネリング 電子などの非常に微細な粒子が、古典的には乗り越えることができないポテンシャル（エ ネルギー）障壁を、量子効果すなわち、時間とエネルギーとの不確定性原理により乗り越 えてしまう（透過してしまう）現象。 注７）エネルギー障壁幅 量子トンネリングを起こす際の、古典的には乗り越えることができないポテンシャル（エ ネルギー）障壁の距離。 注８）Ｓ係数 トランジスターにおいて、電流を一桁変化させるために必要なゲート電圧の変化量。 Ｖ／ｄｅｃａｄｅという単位が使われる。ここで、ｄｅｃａｄｅは電流一桁の分の意味である。 ＜論文タイトル＞ “High Ion/Ioff Ge-source ultrathin body strained-SOI Tunnel FETs - impact of channel strain, MOS interfaces and back gate on the electrical properties” （ゲルマニウムソース薄膜ひずみＳＯＩトンネルＦＥＴの実現とその電気特性に与えるひ ずみ、ＭＯＳ界面、バックバイアスの効果） 7
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