Silicon Analysis - 日本ケイデンス・デザイン・システムズ社

Silicon Analysis 04.7.14 10:24 ページ 1
DATASHEET
SILICON ANALYSIS
Silicon
design
chain
Spec-driven environment
Virtuoso® Analog/Mixed-signal（ AMS）Silicon Analysisは
物理検証
（Design Rule Check, Layout vs. Schematic）
、寄生素
子抽出、各種ノイズ解析に対応します。基板ノイズ、IRドロップ、エ
Multi-mode
simulation
レクトロマイグレーションはICの微細化が進むにつれ顕在化する
OpenAccess
universal
data hub
Process
design kits
問題ですが、Silicon Analysisによりその影響をシミュレーション
することができます。
Accelerated
layout
Silicon analysis
World’s
leading
foundries
Full-chip integration
Advanced device
modeling
Direct link to
manufacturing
Silicon
SUBSTRATE NOISE ANALYSIS
現在のUDSM（ウルトラ・ディープ・サブミクロン）
プロセスによる高速ミックス
シグナル回路の設計では、今まで問題としなかった現象についての考慮
も必要となります。チップサイズの縮小や動作クロック周波数のハイスピード
化により、デジタル・ブロックからのノイズの影響が無視できないもとのとなって
きています。このノイズの増加がセンシティブなアナログ回路の動作に影響し、
設計における重大な問題となります。
デジタル信号のスイッチングのたびに、インターコネクトやバルク・ターミナルから
ビジュアル・フィードバック
基板にノイズがカップリングされます。さらに、ノイズは電源線やパッケージ
SNA（SeismIC）
では、感度デバイスを指定し、その感度デバイスが基板
からも基板へ伝搬されます。デジタル回路は基板ノイズに対して強い耐性を
ノイズから受ける影響をシミュレーションすることができます。解析の結果は
示しますが、アナログ回路は非常にセンシティブで簡単に誤動作する恐れが
波形やテキストのレポートだけではなく、レイアウト画面上にどのデバイス
あります。サブストレート・カップリングによるノイズは、ミックスシグナル設計で
からの基板を経由し、影響が強いのかを視覚的に確認することができます。
引き起こされる予期しない誤動作や歩留まりの低下などの主な原因となる
ことがあります。
Virtuoso Layout Editor インターフェース
SNAはVirtuoso Layout Editorメニューから起動することが可能です。
基板ノイズ解析
これにより、レイアウト作成後の基板ノイズ解析を簡単に呼び出し行うことが
回路設計者はSubstrate Noise Analysis
（以下SNA）
を用いることで基板
できます。また、ケイデンスの検証ツール Assura/Diva の抽出結果を用
ノイズの解析を行うことができます。SNAは、
２つのモジュール SeismIC
いることによる統一 GUI 環境で、基板の影響まで含めたデザイン・検証の
（ミックスドシグナル回路用基板ノイズ解析ツール）
と SubstrateStormTM
フローを確立することが可能です。
（小規模回路規模用基板ノイズ解析ツール）
で構成されています。SNAを
ご使用いただき、小規模で精度を必要とするRFブロックから数百万の
プロセスデータ
素子で構成されたワンチップまでの基板ノイズを解析することが可能です。
SNAではUDSMで用いられるプロセス構造（Triple-Well/Twin-Well
CMOS や CMOS,BiCMOS,Bipolar,SiGeなど）
を扱うことが可能です。
ノイズ等高線表示
パラメータをドーピング・プロファイルから計算し与えることもできます。
SNA の解析でノイズ源を指定した解析を行うと、ノイズ源からのノイズが
どのように分布するかをレイアウト上で確認することが可能です。すでに
基板等価 SPICEネットリスト出力
ノイズ源がわかっている場合、ノイズ分布を考慮することで、従来では見る
基板を表す SPICE RCネットリスト出力機能をもち、Virtuoso Analog
ことができなかった基板からの影響を、レイアウトの配置に対する１つの指標
Design Environment
（以下ADE）
であれば、出力結果をExtractedビュー
とさせることが可能となります。
に自動で付加させることが可能です。基板の情報が付加された
Extracedビューを用いてADE 環境からシミュレーションすることができ
ます。
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特長
VIRTUOSO ANALOG VOLTAGESTORM OPTION
VIRTUOSO ANALOG ELECTRONSTORM OPTION
●大規模ミックスシグナル・デザインの基板ノイズ解析
Virtuoso Analog VoltageStorm Option及び ElectronStorm Optionは
●キーとなるトランジスタのサブストレート・カップリングの影響を正確に
Virtuoso Analog Design Environment
（Analog Artist）
にタイトにインテグ
モデリング
レートされたアナログ回路向けのIRドロップ及びエレクトロマイグレーション検
●影響するノイズの主要な物の特定
証ツールです。
●回路シミュレーション用のノイズ・モデルの出力
AssuraTM LVS、Assura RCX、及びSpectre Circuit Sumulatorと組み
●ノイズ波形の表示とレイアウト画面へのノイズ・レベルの表示
合わせて使用することで、IRドロップ及びエレクトロマイグレーションの結果
●デザインやプロセス、レイアウトやパッケージ等を変更した時の影響の
をVirtuoso Layout Editor GUI上にダイレクトに表示することが可能で、
計算
問題の個所を簡単に特定することができます。
●ガードリング効果の計算
これにより、テープアウト時のIRドロップやエレクトロマイグレーションによる
●Virtuoso Layout Editor へのインテグレート
問題発生のリスクを低減することが可能です。
●ノイズ源からのノイズ等高線分布の表示
●等価 SPICE RCネットリスト出力機能と、schematicまたは extracted
ビューへの自動追加
特長
●IRドロップの結果をExtracted Viewにダイレクト表示することにより、
ユーザーは効率的に問題個所を修正可能
●結果表示のフィルタ機能
●問題個所のグラフィカル表示が可能
●RMS、最大値、平均値をレポート
●フォームベースの簡単なセットアップ
●ビア及び配線の電流リミットを設定可能
●レイヤごと及び配線幅ごとに電流リミットを設定可能
●既存の抽出ツール及びシミュレーションツールを有効活用
Schematic
Layout
Assura LVS
Assura RCX
Spectre
Results displayed
in Virtuoso GUI
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CADENCE VERIFICATION PRODUCTS
ケイデンスは、あらゆる設計スタイルに対して最も精度の高い検証ソリュー
使用される信頼を得ているDracula® verification products、ディープ・サブ
ションをご提供します。ミックスシグナルとライブラリ開発用のインタラクティブ検証
ミクロン設計の最も複雑で大規模な多階層 ICに対応するAssura TM
ツールDiva® verification products、広く最終的な検証システムとして
verification productsなどの検証ソリューションをご用意しています。
System-level
design and
verification
Algorithmic design
Architectural design
Partitioning
SW design
implementation
Block / design
capture
HW design
implementation
Design refinement
Functional
verification
Digital / analog
functional verif.
Chip planning
Digital design
SP&R
Custom design
and layout
Chip assembly
and finishing
Physical and
electrical verif.
Tapeout
System bring-up
Prototype /
emulation/HW/SW
Final assembly
物理検証ツールの位置付け
Virtuoso Schematic
Composer
Virtuoso Layout Editor
GDSII/Stream
Verilog
Process Design
Kits (PDKs)
BATCH
INTERACTIVE
Dracula (DRC, LVS, RCX)
Diva (DRC, LVS, RCX)
SPICE/CDL
Rules files
Assura (DRC, LVS, RCX)
AMS Designer
Analog Design
Environment
SeismIC
ケイデンス検証ツールの適応範囲
PaciifIC
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DIVA VERIFICATION PRODUCTS
Diva Interactive Design Rule Checker
（DRC）
さらに、比較をする際に必要になるレイアウトの接続情報、デバイス情報を
Diva Design Rule Checker
（以下DRC）
は、マスク・レイアウト設計における
抽出するための機能も含まれます。
基本的な検証であるDRC機能を提供します。
●特定のセル・インスタンスをブラックボックスとして抽出可能なマクロレベル
●検証作業の効率化を進めるために、一度実行した領域は検証対象から
排除するインクリメンタル・チェッキング
●検証対象セルを選択的にユーザー定義できるCell lnclusion＆Exclusion
オプション
●階層処理を、レイアウト・パターン認識による最適化を併用して実行可能
抽出機能。これは、その後の処理（Diva LVSなど）
でユーザー定義
デバイスとして扱うことが可能
●抽出作業の効率化をする階層抽出機能、及び一度抽出したセルは
実行対象から排除する階層インクリメンタル抽出機能
●最高7つの端子を持つテバイスまで認識可能。複雑な形状を測定できる
●各セル・ベースで実行モードを制御できるCell-Basedオプション
多様な測定用コマンド
（面積、周囲長、長さ、ベンドカウント等）
を提供。
●ユーザーが実行領域を複数箇所定義できるBy Areaモード
MOSデバイスのAD、AS、PD、PS 等の測定や配線間容量の測定及
● if-elseによる実行シーケンスの制御やルール・ファイル中の特定部分のみ
びネットワークの縮退が可能
の実行
●検証結果を直接レイアウト・データに書き込むことができるので、チェックと
ともに修復が可能
Diva Interactive Parasitic Extraction
（RCX）
Diva Parasitic Extractionは
（以下 RCX）
は、レイアウト・データを電気
●ネットワークを介してのリモート処理
回路的に見てジオメトリの位置関係から寄生抵抗、容量、ダイオードを
●スクェアコーナー・チェック
抽出します。プロセス情報からルール作成を補助するためのツールもご提供
●エリア検証時に使われるhalo値のセット、リセットが可能
しています。
Diva Interactive Layout vs. Schematic Verifier（LVS）
以下の特長を備えています。
Diva Layout vs. Schematic Verifier（以下LVS）
は、レイアウトと回路図、
●π形、T 形等のR-Cネットワークをユーザー定義で抽出可能
回路図と回路図、及びレイアウトとレイアウトのネットリストの接続性とパラメータ
●ベンド、
トランジション抵抗、コンタクトの面積やエッジを考虜した抵抗も
の比較照合をグラフィカルに検証するためのツールです。
抽出可能
●容量抽出には、その面積と周囲長及び係数を使用可能
●初期対応ノードの設定は不要。しかし、必要に応じて各端子を初期対応
●抵抗測定規準値の定義と自動ネットワーク縮退機能
ノードと設定したり、回路網中に対応ノードを会話的に与えることも可能
●直列、並列及び直並列接続されたデバイスの縮退とパラメータ統合、
そのパラメータ検証においては、比較の許容範囲を指定可能
●マクロ・レベル抽出の結果を使った比較検証が可能
この機能を使ってCell Ensembleの結果を短時間で処理することが可能
●LVS検証に寄与しないデバイス、ネットを処理から排除
●特定デバイスの特定のピンを比較検証より排除
●各デバイスのピンへの接続をユーザー定義のルールにしたがって入れ
替え可能
●比較検証をさらに改善するmerged netsとrewired機能
●レイアウトと回路図間のクロス・プローブ機能。一致したデバイス、ネット、
パラメータ、ターミナル間で実行することが可能
Diva LVSには、電気的なネットワークの接続を検証するERCも含まれ
ます。また、ショートしたネットのジオメトリを分離し、原因となった箇所を突き
止めることができるShort Locatorと呼ばれる機能もご提供しています。
●レイアウト及びスケマティックに対して実行可能
●電流パス及びプルダウン、プルアップのトレーシング機能
●フローティング・デバイス、ネット及びユーザー定義接続方の検証
●回路中のフィードバック・ループ数の計数
●トランジスタ・レベルのネットリストからゲートレベルのネットリストを生成。
この機能を使って、Fan-outのチェックやレイアウト後のシミュレーションへの
情報の受け渡し
●オンラインでエラー箇所をスクリーン上にハイライト可能
●直列、並列デバイスの縮退後のネットリストの出力
Diva Interactive Design Rule Checker (DRC)
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DRACULA VERIFICATION PRODUCTS
Dracula Design Rule Checker（DRC）
Dracula Parasitic Extractor
（RCX）
Dracula Design Rule Checker
（以下DRC）
はレイアウトのデザイン・デー
Dracula Parasitic Extractor（以下RCX）
は、レイアウトデータを電気回路
タをジオメトリ
（図形）
的に見て、設計ルールの許容範囲内で正しく設計され
的に見て、ジオメトリの位置関係から寄生抵抗、容量、ダイオードを抽出
ているか否かを検証します。例えば、2 つの図形間のENC（包含間係）
、
します。配線に伴う寄生抵抗をレイアウト全体についても抽出できます。
EXT（隣接関係）
、INT（内包関係）
、また、WIDTH（図形幅）等について
また、プロセス情報からルール作成を補助するためのツールもご提供して
検証をします。
います。
●複雑なデザイン・ルールを記述するための豊富なコマンドとオプション群
●パラメータ計算式のユーザー定義が可能
●エラーフラグ図形の生成によるエラー図形関係の視覚的な理解が可能
●SPICEコンパティブルなネットリストの生成
●データ読み込みの際に自己交差図形等の不正図形を自動的にチェック
● MOSデバイスのL/Wの値以外にAD、AS、PD、PSの抽出も可能
●前の検査結果を利用して、さらに詳しい検査を行う
“conjunctive rule”
●フリンジ・キャパシタンスの抽出ではジオメトリの間隔に応じて係数を与える
●ノード情報を利用してのデザイン・ルール検証を行うことも可能
●中間データを複数のディスクへ出力できるMulti-disk-IO機能
ことが可能
●複雑なルール記述なしでの高精度な寄生抵抗の抽出
●寄生抵抗部分をユーザー定義で分割でき、高精度なR-Cネットワーク
また、Dracula Verification Productsを実行する際には以下の種類の
の抽出が可能
フォーマットのレイアウトデータを変換なしに読み込むことができます。
●ベンド、ジャンクション抵抗要因も考慮しての抽出
＊Cadence Design Framework II
＊APPLICON
●コンタクト抵抗の抽出も可能
＊CIF
＊GDS stream
●抽出結果はSPICEコンパティブルなネットリストに変換
●抽出したパラメータ入力ネットリストへのバックアノテート機能
＊EDIF200
●特定ネットのみの抽出
Dracula Layout vs. Schematic Verifier
（LVS）
●中間データを複数のディスクへ出力できるMulti-disk-IO 機能
Dracula Layout vs. Schematic Verifier（以下LVS）
は、レイアウトデータ
から電気回路の接続情報を抽出し、論理設計で作成したネットリストと比較
Distributedプロセッシング
照合します。
Distributedプロセッシングは、ネットワークを介して接続されているマシンを
同時に使用し、CPUの効率的な利用とDracula Verification Products
●諭理ゲートレベルの比較が可能
の処理のスピードアップをはかります。異機種のプラットフォーム間やマルチ
●豊富なフィルター・オプションにより、末使用デバイスを含む回路も容易に
CPUマシンにも対応します。Distributedプロセッシングは、Dracula DRC、
Dracula LVS、Dracula RCXで利用可能です。
検証可能
●トランジスタのLやW、キャパシタの容量値といったパラメータの比較照合
が可能
●初期対応ノードの設定が不要
●レイアウト対レイアウトの接続情報の比較照合が可能
●スケマティック対スケマティックの接続情報の比較照合が可能
●設計ルール違反のノードあるいはデバイス図形の生成
●BiCMOS技術にも対応
●中間データを複数のディスクへ出力できるMulti-disk-IO機能
使用できるネットリストは以下の通りです。
＊SPICE / CDL
＊ILOGS
＊TEGAS
＊EDIF200
＊SILOS
＊Verilog
Dracula LVS To Assura RCX Interface
Dracula LVS後に、Assura RCX実行用コマンドファイル
（RCX-cmd）
で、
Assura RCXのライブラリを利用して、簡単に寄生抽出ができます。
Dracula Graphical User Interface
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ASSURA VERIFICATION PRODUCTS
Assura verification productsは、ケイデンス独自のオート・アダプティブデータ
個々の設計目標に対して検証を最適化
処理技法をベースに開発され、
レイアウト階層の知識なしで、階層または繰り
設計のスタイルや目標は様々です。広範囲にわたる検証の必要条件をサ
返し構造型 ICの検証を可能にした検証ソリューションです。この検証シス
ポートするために、ケイデンスは個々の必要条件に対して最適化された検
テムの最大の特徴は、シンプルで精度の高いフラット検証のメリットを犠牲
証システムをご提供します。例えば、レイアウトとの対話型リンクを持つDiva
にすることなく、階層的検証ならではの性能上のアドバンテージが得られる
verification productsは、ミックスシグナルを扱う設計やライブラリを開発
ことです。
する際に選択する検証システムです。また、IC設計が生産に適しているか
開発にあたっては、IC 検証における業界標準となっているDracula
どうかを最終的に検証する際には、Dracula verification productsを
verification productsとDiva verification productsとの徹底した
使用します。Dracula verification productsは、業界標準の検証システ
比較テストを実行し、検証結果が高い信頼性を持っていることを確認してい
ムとしての信頼を得ています。これに対しAssura physical verification
ます。また、高い精度に加え、時代の先端をいくメモリ、マイクロ・プロセッサ、
productsは、現時点で主流となりつつある複雑で多階層のICや、アナロ
マイクロ・コントローラの設計が持つレイアウト階層をそのまま最大限に生
グ回路設計に焦点を合わせたシステムで、精度を損なうことなく階層的検
かせるよう最適化されています。
証を高速度で実行します。
簡単に使用できるということも大きな特長の一つです。設計の階層構造を
個々のプロセス用に最適化された検証テクノロジ・ファイルを作成するため
そのまま自動的に認識、使用するため階層を制御するためのコマンドが
には、膨大な投資と労力が必要です。ケイデンスでは、これらの投資や
不要で、階層があたかも
「フラット」であるかのようにルール・ファイルを記述
労力を抑えることができるようにするため、Assura verification productsが
できます。また、エラーのデバッグを容易にするため、操作性を考慮した
Diva verification productsのルールを直接読み込めるとともに、Dracula
新しいユーザー・インターフェース、Assura Graphical User Interfaceを
製品のファイルをAssura製品のフォーマットに自動的に変換するユーティリティ
搭載し、システムとの対話を要する操作を合理化するとともに、処理の
も提供しています。
実行やエラーに関する容易なデバック環境を提供します。
検証方式
精度
速度
簡便さ
柔軟性
フラット
○
△
△
○
階層
△
○
△
△
オート・アダプティブ
○
○
○
○
Assura Physical Verification Products のオート・アダプティブ検証システムは、フラット検証システムが持つ精
度と柔軟性を、階層検証システムが持つ速度と組み合わせることで、高速のランタイムを実現しています。
Custom IC
Analog/MS/RF
Composer
Analog Design Environment
Spectre/Spectre RF
AMS Designer
Custom Layout
Assura DRC/LVS
Virtuoso
Custom Router/Placer
NeoCell
Chip Assembly Router
¥High speed & high capacity
¥Hierarchical verification
¥Batch and interactive
Assura RCX
DFII / GDSII / OpenAccess
Assura
Simulation & Analysis
¥3D device-level parasitic
(RLCK) extraction
High-accuracy, High-speed &
High-capacity
¥Advanced process modeling
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Assura Design Rule Checker
（DRC）
Assura Design Rule Checker（以下 DRC）
は、広範囲にわたるチェック
コマンドとモディファイヤを持ち、階層をフラットにすることなく最も困難な
デザイン・ルールのチェックを可能にしています。また、デバッグの効率を改善
するため、数々のチェックを分離して実行できるチェック・コマンド・オプション
を用意しました。パラレルエッジや向かい合わせエッジのチェック、電気的
に接続または未接続の図形のチェック、ライン長が指定基準を満たして
いるかどうかのチェックなどを容易に実行できます。それぞれのチェック
の結果は、それ以降のチェック処理に渡したり、後の参照のためにデータ
ベース内に保存できます。
Assura LVSは、スケマティック・ネットリスト及びレイアウト内のネットとデバイスを同じ色で
表示し、複数の設計を素早く比較し、デバッグすることを可能にしています。クロス・プロービ
ングは、スケマティックとレイアウトのいずれからでも開始できます。
主な特長
●高い精度
●
困難な階層設計であっても、階層をフラットにすることなく正確に検
証できます。
●設計に制限をかけることなく検証を実行
階層が「クリーン」であっても
「ダーティ」であっても正確に検証できます。
●
スケマティックとレイアウトの階層の不一致を自動的に調整し処理を
●
行います。
●高速
多階層と反復を活用し、最先端のチップを高速で検証します。
●
Assura Layout vs. Schematic Verifier
（LVS）
●使用が簡単
レイアウト階層をそのまま自動的に使用します。
現実のアプリケーションでは、レイアウトとスケマティックの階層が同じになる
●
ことはほとんどありません。レイアウトやスケマティックの最適化により、階層
●
が一致しなくなり、デバイスの置換、交換、混合などが発生し、各種の
●
デバッグできます。
バリエーションが生まれるのが普通です。Assura Layout vs. Schematic
Verifier（以下 LVS）
は、これらのバリエーションを扱うことができるため、
●
偽のエラーを出さずに回路を正確に比較できます。また、コンソリデーション・
●
レイアウトが一致しない場合でも、デバイスとデバイスの比較を正確に実行
に実行できます。
●柔軟性
●
ユーザー定義のデバイス記述により、どんなプロセス・テクノロジに対
●
強力な測定コマンドと計算コマンドにより、パラメトリック・デバイスの
しても柔軟に対処できます。
できます。パラメータの比較においても、どのパラメータに対してチェックを
行うか、各デバイスタイプに対してどのような比較を実行するかなど、
詳細な抽出が可能です。
ユーザーに完全な制御機能をご提供します。このとき、パラメータを完全に
一致させるか、一定の許容偏差内に収めるかを選択できます。フラット
検証では、ブロック相互接続内のエラーがデバイス・レベルまで伝搬する
Assura LVSでは、レイアウト・テキストは不要です。
最低限の共通レベルでエラーがレポートされるため、デバッグを簡単
オプションにより、直列か並列に接続している同種のデバイス・グループを
単一のデバイスに縮退します。このコンソリデーションはスケマティックと
階層の制御を行う必要がありません。
優れたグラフィックユーザーインターフェースにより、エラーを効率良く
●
SKILL へのアクセスが可能なため、カスタム機能を記述できます。
●Dracula verification productsやDiva verification productsから
ため、極端に長いエラー・レポートが作成されるばかりでなく、偽のエラー
簡単に変更が可能
もいくつか出されることがあります。
●
Assuraでは、階層処理を行うためブロックレベルにおいて、ブロック相互
●
Dracula verification productsのルール・セットを変換するための
ユーティリティも提供しています。
接続内のエラーを切り分け、デバッグ・プロセスを大幅に簡易化し、偽の
エラーを事実上完全に排除しています。
Diva verification productsのルール・セットを直接入力できます。
●
SPICE、CDL、Verilog ネットリストを使用できます。
●
Design Framework II、GDS streamデータを使用できます。
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Assura Parasitic Extraction
（RCX）
Assura Parasitic Extraction（以下 RCX）
は、フルチップ・デザインの
デバイス・レベルの抽出を最新技術で行います。サイドウォール・フリンジ、
カップリング、クロスオーバー等の3D効果を考慮して、高精度で抽出を行
います。
処理中に使用するディスクの圧縮テクニックと処理速度のために最適化さ
れたアルゴリズムにより、無比の遂行能力とリソースの有効利用をもたらし
ます。
Assura RCXは Assura LVSの後に抽出を行い Analog Artist 上で、
寄生を含んだレイアウトを用いてのバック・アノテーション、クロス・プローブと
いうDesign Framework IIからSPICEシミュレーションまでを行うという
フローを実現する様、タイトに統合化されています。これらのフローを実現す
る
「クラス最良」のツールと技術と環境を提供します。
インターコネクトのモデル化とキャラクタライズは、Assura RCXのCapgen
モジュールによって行われます。配線層の幅、厚さ、酸化膜の厚さなどのプ
ロセス・データを使い、何千というテスト・パターンを想定し、組み込みの2D
又は3Dのフィールド・ソルバーを使って容量計算方程式を導き出します。
また、エンドユーザーにシミュレーションやタイミング問題の解析のための広
範囲のコントローラビリティも提供しています。例えば、クリティカルパスを指定
主な特長
●高速な処理と高い抽出精度
● Design Framework II または GDSを入力可能
● Spice、Spectre、DSPF、SPEFのネットリストを出力可能
● Mixed-Signal Back-Annotation 用のextracted viewを出力可能
●寄生抵抗、寄生容量、寄生インダクタンスの抽出
● MOSデバイスのAD/AS、PD/PS、NRD/NRSの抽出が可能
●多彩な選択抽出モード
●階層抽出をサポート
●抵抗や容量のフィルタリング機能 ● 自己インダクタンス（L）
と相互インダクタンス
（K）の寄生抽出が可能
（RCX-PL）
●リターンパスの自動認識（RCX-PL）
●電気的に無用と思われるLとKを除去するネットリスト縮退機能（RCX-PL）
●高速３Dフィールドソルバーオプション
（RCX-FS）
●妥協のない３Dの容量抽出精度（RCX-FS）
●コンフォーマルな誘電体、台形の配線・誘電体、エアーギャップ等の
プロセス技術に対応
●センシティブなブロックに対してのみRCX-FSを使用し、その他をRCXで
実行するコンビネーションモードが可能
●マルチCPUおよびマルチマシンをサポート
（RCX-MP）
し、そのネットに関しては完全な分散RCで抽出し、その他に関して容量の
みを抽出するというような指定が可能です。
Assura RCX-FS
Assura RCX
SPICEフローでは、ユーザーによって指定されたスレッシュ・ホールドにより、
Sensitive block
Rest of chip
抵抗と容量をフィルターする機能が実行され、小さい抵抗はショートさせら
れ、小さい容量は取り去られます。
Design Framework IIまたは GDSが入力可能で、SPICE/extracted
を出力可能です。
Merged netlist
Pattern Library
10110
01100
10110
10011
Process File
Simulation and Analysis
10110
01100
10110
10011
2D or 3D Solver
Assura-RCX
Commands and
Cap-functions
キャパシタンス抽出用のモデル作成
販売代理店
日本ケイデンス・デザイン・システムズ社
イノテック株式会社
ICソリューション本部
本社／〒222-0033 神奈川県横浜市港北区新横浜 3-17-6
TEL.
（045）
474-2290,2291,2293
（営） FAX.
（045）
474-2395
アカウント営業本部
TEL.
（045）
475-8410
〒222-8580 神奈川県横浜市港北区新横浜 3-17-6
FAX.
（045）
475-8415 URL http://www.cadence.co.jp/
URL http://www.innotech.co.jp/
関西営業所／〒550-0011 大阪市西区阿波座 1-4-4 野村不動産四ツ橋ビル
大阪支社／〒550-0011 大阪府大阪市西区阿波座 1-4-4 野村不動産四ツ橋ビル 14F
TEL.
（06）
4390-7371
TEL.
（06）
6539-0079
FAX.
（06）
4390-7372
FAX.
（06）
6539-0071
※登場する各製品等は各社の登録商標です。
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