125MSPS、14ビット デュアルTxDAC+® D/Aコンバータ AD9767* 特長 4ビットのトランスミットD/Aコンバータ×2 125MSPSの更新レート すぐれたSFDRおよびIMD:82dB すぐれたゲインおよびオフセットの一致:0.25% 完全に独立したゲイン制御 デュアル・ポート・データまたはインターリーブ・データ 1.2Vリファレンスを内蔵 +5Vまたは+3Vの単電源動作 低消費電力:365mW@5V パワーダウン・モード:50mW@5V 48ピンLQFPを採用 アプリケーション 通信 基地局 デジタル合成 直交変調 機能ブロック図 DVDD DCOM AVDD ACOM “1” のラッチ PORT1 WRT1 WRT2 デジタル インターフェース CLK1 “1” のDAC リファレンス REFIO FSADJ1 FSADJ2 バイアス ジェネレータ SLEEP AD9767 “2” のラッチ PORT2 MODE IOUTA1 IOUTB1 “2” のDAC IOUTA2 IOUTB2 CLK2 ータは差動電流出力を持っているため、シングルエンドまたは差動 のアプリケーションをサポートできます。両D/Aコンバータは同時に 更新することができ、20mAの公称フル・スケール電流を出力しま す。2個のD/Aコンバータのフル・スケール電流は、0.25%以内で 一致しています。 AD9767は、最新のロー・コストCMOSプロセスにより製造されて おり、3.0∼5.5Vの単電源で動作し、365mWの電力を消費しま 概要 す。 AD9767は、デュアル・ポートのCMOS、2チャンネル高速14ビット D/Aコンバータで、2個の高品質14ビットTxDAC+コア、リファレン ス、デジタル・インターフェース回路を内蔵し、小型48ピンLQFP パッケージを採用しています。AD9767は極めてすぐれたAC性能 とDC性能を提供し、最大125MSPSの更新レートをサポートしてい 製品のハイライト 1. AD9767は、10ビット、12ビット、14ビットの分解能を提供する、 ピン・コンパチブルのデュアルTxDACファミリーに属します。 2. 14ビット、125MSPSのデュアルD/Aコンバータです。I情報とQ ます。 AD9767は、通信アプリケーションのIデータとQデータの処理向け 情報のフレキシブルな転送を低歪みで実現するように最適化さ に最適化されています。デジタル・インターフェースは、2系統の れた、高性能D/Aコンバータ・ペアです。 ダブル・バッファ・ラッチと制御・ロジックで構成されています。別々 の入力ピンを持っているため、互いに独立したデータを2個の D/ACポートに書込むことができます。別々のクロックにより、D/A 3. ゲインはフル・スケールの0.25%(typ)内で一致し、オフセットは 0.025%内で一致しています。 4. 低消費電力。完全なCMOSデュアルD/Aコンバータ機能が、消 コンバータの更新レートを制御します。 費電力365mWで2.77∼5.5Vの単電源で動作します。D/Aコン モード制御ピンを使うと、AD9767を2個のデータ・ポート、または1 バータのフル・スケール電流を減少させて低消費電力で動作す 個のインターリーブ高速データ・ポートにインターフェースさせるこ ることができ、低消費電力アイドル周期用のスリープ・モードが とができます。インターリーブ・モードでは、入力データ・ストリーム 用意されています。 がディ・マルチプレスされて、IデータとQデータに復元され、ラッ チされます。IデータとQデータは、その後で2個のD/Aコンバータ で変換され、入力データの半分のレートで更新されます。 5. リファレンスを内蔵。AD9767は1.20Vの温度補償済みバンドギ ャップ・リファレンスを内蔵しています。 6. 2系統の14ビット入力。AD9767はフレキシブルなデュアル・ポ D/Aコンバータでは、セグメント化電流源アーキテクチャを当社独 ート・インターフェースを内蔵しているため、2系統の入力デー 自のスイッチング技術と組合せて使用して、グリッチ・エネルギを タまたはインターリーブされた入力データを扱うことができます。 削減し、かつダイナミック精度を最大にしています。各D/Aコンバ TxDAC+はAnalog Devices, Incの登録商標です。 *特許出願中 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害 に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特 許または特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社/東京都港区海岸1-16-1 電話03 (5402)8400 〒105-6891 ニューピア竹芝サウスタワービル 大阪営業所/大阪市淀川区宮原3-5-36 電話06(6350)6868(代) 〒532-0003 新大阪第二森ビル AD9767−仕様 DC仕様(特に指定のない限り、TMIN∼TMAX、AVDD=+5V、DVDD=+5V、IOUTFS=20mA) パラメータ Min 分解能 Typ Max 14 単位 ビット DC精度1 積分直線性誤差(INL) TA = +25℃ -3.5 TMIN∼ TMAX -5.0 ±1.5 +3.5 LSB +5.0 LSB 微分非直線性(DNL) TA = +25℃ -2.5 +2.5 LSB TMIN∼TMAX -3.5 +3.5 LSB -0.02 +0.02 FSRに対する% ±1.0 アナログ出力 オフセット誤差 ゲイン誤差(内部リファレンス不使用時) ゲイン誤差(内部リファレンス使用時) ゲイン一致 ±0.5 FSRに対する% ±1 FSRに対する% 0.25 フル・スケール出力電流2 2.0 出力適合範囲 -1.0 FSRに対する% 20.0 1.25 mA V 出力抵抗 100 kΩ 出力容量 5 pF リファレンス出力 リファレンス電圧 リファレンス出力電流 1.14 3 1.20 1.26 100 V nA リファレンス入力 入力適合範囲 0.1 リファレンス入力抵抗 小信号帯域幅 1.25 V 1 MΩ 0.5 MHz 温度係数 オフセット・ドリフト 0 FSR/℃に対するppm ゲイン・ドリフト(内部リファレンス不使用時) ±50 FSR/℃に対するppm ゲイン・ドリフト(内部リファレンス使用時) ±100 FSR/℃に対するppm リファレンス電圧ドリフト ±50 ppm/℃ 電源 電源電圧 AVDD 3 5.0 5.5 DVDD 2.7 V 5.0 5.5 V アナログ電源電流(IAVDD) 68 78 mA デジタル電源電流(IDVDD)4 5 7 mA 電源電流スリープ・モード(IAVDD) 8 12 mA 消費電力 (5V、IOUTFS = 20mA) 365 425 消費電力5(5V、IOUTFS = 20mA) 450 4 電源変動除去比6 ―AVDD 6 電源変動除去比 ―DVDD 動作範囲 mW mW -0.4 +0.4 FSRに対する%/V -0.025 +0.025 FSRに対する%/V -40 +85 ℃ 注 1 IOUTAで測定。仮想グランドを駆動。 2 公称フル・スケール電流IOUTFSは、IREF電流の32倍です。 3 すべての外部負荷は、100nAより小さい入力バイアス電流を持つ外付けのバッファ・アンプを使って駆動する必要があります。 4 fCLOCK = 25MSPSおよびfOUT = 1.0MHzで測定。 5 IOUTFS = 20mA、RLOAD = 50Ω、fCLOCK = 100MSPS、fOUT = 40MHzで、バッファなし電圧出力としてIOUTAとIOUTBで測定。 6 ±5%電源変動。 仕様は予告なく変更されることがあります。 2 REV.0 AD9767 ダイナミック仕様(特に指定のない限り、TMIN∼TMAX、AVDD=+5V、DVDD=+5V、IOUTFS=20mA、差動トランス結合出力、両端終端50Ω) パラメータ ダイナミック特性 最大出力更新レート(fCLOCK) 出力セトリング・タイム(tST)(0.1%に整定)1 出力伝搬遅延(tPD) グリッチ・インパルス 出力立上がり時間(10∼90%) 出力立下がり時間(10∼90%) 出力ノイズ(IOUTFS = 20mA) 出力ノイズ(IOUTFS = 2mA) AC直線性 ナイキスト周波数までのスプリアス・フリー・ダイナミック・レンジ fCLOCK = 25MSPS;fOUT = 1.00MHz 0dBFS出力;TA = +25℃ -6dBFS出力 -12dBFS出力 -18dBFS出力 fCLOCK = 65MSPS;fOUT = 1.00MHz fCLOCK = 65MSPS;fOUT = 2.51MHz fCLOCK = 65MSPS;fOUT = 5.02MHz fCLOCK = 65MSPS;fOUT = 14.02MHz fCLOCK = 65MSPS;fOUT = 25MHz fCLOCK = 125MSPS;fOUT = 25MHz fCLOCK = 125MSPS;fOUT = 40MHz ウィンドウ内のスプリアス・フリー・ダイナミック・レンジ fCLOCK = 25MSPS;fOUT = 1.00MHz;2MHzスパン fCLOCK = 50MSPS;fOUT = 5.02MHz;2MHzスパン fCLOCK = 65MSPS;fOUT = 5.03MHz;2.5MHzスパン fCLOCK = 125MSPS;fOUT = 5.04MHz;4MHzzスパン 全高調波歪み fCLOCK = 25MSPS;fOUT = 1.00MHz;TA = +25℃ fCLOCK = 50MSPS;fOUT = 2.00MHz fCLOCK = 65MSPS;fOUT = 2.00MHz fCLOCK = 125MSPS;fOUT = 2.00MHz 複数周波数電力比(110kHz間隔で8周波数) fCLOCK = 65MSPS;fOUT = 2.00∼2.99MHz 0dBFS出力 -6dBFS出力 -12dBFS出力 -18dBFS出力 Min Max 125 単位 35 1 5 2.5 2.5 50 30 MSPS ns ns pV-s ns ns pA/√Hz pA/√Hz 71 82 80 79 77 82 80 79 70 55 67 70 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc 82 91 84 84 84 dBc dBc dBc dBc -81 -79 -79 -79 78 76 74 70 注 1 シングルエンド50Ω負荷で測定。 仕様は予告なく変更されることがあります。 REV.0 Typ 3 -71 dBc dBc dBc dBc dBc dBc dBc dBc AD9767ー仕様 デジタル―仕様(特に指定のない限り、TMIN∼TMAX、AVDD=+5V、DVDD=+5V、IOUTFS = 20mA) パラメータ デジタル入力 Min Typ Max 単位 ロジック"1"電圧@DVDD = +5V 1 3.5 5 V ロジック"1"電圧@DVDD = +3V 2.1 3 V ロジック"0"電圧@DVDD = +5V 1 1.3 V ロジック"0"電圧@DVDD = +3V 0 0 0.9 V ロジック"1"電流 -10 +10 μA ロジック"0"電流 -10 +10 μA 入力容量 5 pF 入力セットアップ時間(tS) 2.0 ns 入力ホールド時間(tH) 1.5 ns ラッチ・パルス幅(tLPW) 3.5 ns 注 1 DVDD = +5V、ロジック1電圧= +3.5V、ロジック0電圧= 1.3Vの場合、IDVDDはfCLOCKに応じて最大10mAまで増加することがあります。 仕様は予告なく変更されることがあります。 絶対最大定格* パラメータ 基準 Min Max AVDD DVDD ACOM AVDD CLOCK、SLEEP デジタル入力 IOUTA、IOUTB COMP1 REFIO、FSADJ ACOM1 接合温度 保管温度 ピン温度(10秒) ACOM DCOM DCOM DVDD DCOM DCOM ACOM ACOM ACOM ACOM -0.3 -0.3 -0.3 -6.5 -0.3 -0.3 -1.0 -0.3 -0.3 -0.3 +6.5 +6.5 +0.3 +6.5 DVDD+0.3 DVDD+0.3 AVDD+0.3 AVDD+0.3 AVDD+0.3 +0.3 +150 +150 +300 -65 単位 V V V V V V V V V V ℃ ℃ ℃ *上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあります。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作 セクションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。 オーダー・ガイド モデル 温度範囲 パッケージ パッケージ AD9767AST -40∼+85℃ 48ピンLQFP オプション* ST-48 AD9767-EB tH tS DATA IN 評価ボード WRT1/IQWRT *ST =薄型プラスチック・クワッド・フラットパック t LPW 熱特性 CLK1/IQCLK t WC t CPW 熱抵抗 t PD 48ピンLQFP IOUTA または IOUTB ΘJA = 91℃/W 図1. デュアル・モードとインターリーブ・モードでの タイミング図 注意 ESD(静電放電)の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、 検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪 失を回避するために、適切なESD予防措置をとるようお奨めします。 4 WARNING! ESD SENSITIVE DEVICE REV.0 AD9767 ピン機能説明 ピン番号 名前 説明 1∼14 PORT1 データ・ビットDB13-P1∼DB0-P1。 15、21 DCOM1、DCOM2 デジタル・コモン。 16、22 DVDD1、DVDD2 デジタル電源電圧(3∼5.5V)。 17 WRT1/IQWRT PORT1に対する入力書込み信号(IQWRTはインターリーブ・モード)。 18 CLK1/IQCLK D/AC1に対するクロック入力(IQCLKはインターリーブ・モード)。 19 CLK2/IQRESET D/AC2に対するクロック入力(IQRESETはインターリーブ・モード)。 20 WRT2/IQSEL PORT2に対する入力書込み信号(IQSELはインターリーブ・モード)。 23∼36 PORT2 データ・ビットDB13-P2∼DB0-P2。 37 SLEEP パワーダウン制御入力。 38 ACOM アナログ・コモン。 39、40 IOUTA2、IOUTB2 "PORT2"のD/AC差動電流出力。 41 FSADJ2 D/AC2のフル・スケール電流出力調整。 42 ACOM1 内蔵リファレンスの基準グランド。 43 REFIO リファレンス入力/出力。 44 FSADJ1 D/AC1のフル・スケール電流出力調整。 45、46 IOUTB1、IOUTA1 "PORT1"のD/AC差動電流出力。 47 AVDD アナログ電源電圧(3∼5.5V)。 48 MODE モード・セレクト。デュアルまたはインターリーブ・モードを選択。 SLEEP ACOM IOUTA2 IOUTB2 FSADJ2 ACOM1 REFIO FSADJ1 IOUTB1 IOUTA1 AVDD MODE ピン配置 48 47 46 45 44 43 42 41 40 39 38 37 DB13-P1 (MSB) 1 36 DB0-P2 35 DB1-P2 DB11-P1 3 34 DB2-P2 DB10-P1 4 33 DB3-P2 DB9-P1 5 32 DB4-P2 31 DB5-P2 30 DB6-P2 29 DB7-P2 DB5-P1 9 28 DB8-P2 DB4-P1 10 27 DB9-P2 DB3-P1 11 26 DB10-P2 DB2-P1 12 25 DB11-P2 ピン1 IDENTIFIER DB12-P1 2 DB8-P1 6 AD9767 DB7-P1 7 上面図 (縮尺は異なります) DB6-P1 8 REV.0 5 DB12-P2 DB13-P2 (MSB) DVDD2 DCOM2 WRT2/IQSEL CLK2/IQRESET CLK1/IQCLK WRT1/IQWRT DVDD1 DCOM1 DB0-P1 DB1-P1 13 14 15 16 17 18 19 20 21 22 23 24 AD9767 温度ドリフト 温度ドリフトは、周囲温度(+25℃)値からTMINまたはTMAX 温度での値の最大変化として規定されます。オフセット及 びゲイン・ドリフトの場合、ドリフトは1℃当たりのフル・ スケール範囲(FSR)に対するppm値で表されます。リファ レンス・ドリフトの場合は、ドリフトは1℃当たりのppm値 (ppm/℃)で表されます。 仕様の定義 直線性誤差(積分非直線性すなわちINLとも呼ばれます) 直線性誤差は、ゼロとフル・スケールを結ぶ直線により決 定される理論出力と実際のアナログ出力との最大偏差とし て定義されます。 微分非直線性(すなわちDNL) DNLは、デジタル入力コードでの1LSBの変化に対応するア ナログ値の変化の測定値で、フル・スケールで正規化した ものです。 電源除去 電源が公称値から最小規定電圧値と最大規定電圧値へ変化 したときの、フル・スケール出力の最大変化です。 単調性 デジタル入力が増加したとき、出力が増加または不変の場 合に、D/Aコンバータは単調であるといいます。 セトリング・タイム 出力が最終値の規定誤差範囲内に到達し、安定するまでに 要する時間で、出力遷移の開始から測定します。 オフセット誤差 出力電流の理論出力ゼロからの偏差をオフセット誤差と呼 びます。IOUTAでは、全入力ビットが"0"の場合、0mA出力が 期待されます。IOUTBでは、全入力ビットが"1"の場合、0mA 出力が期待されます。 グリッチ・インパルス D/Aコンバータ内でのスイッチ切替え時間の非対称性のため に発生する、望ましくない出力過渡電圧で、グリッチ・イ ンパルスとして数量化されたもの。グリッチ内の実効面積 として単位pV-sで規定します。 ゲイン誤差 理論出力スパンと実際の出力スパンの差をいいます。実際 の出力スパンは、全入力ビットが"1"に設定されたときの出 力から全入力ビットが"0"に設定されたときの出力を減算し たときの差として定義されます。 スプリアス・フリー・ダイナミック・レンジ 出力信号のrms振幅値と規定帯域内のピーク・スプリアス信 号との差をいい、dB値で表します。 全高調波歪み(THD) THDは、測定された入力信号のrms値と最初の6種類の高調 波成分のrms値の和との比をいい、パーセント値またはデシ ベル値(dB)で表されます。 出力適合範囲 電流出力型D/ACの出力における許容電圧範囲。最大適合値 を超えて動作させると、出力段の飽和またはブレークダウ ンにより非直線性性能が発生することがあります。 +5V AVDD FSADJ1 RSET 1 2kΩ CLK1/IQCLK PMOS 電流源 アレイ REFIO PMOS 電流源 アレイ RSET 2 2kΩ 1.2V REF AD9767 WRT1 / ACOM1 IQWRT 50Ω DVDD DCOM *タイミング調整済みクロック出力 LECROY 9210 パルス・ ジェネレータ 図2. SLEEP MINI CIRCUITS T1-1T ACOM DAC 1 ラッチ 0.1μF FSADJ2 CLK2/IQRESET +1/+2 制御ロジック DAC 2 ラッチ IOUTA1 DAC1の セグメント化 スイッチ LSB I スイッチ OUTB1 DAC2の セグメント化 スイッチ LSB I スイッチ OUTB2 マルチプレクス・ロジック チャンネル1ラッチ チャンネル2ラッチ DB0 – DB13 DB0 – DB13 IOUTA2 50Ω HP3589A スペクトル/ ネットワーク・ アナライザへ 50Ω MODE DVDD WRT2 / IQSEL DCOM +5V デジタル ・データ TEKTRONIX AWG-2021 w/OPTION 4 *AWG2021クロックにより、50%デューティ・サイクル・ クロックの立下がりエッジでデジタル・データが変化す るようにタイミング調整。 AD9767に対する基本AC特性テストの設定、Port1をデュアル・ポート・モードでテスト 6 REV.0 AD9767 代表的なAC特性曲線―+5V電源 (特に指定のない限り、AVDD=+5V、DVDD=+3.3V、IOUTFS=20mA、50Ωの両端終端、差動出力、TA=+25℃、ナイキスト 周波数までのSFDR) 90 90 90 5MSPS 0dBFS 85 25MSPS –12dBFS 0dBFS 125MSPS 70 85 SFDR – dBc SFDR – dBc SFDR – dBc 80 –6dBFS –12dBFS 80 75 70 80 –6dBFS 60 65MSPS 65 50 75 0.00 100 10 fOUT – MHz 1 図3. SFDRとfOUT@ 0 dBFS 60 0.50 1.00 1.50 fOUT – MHz 2.00 2.50 85 80 0dBFS 0dBFS –12dBFS 65 70 –6dBFS IOUTFS = 5mA –12dBFS 65 75 65 60 60 55 55 55 50 0 5 10 15 20 fOUT – MHz 25 30 0 10 20 30 40 fOUT – MHz 50 60 85 80 2MHz/10MSPS 80 75 70 75 70 10 35 30 3.38/3.63MHz@25MSPS 75 SFDR – dBc SFDR – dBc 80 15 20 fOUT – MHz 0.965/1.035MHz@7MSPS 1MHz/5MSPS 85 2.27MHz/25MSPS 10 図8. SFDRとfOUTおよびIOUTFS @ 65 MSPSおよび0 dBFS 90 910kHz/10MSPS 85 5 0 70 図7. SFDRとfOUT@125 MSPS 図6. SFDRとfOUT@ 65 MSPS 90 IOUTFS = 20mA 50 50 35 IOUTFS = 10mA 70 60 SFDR – dBc 12 80 SFDR – dBc 70 5MHz/25MSPS 65 70 65 60 60 11.37MHz/125MSPS 65 60 –20 –15 –10 A OUT – dBFS 13MHz/65MSPS 16.9/18.1MHz@125MSPS 55 25MHz/125MSPS 55 5.91MHz/65MSPS 6.75/7.25MHz@65MSPS –5 図9. 1周波数のSFDRとAOUT @ fOUT = fCLOCK/11 REV.0 10 75 –6dBFS SFDR – dBc SFDR – dBc 75 8 6 fOUT – MHz 90 85 80 4 図5. SFDRとfOUT@ 25 MSPS 図4. SFDRとfOUT@ 5 MSPS 85 2 0 0 50 –20 –15 –10 A OUT – dBc –5 0 図10. 1周波数のSFDRとAOUT @ fOUT = fCLOCK/5 7 50 –25 –20 –15 –10 A OUT – dBc –5 0 図11. 2周波数のSFDRとAOUT @ fOUT = fCLOCK/7 AD9767 75 IOUTFS = 20mA 70 2.5 0.4 2.0 0.2 0 1.5 IOUTFS = 10mA 65 IOUTFS = 5mA 60 1.0 DNL – LSB INL – LSB SINAD – dB –0.2 0.5 0 40 60 80 100 fCLOCK – MSPS 120 140 –0.6 –0.8 –0.5 55 20 –0.4 –1.0 –1.0 –1.2 –1.5 –1.4 0 4000 8000 コード 12000 0 16000 図13. INL(typ値) 図12. SINADとfCLOCKおよびIOUTFS @ fOUT = 5 MHzおよび0 dBFS 1.24 –10 fOUT10MHz –20 fOUT 25MHz 65 fOUT 40MHz 60 振幅 – dBm 70 V REF – V SFDR – dBc 1.22 1.20 1.18 –30 –40 –50 –60 55 –70 1.16 50 –80 fOUT 60MHz 45 –60 –40 –20 0 20 40 温度 – ℃ 60 80 100 1.14 –60 –40 –20 0 –10 –20 –20 –30 –30 振幅 – dBm 0 –10 –40 –50 –60 –70 –80 –80 –90 20 周波数 – MHz 30 図18. 2周波数のSFDR @fCLK = 125 MSPS 40 60 80 100 0 10 20 30 40 周波数 – MHz 図17. 1周波数のSFDR @fCLK = 125 MSPS –50 –70 10 20 40 温度 – ℃ –40 –60 0 –90 0 図16. リファレンス・ドリフトと温度 図15. SFDRと温度@ 125 MSPS、 0 dBFS 振幅 – dBm 1000 0 80 –90 800 10 fOUT1MHz 75 600 コード 図14. DNL(typ値) 1.26 85 400 200 0 10 30 20 周波数 – MHz 40 図19. 4周波数のSFDR @fCLK = 125 MSPS 8 REV.0 AD9767 +5V AVDD RSET 1 2kΩ IREF 1 0.1μF RSET 2 2kΩ FSADJ1 PMOS 電流源 アレイ REFIO IREF 2 1.2V REF AD9767 WRT1 / IQWRT CLK2/IQRESET SLEEP V DIFF = VOUT A – V OUT B ACOM DAC 1 ラッチ PMOS 電流源 アレイ FSADJ2 ACOM1 CLK1/IQCLK +1/+2 制御ロジック VOUT 1A IOUTA1 DAC1の セグメント化 スイッチ LSB I スイッチ OUTB1 DAC2の セグメント化 スイッチ LSB スイッチ IOUTB2 VOUT 1B IOUTA2 DAC 2 ラッチ RL 2B 50Ω MODE マルチプレクス・ロジック チャンネル1ラッチ VOUT 2A VOUT 2B DVDD WRT2 / IQSEL DCOM チャンネル2ラッチ RL 1A 50Ω RL 1B 50Ω RL 2A 50Ω +5V DB0 – DB13 DB0 – DB13 デジタル・データ入力 図20. 簡略化したブロック図 リファレンスの動作 AD9767には1.20Vのバンドギャップ・リファレンスが内蔵 されています。リファレンスは、性能に影響を与えること なく、代わりに外部リファレンスを接続することができま す。内部リファレンスまたは外部リファレンスの選択に応 じて、REFIOは入力または出力として機能します。内部リ ファレンスを使用するときは、REFIOとACOMの間に0.1μF コンデンサを接続します。内部リファレンスがREFIOに出 力されます。REFIOの電圧を外部回路で使用する場合は、 100nA以下の入力バイアス電流を持つ外部アンプにより REFIOをバッファする必要があります。図21に、内部リファ レンスの使用例を示します。 機能説明 図20に、簡略化したAD9767のブロック図を示します。 AD9767は、それぞれ独立したデジタル制御ロジックとフル・ スケール出力電流制御を持つ2つのD/Aコンバータから構成 されています。各D/ACには、最大20 mAのフル・スケール 電流(IOUTFS)を供給できるPMOS電流源アレイが内蔵され ています。アレイは31個の等しい電流に分割され、これが5ビ ットの最上位ビット(MSB)を構成しています。次の下位4ビ ット(中位ビット)は、MSB電流源の1/16の値を持つ15個 の等しい電流源で構成されます。残りの下位ビット(LSB) は、中位ビット電流源の2進数の分数で構成されます。中位 ビットと下位ビットを、R-2Rラダー回路ではなく電流源で +5V 構成することにより、複数周波数または低振幅の信号に対 オプションの外付け リファレンス・バッファ するダイナミック性能を改善し、D/ACの高出力インピーダ ACOM1 ンス(100kΩ以上)の維持を助けています。 +1.2V REF すべての電流源はPMOS差動電流スイッチを経由して、2つ AVDD AD9767 リファレンス部 REFIO の出力ノード(IOUTAまたはIOUTB)のいずれかに接続されま 0.1μF 追加負荷 す。スイッチは、歪み性能を根本的に改善する新しいアー 電流源 アレイ FSADJ 2kΩ IREF キテクチャに基づいています。この新しいスイッチ・アー キテクチャは各種ののタイミング誤差を減少させ、差動電 図21. 内部リファレンスの構成 流スイッチの入力にマッチした相補駆動信号を出力します。 外部リファレンスをREFIOに接続することができます(図 22)。外部リファレンスは、精度とドリフト性能を改善する 固定リファレンスまたはゲイン制御用の可変リファレンス を接続することができます。内部リファレンスがディスエ ーブルされ、REFIOの比較的高い入力インピーダンスが外 部リファレンスの負荷で最小にするため、0.1μFの補償コ ンデンサが不要であることに注意してください。 AD9767のアナログ部とデジタル部は、別々の電源入力 (AVDDとDVDD)を持ち、3∼5.5Vで独立して動作できます。 最大125MSPSのクロック・レートで動作可能なデジタル部 は、エッジ・トリガ・ラッチとセグメント・デコーディン グ・ロジック回路で構成されています。アナログ部には、 PMOS電流源、対応する差動スイッチ、1.20Vのバンドギャッ プ・リファレンス、リファレンス制御アンプが含まれています。 各D/ACのフル・スケール出力電流は別々のリファレンス制 +5V 御アンプでレギュレーションされ、外付け抵抗RSETを使って 2∼20mAの範囲で設定できます。外付け抵抗RSETはフル・ス ACOM1 AVDD +1.2V REF ケール調整ピン(FSADJ)に接続し、リファレンス制御ア REFIO 外部 リファレンス ンプ、リファレンスV REFIOとの組み合わせで、基準電流I REF FSADJ を設定します。この基準電流は、適切なスケール・ファク IREF タを使ってセグメント化電流源に写されます。フル・スケ 2kΩ ール電流IOUTFSは、IREF値の32倍になります。 図22. REV.0 9 AVDD AD9767 リファレンス部 外部リファレンスの構成 電流源 アレイ AD9767 最後の2式は、AD9767を差動で動作させるときの利点を表 しています。先ず、差動動作はノイズ、歪み、DCオフセッ トのようなIOUTAとIOUTBに対応する同相モード誤差原因を相 殺します。2つ目に、コード依存の差動電流とその後段の電 圧VDIFFは、シングル・エンド電圧出力値(VOUTAまたはVOUTB) の2倍であり、2倍の信号電力を負荷に供給します。 AD9767のシングル・エンド出力(VOUTAとVOUTB)または差 動出力(V DIFF )に対するゲイン・ドリフト温度性能は、 RLOADとRSETが式8に示すように比例関係にあるため、両抵抗 に対して温度トラッキング抵抗を選択することにより改善 できることに注意してください。 リファレンス制御アンプ AD9767の両D/Aコンバータには、フル・スケール出力電流 IOUTFSをレギュレーションする内部制御アンプも内蔵されて います。制御アンプがV-Iコンバータとして構成(図21)さ れるため、式4に示すように、電流出力IREFはVREFIOと外部抵 抗RSETの比で決定されます。式3に示すように、IREFは適切な スケール・ファクタを使ってセグメント化電流源にコピー されて、IOUTFSを設定します。 制御アンプは、IREFを62.5∼625μAに設定することで、IOUTFS = 2∼20mAの広い調整範囲(10:1)が可能です。IOUTFSの広 い調整範囲には、幾つかの利点があります。1つ目の利点は AD9767の消費電力に直接関係し、消費電力がIOUTFSに比例す ることです(消費電力の項を参照)。2つ目の利点は20dBの 調整に関係し、システム・ゲインの制御に役立ちます。 リファレンス制御アンプの小信号帯域幅は約500kHzで、低 周波数の小信号帯域増幅アプリケーションに使用すること ができます。 アナログ出力 各D/ACの相補電流出力IOUTAとIOUTBは、シングルエンドまた は差動動作に構成できます。IOUTAとIOUTBは負荷抵抗RLOADを 使って、相補シングルエンド電圧出力VOUTAとVOUTBに変換す ることができます(D/AC伝達関数の項の式5∼式8参照)。 VOUTAとVOUTBの間の差動電圧VDIFFも、トランスまたは差動ア ンプ構成を使ってシングルエンド電圧に変換することがで きます。AD9767のAC性能は、I OUTA とI OUTB での電圧振幅 が±0.5Vに制限された差動トランス結合出力を使って最適 化し、仕様を定めています。シングルエンド・ユニポーラ 出力が必要な場合は、IOUTAを使ってください。 AD9767の歪みとノイズ性能は、差動動作に構成すると強化 することができます。IOUTAとIOUTBの同相モード誤差の原因 は、トランスまたは差動アンプの同相モード除去比により 大幅に小さくすることができます。同相モード誤差原因に は、偶数次の歪み項とノイズが含まれています。再生波形 の周波数成分が大きいほど、歪み性能の改善効果が大きく なります。これは、種々のダイナミック同相モード歪みメ カニズムの一次成分の相殺、デジタル・フィード・スルー、 ノイズに起因します。 また、トランスを使って差動からシングルエンドへ変換す ると、2倍の再生信号電力を負荷に供給することができます (信号源終端なしの場合)。IOUTAとIOUTBの出力電流は相補的 であるため、差動処理されると加算されることになります。 トランスを適切に選択することにより、AD9767から所要の 電力及び電圧レベルを負荷に供給させることが可能になり ます。 IOUTAとIOUTBの出力インピーダンスは、電流源に接続された PMOSスイッチの等価並列組合せにより決定され、5pFと 100kΩ(typ値)の並列接続になります。出力インピーダン スは、PMOSデバイスの性質上、出力電圧(VOUTAとVOUTB) にも少し依存します。その結果、I-Vオペアンプ構成を使っ てI OUTAおよび/またはI OUTBを仮想グランドに維持すると、 最適なDC直線性が得られます。AD9767のINL/DNL仕様は、 オペアンプを使ってIOUTAを仮想グランドに維持して測定さ れていることに注意してください。 また、IOUTAとIOUTBは負および正の電圧適合範囲を持ってお り、最適な性能を得るにはこの電圧適合範囲に従う必要が あります。−1.0Vという負の出力適合範囲は、CMOSプロ セスのブレークダウン限界により設定されています。この 最大限界値を超えて動作させると、出力ステージのブレー クダウンが生じて、AD9767の信頼性に影響を与えます。 D/Aコンバータ伝達関数 AD9767の両D/ACは相補電流出力IOUTAとI OUTBを持っていま す。全ビットがハイ(DAC CODE = 16383)のとき、IOUTAは ほぼフル・スケール電流出力IOUTFSを出力し、このとき相補 出力IOUTBの出力電流はゼロになります。IOUTAとIOUTBの電流 出力は入力コード及びIOUTFSの関数であり、次式で表されま す。 IOUTA =(DAC CODE/16384)×IOUTFS IOUTB =(16383 - DAC CODE)/16384×IOUTFS (1) (2) ここで、DAC CODE = 0∼16383(10進数) 。 前述のように、IOUTFSは基準電流IREFの関数であり、IREFは通 常、リファレンスVREFIOと外部抵抗RSETにより設定されます。 次のように表すことができます。 IOUTFS = 32×IREF ここで、IREF = VREFIO/RSET (3) (4) 2つの電流出力は、通常、直接またはトランス経由で抵抗負 荷を駆動します。DC結合が必要な場合は、IOUTAとIOUTBを一 致する抵抗負荷RLOADに直接接続します。RLOADはアナログ・ コモンACOMに接続されています。RLOADはIOUTAまたはIOUTB での等価負荷抵抗(両端を終端したケーブルでは50Ωまた は75Ω)を表すことに注意してください。I OUTA ノードと I OUTBノードのシングル・エンド電圧出力は、次のように表 されます。 VOUTA = IOUTA×RLOAD VOUTB = IOUTB×RLOAD (5) (6) 規定の歪みと直線性の性能を維持するためには、V OUTA と VOUTBのフル・スケール値が規定された出力適合範囲を超え ないように注意する必要があります。 VDIFF =(IOUTA - IOUTB)×RLOAD (7) IOUTA、IOUTB、IREFに値を代入すると、VDIFFは次のように表さ れます。 VDIFF = {(2×DAC CODE - 16383)/16384}× (32×RLOAD/RSET)×VREFIO (8) 10 REV.0 AD9767 正の出力適合範囲は、フル・スケール出力電流IOUTFSに少し 依存し、IOUTFS = 20mAでの公称値1.25VからIOUTFS = 2mAでの 1.00Vへ少し低下します。シングルエンド出力または差動出 力の最適歪み性能は、IOUTAとIOUTBでの最大フル・スケール 信号が0.5Vを超えない場合に得られます。AD9767の出力適 合範囲一杯の出力(VOUTAおよび/またはVOUTB)を必要とす るアプリケーションでは、これを満たすようにRLOADを決定 する必要があります。適合範囲を超えて動作させると、 AD9767の直線性性能に悪影響が生じ、それにより歪み性能 が低下します。 アナログ出力はDACラッチ内に保存されているデジタル・ データの関数であり、アナログ出力の変化は、データが DACラッチに書込まれた後の短い伝搬時間を発生します。 両D/ACの入力ラッチは2ステージ構成であり、各ラッチの 入力ステージをステージ1と呼び、同じラッチの出力ステー ジはステージ2と呼ぶこととします。デュアル・ポート・モ ードでは、ラッチはWRT1とWRT2により制御されます。 WRT1またはWRT2の立上がりエッジで、データがそれぞれ の入力ラッチの最初のステージに書込まれます。次のWRT1 またはWRT2の立下がりエッジで、データが最初のステージ から次のステージに転送されて、DACラッチの入力へ出力 されます。 DACラッチは、CLK1とCLK2により制御されます。DAC ラッチの入力に与えられるデータは、CLK1またはCLK2の 立上がりエッジでラッチに書込まれます。 入力データがAD9767の出力に出力されるためには、一連の 正しいクロック制御エッジが入力及びDACラッチに与えら れなければなりません。一例をあげると、PORT1の入力に あるデジタル・データをDAC1出力でのアナログ情報に変換 するためには、立上がりエッジをWRT1に与えて、次に立下 がりエッジをWRT1に与えた後に、立上がりエッジをCLK1 に与える必要があります。同様のことが、PORT2のそれぞ れの制御入力にも当てはまります。 デュアル・ポート・モードのタイミング仕様を、図23と図 デジタル入力 AD9767のデジタル入力は、2チャンネルで構成されています。 デュアル・ポート・モードでは、各D/ACは専用の14ビット・ データ・ポート、WRTライン、CLKラインを持っています。 インターリーブ・タイミング・モードでは、デジタル制御 ピンの機能が、インターリーブ・モード・タイミングの項 で説明するように変化します。14ビット・パラレル・デー タ入力では2進数コーディングを採用しており、DB13が MSBで、DB0がLSBです。I OUTAには、全データ・ビットが ロジック"1"のときフル・スケール出力電流が出力されま す。I OUTBには、入力コードの関数としてフル・スケール電 流が2つの出力の間で分割された相補信号が出力されます。 デジタル・インターフェースは、エッジ・トリガのマスター・ スレーブ・ラッチを使って構成されています。D/AC出力は、 デュアル・モードかインターリーブ・モードかに応じて、 立上がりエッジ後またはクロックの1つおきの立上がりエッ ジ後に更新されます。D/AC出力は、125MSPSまでのクロッ ク・レートをサポートします。クロックは、規定のラッ チ・パルス幅を満たす任意のデューティ・サイクルで動作 することができます。また、セットアップ及びホールドの 時間も、エッジ変化位置がデジタル的な干渉と歪み性能に 影響しますが、規定の最小時間を満たす限り、クロック・ サイクル内で変化することができます。一般に、入力デー タが50%デューティ・サイクル・クロックの立下がりエッ ジで変化するときに、最適な性能が得られます。 24に示します。24に示します。 tH tS DATA IN WRT1/WRT2 t LPW t WC CLK1/CLK2 t CPW t PD IOUTA OR I OUTB D/Aコンバータのタイミング AD9767は、以下に説明するデュアルとインターリーブの2 種類のタイミング・モードで動作することができます。図 25に、インターリーブ・タイミング・モードのラッチ・アー キテクチャを示します。 図23. デュアル・モードのタイミング DAC DATA IN D1 D2 D3 D4 D5 WRT デュアル・ポート・モードのタイミング モード・ピンがロジック"1"のとき、AD9767はデュアル・ポー ト・モードで動作します。AD9767は2つの別個のD/ACとして 機能します。両D/ACに共用されているシングル・バンドギ ャップ・リファレンスは別にして、各D/ACは固有のデジタ ル入力ラインや制御ライン、フル・スケール調整用制御ラ インを持ちます。 AD9767は、ダブル・バッファ化されたデジタル信号パスを 持っています。データは、先ず入力ラッチを介してチップ に入力されます。一連の制御クロック・エッジを使用して、 このデータは各信号パス内のDACラッチに転送されます。 REV.0 CLK DAC DATA OUT xx D1 D2 D3 図24. デュアル・モードのタイミング 11 D4 AD9767AD9767 インターリーブ・モードのタイミング モード・ピンをグランドに接続すると、AD9767はインターリーブ・モー インターリーブ されたデータ ドで動作します。CLK1はIQCLKとして定義され、WRT1ピン、 D1 xx D2 D3 D4 D5 IQSEL WRT2ピン、CLK2ピンは、それぞれIQWRT、IQSEL 、IQRESET になります。PORT1上のデータは、IQWRTの立上がりエッジで、 IQWRT DAC1のステージ1またはDAC2のステージ1に書き込むことができま IQCLK す。この制御は、IQSELピンのレベルにより決定されます。IQSELが ハイのときのIQWRTの立上がりエッジで、PORT1の入力データが IQRESET ステージ1のPORT1入力レジスタに書込まれ、IQSELがローのとき xx DAC出力PORT1 の立上がりエッジで、PORT1のデータがステージ1のPORT2入力レ DAC出力PORT2 ジスタに書込まれます。IQWRTの立下がりエッジで、いずれかの入 D1 xx D3 D4 D2 力ラッチのステージ1にあるデータがそれぞれのステージ2に書込ま 図27. れ、DACラッチ入力へ出力されます。DACラッチは、IQCLKと インターリーブ・モードのタイミング IQRESETにより制御されます。IQRESETがハイのとき、IQCLKはデ AD9767の内部デジタル回路は、3∼5.5Vのデジタル電源範囲で動作でき ィスエーブルされます。IQRESETがローになると、次のIQCLKの立 ます。そのため、DVDDがTTLドライバの最大ハイレベル電圧VOH(MAX) 上がりエッジで、それぞれの入力からのデータにより両DAC出力ラ をサポートするように設定された場合、デジタル入力はTTLレベルも ッチが更新されます。インターリーブ・モードでは、IQCLKが2分周 サポートすることができます。 され、最初の立上がりエッジの後、DAC出力レジスタは1つおきの 3∼3.3VのDVDDは、ほとんどのTTLロジック・ファミリーと互換性を 立 上 がりエッジでのみ更 新されるようになります。このように 持っています。図28に、データ入力とクロック入力の等価デジタル入 IQRESETを使用して、DACに対するデータのルーティングを同期化 力回路を示します。スリープ・モード入力はアクティブ・プルダウン回 路を持つ以外は同じで、この入力が未接続のままでも、AD9767が IQSEL IQWRT イネーブル状態を確実に維持するようになっています。 PORT 1 入力ラッチ ステージ1 ステージ2 インターリーブ されたデータの 入力PORT 1 MUX ロジック PORT 2 入力ラッチ ステージ1 ステージ2 IQCLK IQRESET AD9767は最大125MSPSで更新可能なので、最適性能を得るには、 DAC1 ラッチ クロック信号とデータ入力信号の品質が重要です。小さくしたロジッ DAC1 ク振幅と対応する低デジタル電源(DVDD) でAD9767を動作させ インターリーブが 解除された データの出力 ると、データ干渉とオンチップ・デジタル・ノイズは最小になります。デ DAC2 LATCH ジタル・データ・インターフェース回路のドライバは、AD9767の最小 のセットアップ及びホールド時間、最小/最大入力ロジック・レベル・ ÷2/制御ロジック スレッショルドを満たすように指定する必要があります。 DAC2 デジタル信号パスを短くして、伝搬遅延の不一致を回避するように長 図25. インターリーブ・モードのラッチ構造 さを揃える必要があります。AD9767デジタル入力とドライバ出力の 間に低抵抗値ネットワーク (20∼100Ω) を挿入すると、デジタル干渉 することができます。 の原因になる、デジタル入力でのオーバーシュートとリンギングを減ら インターリーブ・モードのタイミング仕様を、図26と図27 すことに役立ちます。ボード・パターンが長く、かつデータ更新レート が高い場合は、適切なインピーダンスと終端抵抗を持つストリップラ イン技術を使用して、 “クリーンな”デジタル入力を維持するようにしま tH tS す。 DATA IN 外部クロック・ドライバ回路はAD9767にジッタの小さいクロック入力 を提供して、最小/最大ロジック・レベルを満たし、かつ高速エッジ WRT1/IQWRT t LPW CLK1/IQCLK を維持する必要があります。高速なクロック・エッジは、再生波形で t WC の位相ノイズになるジッタを抑えるのに役立ちます。このため、クロッ t CPW ク入力は、アプリケーションに適合した最高速のロジック・ファミリーで t PD 駆動する必要があります。 IOUTA または IOUTB クロック入力は正弦波で駆動することもできます。この正弦波はデジ タル・スレッショルド (DVDD/2) を中心にして、最小/最大ロジック・ 図26. インターリーブ・モードのタイミング スレッショルドを満たす必要があります。通常、この方法では位相ノ イズが少し劣化する結果になり、これは高いサンプリング・レートと高 に示します。 い出力周波数で、より顕著になります。また、高いサンプリング・レー デジタル入力はCMOS互換で、 ロジック・スレッショルドVTHRESH- トでは、デジタル・ロジック・スレッショルドの20%の変動を考慮する がデジタル正電源(DVDD)の約1/2に設定されます。 必要があります。これは、実効クロック・デューティ・サイクルに影響を OLD すなわち、 与え、その結果、所要データのセットアップ及びホールド時間を短くし VTHRESHOLD = DVDD/2 (±20%) てしまうためです。 12 REV.0 AD9767 80 DVDD 70 60 IAVDD デジタル 入力 50 40 30 図28. 等価デジタル入力 20 入力クロックとデータのタイミング関係 D/ACのSNRはクロック・エッジの位置と入力データ変化時 の位置との関係に依存します。AD9767は立上がりエッジで トリガされるため、データ変化がこのエッジに近いとき、 SNRに影響を与えます。一般に、AD9767へのデータを入力 は、データ変化を立下がりエッジの近くに発生させること が目標となります。これはサンプル・レートが増加するほ ど重要になります。図29に、SNRとクロック位置の関係を、 種々のサンプル・レートに対して示します。低いサンプ ル・レートではクロック位置の変動に対して余裕がありま すが、高いレートでは注意が必要です。 10 0 5 15 10 20 25 IOUTFS 図30. IAVDDとIOUTFS す。IAVDDはIOUTFSに正比例しますが(図30)、fCLOCKには無関 係です。 逆に、IDVDDはデジタル入力波形fCLOCKとデジタル電源DVDD に依存します。図31と図32に、IDVDDをフル・スケール正弦 波出力比(fOUT/fCLOCK)の関数として、DVDD = 5VとDVDD = 3Vでの、種々の更新レートの関係を示します。DVDDを 5Vから3Vへ下げたときに、IDVDDが1/2以下になることに注 意してください。 80 70 35 60 125MSPS 25 40 100MSPS IDVDD – mA SNR – dBc 30 50 30 20 10 20 65MSPS 15 10 0 –4 –3 –2 –1 0 1 2 3 5 4 5MSPS 立上がりクロック・エッジに対するデータ変化のタイミング―ns 図29. 25MSPS 0 0.1 0 0.2 0.3 0.4 0.5 比(fOUT /fCLOCK) SNRとクロック位置@ fOUT = 20MHz、 fCLK = 125 MSPS 図31. スリープ・モード動作 AD9767は、出力電流をターンオフして、規定の電源範囲3.0 ∼5.5Vと温度範囲で電源電流を8.5 mA以下にするパワーダ ウン機能を内蔵しています。SLEEPピンにロジック・レベ ル"1"を入力すると、このモードになります。SLEEPピンの ロジック・スレッショルドは0.5×AVDDです。このデジタ ル入力にはアクティブ・プルダウン回路が内蔵されており、 入力を開放のままにしても、AD9767のイネーブル状態を維 持することができます。AD9767は50ns以内でパワーダウン し、約5μsで再パワーアップします。 IDVDDとfOUT /fCLOCK比@ DVDD = 5V 18 16 125MSPS 14 100MSPS IDVDD – mA 12 10 65MSPS 8 6 25MSPS 4 消費電力 AD9767の消費電力PDは、(1)電源電圧AVDDとDVDD、(2) フル・スケール電流出力IOUTFS、(3)更新レートfCLOCK、(4) 再生デジタル入力波形などに依存します。消費電力は、ア ナログ電源電流IAVDDとデジタル電源電流IDVDDに正比例しま REV.0 2 0 5MSPS 0.1 0 0.2 0.3 0.4 比(fOUT/fCLOCK ) 図32. 13 IDVDDとfOUT /fCLOCK比@ DVDD = 3V 0.5 AD9767 制御アンプの補償 て最適な歪み性能を提供します。Mini-Circuits T1-1Tのよう 多くのアプリケーションで、1本のRSET抵抗を使って各D/AC なRFトランスは、広い周波数範囲で優れた同相モード歪み のフル・スケール出力電流を設定することができます(図 除去(偶数次高調波)とノイズ除去を提供します。また電 20)。ただし、1.5MHzより低い出力周波数では、遅れ補償 気的絶縁と負荷への2倍の電力供給が行えます。インピーダ ネットワークをRSET1とRSET2に並列に各FSADJピンに追加す ンスの整合には、種々のインピーダンス比のトランスを使 ることが推奨されます(図33)。RCネットワークに対する うことができます。トランスはAC結合でのみ使用できるこ 推奨値は、R = 256Ω、C = 22nFです。公称値の最大10%の とに注意してください。 許容偏差を持つ部品を使うことができます。 トランスの1次側のセンタ・タップは必ずACOMに接続し て、IOUTAとIOUTBに必要なDC電流パスを用意する必要があり +5V ます。IOUTAとIOUTBに出力される相補電圧(VOUTAとVOUTB)の ACOM1 +1.2V REF 振幅はACOMを中心に対称で、AD9767の規定出力適合範囲 AVDD AD9767 内に維持する必要があります。差動抵抗R DIFFは、トランス リファレンス部 出力が受動再生フィルタまたはケーブルを経由して負荷RLOAD REFIO FSADJ1 0.1μF 電流源 アレイ に接続されるアプリケーションで挿入することができます。 R DIFFはトランスのインピーダンス比によって決定され、適 R 2kΩ 切なソース終端を提供してVSWRを低くします。信号電力 C FSADJ2 の約半分がRDIFFで消費されることに注意してください。 電流源 アレイ R 2kΩ C AD9767 IOUTA 図33. MINI-CIRCUITS T1-1T AD9767に対するRCネットワーク RLOAD IOUTB オプションのRDIFF RDIFF AD9767の応用 出力の構成 以下に、代表的ないくつかのAD9767出力構成について説明 図34. します。特に注記がない限り、IOUTFSは公称20mAの設定です。 トランスを使用する差動出力 最適なダイナミック性能を必要とするアプリケーションに 対しては、差動出力構成が推奨されます。差動出力構成は、 オペアンプを使用する差動構成 RFトランスまたは差動オペアンプにより構成されます。ト オペアンプを使用して、差動−シングル・エンド変換を行 ランス構成は最適な高周波性能を提供するので、AC結合が うことができます(図35)。AD9767には、25Ωの等価負荷 可能なすべてのアプリケーションに推奨されます。差動オ 抵抗R LOADが2本接続されます。I OUTAとI OUTBで発生された差 ペアンプ構成は、選択したオペアンプの帯域幅内でDC結合、 動電圧が、差動オペアンプ構成を通ってシングル・エンド バイポーラ出力、信号ゲインおよび/またはレベル・シフト 信号に変換されます。オプションのコンデンサをI OUTA と を必要とするアプリケーションに適しています。 I OUTBの間に接続して、実数極のローパス・フィルタを構成 シングル・エンド出力は、ユニポーラ電圧出力を必要とす することができます。コンデンサの追加により、D/ACの高 るアプリケーションに適しています。IOUTAおよび/または スルーレート出力がオペアンプ入力を過負荷させることを IOUTBをACOMを基準とする適切な値の負荷抵抗RLOADに接続 防止するので、オペアンプの歪み性能も改善されます。 すると、正のユニポーラ出力電圧が得られます。この構成 この構成の同相モード除去は、通常、2本の抵抗値の一致の は、DC結合のグランド基準出力電圧を必要とする単電源シ 程度により決定されます。AD8047を使用するこの回路では、 ステムに好適です。代わりに、アンプをI-Vコンバータに構 差動オペアンプ回路が幾らかの信号ゲインを追加するよう 成して、IOUTAまたはIOUTBを負のユニポーラ電圧に変換する に構成されています。オペアンプは出力が約±1.0Vなので、 こともできます。この構成では、IOUTAまたはIOUTBが仮想グ 両電源で動作する必要があります。AD9767の差動性能を維 ランドに維持されるため、最善のDC直線性が得られます。 持でき、さらに他のシステム・レベルの目標(コストや消費 IOUTAの方がIOUTBよりやや優れた性能を与えることに注意し 電力)を満たすことができる高速アンプを選択する必要があ てください。 ります。回路の最適化には、オペアンプの差動ゲイン、ゲ イン設定抵抗値、フル・スケール出力振幅能力をすべて考 慮する必要があります。 トランスを使用した差動結合 RFトランスを使って、差動−シングルエンド信号変換を行 うことができます(図34)。差動結合のトランス出力は、ス ペクトル成分がトランスの通過帯域にある出力信号に対し 14 REV.0 AD9767 バッファ付きシングル・エンド電圧出力構成 500Ω AD9767 図38に、バッファ付きシングル・エンド出力構成を示しま 225Ω IOUTA IOUTB す。この構成では、オペアンプU1がAD9767出力電流のI-V AD8047 225Ω 変換を行います。U1はIOUTA(またはIOUTB)を仮想グランド COPT に維持するため、アナログ出力の項で説明したように、 500Ω 25Ω D/ACのINL性能に対する非直線性出力インピーダンスの影 25Ω 響を最小に抑えます。このシングル・エンド構成は最善の 図35. オペアンプを使用するDC差動結合 DC直線性性能を与えますが、高いD/AC更新レートでのAC 歪み性能は、U1のスルーレートにより制限されます。U1は 図36の差動回路は、単電源システムで必要となるレベル・ 負のユニポーラ出力電圧を与え、フル・スケール出力電圧 シフト機能を提供します。このケースでは、AD9767とオペ はRFBとIOUTFSの積になります。IOUTFSおよび/またはRFBをス アンプの両方の正のアナログ電源であるAVDDをも使って、 ケーリングして、フル・スケール出力をU1の電圧出力振幅 AD9767の差動出力を電源の中央に(AVDD/2)レベル・シ 能力内に設定する必要があります。U1がシンクする必要の フトします。AD8055は、このアプリケーションのオペアン ある信号電流が結果的に小さくなるため、AC歪み性能の改 プに適しています。 善は、IOUTFSの減少により得られます。 500Ω AD9767 COPT 225Ω RFB 200Ω IOUTA 225Ω IOUTB AD8055 1kΩ IOUTA AVDD 25Ω 25Ω IOUTFS = 10mA AD9767 COPT U1 500Ω V OUT = IOUTFS 3 RFB IOUTB 200Ω 図36. 単電源DC差動結合回路 図38. シングル・エンドのバッファなし電圧出力 図37に、AD9767のシングルエンド電圧出力の例を示します。 バッファ付きユニポーラ電圧出力 電源とグランドについての考慮事項、電源変動除去 この回路では、等価負荷抵抗RLOAD25Ωである50Ωで両端を 多くのアプリケーションでは、理想的ではない動作条件で 終端したケーブルに公称20mAのフルスケール電流が流れる 高速かつ高性能を追求します。これらの回路では、プリン ため、ユニポーラ電圧出力範囲は約0∼+0.5Vになります。 ト回路ボードの設計と作成が回路設計と同じくらい重要で このケースでは、RLOADはIOUTAまたはIOUTBから見た等価負荷 す。最適性能を保証するためには、適切なRF技術を使って、 抵抗を表しています。使用しない出力(I OUTAまたはI OUTB) デバイスの選択、配置、配線、電源バイパス、グランディ は直接に、またはマッチしたRLOADを経由してACOMに接続 ングを行う必要があります。図33と図44∼図51に、AD9767 評価ボードで使用されている、プリント回路ボードのグラ AD9767 ンド・プレーン、電源プレーン、信号プレーンの推奨レイ IOUTFS = 20mA V OUTA = 0∼+0.5V アウトを示します。 IOUTA 50Ω システム性能に測定可能な影響を与える要因の1つは、 50Ω IOUTB D/AC出力でのDC変動またはACノイズの除去能力です。こ 25Ω のACノイズは、アナログまたはデジタルのDC電源配線 (AVDD、DVDD)に重畳されます。これは電源変動除去比 図37. 0∼+0.5Vのバッファなし電圧出力 (PSRR)と呼ばれています。電源のDC変動に対しては、 D/ACの変換性能は直接ゲイン誤差に対応し、このゲイン誤 することができます。正の適合範囲を満足している限り、 差はD/ACのフル・スケール電流I OUTFS に関係しています。 IOUTFSとRLOADは異なる値を選択することができます。もう1 DC電源上のACノイズは、スイッチング電源を使用してい つ注意する必要がある点は、このデータシートのアナログ出 るアプリケーションでは一般的な問題です。一般に、スイ 力の項で説明した積分非直線性(INL)です。最適なINL性 ッチング電源ノイズは、数10kHz∼数MHzのスペクトルで発 能のためには、バッファ付きのシングル・エンド電圧出力構 生します。この周波数範囲におけるAD9767 AVDD電源の 成が推奨されます。 REV.0 PSRRと周波数の関係を図39に示します。 15 AD9767 90 フェライト・ ビーズ TTL/CMOS ロジック 回路 85 電解 セラミック AVDD 100μF 10–22μF 0.1μF PSRR – dB ACOM タンタル 80 +5Vまたは+3V電源 図40. +5V/+3V単電源アプリケーション用差動LCフィルタ 75 70 0.2 0.3 0.4 図39. 0.5 0.6 0.7 0.8 周波数 – MHz 0.9 1.0 アプリケーション AD9767を使用したVDSLアプリケーション 非常に高周波数のデジタル加入者回線(VDSL)技術が、比較的短 距離のデータ転送を必要とするアプリケーションで急速にひろま っています。QAM変調を使い、複数離散周波数(DMT)でデータ を転送すると、高いデータ・レートが得られます。 他の多周波アプリケーションの場合と同様に、その周波数を中心 とする狭い帯域内の信号対ノイズ比(SNR)に応じて、各VDSL周 波数は与えられたビット数を転送できます。各周波数は数kHz∼ 10MHzの範囲で等間隔で配置されます。この範囲の高周波端での 性能は、一般にケーブル特性と外部干渉のような環境要因により 制限されます。低周波数での性能は、シグナル・チェーン内の部 品性能に、より多く依存します。帯域内ノイズに加えて、他の周 波数との相互変調により、与えられた周波数でのデータ再生が干 渉を受けることもあります。図41の2つのグラフは、500トーンの ミッシング・ビン・テストのベクトルで、400Hz∼10MHzの範囲で 周波数を等間隔で配置したものです。このテストは、ある周波数 で送信可能なビット数が歪みにより制約されている否かを調べる ときに非常に一般的に行われています。テスト・ベクトルは、 750kHz付近(図41a)及び5MHz付近(図41b)に、それぞれ一連の 脱落周波数を持っています。両ケースとも、送信周波数とエンプ ティ・ビンの間のスプリアス・フリー・ダイナミック・レンジ (SFDR)は60dB以上です。 1.1 AD9767の電源変動除去比 図39の単位が(出力電流A)/(入力電圧V)であることに注意して ください。アナログ電源上のノイズは、内部スイッチを変調する こと、したがって出力電流を変調することと同じ効果を持ってい ます。このため、AVDD上の電圧ノイズは、所要IOUTに対して非線 形なかたちで加算されます。スイッチは相対的にサイズが異なる ため、PSRRはコードに非常に依存します。これにより、低周波電 源ノイズを高い周波数にシフトさせるミキシング効果が発生しま す。どちらかの差動D/AC出力に対する最悪PSRRは、その出力に フル・スケール電流が流れるときに発生します。そのため、図39 のPSRR計測値は、デジタル入力はスタティックのままで、20mA のフル・スケール出力電流が測定しているD/ACに出力されている という、最悪条件を表しています。 アナログ電源上の電源ノイズの影響を説明するために、1つの例を 使います。スイッチング周波数250kHzのスイッチング・レギュレ ータが10mVのノイズを発生している場合を考えます。簡単にする ため高調波を無視して、全ノイズは250kHzに集中しているものと します。この不要なノイズがD/ACのフル・スケール電流IOUTFSに重 畳されて電流ノイズに出力される大きさを計算するには、図39を 使って、250kHzでのPSRRのdB値を決定する必要があります。与 えられたRLOADに対するPSRRを計算するには、PSRRの単位をA/V からV/Vに変換し、20×Log(RLOAD)のスケール・ファクタで図39 のカーブを調整する必要があります。例えば、RLOAD = 50Ωの場合、 PSRRは34dBだけ減らします(すなわち、図39で85dBである 250kHzでのD/ACのPSRRは、51dB VOUT/VINになります)。 適切なグランディングとデカップリングは、高速・高分解能シス テムでは最初に実施しなければならないことです。AD9767では、 アナログ電源ピン、デジタル電源ピン、グランド・ピンが分離さ れており、システムのアナログ及びデジタル・グランド電流の管 理が最適化できます。一般に、アナログ電源AVDDは、チップに できるだけ近い場所でアナログ・コモンACOMにデカップリング する必要があります。同様に、デジタル電源DVDDは、チップに できるだけ近い場所でDCOMにデカップリングする必要がありま す。 アナログ電源とデジタル電源として+5Vまたは+3Vの単電源を必要 とするアプリケーションでは、図40の回路を使ってノイズのない アナログ電源を発生することができます。この回路は、電源ライ ンとリターン・ラインが別々の差動LCフィルタで構成されていま す。低周波ノイズは、低周波ESR型電解タンタル・コンデンサに より減衰させることができます。 –20 –30 –40 振幅 – dBm –50 –60 –70 –80 –90 –100 –110 –120 0.665 0.685 0.705 0.725 0.745 0.765 0.785 0.805 0.825 周波数 – MHz 図41a. 16 750kHzでのミッシング・ビンによるノッチは 60dB以上(ピーク振幅=0dBm) REV.0 AD9767 –40 –20 –50 –40 –60 振幅 – dBm –70 –60 –80 –90 –80 –100 –110 –100 –120 –120 4.85 図41b. 4.90 4.95 5.00 5.05 周波数 – MHz 5.10 –130 0 5.15 1 2 3 4 5 6 7 8 9 10 周波数 – MHz 5MHzでのミッシング・ビンによるノッチは 60dB以上(ピーク振幅=0dBm) 図42. 65MSPSでサンプルしたCDMA信号、 隣接チャンネル電力(ACP)= 76dBm CDMA 搬送波分割多元接続方式(CDMA)は空中送/受信方式で CDMA 3V送信器IFサブシステムAD6122使用のW-CDMA送 あり、送信パス内の信号は疑似ランダム・デジタル・コー 示します。AD6122は、W-CDMAの上位隣接チャンネル電力 ド(拡散コード)で変調されます。この変調の目的は送信 (ACP)条件に必要な、外部ゲイン制御や低歪み特性などの 信器アプリケーション内でAD9767を使用する例を、図43に 機能を持っています。 信号を広いスペクトル範囲に分散させることです。DMT波 形と同様に、複数の加入者が含まれているCDMA波形は、 高いピーク値と平均値の比(クレスト・ファクタ)を持っ 評価ボード ていることが特徴です。このため、送信信号パス内では線 形性の優れた部品が必要になります。スペクトル帯域幅は 概要 AD9767-EBは、14ビットのデュアルD/AコンバータAD9767 使用するCDMA規格により決められ、動作時に特定の特性 の評価ボードです。十分に考慮されたレイアウトと回路設 を持つ拡散コードを使って実現されます。 計、プロトタイプ領域の組み合わせにより、高分解能と高 送信パス内の歪みにより、定義した帯域外への電力の放出 速変換を必要とするアプリケーションでのAD9767の評価が が発生することがあります。帯域内送信電力と帯域外送信 容易に効果的に行えます。 電力の比は隣接チャンネル電力比(ACP)と呼ばれること このボードを使うと、AD9767を種々の構成で動作させるこ もあります。帯域外へ出力される電力は空中に送信された とができます。出力構成としては、トランス結合出力、抵 他の信号と干渉する可能性があるため、規制事項になって 抗終端出力、反転/非反転出力、差動アンプ出力などが可 います。当局は送信帯域の外部にスペクトル・マスクを定 能です。デジタル入力は、デュアル・ポートまたはインタ 義し、ACPはこのマスク内でなければなりません。送信パ ーリーブ・モードで使用でき、種々のワード・ジェネレー スの歪みによりACPがスペクトル・マスクを超える場合は、 タから直接駆動できるように設計されており、適切な負荷 フィルタリングを行うか別の部品を選択して、マスク条件 終端を行うための抵抗ネットワーク・オプションがボード を満たすようにする必要があります。 に内蔵されています。AD9767を動作させる場合、デジタル 図42に、65MHzでサンプリングされた帯域幅4MHzのベース 電源(DVDD)は+3V、アナログ電源(AVDD)は+5Vのと バンドCDMAテスト・ベクトルのAD9767による再生を示し き、最適性能が得られます。 ます。与えられたテスト・ベクトルに対するACPは、70dB で測定されています。 REV.0 17 AD9767 DVDD AVDD +3V CLK1 RSET1 2kΩ U1 FSADJ1 DAC ラッチ I DATA INPUT DAC 500Ω IOUTB 500Ω 入力ラッチ 100Ω 500Ω 100Ω LOIPP LOIPN (“Q DAC”) U2 入力ラッチ DAC ラッチ RSET2 1.9kΩ REFIO SLEEP 500Ω 42 QOUTA 500Ω IIQP QOUTB 500Ω IIQN ACOM DCOM 100Ω 位相分割器 500Ω DAC FSADJ2 AD6122 IIPP IIPN AD9767 WRT2 RCAL 220Ω 500Ω (“I DAC”) WRT1 Q DATA INPUT IOUTA MODOPP MODOPN 100Ω 温度補償 CLK2 REFIN 0.1mF GAIN CONTROL VGAIN V CC V CC ゲイン制御 スケール・ ファクタ TXOPP TXOPN 図43. AD9767とAD6122を使用したCDMA送信アプリケーション 18 REV.0 AD9767 将来の互換性に対する準備 AD9767では、一方のRSET抵抗をFSADJ1に、別のRSET抵抗を FSADJ2に接続することにより、各チャンネルのゲインを独 立に設定できるようになっています。柔軟性を増しながら システム・コストを削減するため、新しいレビジョンでは、 1本のRSET抵抗を使って両チャンネルのゲインを同時に設定 するモードを設けます。ACOM1(ピン42)をGAINCTRLと いう名前の制御ピンに再定義すると、この追加モードがサ ポートされるようになります。 GAINCTRLをローにすると(すなわちAGNDに接続すると)、 2つの抵抗を使う独立したチャンネル・ゲイン制御モードが イネーブルされます。このモードでは、それぞれのRSET抵抗 をFSADJ1とFSADJ2に接続します。GAINCTRLをハイにす ると(すなわちAVDDに接続すると)、1つの抵抗を使うマ スター/スレーブ・チャンネル・ゲイン制御モードがイネーブ ルされます。このモードでは、1つのR SET抵抗をFSADJ1に接 続し、FSADJ2の抵抗を取り除くことができます。 REV.0 19 AD9767 電源のデカップリングと入力クロック B1 TP10 B3 L1 DVDDIN BAN-JACK DVDD BEAD 1 BAN-JACK L2 BEAD BAN-JACK C9 10μF TP37 2 25V B2 TP11 AVDDIN TP38 TP39 TP43 B4 AVDD 1 C10 10μF TP40 2 25V BAN-JACK DGND TP41 TP44 TP42 AGND JP9 2 1 DCLKIN1 A B 3 DCLKIN2 /2 CLOCK DIVIDER JP6 TP29 JP16 WRT1IN S1 IQWRT 3 A B 4 DGND;3,4,5 JP2 TP30 JP5 CLK1IN S2 IQCLK 2 1 3 2 JP1 3 A B DGND;3,4,5 TP31 2 1 A B DVDD DGND;3,4,5 TP32 2 CLK Q CLR 5 6 1 DGND;7 DVDD;14 12 11 1 2 R1 50Ω 1 2 R2 50Ω 1 2 R3 50Ω 1 2 Q U1 CLK Q CLR 74VHC74 9 1 8 2 C7 0.1μF 1 2 C8 0.01μF 13 DGND;7 DVDD;14 A B 1 2 3 3 WRT1 A B DGND;3,4,5 PRE D JP7 JP3 1 Q U1 3 DVDD 10 PRE D 74VHC74 JP4 CLK2IN S3 RESET WRT2IN S4 IQSEL 2 1 DVDD CLK1 R4 50Ω CLK2 WRT2 TP33 SLEEP S5 SLEEP DGND;3,4,5 1 2 R13 50Ω 図44. 電源のデカップリングとAD9767評価ボード上のクロック 20 REV.0 AD9767 デジタル入力信号のコンデショニング RP3 R1 R9 DCOM 22 2 3 4 5 6 7 8 9 10 1 DVDD RP5, 10Ω 2 P1 P1 1 4 P1 P1 3 6 P1 P1 5 8 P1 P1 7 10 P1 P1 9 12 P1 P1 11 14 P1 P1 13 16 P1 P1 15 18 P1 P1 17 20 P1 P1 19 22 P1 P1 21 24 P1 P1 23 26 P1 P1 25 28 P1 P1 30 P1 P1 29 32 P1 P1 34 P1 P1 33 36 P1 P1 35 38 P1 P1 37 40 P1 P1 1 16 14 2 12 4 10 6 16 8 14 2 12 27 2 3 4 5 6 7 8 9 10 1 R1 R9 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 DVDD DUTP1 DUTP2 15 DUTP3 DUTP4 13 DUTP5 DUTP6 11 DUTP7 DUTP8 9 DUTP9 DUTP10 15 DUTP11 4 DUTP12 13 DUTP13 RP6, 10Ω 6 DUTP14 11 31 RP6, 10Ω 8 DCLKIN1 9 39 RP4 R1 R9 DCOM 22 1 2 3 4 5 6 7 8 9 10 P2 1 P2 P2 3 6 P2 P2 5 8 P2 P2 7 10 P2 P2 9 12 P2 P2 11 14 P2 P2 13 16 P2 P2 15 18 P2 P2 17 20 P2 P2 19 22 P2 P2 21 24 P2 P2 23 26 P2 P2 25 28 P2 P2 30 P2 P2 29 32 P2 P2 34 P2 P2 33 36 P2 P2 35 SPARES 38 P2 P2 37 RP5, 10Ω 40 P2 P2 RP7, 10Ω 3 14 RP7, 10Ω 5 12 RP7, 10Ω 7 10 RP8, 10Ω 1 16 RP8, 10Ω 3 14 RP8, 10Ω 27 5 12 R9 RP14 R1 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 DUTP28 11 DUTP29 DUTP30 9 DUTP31 DUTP32 15 DUTP33 RP8, 10Ω 4 DUTP34 13 DUTP35 RP8, 10Ω 6 2 3 4 5 6 7 8 9 10 DUTP27 RP8, 10Ω 2 1 DUTP26 RP7, 10Ω 8 R9 DUTP25 13 RP7, 10Ω 6 R1 DUTP24 15 RP7, 10Ω 4 RP12 DCOM 33 RP7, 10Ω 2 R9 DCOM 33 DUTP23 P2 4 16 R1 DVDD 2 1 RP2 DCOM 22 DVDD RP7, 10Ω DUTP36 11 31 RP8, 10Ω 39 8 DCLKIN2 9 7 10 RP8, 10Ω 7 10 図45. デジタル入力信号のコンデショニング REV.0 RP11 DCOM 33 RP6, 10Ω RP6, 10Ω 5 R9 RP6, 10Ω RP6, 10Ω 3 R1 RP5, 10Ω RP6, 10Ω 1 RP13 DCOM 33 RP5, 10Ω RP5, 10Ω 7 R9 RP5, 10Ω RP5, 10Ω 5 R1 RP5, 10Ω RP5, 10Ω 3 RP1 DCOM 22 21 AD9767 DUTとアナログ出力信号のコンデショニング S7 DVDD 1 2 C1 0.001μF 1 2 C2 0.01μF 1 2 TP34 3 AGND;3,4,5 C3 0.1μF R11 VAL AGND;3,4,5 2 NC = 5 4 AGND;3,4,5 1:1 1 S8 S6 OUT1 6 T1 JP8 AVDD DUTP1 1 DB13 P1 (MSB) MODE 48 DUTP2 2 DB12 P1 AVDD 47 DUTP3 3 DB11 P1 IOUTB1 46 DUTP4 4 DB10 P1 DUTP5 5 DB9 P1 FSADJ1 44 DUTP6 6 DB8 P1 REFIO 43 DUTP7 7 DB7 P1 ACOM 42 1 2 3 A B 1 2 C4 2 10pF 1 1 R5 50Ω 2 R6 50Ω C5 2 10pF 1 TP45 IOUTA1 45 DUTP8 8 DB6 P1 FSADJ2 41 DUTP9 9 DB5 P1 IOUTB2 40 DUTP10 10 DB4 P1 DUTP11 11 DB3 P1 DUTP12 12 DB2 P1 DUTP13 13 DUTP14 U2 AD9767 1 TP46 ACOM 38 C15 2 10pF 1 DB0 P2 36 DUTP36 14 DB0 P1 DB1 P2 35 DUTP35 15 DCOM1 DB2 P2 34 DUTP34 16 DVDD1 DB3 P2 33 DUTP33 WRT1 17 WRT1 DB4 P2 32 DUTP32 AGND;3,4,5 CLK1 18 CLK1 DB5 P2 31 DUTP31 AGND;3,4,5 WRT2 1 2 C14 0.1μF 2 C6 2 10pF 1 DB1 P1 CLK2 2 IOUTA2 39 SLEEP 19 REFIO TP36 R10 1.92kΩ 1 SLEEP 37 CLK2 R9 1.92kΩ DB6 P2 30 1 2 WRT2 DB7 P2 29 DUTP29 21 DCOM2 DB8 P2 28 DUTP28 22 DVDD2 DB9 P2 27 DUTP27 DUTP23 23 DB13 P2 (MSB) DB10 P2 26 DUTP26 DUTP24 24 DB12 P2 DB11 P2 25 DUTP25 2 R8 50Ω 3 S10 R12 VAL 2 NC = 5 4 1:1 1 S9 DUTP30 20 1 R7 50Ω TP35 6 T2 AGND;3,4,5 S11 OUT2 AVDD 1 C11 2 0.001μF 1 C12 2 0.01μF 1 C13 2 0.1μF 図46. AD9767および出力信号のコンデショニング 22 REV.0 AD9767 図47. アセンブリ(表面) REV.0 23 AD9767 図48. アセンブリ(裏面) 24 REV.0 AD9767 図49. レイヤー1(表面) REV.0 25 AD9767 図50. レイヤー2(グランド面) 26 REV.0 AD9767 図51. レイヤー3(電源面) REV.0 27 D4149-2.7-12/99,1A AD9767 図52. レイヤー4(裏面) 外形寸法 サイズはインチと(mm)で示します。 48ピン薄型PQFP (ST-48) 0.063 (1.60) MAX 0.354 (9.00) BSC SQ 37 48 36 1 0.276 (7.00) BSC SQ 上面図 (ピン・ダウン) COPLANARITY 0.003 (0.08) 08 MIN 12 25 13 24 0.019 (0.5) BSC 0.008 (0.2) 0.004 (0.09) PRINTED IN JAPAN 0.030 (0.75) 0.018 (0.45) 0.011 (0.27) 0.006 (0.17) 0.057 (1.45) 0.053 (1.35) 7˚ 0˚ 0.006 (0.15) 0.002 (0.05) 実装面 このデータシートはエコマーク認定の再生紙を使用しています。 28 REV.0
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