製造 / テスト / 検証

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集積回路工学
製造
1.
2.
3.
4.
5.
13.製造 / テスト / 検証
製造工程
マスク作成
単結晶シリコンインゴット
ウェハ工程
チップ切り出し
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マスク（フォトマスク）
単結晶シリコンインゴット
 シリコンウェハの基になる単結晶シリコンの塊
 集積回路はシリコン基板（ウェハ）上に回路を
形成したもの
 多層を実現するために複数枚のマスクを使用
する
1. 石英ルツボの中に、材料と
なるシリコンを入れる
2. 石英ルツボをヒーターで加
熱する（1420度）
 拡散層、ポリシリコン、メタル１層等
 基本的にはプリント基板と一緒
種結晶
 露光＆エッチング
 レイアウト時のパタン＝マスクのパタンに相当
3. 単結晶シリコン（種結晶）を
融解したシリコンの表面に
垂らす
4. 回転させながらゆっくりと引
き上げる
 実際には加工・補正が入る
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シリコンウェハ切り出し
1. ダイヤモンドブレードで
0.5mm前後にスライスする。
2. ウェハの欠けや割れが起こら
ないよう、側面部の角を面取
りし表面研磨する。
3. 最後にウェハの所定の一部
をカットして “ノッチ”と呼ばれ
る部位をつくる。
素子分離(1)
 切り出したシリコンウェハ。
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素子分離(2)
素子分離(3)
 さらにその上にCVD（化学的な反応を使った
堆積法）でシリコン窒化膜を堆積させる。
 全面を熱酸化して表面にシリコンの熱酸化膜
を形成する。
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素子分離(4)
素子分離(5)
紫外線
石英ガラス
遮光膜
（クロム膜）
 マスクを通して露光する。遮光膜（クロム膜）の
ない部分は紫外線が通過してレジストが感光
する。
 レジスト（フォトレジスト）を塗布する。
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素子分離(11)
 CVDによりトレンチを酸化膜で埋める。
ゲート酸化膜形成
 熱酸化でゲート酸化膜を形成する。ゲート酸
化膜の厚さは数nm～十数nm程度。
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ウェル形成(1)
ウェル形成(2)
紫外線
石英ガラス
遮光膜
（クロム膜）
 レジストを塗布する。
 マスクを通して露光する。遮光膜のない部分
は紫外線が通過してレジストが感光する。
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ウェル形成(4)
ウェル形成(5)
アクセプタイオン
P型
 アクセプタとなる不純物をイオン注入する。注
入イオンはレジストで阻止されるため、レジス
トで覆われた領域には注入されない。
 レジストを灰化によりすべて除去する。
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ウェル形成(6)
ウェル形成(7)
ドナーイオン
N型
 レジストを灰化によりすべて除去する。
 アクセプターイオン注入の場合と同様にドナー
となる不純物をイオン注入する。
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ウェル形成(8)
Pウェル
ゲート電極形成(1)
Pウェル
Nウェル
Nウェル
 CVDでポリシリコンを堆積させる。
 注入された不純物を加熱することで活性化す
るとともに、基板内へ拡散させる。
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ゲート電極形成(2)
Pウェル
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ゲート電極形成(3)
Pウェル
Nウェル
 レジストを塗布し、露光・現像処理を経てポリ
シリコンを形成させる部分のみにレジストを残
す。
Nウェル
 レジストをマスクにして、ポリシリコンをエッチ
ングする。
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ゲート電極形成(4)
NMOSの拡散領域形成(1)
ポリシリコン
Pウェル
Pウェル
Nウェル
Nウェル
 NMOSとなる部分以外をレジストで覆う。
 不要なレジストを除去する。
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NMOSの拡散領域形成(2)
NMOSの拡散領域形成(3)
ドナーイオン
ポリシリコン
Pウェル
Pウェル
Nウェル
Nウェル
N型拡散層
 ドナーイオンを注入する。ポリシリコンがマスク
となることに注意。
 不要なレジストを除去する。
⇒自己整合（セルフアライメント）
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PMOSの拡散領域形成
Pウェル
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コンタクトホール形成(1)
Pウェル
Nウェル
Nウェル
 CVDで絶縁膜を堆積させる。
 同様にP型拡散層を形成する。
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コンタクトホール形成(2)
Pウェル
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コンタクトホール形成(3)
Pウェル
Nウェル
 レジストを塗布し、露光・現像処理を経てコンタ
クトを形成させる部分のみにレジストを残す。
Nウェル
 レジストをマスクにして、絶縁膜とゲート酸化
膜をエッチングする。
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コンタクトホール形成(4)
Pウェル
第一層配線(1)
Pウェル
Nウェル
 不要なレジストを除去する。
Nウェル
 スパッタリング法でタングステン等の金属を堆
積させる。
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第一層配線(2)
Pウェル
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第一層配線(3)
Pウェル
Nウェル
 第一層配線を形成する部分のみにレジストを
残す。
Nウェル
 レジストをマスクに第一層配線をエッチングす
る。
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第一層配線(4)
Pウェル
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第二層配線(1)
Pウェル
Nウェル
Nウェル
 CVDで絶縁膜を形成し、CMPで平坦化する。
 不要なレジストを除去する。
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第二層配線(2)
Pウェル
第二層配線(3)
Pウェル
Nウェル
Nウェル
 レジストをマスクに絶縁膜をエッチングする。
 スルーホール（ビア）を形成する部分以外をレ
ジストで覆う。
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第二層配線(4)
Pウェル
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第二層配線(5)
Pウェル
Nウェル
 不要なレジストを除去する。
Nウェル
 第二層配線となるべき部分をレジストで覆う。
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第二層配線(6)
Pウェル
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第二層配線(7)
Pウェル
Nウェル
 レジストをマスクにエッチングする。
Nウェル
 不要なレジストを除去する。
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第二層配線(8)
Pウェル
第二層配線(9)
Pウェル
Nウェル
Nウェル
 CMPで平坦化する。
 銅等の金属を電界メッキで堆積させる。
残りの配線層も同様に形成していく。
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第五層配線
Pウェル
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パッシベーション
Pウェル
Nウェル
 配線層完成
Nウェル
 チップ内に水分等が浸入しないように保護膜
を堆積する。
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ウェハ完成
アセンブリ
 ここまでの処理でチップは完成だが、部品とし
て使うためにはチップ一つ一つを切り出し、
パッケージに入れる必要がある。
 処理の流れ
1.
2.
3.
4.
5.
6.
Sandy Bridge (Intel)
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ダイシング
ダイボンディング
ワイヤボンディング
モールド封入
外装メッキ
リード加工
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ダイシング
1. カットしやすいように
ウェーハの裏面をまず
薄く削る
2. 全体をフレームに固定
するテープを貼り付け
る
3. ウェハからチップを一つ
一つ切り出す
ダイボンディング
 切り離されたチップをリードフレームに接着す
る
チップ
リードフレーム
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ワイヤボンディング
モールド封入/外装メッキ/リード加工
1. ワイヤボンディングされたリードフレームを金
型ではさみ、隙間に樹脂を流し込んで硬化さ
せる。
 チップ上の電極とリードフレームの電極を金線
で接続する。
2. 実装時に半田付け
しやすいようにリー
ドに半田メッキする。
3. 外部リードを実装し
やすいように加工
整形する。
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代表的なパッケージ
DIP (Dual In-line Package)
PGA (Pin Grid Array)
BGA (Ball Grid Array)
LGA (Land Grid Array)
テスト / 検証
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動作不良の原因
チップの動作検証
 LSIテスタを用いて製造したチップの単体テス
トを行う。
 LSIテスタとは？
 製造過程の誤りを検出
 縮退故障(stuck-at fault)
 ショート（短絡）に電源(1)かグランド(0)に固定される
 ブリッジ故障(bridging fault)
 任意の波形を
任意のピンに
出力できる
 任意の信号線の
電圧値をリアル
タイムに観測できる
 ショートにより他の信号線と接続される
 オープン故障(open-circuit fault)
 断線により信号が伝播されなくなる
 遅延故障(delay fault)
 想定以上の遅延で回路が正常に動作しなくなる
数千万～数億円
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テスト容易化設計
BIST
 予め自己診断用の回路を組み込んでおく
 利点
 製造したチップが正常に動作するかを検査し
やすく設計する
 高価なLSIテスタやテスト用の端子が不要
DFT (Design For Testability)
 欠点
 テスト用の回路を組み込む必要がある
 特定のパターンのテストしかできない
 テスト方法
 例）
 自己診断回路(BIST; Built-In Self-Test)
 バウンダリ・スキャン・テスト
 インテルプロセッサの場合、自己診断の結果正常
ならEAXレジスタに0を、異常が見つかった場合は
非0をセットする
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バウンダリ・スキャン・テスト(1/2)
 回路ブロックの入出力端に組み込んだシフト
レジスタを使って、外部より任意の信号パター
ンを与えてテストできる。
 利点
バウンダリ・スキャン・テスト(2/2)
 回路ブロックの入出力端にバウンダリ・スキャ
ン・レジスタを挿入し、任意の回路ブロックに
任意のテストパターンをセットしてテストできる。
 高価なLSIテスタが不要
 任意のテストパターンを利用できる
テスト信号出力
通
常
の
デ
ー
タ
 欠点
 膨大な数のレジスタを組み込む必要がある
 例）
 近年の商用プロセッサにはほぼ搭載
回路
ブロック１
テスト信号入力
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回路
ブロック２
通
常
の
デ
ー
タ
バウンダリ・スキャン・レジスタ
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HAのテスト（初期状態）
 バウンダリスキャンテストでHAをテストする。
A
?
B
?
HA
?
S
?
C
JTAG
 バウンダリスキャンの規格の一つ
 チップ（ハードウェア）のデバッグだけでなく、ソフト
ウェアのデバッグにも用いられる
CLK
JTAG
Ti
テスト信号入力
Ti: x, x, 1, 1
クロック発生
Ti: x, x, x, x
USB
To
テスト信号出力
CPU
To:
(クロック発生)
To:
制御・デバッグ用
パソコン
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JTAG
エミュレータ
検証・デバッグ対象
ハードウェア
103
まとめ
 CMOSの製造工程を解説
 写真技術の応用
 シリコン上にレジストと塗布して感光、エッチング
 故障の分類




縮退故障(stuck-at fault)
ブリッジ故障(bridging fault)
オープン故障(open-circuit fault)
遅延故障(delay fault)
 テスト/検証
 LSIテスタ
 BIST, バウンダリスキャンテスト
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11

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