ＦＰＧＡによる６５０２ＣＰＵの作成 第１１研究室 指導教員 新井 浩志 助教授 ９００５１０１ 高橋 葉子 ９５０５１１１ 中村 武治 ９５０５１５６ 吉田 利哉 １．目的 現在、様々な HDL(Hardware Description Language：ハードウェア記述言語)や開発環境が出 てきたため、回路設計が容易となった。よって１１研としても、HDL を用いた回路設計の技術を 確立していくことを本研究の目的とする。 FPGA を用いて、HDL による 6502CPU（中央演算処理装置）の作成を行う。代表的な記述言 語としては、米国で開発された VHDL と日本で開発された SFL がある。本研究ではこの２つの HDL の比較・検討を行う。 ２．概要 ＶＨＤＬは米国防省において、1981 年に提案され、1987 年には LRM(Language Reference Manual)がリリースされ、IEEE-1076 仕様として標準化された。言語仕様は 5 年ごとに見直しと 改定が行われており、1992 年には IEEE-1164 として採択されている。 6502CPU とは、AppleⅡや初代のファミコンに使用されている８ビット CPU である。実用さ れている CPU としては、比較的簡単で分かりやすいものである。 ３．結果及び考察 まず今回作成した回路の内の一つ を図１に示す。 SFL から VHDL へのソースコ ードの翻訳は基本的に１対１の関 係で変換を行った。SFL 記述に 対して改良された点はリセット信 号を同期式から非同期式に変更し た事である。これによりプログラ 図１6502CPU の最上位モジュール ム開始までのクロック数が削減された。しかし、回路規模やその他の点で技術者の技量に左右され やすい。今回は SFL の規約の中で記述したため、SFL ではコンパイラが最適化してくれたものも VHDL コンパイラでは最適化されなかった。このため回路規模の点で VHDL によるものの方が規 模が大きくなってしまった。 また本研究では今回使用したコンパイラが、VHDL の高度な文法で記述した場合にネットリス トを作成しなかった。そのため VHDL の高度な記述からの自動生成された回路については、検討 することができなかった。
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