2.7∼5.5V、250μA、レールtoレール出力 SOT-23パッケージの16ビットnanoDACTM AD5662 特長 機能ブロック図 低消費電流（250μA@5V） のシングル16ビットnanoDAC 12ビット精度を保証 小型パッケージ：8ピンSOT-23/MSOP パワーダウン・モード時の消費電流：480nA@5V、100nA@3V DAC出力をゼロスケールまたはミッドスケールの電圧に パワーオン・リセット 電源電圧：2.7∼5.5V 16ビットの単調増加性を設計により保証 3つのパワーダウン機能 シュミット・トリガ内蔵のシリアル・インターフェース レールtoレール動作 SYNC 割込み機能 温度範囲：−40∼＋125℃ VREF GND VDD パワーオン・ リセット AD5662 VFB REF(+) DAC レジスタ 出力 バッファ 16ビット DAC パワーダウン・ コントロール・ロジック 抵抗 ネットワーク 04777-001 入力 コントロール・ ロジック VOUT SYNC アプリケーション SCLK DIN 図1 プロセス制御 データ・アクイジション・システム バッテリ駆動の携帯用計測器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源および電流源 プログラマブルな減衰器 概要 AD5662の汎用3線式シリアル・インターフェースは最大30MHzのクロッ ク・レートで動作し、SPI®、QSPI、MICROWIRE、DSPの各インター nanoDACファミリーのAD5662は2.7∼5.5Vの単電源で動作する低消費 フェース規格と互換性があります。 電力、シングルの16ビット・バッファ電圧出力DACであり、単調増加性が 設計により保証されています。 製品のハイライト AD5662ではDACの出力電圧範囲を設定するために、外部リファレンス 電圧が必要です。パワーオン・リセット回路を内蔵しているので、パワー アップ時にDACの出力が0V（AD5662x-1） またはミッドスケール （AD5662x-2） にリセットされ、有効な書込みが行われるまでこの電圧を 維持します。AD5662は消費電流を5V時に480nAに低減するパワーダ ウン機能を内蔵しているため、パワーダウン・モード時に出力ピンが出力 1. 16ビットDAC―12ビット精度を保証 2. 8ピンSOT-23パッケージと8ピンMSOPパッケージ 3. 低消費電力。3V電源時で0.42mW（typ） 、5V電源時で0.75mW（typ） 4. DAC出力をゼロスケールまたはミッドスケールにパワーオン・リセット アンプから切り離され、既知の内蔵抵抗にソフトウェアで接続することが できます。 5. 10μs（max） のセトリング時間 通常動作時の消費電力が小さいため、バッテリ駆動の携帯用機器に最 適です。消費電力は5V電源時で0.75mWですが、パワーダウン・モード 関連デバイス のときには2.4μWまで低減されます。 内蔵の高精度出力アンプにより、レールtoレールの出力振幅を実現しま 製品番号 説明 AD5620/AD5640/AD5660 SOT-23パッケージ、リファレンス内蔵、 3V/5V電源動作の12/14/16ビットDAC す。リモート・センシングのアプリケーションでは、この出力アンプの反転 入力を利用できます。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用 に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いませ ん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもあ りません。仕様は予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 日本語データシートは、REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル （代）〒532-0003 大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06（6350）6868 新大阪MTビル2号 AD5662 目次 仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 パワーオン・リセット‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 タイミング特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 パワーダウン・モード‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥16 絶対最大定格 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 マイクロプロセッサとのインターフェース‥‥‥‥‥‥‥‥16 ESDに対する注意 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 アプリケーション‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 ピン配置と機能の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 リファレンスの選択‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 代表的な性能特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 リファレンスをAD5662の電源として使用する方法 ‥‥‥‥18 用語の説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 AD5662を使用したバイポーラ動作 ‥‥‥‥‥‥‥‥‥‥‥19 動作理論‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 プログラマブルな4∼20mAプロセス・コントローラ としてAD5662を使用する方法 ‥‥‥‥‥‥‥‥‥‥‥‥‥19 DAC部 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 デジタル・アイソレータ（i Coupler）を用いた 絶縁インターフェース‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥20 抵抗ストリング‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 出力アンプ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 電源のバイパスとグラウンディング‥‥‥‥‥‥‥‥‥‥‥20 シリアル・インターフェース‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 外形寸法‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥21 入力シフト・レジスタ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 オーダー・ガイド‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 SYNC 割込み‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 改訂履歴 1/05―Revision 0: Initial Version 2 REV.0 AD5662 仕様 VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続） 、CL＝200pF（GNDに接続） 、VREF＝VDD。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。 表1 パラメータ Min Aグレード Typ Max Bグレード Min Typ Max 単位 16 ビット Yバージョン1 条件／備考 静的性能2 分解能 16 相対精度（INL） ±8 微分非直線性（DNL） ±32 ±8 ±1 ±16 LSB 図4を参照 ±1 LSB 設計により単調増加性を保証 図5を参照 ゼロコード誤差 2 10 2 10 mV DACレジスタに全ビット 「0」 をロード フルスケール誤差 −0.2 −1 −0.2 −1 % FSR DACレジスタに全ビット 「1」 をロード オフセット誤差 ±10 ±10 mV ゲイン誤差 ±1.5 ±1.5 % FSR ゼロコード誤差の温度ドリフト3 ±2 ±2 μV/℃ ゲイン温度係数3 ±2.5 ±2.5 ppm FSR/℃ DC電源電圧変動除去比3 −100 −100 dB DACコード＝ミッドスケール、 VDD＝5V/3V±10％ 出力特性3 出力電圧範囲 0 出力電圧セトリング時間 VDD 8 0 10 8 VDD V 10 μs ±2LSBに対する1/4スケールから3/4 スケールへの変化時のセトリング時間 RL＝2kΩ、0pF < CL < 200pF スルーレート 1.5 1.5 V/μs 1/4スケールから3/4スケールへの 変化時 容量性負荷安定性 2 2 nF 10 10 nF RL＝∞ RL＝2kΩ 出力ノイズ・スペクトル密度4 100 100 nV/ Hz DACコード＝ミッドスケール、10kHz 出力ノイズ （0.1∼10Hz）4 10 10 μV p-p DACコード＝ミッドスケール 全高調波歪み （THD）4 −80 −80 dB VREF＝2V±300mV p-p, f=5kHz デジタルからアナログへの 5 5 nV-s メジャー・キャリー周辺の1LSB変化 グリッチ・インパルス デジタル・フィードスルー 0.1 0.1 nV-s DC出力インピーダンス 0.5 0.5 Ω 短絡電流4 30 30 mA VDD＝5V、3V パワーアップ時間 4 4 μs パワーダウン・モードを終了して通常 の動作に復帰するまでの時間 VDD＝5V、3V リファレンス入力3 リファレンス電流 リファレンス入力電圧範囲5 40 75 40 75 μA VREF＝VDD＝5V 30 50 30 50 μA VREF＝VDD＝3.6V VDD V 0.75 リファレンス入力インピーダンス VDD 0.75 125 125 kΩ ロジック入力 入力電流 ±2 入力ローレベル電圧（VINL） 入力ハイレベル電圧（VINH） ピン容量 REV.0 0.8 2 3 3 ±2 μA すべてのデジタル入力 0.8 V VDD＝5V、3V 2 V VDD＝5V、3V 3 pF AD5662 パラメータ Min Aグレード Typ Max Min 単位 Yバージョン1 条件／備考 5.5 V すべてのデジタル入力＝0V Bグレード Typ Max 電源条件 VDD 2.7 5.5 2.7 またはVDD IDD（ノーマル・モード） 150 250 150 250 μA DAC動作時（負荷電流を除く） VDD＝4.5∼5.5V 140 225 140 225 μA VIH＝VDDおよびVIL＝GND VDD＝2.7∼3.6V VIH＝VDDおよびVIL＝GND IDD（すべてのパワーダウン・モード） VDD＝4.5∼5.5V 0.48 1 0.48 1 μA VIH＝VDDおよびVIL＝GND VDD＝2.7∼3.6V 0.1 0.375 0.1 0.375 μA VIH＝VDDおよびVIL＝GND % ILOAD＝2mA VDD＝5V 電力効率 IOUT/IDD 90 90 1 Yバージョンの温度範囲：−40∼＋125℃、＋25℃で測定。 2 特に指定のない限り、DC仕様のテストは出力無負荷の条件で実施しています。直線性の計算は、コード512∼65024の制限されたコード範囲を使用して行っています。 3 設計および特性評価により保証していますが、出荷テストは実施していません。 4 出力無負荷時の条件を適用しています。 5 ±1LSB（max） のDNL仕様を達成可能な周囲条件下のリファレンス入力電圧範囲です。 4 REV.0 AD5662 タイミング特性 入力信号はすべてtr＝tf＝1ns/V（VDDの10∼90％） の条件で規定し、 （VIL＋VIH）/2の電圧レベルからのタイミングを計測しています。図2を参照。VDD＝ 2.7∼5.5V。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。 表2 TMIN、TMAX時の限界値 パラメータ VDD＝2.7∼3.6V VDD＝3.6∼5.5V 単位 条件／コメント t11 50 33 ns min SCLKサイクル時間 t2 13 13 ns min SCLKのハイレベル時間 t3 13 13 ns min SCLKのローレベル時間 t4 13 13 ns min SYNC からSCLKの立下がりエッジまでのセットアップ時間 t5 5 5 ns min データのセットアップ時間 t6 4.5 4.5 ns min データのホールド時間 t7 0 0 ns min SCLKの立下がりエッジから SYNC の立上がりエッジまでの時間 t8 50 33 ns min SYNC の最小ハイレベル時間 t9 13 13 ns min SYNC の立上がりエッジから次のSCLK立下がりエッジまでの t10 0 0 ns min 時間 1 SCLKの立下がりエッジから次の SYNC 立下がりまでの時間 SCLKの最大周波数はVDD＝3.6∼5.5V時で30MHz、VDD＝2.7∼3.6V時で20MHz。 t10 t1 t9 SCLK t8 t3 t4 t2 t7 SYNC DIN DB23 t6 DB0 図2. シリアル書込み動作のタイミング REV.0 5 04777-002 t5 AD5662 絶対最大定格 特に指定のない限り、TA＝25℃。 表3 パラメータ 定格値 GNDに対するVDD −0.3∼＋7V GNDに対するVOUT −0.3∼VDD＋0.3V GNDに対するVFB −0.3∼VDD＋0.3V GNDに対するVREF −0.3∼VDD＋0.3V GNDに対するデジタル入力電圧 −0.3∼VDD＋0.3V 左記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な 損傷を与えることがあります。この規定はストレス定格のみを指定するも のであり、この仕様の動作セクションに記載する規定値以上でのデバイ ス動作を定めたものではありません。デバイスを長時間絶対最大定格状 態に置くと、デバイスの信頼性に影響を与えることがあります。 動作温度範囲 工業用（Yバージョン） −40∼＋125℃ 保存温度範囲 −65∼＋150℃ ジャンクション温度（TJ max） 150℃ 消費電力 （TJ max − TA）/θJA SOT-23パッケージ （4層ボード） θJA熱抵抗 119℃/W MSOPパッケージ （4層ボード） θJA熱抵抗 141℃/W θJC熱抵抗 44℃/W リフロー・ハンダ付けのピーク温度 SnPb 240℃ 鉛フリー 260℃ ESD 2kV 注意 ESD（静電放電） の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、検 知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣下や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 6 REV.0 AD5662 VDD 1 VREF 2 AD5662 VFB 3 上面図 （実寸では ありません） VOUT 4 8 GND 7 DIN 6 SCLK 5 SYNC 04777-003 ピン配置と機能の説明 図3. ピン配置 表4. ピン機能の説明 ピン番号 記号 機能 1 VDD 電源入力。このデバイスは2.7∼5.5Vの電源で動作し、VDDはGNDにデカップリングします。 2 VREF リファレンス電圧入力 3 VFB 出力アンプの帰還接続ピン。通常の動作時にはVFBをVOUTに接続してください。 4 VOUT DACからのアナログ出力電圧。出力アンプはレールtoレール動作を行います。 5 SYNC レベル・トリガの制御入力（アクティブ・ロー） 。これは、入力データに対するフレーム同期信号です。SYNC がローレ ベルになると、入力シフト・レジスタがイネーブルになり、データは後続のクロックの立下がりエッジで入力されま す。SYNC ラインはSCLKの少なくとも24個の立下がりエッジの間ローレベルに保持され、DACは24番目の立下がり エッジで更新されます。ただし、24番目の立下がりエッジの前に SYNC をハイレベルにすると、これは書込みシーケ ンスへの割込みとして機能し、シフト・レジスタがリセットされて書込みシーケンスは無効とみなされます。 6 SCLK シリアル・クロック入力。シリアル・クロック入力の立下がりエッジで、データが入力シフト・レジスタに入力されます。デ ータは最大30MHzのレートで転送できます。 7 DIN シリアル・データ入力。このデバイスには、24ビットのシフト・レジスタが内蔵されています。データは、シリアル・クロック 入力の立下がりエッジでシフト・レジスタに入力されます。 8 REV.0 GND AD5662上の全回路に対するグラウンド基準ポイント 7 AD5662 代表的な性能特性 8 10 VDD = VREF = 5V TA = 25°C 8 6 最大 INL VDD = VREF = 5V 6 4 誤差（LSB） INL誤差（LSB） 4 2 0 –2 2 最大 DNL 0 最小 DNL –2 –4 –4 –6 最小 INL –10 0 –8 –40 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 図4. 代表的なINL 04777-036 –6 04777-011 –8 –20 0 20 40 60 温度（℃） 80 100 120 図7. INL誤差とDNL誤差の温度特性 10 VDD = VREF = 5V TA = 25°C 最大 INL 8 6 誤差（LSB） DNL誤差（LSB） 4 VDD = 5V TA = 25°C 2 最大 DNL 0 最小 DNL –2 –4 –6 04777-045 最小 INL –8 –10 0.75 1.25 1.75 2.25 コード 3.75 4.25 4.75 図8. VREF 対 INL誤差およびDNL誤差 図5. 代表的なDNL 90 80 2.75 3.25 VREF (V) 8 VDD = VREF = 5V TA = 25°C 6 最大 INL TA = 25°C 70 4 誤差（LSB） 50 40 30 2 最大 DNL 0 最小 DNL –2 –4 20 最小 INL 04777-019 10 0 511 10511 20511 30511 コード 40511 50511 –6 –8 2.7 60511 図6. 代表的な総合未調整誤差（TUE） 04777-041 誤差（LSB） 60 3.2 3.7 4.2 VDD (V) 4.7 5.2 図9. 電源電圧 対 INL誤差およびDNL誤差 8 REV.0 AD5662 1.0 0 TA = 25°C VDD = 5V –0.22 0.5 ゼロスケール誤差 –0.04 ゲイン誤差 0 –0.08 –0.5 誤差（mV） 誤差（FSRの％） –0.06 –0.01 –0.12 –0.14 –1.0 –1.5 フルスケール誤差 –0.16 –20 0 20 40 60 温度（℃） 80 100 オフセット誤差 –2.5 2.7 120 図10. ゲイン誤差とフルスケール誤差の温度特性 3.2 3.7 4.2 VDD (V) 4.7 04777-039 –0.20 –40 –2.0 04777-038 –0.18 5.2 図13. 電源電圧 対 ゼロスケール誤差およびオフセット誤差 1.5 20 1.0 VDD = VREF = 5.5V TA = 25°C 18 ゼロスケール誤差 16 0.5 12 個数 –0.5 –1.0 8 6 –1.5 オフセット誤差 04777-035 232 続く 231 230 229 228 227 226 225 224 223 222 0 120 221 100 220 80 219 40 60 温度（℃） 218 20 217 0 2 215 –20 04777-046 4 –2.0 –2.5 –40 10 216 誤差（mV） 14 0 IDD (µA) 図11. ゼロスケール誤差とオフセット誤差の温度特性 図14. IDDヒストグラム（VDD＝5.5V時） 1.0 0.20 0.15 0.5 誤差電圧（V） –0.5 –1.0 0 –0.05 –0.10 –0.15 04777-042 –1.5 3.2 3.7 4.2 VDD (V) 4.7 DACにフルスケールを ロード、電流ソース –0.20 –0.25 –5 5.2 図12. 電源電圧 対 ゲイン誤差およびフルスケール誤差 –4 –3 –2 –1 0 I (mA) 04777-013 誤差（FSRの％） 0.05 フルスケール誤差 REV.0 DACにゼロスケールを ロード、電流シンク 0.10 ゲイン誤差 0 –2.0 2.7 VDD = VREF = 5V, 3V TA = 25°C 1 2 3 4 5 図15. ソースおよびシンク電流 対 電源レールのヘッドルーム 9 AD5662 250 1000 TA = 25° C VDD = VREF = 5V TA = 25° C 900 VDD = 5V 200 800 150 600 IDD (µA) IDD (µA) 700 VDD = VREF = 3V 500 100 400 300 10512 20512 30512 40512 コード 50512 VDD = 3V 100 04777-044 0 512 200 04777-043 50 0 60512 0 1 2 3 4 5 VLOGIC (V) 図16. コード 対 電源電流 図19. ロジック入力電圧 対 電源電流 160 VDD =5V 140 120 VDD = VREF = 3V TA = 25° C 0x0000から0xFFFFへの フルスケール・コード変化 出力負荷として2kΩと200pFを GND間に接続 VDD = 3V IDD (µA) 100 80 VOUT = 455mV/DIV 60 0 –40 04777-037 20 04777-014 40 –20 0 20 40 60 温度（℃） 80 100 時間軸＝4μs/DIV 120 図17. 電源電流の温度特性 図20. フルスケール・セトリング時間（3V時） 160 TA = 25° C 140 120 VDD = VREF = 5V TA = 25°C 0x0000から0xFFFFへの フルスケール・コード変化 出力負荷として2kΩと200pFを GND間に接続 80 60 VOUT = 909mV/DIV 40 0 2.7 04777-015 1 20 04777-040 IDD (µA) 100 3.2 3.7 4.2 VDD (V) 4.7 時間軸＝4μs/DIV 5.2 図18. 電源電圧 対 電源電流 図21. フルスケール・セトリング時間（5V時） 10 REV.0 AD5662 2.502500 VDD = VREF = 5V TA = 25°C 13ns／サンプル数 ミッドスケール（0x8000から0x7FFF） 周辺の1LSB変化 グリッチ・インパルス＝2.723nV-s 2.502250 VDD = VREF = 5V TA = 25°C 2.502000 2.501750 2.501500 2.501250 振幅 2.501000 2.500750 2.500500 VDD 2.500250 1 2.500000 2.499750 MAX(C2)* 420.0mV CH2 500mV 2.499250 M100µs 125MS/s A CH1 1.28V 04777-005 VOUT CH1 2.0V 2.499500 04777-016 2 2.499000 2.498750 0 8.0ns/pt 図22. 0Vのパワーオン・リセット特性 50 100 150 200 250 300 サンプル数 350 400 450 500 550 図25. デジタルからアナログへのグリッチ・インパルス （負極性） 2.500400 VDD = VREF = 5V TA = 25°C 2.500300 2.500200 2.500100 2.500000 2.499900 振幅 VDD 1 2.499800 2.499700 2.499500 VDD = VREF = 5V TA = 25°C 13ns／サンプル数 ミッドスケール（0x7FFFから0x8000） 周辺の1LSB変化 グリッチ・インパルス＝1.271nV-s 2.499400 2.499300 04777-017 2 VOUT CH1 2.0V CH2 1.0V M100µs 125MS/s A CH1 1.28V 2.499200 2.499100 0 8.0ns/pt 図23. ミッドスケールのパワーオン・リセット特性 50 100 150 200 250 300 350 サンプル数 400 04777-006 2.499600 450 500 550 図26. デジタルからアナログへのグリッチ・インパルス （正極性） 2.500250 VDD = VREF = 5V TA = 25°C 20ns／サンプル数 ミッドスケールをDACにロード デジタル・フィードスルー＝0.06nV-s 2.500200 2.500150 2.500100 2.500050 2.500000 振幅 SCLK 1 2.499950 2.499900 2.499850 2.499800 2.499750 04777-018 VOUT CH1 2.0V CH2 1.0V M1.0µs 5.0gS/s A CH2 2.16V 2.499650 2.499600 0 200ps/pt 図24. パワーダウン終了後のミッドスケールのパワーオン・リセット特性 REV.0 04777-007 2.499700 2 50 100 150 200 250 300 サンプル数 350 400 図27. デジタル・フィードスルー 11 450 500 550 AD5662 –20 VDD = 5V TA = 25° C フルスケールをDACにロード VREF = 2V ± 0.3Vp-p –30 VDD = VREF = 5V TA = 25°C ミッドスケールをDACにロード –40 dB –50 –60 1 –70 04777-008 –90 –100 2k 4k 6k 8k 04777-010 –80 Y軸＝2μV/DIV X軸＝4s/DIV 10k Hz 図28. 全高調波歪み 図30. 0.1∼10Hz出力ノイズのプロット 800 16 VREF = VDD TA = 25°C 700 VDD = VREF = 5V TA = 25°C 14 600 出力ノイズ（nV/√Hz） VDD = 3V 10 VDD = 5V 8 500 400 300 200 6 4 0 1 2 3 4 5 6 容量（nF） 7 8 9 0 10 10 図29. 容量性負荷 対 セトリング時間 04777-020 100 04777-009 時間（μs） 12 100 1k 10k 周波数（Hz） 100k 1M 図31. ノイズ・スペクトル密度 12 REV.0 AD5662 用語の説明 相対精度または積分非直線性（INL） DACの場合、相対精度または積分非直線性は、DAC伝達関数の2つ オフセット誤差 オフセット誤差とは、伝達関数の直線領域におけるVOUT（実際の出力 のエンドポイントを結ぶ直線からの最大偏差（単位はLSB） を示します。 代表的なコードとINLの関係については図4を参照。 との差を測定した値であり、mVの単 電圧） とVOUT（理想的な出力電圧） 位で表します。AD5662のオフセット誤差は、コード512をDACレジスタに ロードして測定します。これは正または負の値となります。 微分非直線性（DNL） 微分非直線性は、隣接する任意の2つのコードの間における測定された DC電源電圧変動除去比（PSRR） 変化と理論的な1LSB変化との差を表します。微分非直線性の仕様が ±1LSB以内の場合、単調増加性が保証されています。このDACは、設 DACの出力が電源電圧の変動によって、どの程度の影響を受けるかを 示します。PSRRは、DACのフルスケール出力に関するVOUTの変動と 計により単調増加性を保証しています。代表的なコードとDNLの関係に VDDの変動の比を表します。これはdBの単位で測定します。VREFを2V ついては図5を参照。 に保持し、VDDを±10％の範囲で変動させます。 ゼロコード誤差 ゼロコード誤差は、ゼロコード （0x0000） をDACレジスタにロードしたとき 出力電圧セトリング時間 入力がフルスケールの1/4から3/4に変化するときに、DACの出力が規定 の出力誤差を表します。理論的には出力は0Vになるはずです。AD5662 ではDAC出力が0Vよりも低くなることはないため、ゼロコード誤差は常に のレベルにセトリングするまでの所要時間を表し、SCLKの24番目の立 下がりエッジから測定されます。 正の値となります。この誤差は、DACのオフセット誤差と出力アンプのオ フセット誤差が原因で発生します。ゼロコード誤差はmVの単位で表し ます。ゼロコード誤差の温度特性については図11を参照。 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスとは、DACレジスタの入 フルスケール誤差 力コードが変化したときに、入力からアナログ出力に注入されるインパル スを表します。通常、グリッチの面積として規定され、nV-sで表します。 フルスケール誤差は、フルスケール・コード （0xFFFF） をDACレジスタに メジャー・キャリーの遷移（0x7FFFから0x8000）時に、デジタル入力コー ロードしたときの出力誤差を表します。理論的には出力はVDD−1LSBに なるはずです。フルスケール誤差はフルスケール範囲の割合を示す ドが1LSB変化したときの測定値です。図25と図26を参照。 ％の単位で表します。フルスケール誤差の温度特性については図10を 参照。 デジタル・フィードスルー デジタル・フィードスルーとは、DAC出力の更新が行われていないとき に、DACのデジタル入力からDACのアナログ出力に注入されるインパ ゲイン誤差 ゲイン誤差とは、DACのスパン誤差を表します。DAC伝達特性の理論 ルスを表します。nV-sの単位で規定され、データ・バス上でのフルスケ ール変化時、すなわち全ビット 「0」から全ビット 「1」 に変化したとき、また 値からの実際の傾き偏差を示すもので、フルスケール･レンジの％値で 表します。 は全ビット 「1」から全ビット 「0」 にコードが遷移するときに測定します。 総合未調整誤差（TUE） 全高調波歪み（THD） DACを使用して減衰される正弦波が理想的な正弦波と異なる偏差を 総合未調整誤差は、さまざまな誤差を考慮した出力誤差を表します。代 表します。正弦波はDACのリファレンスとして使用され、THDはDACの 表的なコードとTUEの関係については図6を参照。 出力上に存在する高調波成分の測定値です。これはdBの単位で測定 します。 ゼロコード誤差ドリフト ゼロコード誤差ドリフトとは、温度変化にともなうゼロコード誤差の変化を ノイズ・スペクトル密度 表し、μV/℃の単位で表します。 内部で発生するランダム・ノイズの測定値です。ランダム・ノイズは、ス ペクトル密度（ Hz を基準とする電圧） として特性付けられます。この測 ゲイン温度係数 定は、DACにミッドスケールをロードし、そのときに出力で発生するノイ ズを計測する方法によって行います。これはnV/ Hz の単位で測定され ゲイン誤差ドリフトとは、温度変化にともなうゲイン誤差の変化を表し、 （フルスケール・レンジのppm）/℃の単位で表します。 REV.0 ます。ノイズ・スペクトル密度のプロットを図31に示しています。 13 AD5662 動作理論 DAC部 出力アンプ AD5662 DACは、CMOSプロセスを用いて製造されています。このア ーキテクチャは、ストリングDACとその後段の出力バッファ・アンプから 出力バッファ・アンプは、出力でレールtoレールの電圧を発生することが でき、0V∼VDDの範囲の電圧を出力します。この出力バッファ・アンプで 構成されます。図32に、DACアーキテクチャのブロック図を示します。 は、帰還経路の50kΩ抵抗分圧ネットワークからゲイン2が設定されます。 VDD REF (+) R VFB ください。出力アンプは、GND間に並列に接続される1000pFのコンデ ンサと2kΩ抵抗の負荷を駆動できます。この出力アンプの電流ソース VOUT およびシンク能力を図15に示しています。スルーレートは1.5V/μsであり、 R 抵抗 ストリング DACレジスタ 出力アンプの反転入力をユーザが利用できるので、リモート・センシング が可能です。通常の動作時には、このVFBピンを必ずVOUTに接続して REF (–) セトリング時間は1/4フルスケールから3/4フルスケールへの変化に対し て10μsです。 04777-022 出力アンプ GND 図32. DACアーキテクチャ シリアル・インターフェース AD5662は、業界標準のSPI、QSPI、MICROWIREの各インターフェー DACの入力コーディングはストレート・バイナリであるため、理論的な出 力電圧は以下の数式から求められます。 ス規格、および大半のDSPと互換性をもつ3線式シリアル・インターフェ ース （ SYNC 、SCLK、DIN） を備えています。代表的な書込みシーケン スのタイミング図については、図2を参照してください。 V OUT = VREF × D 65,536 SYNC ラインをローレベルにすることによって、書込みシーケンスが開 始されます。DINラインからのデータは、SCLKの立下がりエッジで24ビ ットのシフト・レジスタに入力されます。シリアル・クロック周波数は最大 ここで、D はDACレジスタにロードされるバイナリ・コードの10進数値で、 30MHzまで対応しているので、 AD5662は高速DSPと互換性があります。 クロックの24番目の立下がりエッジで、最後のデータビットが入力され、 0∼65,535の値です。 プログラミングされた機能が実行されます（DACレジスタ値の変更や 動作モードの変更） 。この時点で、SYNC ラインをローレベルに保持す 抵抗ストリング るか、またはハイレベルにすることが可能です。いずれの場合で も、SYNC の立下がりエッジで次の書込みシーケンスが開始できるよ うにするため、次の書込みシーケンスの前に最小33nsの間 SYNC をハ 図33に、抵抗ストリングの構造を示します。各値がRのシンプルな抵抗 のストリングになっています。DACレジスタにロードされるコードにより、こ のストリング上のどのノードから電圧が出力アンプに供給されるかが決 イレベルに保持する必要があります。SYNC バッファを流れる電流は VINL＝0.8Vの場合よりVINH＝2.4Vの場合の方が大きくなるため、さらに デバイスの消費電力を削減するには各書込みシーケンスの間もSYNC 定されます。ストリングとアンプを接続しているスイッチの1つが閉じるこ とで、電圧が出力アンプに供給されます。抵抗のストリングであるため、 単調増加性が保証されます。 をアイドル・ローレベルに維持してください。ただし、次の書込みシーケ ンスの開始前に1度ハイレベルに戻す必要があります。 R R R 出力アンプへ R 04777-023 R 図33. 抵抗ストリング 14 REV.0 AD5662 の割込み信号として動作します。このときにシフト・レジスタがリセットさ れ、書込みシーケンスは無効と判断されます。DACレジスタのデータ内 入力シフト・レジスタ 入力シフト・レジスタは、24ビット幅です （図34を参照） 。最初の6ビットは ドント・ケア・ビットで、次の2ビットがデバイスの動作モード （ノーマル・モ 容は更新されず、また動作モードも変更されません （図35を参照） 。 ードまたは3種類のパワーダウン・モード） を選択するコントロール・ビット です。各モードに関する詳細な説明については、 「パワーダウン・モード」 パワーオン・リセット の項を参照してください。次の16ビットはデータビットで、SCLKの24番目 AD5662ファミリーには、パワーアップ時に出力電圧を制御するパワーオ ン・リセット回路が内蔵されています。AD5662x-1ではパワーアップ時に の立下がりエッジでDACレジスタに転送されます。 DAC出力が0Vにリセットされ、AD5662x-2ではDAC出力がミッドスケー ルにリセットされます。DACに有効な書込みシーケンスが実行されるま SYNC割込み で、この状態が保持されます。この機能は、デバイスのパワーアップ時 通常の書込みシーケンス時には、少なくともSCLKの24個の立下がりエ ッジの間、SYNC ラインがローレベルに保持され、SCLKの24番目の立 にDACの出力状態を把握しておく必要のあるアプリケーションで特に有 用です。 下がりエッジでDACが更新されます。ただし、24番目のエッジが立下が る前に SYNC をハイレベルに設定すると、SYNC は書込みシーケンス DB23 (MSB) X X DBO (LSB) X X X X PD1 PD0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 データビット 通常の動作 0 0 0 1 1 0 100kΩを介してGNDに接続 1 1 スリーステート 04777-024 1kΩを介してGNDに接続 パワーダウン・モード 図34. 入力レジスタのデータ内容 SCLK SYNC DB23 DB0 DB23 無効な書込みシーケンス： 24番目の立下がりエッジの前にSYNCをハイレベルに設定 有効な書込みシーケンス： 24番目の立下がりエッジで出力が更新 図35. SYNCの割込み機能 REV.0 DB0 15 04777-025 DIN AD5662 パワーダウン・モード マイクロプロセッサとのインターフェース接続 AD5662には4つの動作モードがあります。動作モードは、コントロール・ レジスタの2ビット （DB17とDB16） を設定することによりソフトウェアから設 AD5662とBlackfin® ADSP-BF53xとのインターフェース 図37に、AD5662とBlackfin ADSP-BF53xマイクロプロセッサとのシリア 定可能です。表5に、この2ビットの設定と対応するデバイスの動作モー ドを示します。 AD5662の動作モード DB17 DB16 0 0 SPORT0を用いたAD5662との接続では、次のようにインターフェースが セットアップされます。DT0PRIがAD5662のDINピンを駆動し、TSCLK0 がAD5662のSCLKピンを駆動します。SYNC はTFS0から駆動され 動作モード 通常の動作 パワーダウン・モード： ます。 0 1 1kΩを介してGNDに接続 1 0 100kΩを介してGNDに接続 1 1 スリーステート ADSP-BF53x* TFS0 両ビットを 「0」 に設定すると、デバイスは5V時最大250μAの消費電流 で通常の動作を実行します。しかし、3つのパワーダウン・モード時には、 電源電流が5Vで480nA（3V時は100nA） まで低下します。電源電流が 低下するだけでなく、出力段も内部的に出力アンプから切り離されて既 AD5662* SYNC DTOPRI DIN TSCLK0 SCLK 04777-027 表5. ル・インターフェースを示します。ADSP-BF53xファミリーのプロセッサに は、シリアル通信とマルチプロセッサ通信用に2つのデュアル・チャンネ ル同期シリアル・ポート （SPORT1とSPORT0）が内蔵されています。 *わかりやすくするため他のピンは省略しています。 知の値をもつ抵抗ネットワークに接続されます。これは、デバイスの出力 インピーダンスが既知であると同時にデバイスがパワーダウン・モードに なるという利点があります。出力が内部で1kΩの抵抗または100kΩの 図37. AD5662とBlackfin ADSP-BF53xとのインターフェース 抵抗を経由してGNDに接続されるか、または出力がオープン （スリース テート） になるかの3種類のオプションがあります （図36を参照） 。 AD5662と68HC11/68L11とのインターフェース 図38に、AD5662と68HC11/68L11マイクロコントローラ間のシリアル・イ ンターフェースを示します。68HC11/68L11のSCKがAD5662のSCLKを 駆動し、MOSI出力がDACのシリアル・データ・ラインを駆動します。 アンプ パワーダウン 回路 SYNC 信号はポート・ライン （PC7） から生成されます。このインターフェ ースの正常動作のためには、68HC11/68L11でCPOLビットを「0」 、か VOUT 抵抗 ネットワーク つCPHAビットを「1」 となるように設定する必要があります。データが DACに転送されているときは、SYNC ラインがローレベルになります （PC7） 。68HC11/68L11が上述のように設定された場合には、MOSIに 04777-026 抵抗 ストリングDAC 出力されるデータはSCKの立下がりエッジで有効になります。シリア ル・データは68HC11/68L11から8ビットのバイトで転送され、送信サイ 図36. パワーダウン時の出力段 クル内には立下がりクロック・エッジが8個しかありません。データは パワーダウン・モードを起動すると、バイアス発生器、出力アンプ、抵抗 MSBファーストで転送されます。データをAD5662にロードするときは、 最初の8ビットが転送された後にもPC7をローレベルのままにして、DAC ストリング、その他の関係するリニア回路がすべてシャットダウンされま す。ただし、パワーダウン時であってもDACレジスタの値はそのまま保持 に対して2番目のシリアル書込み動作を実行します。この手順の終わり に、PC7をハイレベルにします。 されます。パワーダウンを終了してパワーアップするまでの時間は、VDD＝ 5Vおよび3V時でともに4μs（typ） です （図24を参照） 。 AD5662* PC7 SYNC SCK SCLK MOSI 04777-028 68HC11/68L11* DIN *わかりやすくするため他のピンは省略しています。 図38. AD5662と68HC11/68L11とのインターフェース 16 REV.0 AD5662 AD5662と80C51/80L51とのインターフェース AD5662とMICROWIREとのインターフェース 図39に、AD5662と80C51/80L51マイクロコントローラとのシリアル・インタ 図40に、AD5662とMICROWIRE互換デバイスとのインターフェースを示 ーフェースを示します。このインターフェースのセットアップでは、 80C51/80L51のTxDがAD5662のSCLKを駆動し、RxDがシリアル・デー タ・ラインを駆動します。SYNC 信号はこの場合も、ポート上のビット・プ します。シリアル・データはシリアル・クロックの立下がりエッジで出力さ れ、SKの立上がりエッジでAD5662に入力されます。 ログラマブル・ピンから生成されます。このケースでは、ポート・ラインP3.3 なります。データは80C51/80L51から8ビットのバイトで転送されるため、 送信サイクル内には立下がりクロック・エッジが8個しかありません。デー タをDACにロードするときは、最初の8ビットが転送された後もP3.3をロ ーレベルのままにして、2番目の書込みサイクルを実行すると、データの AD5662* CS SYNC SK SCLK SO DIN 2番目のバイトの転送が開始されます。このサイクルの完了後にP3.3を *わかりやすくするため他のピンは省略しています。 ハイレベルにします。80C51/80L51はシリアル・データをLSBファーストで 出力しますが、AD5662はMSBファーストでデータを受け取る必要があ 図40. AD5662とMICROWIREとのインターフェース ります。したがって、80C51/80L51の送信ルーチンは、これを考慮に入 れてください。 AD5662* P3.3 SYNC TxD SCLK RxD DIN 04777-029 80C51/80L51* *わかりやすくするため他のピンは省略しています。 図39. AD5662と80C51/80L51とのインターフェース REV.0 17 04777-030 MICROWIRE* を使用します。データがAD5662に転送されるとき、P3.3はローレベルに AD5662 アプリケーション リファレンスの選択方法 リファレンスをAD5662の電源として使用する方法 AD5662から最適な性能を得るためには、高精度の電圧リファレンスの 選択に細心の注意を払う必要があります。AD5662には、1つの電圧リ AD5662に必要な電源電流は非常に低いので、電圧リファレンスを使用 してAD5662に必要な電圧を供給することもできます （図41を参照） 。電 ファレンス入力VREFのみが用意されています。このリファレンス入力の電 源ノイズが非常に大きい場合、あるいはシステムの電源電圧が5Vまた 圧を使用して、DACに正の入力電圧を供給します。したがって、電圧リ ファレンスに少しでも誤差があると、DACにも影響が出ます。 は3V以外の電圧値である場合（15Vなど） 、この方法が特に効果的で す。電圧リファレンスは、AD5662に対して定常の電源電圧を出力しま 高精度アプリケーションで電圧リファレンスを選択するときには、誤差源 す。適切な電圧リファレンスについては、表6を参照してください。低ドロ ップアウト電圧のREF195を使用する際には、DACの出力に負荷を接続 として初期精度、ppmドリフト、長期ドリフト、出力電圧ノイズを考慮に入 していない状態で、REF195が250μAの電流をAD5662に供給する必 れます。DACの出力電圧の初期精度は、DACのフルスケール誤差を 発生する要因となります。これらの誤差を最小限に抑えるために、初期 要があります。DAC出力に負荷を接続している場合も同様に、REF195 は電流を負荷に供給する必要があります。必要な電流の合計値（DAC 精度の高い電圧リファレンスの選択が望まれます。これに加えて、 ADR423などの出力調整機能付きの電圧リファレンスを選択すると、シ 出力に5kΩの負荷を接続している場合） は、以下のようになります。 ステム設計者はリファレンス電圧をその公称値以外の電圧に設定する ことによって、システム誤差をゼロに抑えるように調整できます。この調整 250μA ＋ （5V/5kΩ）＝ 1.25mA 機能は、すべての誤差をゼロに調整するための温度で利用することも 通常、REF195の負荷レギュレーションは2ppm/mAであるため、REF195 可能です。 から1.25mAの電流が供給されるときに、その誤差は2.5ppm（12.5μV） となります。これは0.164LSBの誤差に相当します。 長期ドリフトは、リファレンスの経時変化を測定した値です。精度の高い 長期ドリフト仕様を備えたリファレンスは、製品寿命を通じて比較的安定 +15V した状態に精度が維持されています。 REF195 +5V 250µA リファレンスの出力電圧の温度係数は、INL、DNL、TUEに影響を及ぼ 3線 シリアル・ インターフェース さい。 SYNC SCLK VDD VREF VOUT＝0∼5V AD5662 DIN 04777-031 します。周囲条件におけるDAC出力電圧の温度依存性を低く抑えるた めに、精度の高い温度係数仕様を備えたリファレンスを選択してくだ 比較的低いノイズを要求条件とする高精度のアプリケーションでは、リ 図41. REF195をAD5662の電源として使用する回路 ファレンスの出力電圧ノイズを考慮に入れる必要があります。要求され るシステム・ノイズ分解能に対して、可能な限り出力ノイズが低いリファ レンスを選択することが重要です。ADR425などの高精度電圧リファ レンスは、0.1∼10Hzの範囲で出力ノイズが低く抑えられています。 AD5662の電源電圧に最適な高精度リファレンス製品の例を表6に示し ます。 表6. AD5662用高精度リファレンス製品のリスト 部品番号 初期精度（mV max） 温度ドリフト（ppm/℃ max） 0.1∼10Hzノイズ（μVp-p typ） VOUT（V） ADR425 ±2 3 3.4 5 ADR395 ±6 25 5 5 REF195 ±2 5 50 5 AD780 ±2 3 4 2.5/3 ADR423 ±2 3 3.4 3 18 REV.0 AD5662 AD5662を使用したバイポーラ動作 プログラマブルな4∼20mAプロセス・コントローラ としてAD5662を使用する方法 AD5662は単電源で動作するように設計されていますが、図42に示す回 路を使用して、バイポーラ出力電圧範囲を設定することも可能です。こ 多くのプロセス制御システムのアプリケーションでは、ノイズの多い環境 の回路では、出力電圧範囲が±5Vとなります。出力アンプとしてAD820 またはOP295を使用すると、アンプ出力のレールtoレール動作が可能に 下でアナログ信号を送信するのに2線の電流伝送方法を使用します。こ の電流伝送方式では、ゼロスケール時に4mAの電流を使用し、 トランス なります。 ミッタのシグナル・コンディショニング回路に電源を供給することができま 任意の入力コードに対応する出力電圧は、以下の数式から計算でき す。この伝送方式のフルスケール出力信号は20mAです。この原理を利 用することによって、プロセス制御においてループ内に低消費電力でプ ます。 ログラマブルな電流源と、遠隔地に配置されたアクチュエータやデバイ スを制御することができます。 VO = VDD × D 65,536 R1 + R2 R2 – VDD × R1 R1 × この機能を実行する回路を図43に示します。AD5662をコントローラとし て使用するこの回路は、DACのデジタル・コードと比例する4∼20mAの プログラマブル出力電流を供給します。コントローラのバイアシングは ADR02によって供給されますが、次の2つの理由から外部調整を行う必 です。VDD＝5V、 ここで、D は入力コードと等価な10進数値（0∼65,535） R1＝R2＝10kΩのときに、出力電圧は以下の数式から求められます。 VO = 要がありません。 （1）ADR02の初期出力電圧許容誤差が優れている （2）AD8627とAD5662は両方とも電源消費電流が低い 10 × D –5V 65,536 回路全体の消費電流は、フォトカプラを含めても4mAを下回る3mA以下 に抑えられます。AD8627は非反転ノードにおける電流加算を満たすよ うに、出力電流を調整します。 出力電圧範囲は±5Vとなり、0x0000が−5V出力、そして0xFFFFが IOUT ＝ 1/R7（VDAC × R3/R1 ＋ VREF × R3/R2） ＋5V出力に相当します。 図43に示す値を代入すると、 R2 = 10kΩ +5V +5V IOUT ＝ 0.2435μA × D ＋ 4mA R1 = 10kΩ VREF 10µF 0.1µF VFB VOUT AD5662 AD820/ OP295 ±5V ここで、Dは0≤ D ≤65535であり、AD5662のデジタル・コードが0xFFFFに 等しいときに、20mAのフルスケール出力電流となります。4mA時のオフ –5V セット調整はP2によって行われ、P1は20mA時の回路のゲイン調整を行 います。AD8627の非反転入力は仮想グラウンドであるため、これらの 2つのトリムが相互に作用することはありません。ループ電源のパワーオ ン時に発生するトランジェントが原因で、AD8627の非反転入力がその 04777-032 3線シリアル・ インターフェース 反転入力よりも300mV以上低い電位に引き込まれることがないように、こ 図42. AD5662を使用したバイポーラ動作 の回路ではショットキー・ダイオードD1が必要です。このダイオードを使 用しなければ、上記のようなトランジェントに起因して、AD8627の位相反 転が起こり、コントローラがラッチアップする可能性があります。この回路 のループ電源電圧コンプライアンスは、ADR02に加えられる最大入力電 圧によって制限され、その電圧範囲は12∼40Vです。 ADR02 VLOOP 12∼36V R2 18.5kΩ P2 4mA 調整 AD5662 R1 4.7kΩ P1 20mA 調整 AD8627 R6 3.3kΩ Q1 2N3904 D1 R3 1.5kΩ 4∼20mA RL R7 100Ω 図43. プログラマブル4-20mAプロセス・コントローラ REV.0 19 04777-034 シリアル 負荷 AD5662 デジタル・アイソレータ（i Coupler）を用いた絶縁 インターフェース 電源のバイパスとグラウンディング 工業環境のプロセス制御アプリケーションでは、絶縁インターフェースが 精度が重視される回路では、ボードの電源とグラウンド・リターンのレイ アウトに注意する必要があります。AD5662を実装するプリント回路ボー 必要になる場合が多々あります。DACが動作している環境下で望ましく ない同相電圧から制御回路を保護したり、絶縁したりする必要があるか ドは、アナログ部とデジタル部を分離し、ボード内でそれぞれまとめて 配置するように設計してください。複数のデバイスがAGNDとDGND間 らです。i Couplerは2.5kVを超える絶縁が可能です。AD5662は3線式 の接続を必要とするシステムでAD5662を使用する場合は、必ず1ヵ所 のシリアル・ロジック・インターフェースを使用しているため、3チャンネル のデジタル・アイソレータ 「ADuM1300」で必要な絶縁を行うことができま のみで接続を行ってください。グラウンド・ポイントはAD5662のできるか ぎり近くに配置してください。 す （図44を参照） 。AD5662の電源も絶縁が必要ですが、これはトランス を使用して行われます。トランスのDAC側では、5Vレギュレータが AD5662の電源は、10μFと0.1μFのコンデンサを使用してバイパスしま AD5662に必要な5V電源を供給します。 す。コンデンサはデバイスのできるだけ近くに配置し、0.1μFのコンデン サは理想的にはデバイス真上に配置してください。10μFのコンデンサ はタンタルのビード型を使います。0.1μFのコンデンサは、セラミック型の 等価直列抵抗（ESR） が小さく、かつ等価直列インダクタンス値（ESL） が 小さいものを使うことが重要です。この0.1μFのコンデンサは、内部ロジ +5V レギュレータ 10µF 電源 0.1µF ックのスイッチングによる過渡電流に起因して発生する高周波に対して、 グラウンドへの低インピーダンス・パスを提供します。 VDD SCLK V1A SCLK AD5662 ADuM1300 SDI V1B 電源ラインはできるだけ太いパターンにしてインピーダンスを小さくし、電 源ライン上のグリッチによる影響を低減させるようにします。クロックやそ VOB の他の高速スイッチング・デジタル信号は、デジタル・グラウンドを用い てボード上の他の部分からシールドします。デジタル信号とアナログ信 VOUT SYNC 号は、できるだけ交差しないようにしてください。ボードの反対側のパタ ーンは、互いに直角になるように配置し、ボードを通過するフィードスル ーの影響を削減します。最適なボード・レイアウト技術は、ボードの部品 V1C VOC 側をグラウンド・プレーン専用として使い、信号パターンをハンダ面に配 置するマイクロストリップ技術ですが、2層ボードでは必ずしも使用でき DIN GND 04777-033 DATA るとは限りません。 図44. iCouplerを用いた絶縁インターフェース 20 REV.0 AD5662 外形寸法 2.90 BSC 8 7 6 5 1 2 3 4 1.60 BSC 2.80 BSC ピン1 識別マーク 0.65 BSC 1.95 BSC 1.30 1.15 0.90 最大 1.45 0.38 0.22 最大 0.15 0.22 0.08 0.60 0.45 0.30 8° 4° 0° 実装面 JEDEC規格MO-178BAに準拠 図45. 8ピンSOT-23パッケージ （RJ-8） 寸法単位：mm 3.00 BSC 8 5 4.90 BSC 3.00 BSC 4 ピン1 0.65 BSC 最大 1.10 0.15 0.00 0.38 0.22 平坦性 0.10 0.23 0.08 8° 0° 0.80 0.60 0.40 実装面 JEDEC規格MO-187AAに準拠 図46. 8ピン・ミニ・スモール・アウトライン・パッケージ［MSOP］ （RM-8） 寸法単位：mm REV.0 21 AD5662 モデル 温度範囲 パッケージ説明 パッケージ・ オプション マーキング パワーオン時に リセットされる コード 精度 AD5662ARJ-1500RL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D38 ゼロ ±32LSB INL AD5662ARJ-1REEL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D38 ゼロ ±32LSB INL AD5662ARJ-2500RL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D39 ミッドスケール ±32LSB INL AD5662ARJ-2REEL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D39 ミッドスケール ±32LSB INL AD5662ARM-1 −40∼＋125℃ 8ピンMSOP RM-8 D38 ゼロ ±32LSB INL AD5662ARM-1REEL7 −40∼＋125℃ 8ピンMSOP RM-8 D38 ゼロ ±32LSB INL AD5662BRJ-1500RL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D36 ゼロ ±16LSB INL AD5662BRJ-1REEL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D36 ゼロ ±16LSB INL AD5662BRJ-2500RL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D37 ミッドスケール ±16LSB INL AD5662BRJ-2REEL7 −40∼＋125℃ 8ピンSOT-23 RJ-8 D37 ミッドスケール ±16LSB INL AD5662BRM-1 −40∼＋125℃ 8ピンMSOP RM-8 D36 ゼロ ±16LSB INL AD5662BRM-1REEL7 −40∼＋125℃ 8ピンMSOP RM-8 D36 ゼロ ±16LSB INL D04777-0-1/05(0)-J 22 REV.0 TDS08/2005/PDF オーダー・ガイド
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