FPGA による構造システムの実時間地震応答シミュレーターの - 土木学会

土木学会第65回年次学術講演会(平成22年9月)
Ⅰ-658
FPGA による構造システムの実時間地震応答シミュレーターの実装
野村総合研究所
正会員
○間嶋
純一
１．はじめに
京都大学工学研究科
正会員
五十嵐
晃
３．FPGA
実時間ハイブリッド実験におけるシミュレータと
FPGA は内部の論理回路を自由に設計することが
して、集積回路の一種である FPGA (Field
出来る高い柔軟性を持った集積回路である。FPGA
Programmable Gate Array）を用いることを想定し、多
の内部構成を図２に示す。図のように、格子状に多
自由度系モデルを適用する場合に必要となる計算高
数個並んだ LE（Logic Element）と呼ばれる論理ブロ
速化を行うための論理回路設計及びその動作解析を
ックとその間の接続を自在に変更することで、所望
行い、FPGA を用いた大規模モデルの実時間応答シ
の論理回路を実現することができる。本研究では、
ミュレーションへの適用性に関する考察を行った。
加算器や乗算器等の演算器を HDL（ハードウェア記
２．実時間ハイブリッド実験
述言語：Hardware Description Language）により設計
実時間ハイブリッド実験手法は、対象構造物を実
した。FPGA には、LE 数が許す限り演算器を組み込
験部分と計算部分に分割し、実験部分の応答計測値
むことが可能であり、大規模な並列演算を行うこと
をシミュレータによる計算部分の応答解析に実時間
が出来る。
で取り込み、次ステップにおける加振装置の動作を
Logic Element
決定するプロセスにより実行される（図 1）。供試体
の応答計測値はオンラインでシミュレータに送られ、
これを入力値として計算部分の応答を実時間で求め
Internal
Wiring
る必要がある。規定した計算時間刻み内に 1 ステッ
プの動作を行うことでリアルタイム性が確保される
が、応答計算に要する時間は、非線形性や自由度数
図２ FPGA の内部構成
４．回路の全体動作
等のモデルの規模や複雑度により変化するため、大
実時間応答シミュレーションは、数値演算を行う
自由度数モデルを適用する場合は、要求計算量の大
論理回路を構築するにより実現される．数値積分法
きな計算を高速化する必要がある。
に Operator Splitting 法を採用し、加算器・乗算器と中
計算部分の応答計算
m
c,k
A/D シミュレータ D/A
計測値
実験部分
M
C,K
間データ保持用レジスタを回路で繋いだ構成となる。
回路の全体的な動作の状態遷移図を図３に示す。1
時刻ステップ内の計算の進行に応じて状態（state）
計算部分
制御信号
信号をカウントアップし、その値に応じた動作を指
定する回路とする。
実験部分の加振
state = 0
…
…
RESET
…
…
End Overwrite
Reset All Register
state = 1
…
…
…
Not End
OV/WR
CAL
End Calculation
Run Operation
Overwrite (disp.,vel.,acc.)
図 1 ハイブリッド実験概念図（例）
図３論理回路の状態遷移図
キーワード
連絡先
実時間シミュレーション，高速演算，大規模演算，論理回路，半導体素子
〒615-8540
京都市西京区京都大学桂
京都大学工学研究科社会基盤工学専攻
-1315-
ＴＥＬ075-383-3245
土木学会第65回年次学術講演会(平成22年9月)
Ⅰ-658
５．論理回路の動作確認
4
number of used LE
ModelSim を用いて行った結果と、汎用プログラミン
グソフトである MATLAB により応答計算を行った
結果を比較したものを図４に示す。両者はほぼ完全
x 10
6
25
32bit
16bit
limit of target FPGA
3
number of required clocks
設計した回路の動作確認を論理回路シミュレータ
2
1
に一致しており、想定した動作を行うことの出来る
0
0
2.5
number of used LE
また、論理回路の FPGA ボード実機における動作
確認を行った結果、実機上でも正常に動作すること
を確認した。実装対象 FPGA としては、Altera 社の
DE2-70 ボード（写真 1）に搭載されている Cyclone
Ⅱを使用した。
15
0.5
10
15
number of DOF
x 10
-10
25
シミュレーション
30
写真１
8
6
4
2
実装対象ボード
0
0
６．FPGA の計算処理能力限界の検討
15
限界を検討した。取り扱いデータビット数として 32
ビット精度、16 ビット精度の場合を考え、対象モデ
ルに非線形多自由度系モデルの場合、質量・減衰・
number of used LE
FPGA をデバイス単体で使用した場合の処理能力
12.5
10
500
x 10
5
1000
1500
number of DOF
2000
5
10
15
number of DOF
20
10
5
7.5
5
2.5
0
剛性マトリクスが密行列である場合を想定した。単
純なモデルの場合、各マトリクスが式(1)のように帯
20
40
60
80
number of DOF
x 10
4
4
3
2
1
0
0
500
1000
1500
number of DOF
2000
1500
32bit
16bit
limit of target FPGA
number of required clocks
15
20
time[sec]
40
15
5
32bit
16bit
limit of target FPGA
10
10
20
30
number of DOF
0
0
20
number of required clocks
0
5
10
20
5
number of used LE
displacement[cm]
0
0
25
1
12
-5
図４
5
40
1.5
5
10
図５最短処理を行う場合(上:非線形,下:密行列)
5
-15
0
20
30
number of DOF
32bit
16bit
limit of target FPGA
2
0
0
MATLAB
circuit simulation
10
10
6
x 10
15
number of required clocks
回路が設計できたと言える。
20
100
120
1250
1000
750
500
250
0
20
40
60
80
number of DOF
100
120
図６ RS を行った場合(上:非線形,下:密行列)
行列となるのに対し、密行列である場合は全体の演
算量が飛躍的に増すこととなる。限界 LE 数としては、
現存するデバイスを参照し、544880 個を想定した。
なお、大自由度数における消費 LE 数の算出は、実際
加算器、乗算器をそれぞれ 100 個に限定した場合の
結果を示す。
７．まとめ
に設計した回路情報を元に行った。最短時間で処理
を行う場合の調査結果を図５に示す。
0⎤
0⎤
⎡* *
⎡*
⎢* * % ⎥
⎥
⎢ *
⎥
⎥ C, K = ⎢
M =⎢
% ⎥
⎢ % % *⎥
⎢
⎥
⎢
⎥
⎢
*⎦
* *⎦
⎣0
⎣0
・多自由度系モデルの地震応答シミュレーション
を高速に行うことが可能である論理回路を設計した。
・FPGA の計算処理能力限界の検討を行い、限界
LE 数 544880 個で応答計算及び制御信号の出力を
(1)
1kHz で行う場合、非線形多自由度モデルの場合 1600
自由度程度まで、密行列モデルの場合、100 自由度程
＊部分は非ゼロ値が入っていることを表す.
度まで対応できることが分かった。
（RS 使用・16 ビ
最短で処理を行う場合、高速処理が可能である一方
ット精度）
で消費 LE 数が多くなり、適応範囲が狭くなってしま
う。そこで次にリソースの共有化（RS：Resource
Sharing）を考え、演算器を繰り返し使用することで
・実時間シミュレータとして FPGA を用いること
で、実時間ハイブリッド実験の適用範囲拡大の可能
性があることを示した。
消費 LE 数を節約し、適用範囲拡大を考えた。図６に
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