データシート - AKM

[AK4358]
AK4358
192kHz 24-Bit 8ch DAC with DSD Input
概
要
AK4358 はディジタルオーディオ機器に対応した 8 チャネル 24 ビット DAC です。ΔΣ変調器にはワイド
ダイナミックレンジを実現するアドバンストマルチビット方式を採用しています。内蔵のポストフィル
タにはスイッチトキャパシタフィルタ(SCF)を採用しており、クロックジッタによる精度の劣化を改善
します。ディジタル入力は 192kHz の PCM 入力と DSD 入力の両方に対応しており、DVD-A, SACD 等
のシステムに最適です。
特
長
サンプリング周波数: 8kHz∼192kHz
24ビット8倍ディジタルフィルタ（Slow roll-offオプション付き）
THD+N: -94dB
DR, S/N: 112dB
強ジッタ耐力差動出力SCF内蔵
DSD入力対応
ディジタルディエンファシス（32, 44.1, 48kHz）
ゼロ検出機能
チャネル独立ディジタルボリューム内蔵（高速モード対応）
シリアルµP I/F: 3線シリアル, I2Cバス
I/Fフォーマット: 前詰め, 後詰め (16bit, 20bit, 24bit), I2S, TDM, DSD
マスタクロック: 256fs, 384fs, 512fs or 768fs（PCM 通常速モード）
128fs, 192fs, 256fs or 384fs（PCM 2倍速モード）
128fs or 192fs（PCM 4倍速モード）
512fs or 768fs（DSDモード）
電源電圧: 4.75∼5.25V
48pin LQFPパッケージ
DZF
LOUT1+
LOUT1-
SCF
DAC
DATT
ROUT1+
ROUT1-
SCF
DAC
DATT
LOUT2+
LOUT2-
SCF
DAC
DATT
ROUT2+
ROUT2-
SCF
DAC
DATT
LOUT3+
LOUT3-
SCF
DAC
DATT
ROUT3+
ROUT3-
SCF
DAC
DATT
LOUT4+
LOUT4-
SCF
DAC
DATT
ROUT4+
ROUT4-
SCF
DAC
DATT
Audio
I/F
MCLK
LRCK
BICK
SDTI1
SDTI2
SDTI3
SDTI4
PCM
Control
Register
DSD
3-wire
or I2C
DCLK
DSDL1
DSDR1
DSDL2
DSDR2
DSDL3
DSDR3
DSDL4
DSDR4
AK4358
MS0203-J-02
2009/05
-1-
[AK4358]
■ オーダリングガイド
AK4358VQ
AKD4358
-40∼+85°C
評価ボード
48pin LQFP
ROUT2+
LOUT3+
LOUT3-
ROUT3+
ROUT3-
LOUT4+
LOUT4-
42
41
40
39
38
37
LOUT245
ROUT2-
LOUT2+
46
43
ROUT147
44
ROUT1+
48
■ ピン配置
1
36
LOUT1+
2
35
AVDD
DZF3
3
34
VREFH
DZF2
4
33
ROUT4+
32
ROUT4-
31
DIF0
LOUT1-
AK4358VQ
AVSS
DZF1
5
CAD0
6
ACKSN
7
30
DSDR3
PDN
8
29
DSDL3
BICK
9
28
DSDR2
Top View
17
18
19
20
21
22
23
24
LRCK
I2C
CCLK/SCL
CDTI/SDA
CSN/CAD1
DCLK
DSDL4
DSDR4
DSDL1
16
25
SDTI3
12
15
DVSS
SDTI2
DSDR1
14
DSDL2
26
13
27
SDTI1
10
11
SDTI4
MCLK
DVDD
MS0203-J-02
2009/05
-2-
[AK4358]
■ Compatibility with AK4357
1. Function & Performance
Functions
# of channels
DR
48kHz/96kHz TDM
I2C
DSDM control
Input channel of DZF pin
AK4357
6
106dB
Not available
Not available
Pin/Register
Fixed
AK4358
8
112dB
Available
Available
Register
Programmable
2. Pin Configuration
Pin #
3
4
5
7
12
13
18
19
20
21
22
23
24
32
33
37
38
AK4357
DZFL1
DZFR1
DZF23
CAD1
NC
DVSS
SMUTE
CCLK
CDTI
CSN
DSDM
DCLK
NC
DIF1
DIF2
AVSS
AVSS
AK4358
DZF3
DZF2
DZF1
ACKSN
DVSS
SDTI4
I2C
CCLK/SCL
CDTI/SDA
CSN/CAD1
DCLK
DSDL4
DSDR4
ROUT4ROUT4+
LOUT4LOUT4-
Bit
D5
D6
D7
D7
D7
D7
D7
D7
D7, D6
AK4357
DZFM
0
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
0, 0
Not available
Not available
Not available
Not available
Not available
3. Register
Addr
00H
02H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
AK4358
0
PW4
ATTE
ATTE
ATTE
ATTE
ATTE
ATTE
TDM1, TDM0
LOUT4 ATT Control
ROUT4 ATT Control
DZF1 control
DZF2 control
DZF3 control
MS0203-J-02
2009/05
-3-
[AK4358]
PIN/FUNCTION
No.
1
2
3
4
5
6
7
Pin Name
LOUT1LOUT1+
DZF3
DZF2
DZF1
CAD0
ACKSN
I/O
O
O
O
O
O
I
I
8
PDN
I
9
10
BICK
MCLK
I
I
11
12
13
14
15
16
17
18
DVDD
DVSS
SDTI4
SDTI1
SDTI2
SDTI3
LRCK
I2C
I
I
I
I
I
I
19
CCLK/SCL
I
20
CDTI/SDA
I/O
21
CSN/CAD1
I
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
DCLK
DSDL4
DSDR4
DSDL1
DSDR1
DSDL2
DSDR2
DSDL3
DSDR3
DIF0
ROUT4ROUT4+
VREFH
AVDD
AVSS
LOUT4LOUT4+
ROUT3ROUT3+
LOUT3LOUT3+
ROUT2ROUT2+
LOUT2-
I
I
I
I
I
I
I
I
I
I
O
O
I
O
O
O
O
O
O
O
O
O
Function
DAC1 Lch Negative Analog Output Pin
DAC1 Lch Positive Analog Output Pin
Zero Input Detect 3 Pin
Zero Input Detect 2 Pin
Zero Input Detect 1 Pin
Chip Address 0 Pin
Auto Setting Mode Disable Pin (Pull-down Pin)
“L”: Auto Setting Mode, “H”: Manual Setting Mode
Power-Down Mode Pin
When at “L”, the AK4358 is in the power-down mode and is held in reset.
The AK4358 should always be reset upon power-up.
Audio Serial Data Clock Pin
Master Clock Input Pin
An external TTL clock should be input on this pin.
Digital Power Supply Pin, +4.75∼+5.25V
Digital Ground Pin
DAC4 Audio Serial Data Input Pin
DAC1 Audio Serial Data Input Pin
DAC2 Audio Serial Data Input Pin
DAC3 Audio Serial Data Input Pin
L/R Clock Pin
Control Mode Select Pin
“L”: 3-wire Serial, “H”: I2C Bus
Control Data Clock Pin
I2C = “L”: CCLK (3-wire Serial), I2C = “H”: SCL (I2C Bus)
Control Data Input Pin
I2C = “L”: CDTI (3-wire Serial), I2C = “H”: SDA (I2C Bus)
Chip Select Pin
I2C = “L”: CSN (3-wire Serial), I2C = “H”: CAD1 (I2C Bus)
DSD Clock Pin
DAC4 DSD Lch Data Input Pin
DAC4 DSD Rch Data Input Pin
DAC1 DSD Lch Data Input Pin
DAC1 DSD Rch Data Input Pin
DAC2DSD Lch Data Input Pin
DAC2 DSD Rch Data Input Pin
DAC3 DSD Lch Data Input Pin
DAC3 DSD Rch Data Input Pin
Audio Data Interface Format 0 Pin
DAC4 Rch Negative Analog Output Pin
DAC4 Rch Positive Analog Output Pin
Positive Voltage Reference Input Pin
Analog Power Supply Pin, +4.75∼+5.25V
Analog Ground Pin
DAC4 Lch Negative Analog Output Pin
DAC4 Lch Positive Analog Output Pin
DAC3 Rch Negative Analog Output Pin
DAC3 Rch Positive Analog Output Pin
DAC3 Lch Negative Analog Output Pin
DAC3 Lch Positive Analog Output Pin
DAC2 Rch Negative Analog Output Pin
DAC2 Rch Positive Analog Output Pin
DAC2 Lch Negative Analog Output Pin
MS0203-J-02
2009/05
-4-
[AK4358]
46
LOUT2+
O
DAC2 Lch Positive Analog Output Pin
47
ROUT1O
DAC1 Rch Negative Analog Output Pin
48
ROUT1+
O
DAC1 Rch Positive Analog Output Pin
Note: All input pins except pull-down pin should not be left floating.
絶対最大定格
(AVSS=DVSS=0V; Note 1)
Parameter
Power Supplies
Analog
Digital
|AVSS-DVSS|
(Note 2)
Input Current (any pins except for supplies)
Digital Input Voltage
Ambient Operating Temperature
Storage Temperature
Symbol
AVDD
DVDD
ΔGND
IIN
VIND
Ta
Tstg
Min
-0.3
-0.3
-0.3
-40
-65
Max
6.0
6.0
0.3
±10
DVDD+0.3
85
150
Units
V
V
V
mA
V
°C
°C
Note 1. 電圧はすべてグランドピンに対する値です。
Note 2. AVSSとDVSSはアナロググランドに接続して下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(AVSS=DVSS=0V; Note 1)
Parameter
Analog
Power Supplies
Digital
(Note 3)
Voltage Reference
Symbol
AVDD
DVDD
VREF
Min
4.75
4.75
AVDD-0.5
Typ
5.0
5.0
-
Max
5.25
5.25
AVDD
Units
V
V
V
Note 3. AVDDとDVDDの立ち上げシーケンスを考える必要はありません。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
MS0203-J-02
2009/05
-5-
[AK4358]
アナログ特性
(特記なき場合は、Ta = 25°C; AVDD=DVDD=5.0V;VREFH=AVDD; fs = 44.1kHz; BICK = 64fs;
Signal Frequency = 1kHz; 24bit Input Data; Measurement frequency = 20Hz ∼ 20kHz; RL ≥2kΩ)
Parameter
Min
Typ
Max
Resolution
24
Dynamic Characteristics
(Note 4)
THD+N
fs=44.1kHz
0dBFS
-94
-86
BW=20kHz
-60dBFS
-48
fs=96kHz
0dBFS
-92
-84
BW=40kHz
-60dBFS
-45
fs=192kHz
0dBFS
-92
BW=40kHz
-60dBFS
-45
Dynamic Range (-60dBFS with A-weighted)
(Note 5)
102
112
S/N
(A-weighted)
(Note 6)
102
112
Interchannel Isolation (1kHz)
90
100
Interchannel Gain Mismatch
0.2
0.5
DC Accuracy
Gain Drift
100
Output Voltage
(Note 7)
±2.35
±2.5
±2.65
Load Resistance
(Note 8)
2
Power Supplies
Power Supply Current (AVDD+DVDD)
56
70
Normal Operation (PDN = “H”, fs≤96kHz)
(Note 9)
62
85
Normal Operation (PDN = “H”, fs=192kHz)
(Note 10)
10
100
Power-Down Mode (PDN = “L”)
(Note 11)
Units
Bits
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
ppm/°C
Vpp
kΩ
mA
mA
µA
Note 4. Audio Precision (System Two)使用。測定結果は評価ボードのマニュアルを参照下さい。
Note 5. 100dB at 16bit data.
Note 6. S/N比は入力ビット長に依存しません。
Note 7. フルスケール電圧 (0dB)。出力電圧は VREFH の電圧に比例します。 AOUT (Typ.@0dB) = (AOUT+) (AOUT-) = ±2.5Vpp×VREFH/5。
Note 8. AC負荷に対して。DC負荷がある場合は4kΩ。
Note 9. AVDD=40mA(Typ), DVDD=12mA(Typ)@44.1kHz&5V, 16mA(Typ)@96kHz&5V
Note 10. AVDD=40mA(Typ), DVDD=22mA(Typ)@192kHz&5V
Note 11. クロック (MCLK, BICK, LRCK) を含む全ディジタル入力ピンを DVDD または DVSS に固定した場合の値
です。
MS0203-J-02
2009/05
-6-
[AK4358]
シャープロールオフ・フィルタ特性
(Ta = 25°C; AVDD=DVDD = 4.75 ∼ 5.25V; fs = 44.1kHz; DEM = OFF; SLOW = “0”; PCM Mode)
Parameter
Symbol
Min
Typ
Max
Digital filter
PB
0
20.0
Passband
±0.05dB (Note 12)
22.05
-6.0dB
Stopband
(Note 12)
SB
24.1
Passband Ripple
PR
± 0.02
Stopband Attenuation
SA
54
Group Delay
(Note 13)
GD
19.1
Digital Filter + SCF
Frequency Response 20.0kHz Fs=44.1kHz
FR
± 0.2
40.0kHz Fs=96kHz
FR
± 0.3
80.0kHz Fs=192kHz
FR
+0/-0.6
Units
kHz
kHz
kHz
dB
dB
1/fs
dB
dB
dB
Note 12. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、PB=0.4535×fs(@±0.05dB)、
SB=0.546×fs です。
Note 13. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからアナログ信号が
出力されるまでの時間です。
スローロールオフ・フィルタ特性
(Ta = 25°C; AVDD=DVDD = 4.75~5.25V; fs = 44.1kHz; DEM = OFF; SLOW = “1”; PCM Mode)
Parameter
Symbol
Min
(Note 14)
PB
(Note 14)
SB
PR
SA
GD
0
39.2
Typ
Max
Units
18.2
8.1
-
Digital Filter
Passband
±0.04dB
-3.0dB
Stopband
Passband Ripple
Stopband Attenuation
Group Delay
(Note 13)
72
-
19.1
-
kHz
kHz
kHz
dB
dB
1/fs
-
+0/-5
+0/-4
+0/-5
-
dB
dB
dB
± 0.005
Digital Filter + SCF
Frequency Response
20.0kHz
40.0kHz
80.0kHz
fs=44.kHz
fs=96kHz
fs=192kHz
FR
FR
FR
Note 14. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、PB = 0.185×fs (@±0.04dB), SB =
0.888×fs.
DC特性
(Ta = 25°C; AVDD=DVDD = 4.75 ∼ 5.25V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage (Iout = -80µA)
Low-Level Output Voltage
(Iout = 80µA)
Input Leakage Current
(Note 15)
Symbol
VIH
VIL
VOH
VOL
Iin
Min
2.2
DVDD-0.4
-
Typ
-
Max
0.8
0.4
± 10
Units
V
V
V
V
µA
Note 15. ACKSN pin has internal pull-down devices, nominally 100kΩ.
MS0203-J-02
2009/05
-7-
[AK4358]
スイッチング特性
(Ta = 25°C; AVDD=DVDD = 4.75 ∼ 5.25V; CL = 20pF)
Parameter
Symbol
fCLK
Master Clock Frequency
dCLK
Duty Cycle
LRCK Frequency
Normal Mode (TDM0= “L”, TDM1= “L”)
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Duty Cycle
TDM256 mode (TDM0= “H”, TDM1= “L”)
Normal Speed Mode
High time
Low time
TDM128 mode (TDM0= “H”, TDM1= “H”)
Normal Speed Mode
Double Speed Mode
High time
Low time
PCM Audio Interface Timing
BICK Period
BICK Pulse Width Low
Pulse Width High
BICK “↑” to LRCK Edge
(Note 16)
LRCK Edge to BICK “↑”
(Note 16)
SDTI Hold Time
SDTI Setup Time
DSD Audio Interface Timing
DCLK Period
DCLK Pulse Width Low
Pulse Width High
DCLK Edge to DSDL/R
(Note 17)
Control Interface Timing (3-wire Serial mode):
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN High Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 18)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
MS0203-J-02
Min
2.048
40
Typ
11.2896
Max
36.864
60
Units
MHz
%
fsn
fsd
fsq
Duty
8
60
120
45
48
96
192
55
kHz
kHz
kHz
%
fsn
tLRH
tLRL
32
3/256fs
3/256fs
48
kHz
ns
ns
fsn
fsd
tLRH
tLRL
32
60
3/128fs
3/128fs
48
96
kHz
kHz
ns
ns
tBCK
tBCKL
tBCKH
tBLR
tLRB
tSDH
tSDS
81
30
30
20
20
10
10
ns
ns
ns
ns
ns
ns
ns
tDCK
tDCKL
tDCKH
tDDD
1/64fs
160
160
-20
ns
ns
ns
ns
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
4.7
4.0
4.7
4.0
4.7
0
0.25
4.0
0
20
ns
ns
ns
ns
ns
ns
ns
ns
100
1.0
0.3
50
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
2009/05
-8-
[AK4358]
Parameter
Reset Timing
PDN Pulse Width
(Note 19)
Symbol
Min
tPD
150
Typ
Max
Units
ns
Note 16. この規格値は LRCK のエッジと BICK の “↑” が重ならないように規定しています。
Note 17. データ送信側に要求される値です。
Note 18.データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 19. 電源投入時はPDNを “L”にすることでリセットがかかります。
Note 20. I2CはPhilips Semiconductorsの登録商標です。
MS0203-J-02
2009/05
-9-
[AK4358]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Audio Serial Interface Timing (PCM Mode)
MS0203-J-02
2009/05
- 10 -
[AK4358]
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
VIH
DSDL
DSDR
VIL
Audio Serial Interface Timing (DSD Normal Mode, DCKB = “0”)
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
tDDD
VIH
DSDL
DSDR
VIL
Audio Serial Interface Timing (DSD Phase Modulation Mode, DCKB = “0”)
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
A4
VIH
VIL
WRITE Command Input Timing
MS0203-J-02
2009/05
- 11 -
[AK4358]
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
CDTI
D3
D2
D1
VIH
D0
VIL
WRITE Data Input Timing
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
Start
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
I2C Bus mode Timing
tPD
PDN
VIL
Power-down Timing
MS0203-J-02
2009/05
- 12 -
[AK4358]
機能説明
■ D/A変換モード
AK4358はPCMデータとDSDデータの両方をD/A変換することが可能です。DSDモード時は、DCLK, DSDL1-4,
DSDR1-4ピンからDSDデータを入力できます。PCMモードではBICK, SDTI1-4, LRCKピンからPCMデータを入力し
ます。モード切り替えはD/Pビットで行います。D/PビットでPCM/DSDモードを切り替えた場合はRSTNビット、PWビット
(PW1=PW2=PW3=PW4= “0”)またはPDNピンでリセットして下さい。切り替えには2~3/fs程度かかります。
D/P bit
0
1
DAC Output
PCM
DSD
Table 1. DSD/PCMモードコントロール
■ システムクロック
1) PCMモード
必要なクロックは、MCLK, LRCK, BICK です。マスタクロック (MCLK) とサンプリングクロック (LRCK) は同期する必要
はありますが位相を合わせる必要はありません。MCLK はインタポ−レーションフィルタと ΔΣ 変調器に使用されま
す。 MCLK周波数を設定する方法は内部レジスタで設定する方法 (Manual Setting Mode) とデバイス内部で自動設
定する方法 (Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS = “0”: Register 00H)では、DFS0/1 で
サンプリングスピードが設定され(Table 2)、各スピードでのMCLK周波数は自動設定されます(Table 3~Table 5)。
Auto Setting Mode (ACKS = “1”: Default) では、サンプリングスピードとMCLK周波数は自動検出され(Table 6)、内部
クロックは適切な周波数 (Table 7) に自動設定されるため、DFS0/1の設定は不要です。ACKSNピンが “H”のときは
ACKSビットの設定に関わらず、Manual Setting Modeになります。ACKSNピンを “L”にするとACKSビットの設定が有
効になります。
動作時 (PDN= “H”) は、各外部クロック (MCLK, BICK, LRCK) を止めてはいけません。これらのクロックが供給されな
い場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロ
ックを止める場合はパワーダウン状態 (PDN= “L”) にして下さい。電源 ON 等のリセット解除時 (PDN = “↑”) は MCLK
が入力されるまでパワーダウン状態です。DSDインターフェース用信号（DCLK,DSDL1-4,DSDR1-4）は “H”もしくは
“L”に固定してください。
DFS1
DFS0
Sampling Rate (fs)
0
0
Normal Speed Mode
8kHz~48kHz
0
1
Double Speed Mode
60kHz~96kHz
1
0
Quad Speed Mode
Default
120kHz~192kHz
Table 2.サンプリングスピード (Manual Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920MHz
11.2896MHz
12.2880MHz
MCLK
384fs
512fs
12.2880MHz 16.3840MHz
16.9344MHz 22.5792MHz
18.4320MHz 24.5760MHz
768fs
24.5760MHz
33.8688MHz
36.8640MHz
BICK
64fs
2.0480MHz
2.8224MHz
3.0720MHz
Table 3. システムクロック例 (Normal Speed Mode ＠Manual Setting Mode)
MS0203-J-02
2009/05
- 13 -
[AK4358]
LRCK
fs
88.2kHz
96.0kHz
MCLK
192fs
256fs
16.9344MHz 22.5792MHz
18.4320MHz 24.5760MHz
128fs
11.2896MHz
12.2880MHz
384fs
33.8688MHz
36.8640MHz
BICK
64fs
5.6448MHz
6.1440MHz
Table 4. システムクロック例 (Double Speed Mode ＠Manual Setting Mode)
LRCK
fs
176.4kHz
192.0kHz
MCLK
128fs
192fs
22.5792MHz 33.8688MHz
24.5760MHz 36.8640MHz
BICK
64fs
11.2896MHz
12.2880MHz
Table 5. システムクロック例 (Quad Speed Mode ＠Manual Setting Mode)
MCLK
512fs
768fs
256fs
384fs
128fs
192fs
Sampling Speed
Normal
Double
Quad
Table 6. サンプリングスピード (Auto Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
22.5792
24.5760
192fs
33.8688
36.8640
MCLK (MHz)
256fs
384fs
22.5792
33.8688
24.5760
36.8640
-
512fs
16.3840
22.5792
24.5760
-
768fs
24.5760
33.8688
36.8640
-
Sampling Speed
Normal
Double
Quad
Table 7. システムクロック例 (Auto Setting Mode)
ACKSN pin
0
0
1
1
ACKS bit
0
1
0
1
Clock Mode
Manual Setting Mode
Auto Setting Mode
Manual Setting Mode
Manual Setting Mode
(Default)
Table 8. ACKSNピンとACKSビットの関係
2) DSDモード
必要なクロックは、MCLK, DCLK です。マスタクロック (MCLK) とDSDクロック (DCLK) は同期する必要はありますが
位相を合わせる必要はありません。MCLK周波数はDCKSビットで設定します。
動作時 (PDN= “H”) は、各外部クロック (MCLK, DCLK) を止めてはいけません。これらのクロックが供給されない場
合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロック
を止める場合はパワーダウン状態 (PDN= “L”) にして下さい。電源 ON 等のリセット解除時 (PDN = “↑”) は MCLK が
入力されるまでパワーダウン状態です。PCMインターフェース用信号（BICK, LRCK, SDTI）は “H”もしくは “L”に固定
してください。
MS0203-J-02
2009/05
- 14 -
[AK4358]
DCKS
MCLK
DCLK
0
512fs
64fs
1
768fs
64fs
Table 9. システムクロック (fs=44.1kHz)
■ オーディオシリアルインタフェースフォーマット
1) PCMモード
PCMモード時、オーディオデータは BICK と LRCK を使って SDTI1-4 から入力されます。5 種類のフォーマット
(Table 10) が DIF0ピンまたはDIF0-2ビットで選択できます。DIF0-2ビットの初期値は “010”でDIF0ビットのみDIF0ピン
の入力とORが取られます。全モードとも MSB ファースト、2’s コンプリメントのデータフォーマットで BICK の立ち上が
りでラッチされます。Mode 2 を 16/20ビットで使った場合はデータのない LSB には “0” を入力して下さい。
TDM0ビットを “1”に設定すると、オーディオI/FはTDMモードになります。この場合TDM1ビットを “0”に設
定するとTDM256モード(Table 11)になり、SDTI1ピンに全DAC(8ch)のデータを入力します。SDTI2-4への入
力データは無視されます。BICKは256fs固定、LRCKの “H”幅、 “L”幅は3/256fs(min)です。データフォーマッ
トはMSBファースト、2’sコンプリメントで、SDTI1はBICKの立ち上がりでラッチされます。TDM128モード
(TDM1 = “1”, Table 12)では、SDT1ピンにDAC (L1,R1,L2,R2)、SDT2ピンにDAC (L3,R3,L4,R4)の各4chのデー
タを入力します。この場合SDTI3-4への入力データは無視され、BICKは128fs固定です。
Mode
0
1
2
3
4
TDM1
0
0
0
0
0
TDM0
0
0
0
0
0
DIF2
0
0
0
0
1
DIF1
0
0
1
1
0
DIF0
0
1
0
1
0
SDTI Format
16bit 後詰め
20bit 後詰め
24bit 前詰め
24bit I2S 互換
24bit 後詰め
LRCK
H/L
H/L
H/L
L/H
H/L
BICK
≥32fs
≥40fs
≥48fs
≥48fs
≥48fs
Figure
Figure 1
Figure 2
Figure 3
Figure 4
Figure 2
Default
Table 10. オーディオデータフォーマット (Normal mode)
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDTI
Mode 0
15
0
14
1
6
5
14
4
15
3
16
2
17
1
0
31
15
0
14
1
6
5
14
4
15
3
16
2
17
1
0
31
15
0
14
1
BICK
(64fs)
SDTI
Mode 0
Don’t care
15
14
0
Don’t care
15
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 1. Mode 0 Timing
MS0203-J-02
2009/05
- 15 -
[AK4358]
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
0
1
BICK
(64fs)
SDTI
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDTI
Mode 4
Don’t care
23
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 2. Mode 1,4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
0
1
BICK
(64fs)
SDTI
23
22
1
0
Don’t care
23
22
0
1
Don’t care
23
22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 2 Timing
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
0
1
BICK
(64fs)
SDTI
23 22
1
0
Don’t care
23 22
1
0
Don’t care
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 Timing
MS0203-J-02
2009/05
- 16 -
[AK4358]
Mode
5
6
7
TDM1
0
0
0
0
0
TDM0
1
1
1
1
1
DIF2
0
0
0
0
1
DIF1
0
0
1
1
0
DIF0
0
1
0
1
0
SDTI Format
N/A
N/A
24bit 前詰め
24bit I2S 互換
24bit 後詰め
LRCK
BICK
Figure
↑
↓
↑
256fs
256fs
256fs
Figure 5
Figure 6
Figure 7
Table 11. オーディオデータフォーマット (TDM256 mode)
3/256fs (min)
3/256fs (min)
256 BICK
LRCK
BICK(256fs)
SDTI1(i)
23 22
0
23 22
0
23 22
L1
R1
32 BICK
32 BICK
0
23 22
0
23 22
L2
R2
32 BICK
32 BICK
0
23 22
0
23 22
0
23 22
0
23 22
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
Figure 5. Mode 5 Timing
3/256fs (min)
256 BICK
3/256fs (min)
LRCK
BICK(256fs)
SDTI1(i)
23
0
23
0
23
0
23
0
23
0
23
0
23
0
23
0
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 6. Mode 6 Timing
3/256fs (min)
256 BICK
3/256fs (min)
LRCK
BICK(256fs)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0
23
Figure 7. Mode 7 Timing
MS0203-J-02
2009/05
- 17 -
[AK4358]
Mode
8
9
10
TDM1
1
1
1
1
1
TDM0
1
1
1
1
1
DIF2
0
0
0
0
1
DIF1
0
0
1
1
0
DIF0
0
1
0
1
0
SDTI Format
N/A
N/A
24bit 前詰め
24bit I2S 互換
24bit 後詰め
LRCK
BICK
Figure
↑
↓
↑
128fs
128fs
128fs
Figure 8
Figure 9
Figure 10
Table 12. オーディオデータフォーマット (TDM128 mode)
3/128fs (min)
128 BICK
3/128fs (min)
LRCK
BICK(128fs)
SDTI1(i)
SDTI2(i)
23 22
23 22
0
0
23 22
L1
R1
32 BICK
32 BICK
32 BICK
23 22
23 22
0
0
23 22
0
L2
23 22
R2
32 BICK
23 22
0
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
23 22
0
23 22
0
23
0
23
Figure 8. Mode 8 Timing
3/128fs (min)
128 BICK
3/128fs (min)
LRCK
BICK(128fs)
SDTI1(i)
SDTI2(i)
23 22
0
23 22
0
0
23 22
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
0
23 22
23 22
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
Figure 9. Mode 9 Timing
3/128fs (min)
128 BICK
3/128fs (min)
LRCK
BICK(128fs)
SDTI1(i)
SDTI2(i)
23 22
0
23 22
0
23 22
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
19
0
19
Figure 10. Mode 10 Timing
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- 18 -
[AK4358]
2) DSDモード
DSDデータ入力の場合は、DIF0-2は無効です。DCLK周波数は64fsに固定です。DCLKの極性はDCKBビットで反
転することが可能です。
DCLK (64fs)
DCKB=1
DCLK (64fs)
DCKB=0
DSDL,DSDR
Normal
D0
D1
DSDL,DSDR
Phase Modulation
D1
D0
D2
D1
D2
D3
D3
D2
Figure 11. DSD Mode Timing
■ D/A変換モード切り替えタイミング
RSTN bit
≥4/fs
D/A Mode
PCM Mode
DSD Mode
≥0
D/A Data
PCM Data
DSD Data
Figure 12. D/A変換モード切り替えタイミング (PCM to DSD)
RSTN bit
D/A Mode
DSD Mode
PCM Mode
≥4/fs
D/A Data
DSD Data
PCM Data
Figure 13. D/A変換モード切り替えタイミング (DSD to PCM)
注意： DSDモード時は25%から75%デューティを信号レンジとします。 SACDフォーマットブック（Scarlet Book）では、
DSD信号のピークレベルがこのデューティを越えることは推奨されていません。
MS0203-J-02
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- 19 -
[AK4358]
■ディエンファシスフィルタ
IIR フィルタによる 3 周波数 (32kHz, 44.1kHz, 48kHz) 対応のディエンファシスフィルタ (50/15μs 特性) を内蔵していま
す。 Double Speed Mode, Quad Speed Modeのとき、ディエンファシスフィルタは OFFです。 DSDモード時はDEM0-1
は無効です。
DEM1
DEM0
Mode
0
0
1
1
0
1
0
1
44.1kHz
OFF
48kHz
32kHz
Default
Table 13. ディエンファシスコントロール (Normal Speed Mode)
■ ディジタルボリューム機能
AK4358はSMUTEを含む0.5dBステップ、128レベルのチャネル独立ディジタル出力ボリューム（ATT）を内蔵します。
このボリュームはDACの前段にあり入力データを0dBから-63dBまで減衰、またはミュートします。ATT6-0設定値間の
遷移時間はATS1-0ビットで設定します (Table 15) 。Mode0とMode1では設定値間の遷移はソフト遷移です。従って、
遷移中にスイッチングノイズは発生しません。 ATTEビットを “0”に設定すると、DACへの入力データは瞬時に “0”に
なります。但し、DACのアナログ出力がミュートされるには群遅延時間がかかります。ボリュームの設定をイネーブルす
るためにはATTEビットを “1”にしてください。
ATTE
1
0
ATT6-0
7FH
7EH
7DH
:
02H
01H
00H
Don’t care
Attenuation Level
0dB
-0.5dB
-1.0dB
:
-62.5dB
-63.0dB
SMUTE (-∞)
OFF ( “0” )
Default
Table 14. ディジタルボリュームの減衰量
Mode
0
1
2
3
ATS1
0
0
1
1
ATS0
0
1
0
1
ATT speed
1792/fs
896/fs
256/fs
N/A
Default
Table 15. ディジタルボリュームの遷移時間
Mode0の場合、7FH(0dB)から00H(SMUTE)までには1792/fsかかります。Mode1の場合、7FH(0dB)から00H(MUTE)
までには896/fsかかります。Mode2,3の場合、7FH(0dB)から00H(MUTE)までには256/fsかかります。PDNピンを “L”
にすると、ATT7-0は7FHに初期化されます。ATT6-0はRSTNビットを “0” にすると7FHになり、RSTNビットを “1” に戻
すと設定値に戻っていきます。
PCMモードとDSDモードを切り替えても設定値は保持されます。
MS0203-J-02
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- 20 -
[AK4358]
■ ゼロ検出機能
入力データが8192/fsの間連続して “0”の場合、AK4358はTable 16のようなゼロ検出機能を持ちます。対応するDZF
ピンが “H”になります。その後、入力データが “0”でなくなるとDZFピンが “L”になります。RSTNビットが “0”の場合、
DZFピンが “H”になります。RSTNビットが “1”になった後、入力データが “0”でなくなるとDZFピンが4~5LRCK後に
“L”になります。ゼロ検出機能はDZFEビットで無効にできます。このとき全てのDZFピンは常に “L”です。PW1-4ビット
のいずれかを “0”に設定した場合、残りのチャネルのゼロ検出を有効にするためにはPWビットを “0”にしたDACの入
力データを “0”にして下さい。また、PW1-4ビットをすべて “0”に設定した場合、DZFピンが “L”固定になります。DZF
ピンの極性はDZFBビットで反転することが可能です。
DZFピン
DZF1
DZF2
DZF3
動作内容
0DHレジスタの “1”に設定されたDAC出力のゼロ検出フラグのAND出力です。
0EHレジスタの “1”に設定されたDAC出力のゼロ検出フラグのAND出力です。
0FHレジスタの “1”に設定されたDAC出力のゼロ検出フラグのAND出力です。
Table 16. DZFピン動作
■ ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTEビットを “1”にするとその時点のATT設定値からATT設定値
×ATT遷移時間 (Table 15)で入力データが-∞ (“0”)までアテネーションされます。SMUTEビットを “0”にすると、-∞状態
が解除され、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネー
ションされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機
能は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(1)
(3)
Attenuation
-∞
GD
(2)
GD
AOUT
DZF pin
(4)
8192/fs
注:
(1) ATT設定値×ATT遷移時間 (Table 15) 。例えば、Mode 0時、ATT設定値が “128”の場合は1792/fsサイクルで
す。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルで
0dBまで復帰します。
(4)入力データが両チャネルともに8192/fs間、連続して “0”の場合、DZFピンは “H”になります。その後入力データ
が “0”でなくなると、DZFピンはすぐに “L”になります。
Figure 14. ソフトミュート機能とゼロ検出機能
MS0203-J-02
2009/05
- 21 -
[AK4358]
■ システムリセット
電源 ON 時には、PDNピンに一度 “L” を入力してリセットして下さい。アナログ部はMCLK入力によりパワーダウン状
態が解除され、ディジタル部は内部カウンタがMCLKを4/fsカウントした後、パワーダウン解除されます。
■ パワーダウン機能
AK4358はPDNピンを “L” にすることで全DACをパワーダウンできます。この時同時にディジタルフィルタもリセットさ
れます。また内部のレジスタも初期化されます。このリセットは電源投入時に必ず一度行って下さい。PDNのエッジで
異音が出力されます。これが問題になる場合は、アナログ出力を外部でミュートして下さい。
各DACは各パワーダウンビット(PW1-4)を “0” にすることで独立にパワーダウンできます。この場合内部のレジスタは
初期化されません。またアナログ出力はHi-Zになります。この時異音が生じるので、問題になる場合はアナログ出力
を外部でミュートして下さい。
PDN
Internal
State
Normal Operation
Power-down
D/A In
(Digital)
Normal Operation
“0” data
GD
D/A Out
(Analog)
(1)
GD
(2)
(3)
(3)
(1)
(4)
Clock In
Don’t care
MCLK, LRCK, BICK
DZF
External
MUTE
(6)
(5)
Mute ON
注：
(1) ディジタル入力に対してアナログ出力は群遅延 (GD) を持ちます。
(2) パワーダウン時アナログ出力は Hi-Z です。
(3) PDN信号のエッジ (“↑ ↓”) でクリックノイズが出力されます。
このノイズはデータが “0” の場合でも出力されます。
(4) パワーダウン状態(PDN = “L”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。
(5) クリックノイズ (3) が問題になる場合は、アナログ出力を外部でミュートして下さい。
(6) パワーダウン状態(PDNピン= “L”)では、DZFピンは “L”になります。
Figure 15. パワーダウン/パワーアップ時タイミング例
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2009/05
- 22 -
[AK4358]
■ リセット機能
RSTNビットを “0”にすると、DACはリセットされますが、内部レジスタは初期化されません。この時アナログ出力は
VCOM 電圧になり、DZFピンは “H”になります。Figure 16にRSTNビットによるリセットシーケンスを示します。
RSTN bit
3~4/fs (6)
2~3/fs (6)
Internal
RSTN bit
Internal
State
Normal Operation
D/A In
(Digital)
“0” data
(1)
D/A Out
(Analog)
Normal Operation
Digital Block Power-down
GD
GD
(2)
(3)
(3)
(1)
(4)
Clock In
Don’t care
MCLK,LRCK,BICK
2/fs(5)
DZF
注：
(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(2) RSTN = “0”時アナログ出力はVCOM電圧です。
(3) 内部RSTN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが “0”の場合でも出力さ
れます。
(4) リセット状態 (RSTN = “0”)では各クロック入力(MCLK, BICK, LRCK)を止めることができます。
(5) DZFピンはRSTNビットの立ち下がりエッジで"H"になり、LSI内部のRSTNビットの立ち上がりエッジの2/fs後
“L”になります。
(6) RSTNビットを書き込んでからLSI内部のRSTNビットが変化するまでの立ち下がり時に3 ~4/fs かかります。ま
た、立ち上がり時に2 ~ 3/fsかります。
Figure 16. リセットタイミング例
MS0203-J-02
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- 23 -
[AK4358]
■ レジスタコントロールインタフェース
レジスタへの書き込み方式は2種類(3線シリアル、I2Cバス)あります。I2CモードではチップアドレスはCAD0,
CAD1ピンの設定で決定されます。3線シリアルモードではチップアドレスC0はCAD0ピンで決定され、チッ
プアドレスC1は “1”固定です。PDNピンを “L” にすると内部レジスタ値は初期化されます。RSTNビットに “0”
を書き込むと内部タイミング回路がリセットされます。但し、この時レジスタの内容は初期化されません。
* AK4358はデータ読み込みはサポートしません。
* PDN = “L”時、およびマスタクロックが供給されていない時は、コントロールレジスタへの書き込みはできません。
Function
Manual Setting Mode
De-emphasis
DZFE
SMUTE
Audio data format
DSD mode
Attenuator
Slow roll-off response
ピン設定
O
X
X
X
DIF0
X
X
X
レジスタ設定
O
O
O
O
O
O
O
O
Table 17. 機能表 (O: 対応, X: 対応せず)
(1) 3線シリアルコントロールモード (I2C = “L”)
レジスタ設定は3線式シリアル I/F ピン: CSN, CCLK, CDTI で書き込みを行います。 I/F上のデータは Chip address
(2bit, C1= “1”固定，C0=CAD0), Read/Write (1bit, “1”固定, Write only), Register address (MSB first, 5bit) と Control
data (MSB first, 8bit)で構成されます。データはCCLKの “↑” で取り込みます。データの書き込みはCSNの “↑”で有
効になります。 CCLKのクロックスピードは5MHz (max)です。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1= “1”, C0=CAD0)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 17. Control I/F Timing
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- 24 -
[AK4358]
(2) I2Cバスコントロールモード(I2C= “H”)
AK4358のI2Cバスモードのフォーマットは、標準モード(max:100kHz)です。高速モード(max:400kHz)のシス
テム上では使用できません。
I2Cバスモードにおけるデータ転送シーケンスはFigure 18に示されます。バス上のICへのアクセスには、最初に開始
条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、開始条件が作られま
す(Figure 22)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビットから構成され、8ビット目には
データ方向ビット(R/W)が続きます(Figure 19)。上位5ビットは “00100”固定、次の2ビットはアクセスするICを選ぶため
のアドレスビットで、CAD1-0ピンにより設定されます。アドレスが一致し、R/Wビットが “0”の場合、AK4358は確認応答
(Acknowledge)を生成し、Write命令が実行されます。R/Wビットが “1”の場合、AK4358はスレーブ受信装置専用な
ので、非確認応答(Not Acknowledge)を生成します。マスタは確認応答用のクロックパルスを生成し、SDAラインを解
放しなければなりません(Figure 23)。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位3ビットは “0”固定
です(Figure 20)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、MSB firstで構成されます
(Figure 21)。AK4358は、各バイトの受信を完了するたびに確認応答を生成します。データ転送は、必ずマスタが生成
する停止条件(Stop Condition)によって終了します。SCLラインが “H”の時にSDAラインを “L”から “H”にすると、停止
条件が作られます(Figure 22)。
AK4358は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を送らず更
にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレスに格納されます。アドレ
ス “0FH”を越えるデータを送ると、内部レジスタに対応するアドレスカウンタはロールオーバし、アドレス “00H”から順
に格納されます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で状態を変更
できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 24)。SCLラインが “H”の時にSDAラインを変更
するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W
Slave
Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+x)
Data(n+1)
A
C
K
A
C
K
A
C
K
A
C
K
P
A
C
K
Figure 18. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A2
A1
A0
D2
D1
D0
(CAD1, CAD0はピンにより設定)
Figure 19. 第1バイトの構成
0
0
0
A4
A3
Figure 20. 第2バイトの構成
D7
D6
D5
D4
D3
Figure 21. 第3バイト以降の構成
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[AK4358]
SDA
SCL
S
P
start condition
stop condition
Figure 22. 開始条件と停止条件
DATA
OUTPUT BY
MASTER
not acknowledge
DATA
OUTPUT BY
SLAVE(AK4529)
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 23. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 24. I2Cバスでのビット転送
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2009/05
- 26 -
[AK4358]
■ Register Map
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
Register Name
Control 1
Control 2
Speed & Power Down Control
De-emphasis Control
LOUT1 ATT Control
ROUT1 ATT Control
LOUT2 ATT Control
ROUT2 ATT Control
LOUT3 ATT Control
ROUT3 ATT Control
Control 3
LOUT4 ATT Control
ROUT4 ATT Control
DZF1 Control
DZF2 Control
DZF3 Control
D7
ACKS
0
0
0
ATTE
ATTE
ATTE
ATTE
ATTE
ATTE
TDM1
ATTE
ATTE
L1
L1
L1
D6
SLOW
0
PW4
0
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
TDM0
ATT6
ATT6
R1
R1
R1
D5
0
0
DFS1
D4
DZFE
0
DFS0
D3
DIF2
0
PW3
D2
DIF1
0
PW2
D1
DIF0
0
0
0
0
DEM1
DEM0
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
DCKS
ATT5
ATT5
L2
L2
L2
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
D/P
ATT4
ATT4
R2
R2
R2
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
DCKB
ATT3
ATT3
L3
L3
L3
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
DZFB
ATT2
ATT2
R3
R3
R3
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATS1
ATT1
ATT1
L4
L4
L4
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATS0
ATT0
ATT0
R4
R4
R4
SMUTE
PW1
D0
RSTN
RSTN
RSTN
Note: For addresses from 10H to 1FH, data must not be written.
When PDN goes to “L”, the registers are initialized to their default values.
When RSTN bit goes to “0”, the only internal timing is reset, and the registers are not initialized to their default
values. All data can be written to the registers even if PW1-4 or RSTN bit is “0”.
ACKS bit is ANDed with the ACKSN pin.
DIF0 bit is ORed with the DIF pin.
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[AK4358]
■ Register Definitions
Addr
00H
Register Name
Control 1
Default
D7
ACKS
1
D6
SLOW
0
D5
0
0
D4
DZFE
1
D3
DIF2
0
D2
DIF1
1
D1
DIF0
0
D0
RSTN
1
RSTN: Internal timing reset
0: Reset. All DZF pins go to “H” and any registers are not initialized.
1: Normal operation
When MCLK frequency or DFS changes, the AK4358 should be reset by PDN pin or RSTN bit.
DIF2-0: Audio data interface modes (See Table 10, Table 11, Table 12, PCM Only)
Initial: “010”,
Register bit of DIF0 is ORed with the DIF0 pin.
DZFE: Data Zero Detect Enable
0: Disable
1: Enable
Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins are “L” at DZFB bit “0”
and are “H” at DZFB bit “1”.
SLOW: Slow Roll-off Filter Enable (PCM Only)
0: Sharp Roll-off Filter
1: Slow Roll-off Filter
ACKS: Master Clock Frequency Auto Setting Mode Enable
0: Disable, Manual Setting Mode
1: Enable, Auto Setting Mode
Master clock frequency is detected automatically at ACKS bit “1”. In this case, the setting of DFS1-0 is
ignored. When this bit is “0”, DFS1-0 set the sampling speed mode.
Register bit of ACKS is ANDed with the inverted of the ACKSN pin.
Addr
01H
Register Name
Control 2
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
SMUTE
0
D0
RSTN
1
RSTN: Internal timing reset
0: Reset. All DZF pins of go to “H” and any registers are not initialized.
1: Normal operation
When MCLK frequency or DFS changes, the AK4358 should be reset by PDN pin or RSTN bit.
SMUTE: Soft Mute Enable
0: Normal operation
1: All DAC outputs soft-muted
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- 28 -
[AK4358]
Addr
02H
Register Name
Speed & Power Down Control
Default
D7
0
0
D6
PW4
1
D5
DFS1
0
D4
DFS0
0
D3
PW3
1
D2
PW2
1
D1
PW1
1
D0
RSTN
1
RSTN: Internal timing reset
0: Reset. All DZF pins go to “H” and any registers are not initialized.
1: Normal operation
When MCLK frequency or DFS changes, the AK4358 should be reset by PDN pin or RSTN bit.
PW4-1: Power-down control (0: Power-down, 1: Power-up)
PW1: Power down control of DAC1
PW2: Power down control of DAC2
PW3: Power down control of DAC3
PW4: Power down control of DAC4
All sections are powered-down by PW1=PW2=PW3=PW4=0.
DFS1-0: Sampling speed control (See Table 2, PCM Only)
00: Normal speed
01: Double speed
10: Quad speed
When changing between Normal/Double Speed Mode and Quad Speed Mode, some click noise occurs.
Addr
03H
Register Name
De-emphasis Control
Default
D7
0
0
D6
0
0
D5
D4
D3
D2
D1
D0
0
0
0
0
DEM1
DEM0
0
0
0
0
0
1
DEM1-0: De-emphasis response control for DAC1/2/3/4 data on SDTI1/2/3/4 (See Table 13, PCM only)
Initial: “01”, OFF
Addr
04H
05H
06H
07H
08H
09H
0BH
0CH
Register Name
LOUT1 ATT Control
ROUT1 ATT Control
LOUT2 ATT Control
ROUT2 ATT Control
LOUT3 ATT Control
ROUT3 ATT Control
LOUT4 ATT Control
ROUT4 ATT Control
Default
D7
ATTE
ATTE
ATTE
ATTE
ATTE
ATTE
ATTE
ATTE
1
D6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
1
D5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
1
D4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
1
D3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
1
D2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
1
D1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
1
D0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
1
ATT6-0: Attenuation Level
128 levels, 0.5dB step (See Table 14)
ATTE: Attenuation Output Enable
0: Disable
1: Enable
MS0203-J-02
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- 29 -
[AK4358]
Addr
0AH
Register Name
Control 3
Default
D7
TDM1
0
D6
TDM0
0
D5
DCKS
0
D4
D/P
0
D3
DCKB
0
D2
DZFB
0
D1
ATS1
0
D0
ATS0
0
ATS1-0: DATT Speed Setting (See Table 15)
Initial: “00”, mode 0
DZFB: Inverting Enable of DZF
0: DZF goes “H” at Zero Detection
1: DZF goes “L” at Zero Detection
DCKB: Polarity of DCLK (DSD Only)
0: DSD data is output from DCLK falling edge
1: DSD data is output from DCLK rising edge
D/P: DSD/PCM Mode Select
0: PCM Mode. SCLK, SDTI1-4, LRCK
1: DSD Mode. DCLK, DSDL1-4, DSDR1-4
When D/P changes form “1” to “0”, the AK4358 should be reset by PDN pin, PW bit or RSTN bit.
When D/P changes form “0” to “1”, the AK4358 should be reset by PW bit or RSTN bit.
DCKS: Master Clock Frequency Select at DSD mode (DSD only)
0: 512fs
1: 768fs
TDM0-1: TDM Mode Select (PCM only)
Mode
Normal
TDM256
TDM128
Addr
0DH
Register Name
DZF1 Control
Default
TDM1
0
0
1
TDM0
0
1
1
D7
L1
1
BICK
32fs∼
256fs fixed
128fs fixed
D6
R1
1
SDTI
1-4
1
1-2
D5
L2
1
Sampling Speed
Normal, Double, Quad Speed
Normal Speed
Normal, Double Speed
D4
R2
1
D3
L3
1
D2
R3
1
D1
L4
1
D0
R4
1
D4
R2
R2
0
D3
L3
L3
0
D2
R3
R3
0
D1
L4
L4
0
D0
R4
R4
0
L1-4, R1-4: Zero Detect Flag Enable Bit for DZF1 pin
0: Disable
1: Enable
Addr
0EH
0FH
Register Name
DZF2 Control
DZF3 Control
Default
D7
L1
L1
0
D6
R1
R1
0
D5
L2
L2
0
L1-4, R1-4: Zero Detect Flag Enable Bit for DZF2,3 pins
0: Disable
1: Enable
MS0203-J-02
2009/05
- 30 -
[AK4358]
システム設計
Figure 25にシステム接続例を示します。具体的な回路と測定例については評価用ボード (AKD4358) を参照して下さ
い。
+
10u
Digital 5V
0.1u
Reset
4
3
2
DZF2
DZF3
LOUT1+
1
5
DZF1
LOUT1-
6
CAD0
7
8
PDN
9
BICK
ROUT1- 47
15 SDTI2
LOUT2+ 46
16 SDTI3
LOUT2- 45
AK4358
ROUT2- 43
19 CCLK/SCL
LOUT3- 41
35 AVDD
34 VREFH
33 ROUT4+
32 ROUT4-
25
31 DIF0
DSDL1
Data
30 DSDR3
LOUT4+ 38
29 DSDL3
23 DSDL4
28 DSDR2
ROUT3- 39
26 DSDR1
ROUT3+ 40
22 DCLK
27 DSDL2
21 CSN/CAD1
DSD
LPF
MUTE
R1ch
OUT
LPF
MUTE
L2ch
OUT
LPF
MUTE
R2ch
OUT
LPF
MUTE
L3ch
OUT
LPF
MUTE
R3ch
OUT
LPF
MUTE
L4ch
OUT
LOUT3+ 42
Top View
20 CDTI/SDA
DSDR4
L1ch
OUT
ROUT2+ 44
18 I2C
24
MUTE
48
14 SDTI1
17 LRCK
uP
ROUT1+
LPF
LOUT4- 37
36 AVSS
DSP
CAD1
13 SDTI4
MCLK 10
DVSS 12
Gen
DVDD 11
Clock
Controller
Analog 5V
+
0.1u
10u
Mode
Control
LPF
System Ground
MUTE
R4ch
OUT
Analog Ground
Figure 25. Typical Connection Diagram
Notes:
- LRCK = fs, BICK=64fs.
- AOUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- プルダウンピン以外の入力はオープンにしないで下さい。
MS0203-J-02
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- 31 -
[AK4358]
3
2
DZF3
LOUT1+
ROUT1+ 48
14 SDTI1
ROUT1-
47
15 SDTI2
LOUT2+
46
16 SDTI3
LOUT2-
45
17 LRCK
ROUT2+ 44
AK4358
18 I2C
ROUT2-
43
19 CCLK/SCL
LOUT3+
42
20 CDTI/SDA
LOUT3-
41
21 CSN/CAD1
ROUT3+ 40
36 AVSS
35 AVDD
34 VREFH
33 ROUT4+
32 ROUT4-
31 DIF0
30 DSDR3
37
28 DSDR2
38
LOUT4-
24 DSDR4
27 DSDL2
39
LOUT4+
26 DSDR1
ROUT3-
23 DSDL4
25 DSDL1
22 DCLK
29 DSDL3
Controller
1
4
DZF2
13 SDTI4
System
LOUT1-
6
5
7
CAD1
DZF1
8
PDN
CAD0
9
BICK
MCLK 10
DVSS 12
Analog Ground
DVDD 11
Digital Ground
Figure 26. グランドレイアウト
注: AVSSと DVSSはアナロググランドに接続して下さい。
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常AVDDとDVDDにはシステムのアナログ電源を供給します。
AVDDとDVDDが別電源で供給される場合は、電源立ち上げシーケンスを考える必要はありません。AVSSとDVSS
はアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線し、PCボード上の電
源に近いところで接続して下さい。小容量のデカップリングコンデンサ(0.1μF)はなるべく電源ピンの近くに接続して下
さい。
2. 基準電圧入力
VREFピンに入力される電圧がアナログ出力レンジを設定します。通常VREFピンはAVDDピンに接続し、AVSSとの
間に0.1μFのセラミックコンデンサを接続します。ディジタル信号、特にクロック信号は変調器へのカップリングを避ける
ためVREFピンからできるだけ離して下さい。
3. アナログ出力
DAC出力は完全差動出力になっており、出力レンジは内部コモン電圧（約AVDD/2）を中心に0.5xVREF Vpp (typ)で
す。差動出力は外部で加算されます。AOUT+とAOUT-の加算電圧はVAOUT=(AOUT+)-(AOUT-)です。加算ゲイン
が1の場合、出力レンジは5.0Vpp (typ @VREF=5V)です。外部加算回路のバイアス電圧は外部で供給されます。入
力コードのフォーマットは2’sコンプリメント（２の補数）で、7FFFFFH(@24bit)に対しては正のフルスケール、
800000H(@24bit)に対しては負のフルスケール、000000H(@24bit)でのAOUTの理想値は0Vが出力されます。
内蔵のΔΣ変調器が発生する帯域外ノイズ（シェーピングノイズ）は内蔵のスイッチトキャパシタフィルタ (SCF)と外部
LPFで減衰されます。差動出力のためコンデンサを使わずにAOUT+/-出力のDC成分を除去することが可能です。
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- 32 -
[AK4358]
4. 外部アナログフィルタ
SACDフォーマットブック（Scarlet Book）では、SACDの再生時のフィルタ特性として、カットオフ50kHz以下のスロープ
-30dB/oct以上のフィルタが推奨されています。AK4358では内部フィルタ(Table 18)と外部アナログフィルタ(Figure 27)
により、このフィルタ特性を実現可能です。
Frequency
20kHz
50kHz
100kHz
Gain
-0.4dB
-2.8dB
-15.5dB
Table 18. Internal Filter Response at DSD mode
2.0k
AOUT-
1.8k
4.3k
1.0k
2.5Vpp
2200p
270p
+Vop
3300p
2.0k
1.8k
1.0k
AOUT+
-
Analog
Out
+
4.3k
2.5Vpp
270p
5.65Vpp
-Vop
Figure 27. External 3rd order LPF Circuit Example for DSD
Frequency
Gain
20kHz
-0.05dB
50kHz
-0.51dB
100kHz
-16.8dB
DC gain = 1.07dB
Table 19. 3rd order LPF (Figure 27) Response
3.9k
AOUT-
4.7k
R1
2.5Vpp
470p
+Vop
3900p
3.9k
AOUT+
2.5Vpp
Analog
Out
R1
4.7k
470p
6.05Vpp
-Vop
When R1=180Ω
fc=90.1kHz, Q=0.735, g=-0.04dB at 40kHz
When R1=150Ω
fc=99.0kHz, Q=0.680, g=-0.23dB at 40kHz
Figure 28. External 2nd order LPF Circuit Example for PCM
MS0203-J-02
2009/05
- 33 -
[AK4358]
パッケージ
48pin LQFP(Unit:mm)
1.70Max
9.0 ± 0.2
0.13 ± 0.13
7.0
36
25
24
48
13
7.0
37
1
9.0 ± 0.2
1.40 ± 0.05
12
0.16 ± 0.07
0.5
0.22 ± 0.08
0.10 M
0° ∼ 10°
0.10
0.5 ± 0.2
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田(無鉛)メッキ
MS0203-J-02
2009/05
- 34 -
[AK4358]
マーキング
AKM
AK4358VQ
XXXXXXX
1
1) Asahi Kasei Logo
2) Marking Code: AK4358VQ
3) Date Code: XXXXXXX(7 digits)
4) Pin #1 indication
改訂履歴
Date (YY/MM/DD)
02/02/10
06/02/23
Revision
00
01
Reason
初版
仕様変更
Page
Contents
8
スイッチング特性
TDM256 mode (TDM0= “H”, TDM1= “L”)
tLRH (min): 1/256fs → 3/256fs
tLRL (min): 1/256fs → 3/256fs
TDM128 mode (TDM0= “H”, TDM1= “H”)
tLRH (min): 1/256fs → 3/256fs
tLRL (min): 1/256fs → 3/256fs
15
17
18
09/05/25
02
誤記訂正
22
MS0203-J-02
オーディオシリアルインタフェースフォーマット
1) PCM モード
LRCKの “H”幅、 “L”幅は1/256fs(min)です。→
LRCKの “H”幅、 “L”幅は3/256fs(min)です。
Figure 5,6,7
“H”幅、 “L”幅の3/256fs(min)を追記しました。
Figure 8,9,10
“H”幅、 “L”幅の3/256fs(min)を追記しました。
■ パワーダウン機能
“各パワーダウンビット(PW1-3)”
→ “各パワーダウンビット(PW1-4)”
2009/05
- 35 -
[AK4358]
重要な注意事項
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ます。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、
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害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS0203-J-02
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