ヒストリ・ベース・タグ比較キャッシュの設計と評価福岡大学 ●田中秀和岩佐崇史井上弘士モシニャガ・ワシリー九州大学村上和彰発表手順       背景研究目的 HBTCキャッシュ実設計評価まとめ 2 背景 CPU ＋ DRAM Cache Memory チップ全体の消費エネルギーにおいて、キャッシュが占める割合 DEC 21164 CPU * StrongARM SA-110 CPU * Bipolar ECL CPU * * 25% 43% 50% キャッシュの低消費エネルギー化は重要！ * Kamble, et. Al., “Analytical energy Dissipatiion Models for Low Power Caches”, ILPED’97 ** Joouppi, et. Al., “A 300-MHz 115-W 32-b Bipolar ECL Microprocessor” ,IEEE Journal of Solid-State Circuits’93 3 背景特に、命令キャッシュはアクセス頻度が高い ⇒消費電力に与える影響大 ARM920Tプロセッサにおける命令キャッシュの消費電力の割合† 25% † S. Segars, “Low Power Design Techniques for Microprocessors, ” ISSCC Tutorial, Feb. 2001. 命令キャッシュの低消費エネルギー化ヒストリ・ベース・タグ比較（HBTC）キャッシュ過去のタグ比較結果を再利用することにより参照するウェイのみを活性化性能に影響を与えることなく低消費エネルギー化を実現 4 現在の評価における問題点 0.8μmCMOSテクノロジを前提とした消費エネルギー・モデルで評価 ⇒最先端テクノロジでの有効性不明瞭 タグ比較結果再利用のための追加回路考慮無し ⇒消費エネルギー・オーバヘッドが不明瞭 5 研究目的最先端テクノロジを用いた実設計に基づく HBTCキャッシュの消費エネルギー評価手段  0.18μmCMOSテクノロジを用いた実設計    SRAMアレイリセット機能付メモリセル（WPおよび有効フラグ）実設計に基づく消費エネルギー評価 6 従来型キャッシュとHBTCキャッシュ従来型タグ HBTC ライン = = = = = 従来型連想度：N = = エンコードエンコード読み出されるタグ数読み出されるライン数 = N N HBTC 通常時 N N 再利用時０１ 7 HBTCキャッシュの内部構成分岐予測結果 WP記録レジスタ分岐命令アドレス Biのアドレスタグ比較結果 PBAレジスタウェイ・ポインタ・テーブル分岐命令アドレス Biのアドレスウェイポインタ (WP) 分岐先アドレス BTB (Branch Target Buffer) Taken Not Taken Bjのアドレス I-Cache 有効フラグウェイ選択 WP レジスタ Inc PC 分岐予測結果モード制御回路モード選択 8 HBTCキャッシュの内部構成分岐予測結果 WP記録レジスタ Biのアドレスタグ比較結果 PBAレジスタウェイ・ポインタ・テーブル分岐命令アドレス Biのアドレスウェイポインタ (WP) 分岐先アドレス BTB (Branch Target Buffer) Taken Not Taken Bjのアドレス通常実行 I-Cache 有効フラグウェイ選択 WP レジスタ Inc PC 分岐予測結果モード制御回路モード選択 9 HBTCキャッシュの内部構成分岐予測結果 WP記録レジスタ Biのアドレスタグ比較結果 PBAレジスタウェイ・ポインタ・テーブル分岐命令アドレス Biのアドレスウェイポインタ (WP) 分岐先アドレス BTB (Branch Target Buffer) Taken Not Taken Bjのアドレス I-Cache 有効フラグウェイ選択 WP レジスタ Inc PC 分岐予測結果モード制御回路モード選択 10 HBTCキャッシュの内部構成分岐予測結果 WP記録レジスタ Biのアドレスタグ比較結果 PBAレジスタウェイ・ポインタ・テーブル分岐命令アドレス Biのアドレスウェイポインタ (WP) 分岐先アドレス BTB (Branch Target Buffer) Taken Not Taken Bjのアドレス再利用 I-Cache 有効フラグウェイ選択 WP レジスタ Inc PC 分岐予測結果モード制御回路モード選択 11 HBTCキャッシュの内部構成分岐予測結果 WP記録レジスタ分岐命令アドレスタグ比較結果 PBAレジスタウェイ・ポインタ・テーブル分岐命令アドレス Biのアドレスウェイポインタ (WP) キャッシュ・ミス分岐先アドレス BTB (Branch Target Buffer) Taken Not Taken Bjのアドレス I-Cache 有効フラグウェイ選択 WP レジスタ Inc PC 分岐予測結果モード制御回路モード選択 12 消費エネルギー式 1個のタグ読出しに要するエネルギーキャッシュ・アクセス当たりのアクセス時に読出されるタグ数消費エネルギー 1個のライン読出しに要するエネルギーデコーダタグ Ecache = Dnum × Edec ＋ Tnum × Etag ＋ Lnum × Eline ＋ Ebtb ラインアクセス時に駆動されるデコーダ数 1個のデコーダ駆動に要するエネルギー BTB拡張部分に要する消費エネルギーアクセス時に読出されるライン数 13 消費エネルギー式実設計 Ecache = Dnum × Edec ＋ Tnum × Etag ＋ Lnum × Eline ＋ Ebtb シミュレーション実設計＋シミュレーション 14 実設計 0.18μmCMOSテクノロジを用いた実設計  SRAMアレイ  リセット機能付メモリセル 15 入力アドレス BIT アドレス・デコーダ SRAMアレイ（１way） BIT ・・・メモリ・セル Word line プロセッサへ出力 16 リセット機能付メモリセル INVALID INVALID Word line BIT BIT Reset Transistors 17 リセット機能付メモリセル BIT INVALID INVALID BIT Word line Reset Transistors 18 設計結果命令キャッシュ[pJ] BTB拡張部分 [pJ] Edec 82.2 Ewpwt 75.8 Etag 63.6 Ewprd 229.1 Eline 814.7 Ewpinv 160.0 Ewpwt ：１回のWP書込みに要する消費エネルギー Ewprd：１回のWP読出しに要する消費エネルギー Ewpinv ：１回のWP無効化処理に要する消費エネルギー 19 評価評価環境 SimpleScalar アウト・オブ・オーダ実行 スカラ度４ ベンチマークプログラム SPEC95整数プログラム Mediabench 命令キャッシュ キャッシュ・サイズ→16KB ライン・サイズ→32B 連想度→4 BTB 連想度→4 512エントリ ウェイポインタ→各4個キャッシュシミュレータ評価方法ベンチマークプログラム SimpleScalar 消費エネルギー命令キャッシュ WP及び有効フラグ評価項目プログラム実行に要するキャッシュの総消費エネルギー 20 12 4. m 88 ks 12 im 9. 6.g co c m c pr es s 13 13 0.l 2 i a d .ij p pc eg m a d _e pc nc m _d ep ec ic _ ep enc i m c_d pe ec g m 2_e pe nc g pe 2_d gw ec p e it_e gw nc it_ de c 12 消費エネルギー HBTCキャッシュの消費エネルギー 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 Ebtb Etag Eline Edec ベンチマークプログラム最大約63%削減 21 まとめ 0.18μmCMOSプロセスを用いた HBTCキャッシュの詳細な評価従来型キャッシュに比べ、最大約63%の低消費エネルギー化今後の課題  モード制御回路の設計  HBTCキャッシュのより詳細な評価  面積、アクセス時間、消費エネルギーのオーバヘッド 22