コンピュータアーキテクチャ：ここでやったことこれからやること計算機構成同演習最終回天野コンピュータの構成この授業でやったところ Disk Key CPU Display System Bus Bridge I/O Bus Memory System コンピュータの３要素記憶の階層高速小容量なメモリと低速大容量のメモリを組み合わせる CPU オンチップキャッシュオンボードキャッシュ（SRAM) ４K-64K ６４K-1M ６４M-1G 主記憶（DRAM) ハードウェア制御ディスク 10G-１００G OS制御 I/Oとして扱う重要な入出力（I/O）    バスブリッジを介してI/Oバスと接続メモリと同様な番地付けをする場合が多い（Memory-mapped I/O) マルチメディア化により範囲が広がる      ディスク、テープ、CD、DVDなどの補助記憶 Ethernetなどのネットワークビットマップディスプレイ、CDCビデオ入力キーボード、マウス等の入力装置音声出力、入力メモリシステムと入出力メモリシステム I/Oの接続割り込み DMA（Direct Memory Access) コンピュータアーキテクチャ（3年春）オペレーティングシステム（３年秋）情報工学実験（3年秋）入出力記憶の階層キャッシュ仮想記憶記憶管理アクセスメソッド（ディスクの実験）マイクロプロセッサ実験 FPGA上にCPUを実現入出力プログラム関連した実験 16ビットのCPUを作ってしまうディスクアクセスの時間を測定入出力実験用ボード CPUの構成（この授業でやった部分） Controller ALU ｐｃ ir register file mar Address bus mdr Data bus Memory マイクロプロセッサの性能向上 VAX-11/780を１とした時 Intel Pentium III 1600 1200 800 400 HP9000 MIPS R2000 IBM PowerPC DEC Alpha HP9000 １９８６１９８８１９９０１９９２１９９４１９９６１９９８２０００ CPU性能向上のための技法コンピュータアーキテクチャ（3年春）コンピュータ情報通信メディア特論（大学院）コンピュータアーキテクチャ特論（大学院）パイプライン処理命令レベル並列処理スーパースカラ VLIW SMT マルチプロセッサクラスタコンピューティング再構成可能プロセッサパイプライン処理 IF RF 命令をどんどんフェッチして実行する現在はほとんど全てのCPUがパイプライン化されている EX WB Instruction Memory ALU ＋ 2 Data Memory PICOのパイプラインの例スーパスカラ方式２命令同時発行の例（３，４命令同時発行も実現されている） WB WB EX 命令コードの互換性がある命令実行制御がたいへん EX 通常の命令パイプライン RF RF IF IF 浮動小数点演算パイプラインキャッシュ通常の命令浮動小数点演算命令メモリシステム VLIW（Very Long Instruction Word）方式 WB EX EX EX EX RF IF ４つの命令分の長い命令実行の制御はコンパイラがあらかじめ行うので制御は簡単コードの互換性がない最近のマイクロプロセッサ  半導体技術の進展面積は大きくなるしかし、性能はさほど向上しなくなる 0.1μm以降：スケーリング則の崩壊  スーパスカラプロセッサの複雑化 →設計コストの増大、性能向上の頭打ち  面積に見合った性能をいかに得るか？     拡張されたVLIW方式 SMT (Simultaneous MultiｰThreading) マルチプロセッサ化 Reconfigurable Systems Intel Itanium   64bit用命令セットIA-64に対応 VLIWの考え方を導入      コンパイラ主導による複数命令同時発行動的スケジューリングを行わないしかし、単純なVLIWではなく柔軟性が高い一方、構造はかなり複雑投機的実行を支援ループ処理向けの様々な機能を持つ柔軟なVLIW（命令のグループ化） add r6=＠gprel(a＃)，gp；； group1 r6=ａ［］ ldfpd ｆ１，f2=［r6］ ldfd group2 f1=a［0］，f2=a［1］ f3=［r5］，16；； f3=a［2］ fma．d f4=f1，f2，f3 group3 f4=f1*f2+f3 柔軟なVLIＷ（グループとバンドル）ｇｒｏｕｐ Bundle(128bit) Template(5bit) Cycle Break パイプライン構成 10段パイプライン、６命令同時発行 Front end Ｉｎｓｔｒｕｃｔｉｏｎ Operand Delivery Delivery Execution IPG FET ROT EXP REN WLD REG EXE DET WRB IPG：Instruction Pointer ｇｅｎｅｒａｔｉｏｎ FET：Fetch ＤＥＴ：Ｅｘｅｃｕｔｅｄｅｔｅｃｔ ROT：Rotate WRB：Write Back EXP：Expand REN：Rename WLD：Word-line decode ＲＥＧ：Register ＲｅａｄＥＸＥ：Execute Block Diagram L1 Instruction Cache・Fetch/Prefetch Engine Branch Prediction B B B L2 Cache MM I I F F RegisterStuck/Re-mapping Score ＢｒａｎｃｈＩｎｔｅｇｅｒｂｏａｄ UnitｓＭＭＵｅｔｃ．ＵｎｉｔｓＢｕｓＣｏｎｔｒｏｌｌｅｒ FP Unitｓ IA-32 ＤｅｃｏｄｅａｎｄＣｏｎｔｒｏｌＯｆｆＣｈｉｐＬ３Ｃａｃｈｅ Simultaneous Multithreading (SMT)  スーパスカラプロセッサ   マルチスレッドプロセッサ   複数命令同時発行コンテキストスイッチをハードウェアでサポート SMTは両方の特徴を継承  プロセッサの利用効率が向上 SMTの動作 Issue Slots Issue Slots superscalar fine-grained multithreaded superscalar SMT Clock Cycles Issue Slots スーパスカラとの比較 Instruction Per Cycle（IPC）による比較 SPECInt ＯＳ superscalar SMT 無し有り 3.0 5.9 2.6 5.6 Apache 無し有り 1.1 4.6 SPECInt ： not OS intensive application Apache ： OS intensive application SMTの利点  並列度をスレッドレベルから命令レベルへ   レイテンシの隠蔽が可能   IPC の向上 OS（kernel）の影響が減少コンテキストスイッチをハードウェアで実行ユニプロセッサと並列計算機の境目  どのようなレベルの並列性を利用するか？  ILP(Instruction Level Parallelism) 命令レベルの並列処理  Trace Level Parallelism   Thread Level Parallelism   数命令から成る命令列一定の大きさの命令列(複数プロセス) ユニプロセッサ Process Level Parallelism  プログラマ、コンパイラが分割した一定の処理を行う命令列並列計算機同時発行数の増加vs．プロセッサを接続単一パイプライン複数命令同時発行高性能化複数Thread同時実行オンチップ化共有メモリ、共有レジスタプロセッサを接続密結合 Flynnの分類   命令流(Instruction Stream)の数： M(Multiple)/S(Single) データ流（Data Streaｍ）の数：M/S  SISD     ユニプロセッサ（スーパスカラ、VLIWも入る） MISD：存在しない（Analog Computer） SIMD MIMD SIMD •全プロセッサが同一命令で動作 •柔軟性が低い •Illiac-IV/マルチメディア命令タイプ（粗粒度） •CM-2タイプ（細粒度）命令メモリ命令演算プロセッサデータメモリＳＩＭＤ型の分類  粗粒度型：各ノードで浮動小数点演算処理が可能    ILLIAC-IV，BSP,GF-11 最近の高性能CPUのマルチメディア命令細粒度型：各ノードは１bitまたは数bitの演算しかできない   ICL DAP, CM-2，MP-2 コネクションマシンは応用分野を人工知能に拡大（CmLispの功績） •全プロセッサが自分の命令を独立に実行 •同期が必要 •汎用性が高い •様々な構成法が存在 MIMD プロセッサ結合網メモリ(命令・データ） MIMD型並列計算機     SMP：Symmetric Multi-Processor ２-４プロセッサの小規模なマルチプロセッサでサーバ用に普及オンチップマルチプロセッサ：最近、各社で実用化される PCクラスタ：手軽に高性能化が実現可能大規模並列計算機：数は減ったがグリッドによってどこでも利用になりつつある。 Power4(IBM)       0.18μm copper process, 400m㎡ 17000M Tr. Inter-chip interface for MCM(Multi-Chip Module） TLP（Thread Level Parallelism) Design considering memory bandwidth Shared cache + links Power4(IBM) CPU1 L2 Shared Cache CPU2 L3 Tags Chip-to-Chip Interconnect >100GByte/s Chip-to-Chip Interconnect >500MHz >35GByte/s >333MHz >10GByte/s L3 Cache Main Memory >500MHz, Wave-Pipelined Expansion Buses >10GByte/s PCクラスタ  汎用のPCを構成要素として利用     通常のLANを用いたべオルフ型 MyrinetなどのSANを用いた高性能指向安価で高性能 PCとネットワークインタフェース間が性能のボトルネックとなる。 PC128台から成る新しいPCクラスタ RHiNET Earth Simulator (2002,NEC) Peak performance 40TFLOPS Interconnection Network (16GB/s x 2) Node 1 7 0 1 … Vector Processor 1 …. Vector Processor 0 … Shared Memory 16GB Vector Processor Vector Processor 1 7 Node 0 … Vector Processor Vector Processor Shared Memory 16GB Vector Processor 0 Vector Processor Vector Processor Shared Memory 16GB 7 Node 639 Reconfigurable System       問題の実行アルゴリズムを直接ハードウェア化して実行するマシン最近急激に発達しているFPGA、CPLDなどのユーザが書き換え可能なデバイスを利用最近は専用デバイスが次々に登場仮想ハードウェア動的適応型ハードウェア進化型ハードウェア SSRAM SSRAM PCI Controller NECのDRP １PEの構成 Tile VMU:コンテキスト共有メモリまとめ      スーパスカラ、VLIW、SMT、小規模オンチップマルチプロセッサは商用化の段階まできている PCクラスタは今後益々発展するがCPUとネットワークとの接続が問題グリッドはここ数年で急速に普及する Reconfigurable Systemはこれからの発展が期待されるコンピュータアーキテクチャの研究分野は益々応用分野寄りに拡大する方向にある