画像処理実装はＡＩ ＳＣからソフトウエアへ 超並列処理エンジンを持つ画像プロセッサ 「 Ｒｉ １０シリーズ」 組み込みソフト技術者のための ハードウエア知識講座 HDL 言語によるＡＳＩ Ｃ開発をちょっとかじってみよう！ 本誌 「ガイオ倶楽部」は、ガイオテクノロジーが毎月発行している情報誌 （購読は無料）です。本誌では、皆様 とのお打ち合わせを通じて頂いた貴重なご意見、技術ノウハウなどをツールベンダーの観点から記事としてまとめ、 皆様の開発に役立つ情報としてフィードバックさせていただくためのものです。 * 本誌は展示会 （ ESEC、 ET）にお越し頂いた際のデータベースから、 お届けしております。 * 郵送先追加 ・送付拒否などのご希望がございましたら、 [email protected] までメールでご連絡下さい。 ［送付元］〒 103-0013 東京都中央区日本橋人形町 3-12-8 ガイオ・テクノロジー （株）営業部 ソフトウエアによるリアルタイム画像処理を実現する 画像プロセッサ 「Ｒｉ １０シリーズ」 ∼ ＡＳＩ Ｃによる画像処理実装からソフトウエアによる実装へ ∼ はじめに 今回は、「 （ 株）リ コー 電子デバイス カンパニー （敬称 略） 」より、画像プロ セッサ 「 Ri10 シリー ズ」についての寄稿 を頂きました。 本特 集では、 あらゆる画 像処理にスケーラブルに対応可能な、ユ ニークなRi10 プロセッサについてのご紹 介を致します。 ※本稿は （ 株）リコーからの寄稿を元に、 ガイオが加筆を行い記事としてまとめたもの エアによる画像処理が実現可能なプロセッ 処理に特化したアーキテクチャを持つ画像 サです。 処理フロセッサ LSI です。 SIMD 構造 （ 注※）の超並列処理エンジ 224 個のプロセッサエレメント（ PE）を持 ン「 Ri10 コア」を内蔵し、 画像処理に必 つ専用の超並列処理エンジンを内蔵する 要な機能をワンチップに集積しており、 ソ ことで、 内部動作周波数 230MHz 時に フトウエアによる画像処理アルゴリズムをプ ピーク演算性能 51.5 GOPS(Giga Opera- ロセッサにロードすることで、 画像補正、 tion Per Second)という高性能を達成してい 縮小/拡大、階調処理など様々な画像処 ます。 理を、 １つのチップでリアルタイムに実現 また、内蔵のラインバッファ、画像ポー します。ソフトウエアの変更だけで、画像 トとの画像データの転送には、プロセッサ 処理アルゴリズムの変更、アップデートが エレメント内のレジスタセットとダイレクトに 可能であるため、 非常にスケーラビリティ アクセス可能な専用のバスを用意し、 画 の高いシステムが構成できます。 像演算処理とは分離して画像データ転送 では、 このチップの内容について見て をおこないます。 これにより、 プロセッサ みましょう。 は画像データ転送処理から開放され、画 像処理に全ての演算性能を利用すること です。 が可能となっています。 大量のデータ処理を必要とする 画像処理 画像処理に特化した アーキテクチャ 画像処理の分野では、大量のデータ処 「 Ri10シリーズ」は、主走査方向にスキャ ※SIMD：Single Instruction stream - Multiple Data stream : 同一の命令で複数の データを並列に処理できるCPU や DSP の 理を必要とします。 これを組み込み機器 ンされた画像ストリーム （スキャンライン へ実装するには、 ハードウエアや専用 データ）を入力とし、入力と同じ速度で画 チップによるリアルタイム処理が一般的な 像ストリームを出力する、リアルタイム画像 実装方法です。 しかしながら、 現在では、 処理の高度 化・高精度化の要求が進み、また機器開 発の開発スパンは年々短くなっており、 専用ハードウエアによる画像処理の実装 アーキテクチャ 従来のハードウエアによる画像処理実装から 柔軟性の高いソフトウエアによる実装へ 従来 の画 像 処 理ブロック Video Port スキャンライン 画像 データ 入 力 FIFO FIFO シェーディング ハード Video Port スキャンライン 画 像データ は難しくなっています。これを解決する方 FIFO 法の１つとして、ソフトウエアによる画像処 FIFO 理実装が注目されています。 画 像プロセッサＲｉ １０シリーズ FIFO FIFO フィル タ ハード FIFO 画 像 処 理の ソフトウエア化 FIFO FIFO FIFO FIFO FIFO FIFO ソフトウエアによる画像処理 拡 大 ・縮 小 ハード FIFO ラインバッファ等 画 像 処 理に 必 要な機 能を ワンチップ化 FIFO FIFO FIFO FIFO FIFO （株）リコーが開発した画像プロセッサ 「 Ri10 シリーズ」は、画像処理に特化した ユニークなアーキテクチャにより、 ソフトウ 2 GAIO CLUB 2004.10 FIFO スキャンライン 画像 データ Video Port FIFO FIFO スキャンライン 画 像データ ２値化 ハード Video Port FIFO FIFO ＳＩ ＭＤ エンジン Ｒｉ コア ソフトウエア 処理 ソフトウエアによる 画像処理実装のメリット ロードされるため、ソフトウエアの変更は容 易にかつ瞬時に実現できます。 画像処理に必要な8kバイト（ 16k,24kに 全ての画像処理はソフトウエアにより実 ソフトウエア開発には、専用の開発支援 拡張可能）のラインバッファを18本内蔵し 現されます。 各 PE は 1 つの画像データ ツールが用意されており、 作成した画像 ており、外部にラインバッファ用のRAM を に対応し、 画像処理向け44 種の SIMD 処理アルゴリズムをその場で評価すること 必要としません。 このラインバッファは、 命令により演算が行われます。1 つのPE ができます。ガイオからは、Ri シリーズ用 FIFO 機能以外にも、入出力バッファ、変 は隣り合う3つ先までのPEのレジスタにダ クロスアセンブラ （ XASS-V） 、 画像プレ 倍バッファ、 LIFO、 LUT 機能としても使 イレクトにアクセス可能であるため、 画像 ビューが可能なRiプロセッサi/oシミュレー 用できます。 処理で多用される2 次元データに対する タ（ XDEV-V）を供給しています。 また、 各ラインバッファは、 460M バイト 演算処理か容易に行える構造となってい ソフトウエアによる画 像 処 理 実 装 は、 毎秒の転送速度で Ri10 コアと接続してお り、両者間の総転送バンド幅は9.2G バイ 蔵する4kワードのプログラムRAMへダウン 低コストなシステムを実現 ます。 ASIC や FPGA などによる実装と比較して、 また、 プログラムの実行制御、 周辺回 開発検証のサイクルを短縮できるだけでな ト毎秒にも達します。このため、主走査の 路のコントロールも38 種の制御命令によ く、 システム開発の柔軟性の向上、 開発 走査時間内で、 リアルタイムに画像処理 り、 プログラマブルに実行されます。 コストの大幅な削減が可能になります。 が実現でき、外部のページメモリも不要と なります。 これらのソフトウエアは、 外部から、 内 各画像入出力ポートは、 16 ビット幅で Ｒｉ １０シリーズのアーキテクチャ概要図 70MHz に対応しており、転送制御の方式 Ri10 Image Processor Core もプログラマブルに設定が可能であるた R1 8KB FIFO R2 R2 R2 8KB FIFO R3 R3 R3 8KB FIFO R4 R4 R4 8KB FIFO R5 R5 R5 8KB FIFO R6 R6 R6 VIDEO Port : R0 R0 R0 R0 R0 R0 R0 R0 R1 R1 R1 R1 R1 R1 R1 R1 R1 R2 R2 R2 R2 R2 R2 R2 R2 R2 R2 R3 R3 R3 R3 R3 R3 R3 R3 R3 R3 R4 R4 R4 R4 R4 R4 R4 R4 R4 R4 R5 R5 R5 R5 R5 R5 R5 R5 R5 R5 R6 R6 R6 R6 R6 R6 R6 R6 R6 R6 : : : : : : : : : : : : : R17 R17 R17 R17 R17 R17 R17 R17 R17 R17 R17 R17 R17 8KB FIFO R18 R18 R18 R18 R18 R18 R18 R18 R18 R18 R18 R18 R18 8KB FIFO R19 R19 R19 R19 R19 R19 R19 R19 R19 R19 R19 R19 R19 8KB FIFO R20 R20 R20 R20 R20 R20 R20 R20 R20 R20 R20 R20 R20 8KB FIFO R21 R21 R21 R21 R21 R21 R21 R21 R21 R21 R21 R21 R21 8KB FIFO R22 R22 R22 R22 R22 R22 R22 R22 R22 R22 R22 R22 R22 R23 R23 R23 R23 R23 R23 R23 R23 R23 R23 R23 R23 R23 R30 R30 R30 R31 R31 R31 : : : 7to1 7to1 7to1 A F M T A F M T A F M T : : : : : : : VIDEO Port R0 R1 8KB FIFO : : VIDEO Port R0 R30 R30 R30 R30 R30 R30 R30 R30 R30 R30 R31 R31 R31 R31 R31 R31 R31 R31 R31 R31 : : : : : : : : : : 7to1 7to1 7to1 7to1 7to1 7to1 7to1 7to1 7to1 7to1 A F M T A F M T A F M T A F M T A F M T A F M T A F M T A F M T A F M T A F M T め、 特別なブリッジ回路も不要です。 これらより、システムコストの低減を図るこ とができます。 Global Processor R0 R1 まとめ 本稿では、 画像処理を必要とする組み 込み機器の開発を大きく変える、 ユニー 2kB FIFO Program-RAM 16kB R0 R1 HOST I/F Ｒｉ １０シリーズの特長 ■ ■ ■ ■ ■ ■ ■ ■ ● スキャナー ● プリンター ● プロジェクター ● 写真画像処理機器 ● 医療機器 ● 各種検査機器 ● 業務用放送機器 ● ＦＡ・ロボット γ 変換 、LUT変 換 空 間フィル タ（平 滑、微 分 、 ランク、ラプラシアン） シェーディング補 正 ノイズ除去 収縮 ・膨張 拡 大・縮小、ミラー ２値 化、多 値 化、ディザ パ ターンマッチング エッジ検 出、特徴抽出 算 術・論 理 演 算 色空間変換 マスク、トリミング の提供を行っています。Riシリーズのご採 用の際には、 是非ご検討下さい。 Ri シリーズについての情報は、 （ 株）リ コー WEB サイトをご覧下さい。 また、 お 問い合わせにつきましては、 下記までお 願い致します 製品情報 WEB ページ ： Ｒｉ １０シリーズの適用製品分野、性能など 主 な対応画像処理 ガイオでは、Riシリーズ用の開発ツール Ri シリーズ製品のお問い合わせ 224個 のプロセッサエレメント(PE)を持 つ専 用の超並列処理 SIMDエンジン“Ri10コア”を内 蔵 ピーク演算性能 51.5GOPS (Giga Operation Per Second) 、ピーク演算ビット幅 3584ビット 44種のSIMD命令 と38種の制御命令 により、リアルタイム 画像処理 をソフトウエアで実現 画像処理に必要な8Kバイト・ラインバッファを18本、2Kバイト・入力バッファを2本 内 蔵 画像データの入 出 力に専用 の画像ポートを5本 搭 載し、高速画像データ転送を実現 主走査画素数 が8,192画素 の画像を基本 とし、24,576画素の画像までワンチップで対応 大容量画像、高速画像処理には、画 像ポート直結機能 によるマルチプロセッサ 構成 で対応 専用のソフトウエア開発支援ツールにより、ソフトウエアの作成、リアルタイムデバッグを実現 応用例 クな構造を持ったプログラマブルなプロ セッサを紹介しました。 Data-RAM 4kB R0 8KB FIFO : : VIDEO Port 8KB FIFO :::: VIDEO Port : : : : : : : 224PE 画像処理能力 (モノクロ8ビット画像 を対 象 ) http://www.ricoh.co.jp/LSI 株式会社リコー シェーディング補正 0.23ns/画 素 電子デバイスカンパニー γ 変換 (16区 間 分 割 直 線 近 似 ) 2.29ns/画 素 045-477-1705 (直通) 7行ｘ7列 の平 滑フィル タ (係 数は 定数値 ) 1.13ns/画 素 3行 ｘ3列 のラプラシアン フィルタ(係 数 は定 数 値 ) 0.27ns/画 素 バイキュービック拡大 (主走査方向 399%) 1.15ns/画 素 ディザ法 2値 化 マスク(主 走 査2領域 ) 0.09ns/画 素 0.48ns/画 素 ＜寄稿者紹介＞ 須川 明 ・すがわ あきら 株式会社 リコー 電子デバイスカンパニー 画像 LSI 開発センター 画像コア設計室 主席係長技師 GAIO CLUB 2004.10 3 組み込みソフト技術者のための ハードウエア知識講座 ＨＤＬ言語によるＡＳＩ Ｃ開発をちょっとかじってみよう！ はじめに それよりも、 要求機能の大規模化に伴 ハードを言語で設計する い、 使用する論理ゲート数が大きくなり、 最近では、 組み込み製 設計の手法も大きく 回路図によるロジック設計に必要な工数が L HD 品の多くに、SoC・AISCが 異なります。 ロジック 搭載されています。 組み IC の組み合わせによ 込みソフトの開発において る回路設計は、実現 も、 ASIC チップを相手に したい論理をAND 、 することが多くなっています。 本特集は、 OR、NOT、Flip-Flopの組み合わせに置 ASIC チップ設計を専門としない組み込み き換え、これをそのままロジックIC の素子 現実的では無くなって来たこと、汎用のロ ジックIC の組み合わせでは、コストが高く なりすぎることが原因でしょう。 言語設計 ＨＤＬの特徴 ソフト開発者を対象とした勉強講座です。 に対応させて配線して作りました。これは この機会に、ASIC開発をちょっとかじって 既製品の IC チップを使うことが前提です H D L は回路を定義するための言語で みましょう。 から、 回路図を中心とした設計手法が主 す。 現在多く使用 され ているものは、 ＡＳＩ Ｃの設計手法入門 ASIC とは主に論理回路を１つのシリコン チップ（ ダイと言う）の上に集積したもので す。 簡単に言えばシリコンのダイの上に 自由な種類の論理素子を形成できるもの です。一昔前は、AND、OR、NOT、FlipFlop などのような論理 （ ロジック）IC を手 配線して、機能ロジック回路を作っていま したが、ASIC の中身は、これと本質的に 同じです。 しかしながら、ロジックIC （ 74シリーズ等 があります）の組み合わせによる回路と ASIC の中身では、 その回路規模 （ ゲー ト数と言う）が大きく違います。 最近の大 規模 ASIC は数百万ゲートと言われてお 流です。 「 Verilog-HDL」と「 VHDL」の２つです。 ASIC においても、回路図をベースに開 その他に UDL/I や SFL と呼ばれるものが 発する方法は、 小規模な機能の開発や ありますが、マイナーな存在です。（ 各々 最小限のリソースで回路を作りたい場合な の特徴などありますが、 本稿では特にふ ど、 今でも今でも使用されています。 れず、 他の専門書に任せたいと思いま これとは異なる設計手法として、 「 HDL す。） （ ハードウエア記述言語） 」による開発手 また、最近では、開発する機器の高機 法があります。 これは回路を直接設計す 能化により、安易に回路を設計しても、満 るのでなく、 機能を言語で記述して定義 足に動作しない状況が顕著になっていま し、 マイコンソフトで言うコンパイラの様な す。 ASIC はもちろんのこと、 ボード設計 ツール 「 論路合成ツール」によって回路 においても、 「 シミュレーション」による事 ロジックを生成するものです。 前動作検証の重要性が高まっています。 この概念は古くから考案されていたもの HDL による大きなメリットの１つが、 「 シ ですが、最近のPC の高性能化 ・低価格 ミュレータ」による動作の検証が非常に容 化や 「 論理合成ツール」が実用レベルに 易であることです。 H D L にはシミュレー 達したことにより、 主流になりつつありま ションのためのテストデータを記述するた す。 めの仕様も含まれています。 り、せいぜい数十個のロジックICによる回 HDL によるASIC/FPGA の開発手順 路とは比べものになりません。 ASIC用 ネットリスト NOT,OR,AND,JK-Flip-Flopなどゲート部品の回路記号 最近の ASIC ではこのような部品が数百万個実装される VHDL Verilog -HDL Description c:>quartus2 テキストエディタ HDL記述 量 産 ASIC レイアウト プロセス 論理合成ツー ル FPGA 開 発 ツー ル c:>HDLsimulat HDLシミュレー タ （事前動作検証） 4 GAIO CLUB 2004.10 FPGA用 ネットリスト 論理合成用ライブラリ 試 作 FPGA 論理合成とＦＰＧＡ DIP スイッチによる２進数設定に従って ７セグ LED を点灯するためのデコーダ回路 ： デコードロジックをFPGA で実現する 出力表示 7seg LED 前頁下の図が HDL によるASIC の開発 入力 DIP スイッチ 手順です。ここでのキーワードが、「 論理 合成」と「 ＦＰＧＡ」です。論理合成とは、 H D L で動作定義した回路を、 実際の ゲート回路に変換することです。「 論理合 SW 1 SW 2 SW 3 SW 4 a A B f C D g e 成ツール」により、 「 ネットリスト」よ呼ば れる、各回路部品 （ セル）の接続関係を FPGA ALTERA MAX7032 b c d 示すテキストファイルを生成します。生成 すると言っても、実際は多数の 「 セルライ ブラリ」が用意されており、定義されたロ 実際の回路を設計してみる か、シミュレータによる検証が容易なことか ら、現在の大規模回路の設計には、無く ジックに応じて、 このライブラリを組み合 わせて回路を合成する仕組みです。 では、 実際に VHDL で設計した回路の てはならないものになっています。 また、 「 ＦＰＧＡ」とは、 多数の回路部 例を見てみましょう。ここでは、４つのDIP いかがでしたか？限られた紙面ですが、 品 （ セル）を予め内蔵した特殊なチップ スイッチによって設定した数 （ ２進数）に 回路記述言語によるチップ設計がどんなも で、 後から論理合成ツールが生成した 従って、 その数を７セグLED に表示する のか、 お分かり頂けたかと思います。 ネットリストデータを書き込むことで、その 回路を考えてみます。 接続関係を変えられる 「 プログラマブル この回路をVHDL で設計する チップ」のことです。 と、 左のようになります。 ここで 半導体工場でシリコンを製造することな は、 C 言語と同じような 「 case」 く、 その場で要求仕様通りのチップがで 文によって、 スイッチの信号設 きるため、シリコン本生産の前に、FPGA 定(INPUT)に従って、 ７ビット出 をボードに実装して動作検証を行うことが 力信号線 （ Y）を２進数で定義 一般的に行われています。 しています。 C 言語をご存じで VHDL で記述したロジックを論理合成して出力された実際の回路 あれば、 お分かり頂けると思い 上の回路 （ 7 セグ LED デコーダ）をVHDL で記述した例 - ************************************************* --- 7seg decoder SWで７ｓｅｇ点灯 VHDL記述 -- ************************************************ -library ieee; use ieee.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity alps002 is port( INPUT : in std_logic_vector(3 downto 0); Y : out std_logic_vector(6 downto 0) ); end alps002; architecture RTL of alps002 is begin process(INPUT) begin case INPUT is when "1111" => Y <= "0000001"; when "1110" => Y <= "1001111"; when "1101" => Y <= "0010010"; when "1100" => Y <= "0000110"; when "1011" => Y <= "1001100"; when "1010" => Y <= "0100100"; when "1001" => Y <= "0100000"; when "1000" => Y <= "0001101"; when "0111" => Y <= "0000000"; when "0110" => Y <= "0000100"; when others => null; end case; end process ; end RTL; ます。 この記述を論理合成すると、 右のような回路ができあがりま す 。 論 理 合 成 ツー ル には、 ALTERA 社の WEB サイトで無 料で入手できる 「Quartus II 4 . 0 」を使用し、 F P G A には MAX7032 （ 32 個のマクロセル が入った最小の FPGA）を使用 しています。 論理合成ツールを使用して生 成した回路はライブラリセルの組 み合わせであるため、 手入力 で回路図を設計した場合に比 べて、 多少の無駄があります。 しかしながら、 回路図と比べれ ば、HDL ソースはご覧の通りロ ジックの可視性 が高 いばかり < 参考 ：上の VHDL ソースについて > ８行目の「 entity」文で、チップへの入出力ピンの定義を行っ 組み込みソフト教育はもちろん VHDL 設計教育も行っています ています。 DIP スイッチからの入力信号が 「 INPUT」 、７セグ への出力が 「 Y」で定義されています。 （ 3 downto 0）の文 ガイオ ・テクノロジー 営業部 和光 泰平 は、 信号ラインの数 （ ビット幅）とその並び順を示します。 下の「 case」はＣ言語と同じ意味です。whenの文で、「 INPUT」 の条件を示し、各々の場合の出力 「 Y」の信号を定義してい ます。 ガイオでは、 各種ボード・LSI などのハードウエア受託開発を通じて培ったノウハウを、 教育 講座として皆様にフィードバックしています。 ISA バス拡張ボード開発、 VHD Ｌ設計の FPGA によるPCI バスブリッジの設計を題材に、 ポリテクセンター、 文部科学省 IT フロンティア事業 内セミナーなどで、 多くの教育講座の実績を持ちます。 新人教育など、 ご相談下さい。 GAIO CLUB 2004.10 5 モジュール単体テスト、 Ｃ０／Ｃ１カバレッジテストを 完全自動化する 「 カバレッジマスター ｗｉ ｎＡＭＳ」 テスト入力データ作成 変数入力データ 時系列イベントシナリオ カバレッジ自動テスト実行 カバレッジマスター ｗｉ ｎＡＭＳ テスト結果のレポート C0/C1 カバレッジ出力 データ入出力モジュール CSV形式テストデ ー タ 入 出 力 対 象の 変 数 名（PORT_Data） テスト対 象の 関 数 名（test_001） テスト結 果 報 告 書 （HTML） 入力データ作 成 支援ツール １行が １回の テストデ ー タ マイコンシミュレータ 組み込みソフト品質保証に特化したテスト環境 テスト出力デ ー タ 結果レポート テキストファイル 評価対象 の 組み込み ソフト Ｃ０、 Ｃ１カバレッジの実行結果をレポート 「 カバレッジマスター」は、組み込みソフトの品質評価に特化し テスト実行後、 入出力データと、 そのテータで通過したソース たテスト環境です。実際に組み込みを行うオブジェクトコードをそ コード上の実行経路をわかりやすく表示する「 カバレッジレポート」 のままマイコンシミュレータ （ ISS）で実行し、 カバレッジテストを 機能が装備されています。 全体のソースに対するテスト実行ソー 行います。高精度マイコンシミュレータにより、マイコンの演算精 スの割合を「 網羅率」として示され、これが100%になるテストデー 度、 演算 ・数学ライブラリの性能など、 実際に組み込んだ際の タを作成して正しい実行結果が得られれば、 C0 カバレッジ （ 命 品質を完全に保証することができます。 令カバレッジ）が保証できます。 組み込みマイコンを完全に再現してテストするこの環境は、 他 if 文、switch 文などによる全ての条件分岐については、TRUE/ 社のWindowsネイティブテストツール（ 組み込みコードをWindows FALSEの条件が両方とも実行されたかをレポートすることができま アプリとして実行）での評価テストとは、 本質的に異なっていま す。 これにより、 C1 カバレッジ （ 分岐カバレッジ）を保証するこ す。 とができます。 テストデ ー タ行 を指定す ると、そのデ ー タで 実 行され たソー ス上のパスを表示 自動テスト環境の構成 次頁上は 「 カバレッジマスター」によるカバレッジ自動テストの概 要図です。このツールは、マイコンシミュレータに、関数テスト用 のデータ入出力装置となるモジュールを組み合わせて構成されて います。 入力データはCSV形式のファイルで用意することができます。テ スト対象となる関数名、 入出 力の変数名をCSV の所定の セルに記述し、 各変数名の 下に１回分のテストデータを１ 行にまとめて記述します。 入 力ファイルの出力変数名の下 まずはモジュール単体テストでソフト品質改善を！ に期待値を記述しておくと、 ガイオ ・テクノロジー 営業部 高橋 圭一 テスト出力との比較を行い、 「 カバレッジマスター winAMS」は、 組み込みソフトの品質評価に フォーカスした、マイコンシミュレータを応用した自動テスト環境です。 結果をOK/NG でレポートす る機能を備えています。 6 GAIO CLUB 2004.10 入力 CSVファイルに 書 き 込ん だ期 待 値と照 合し て、その 結 果 をレポート 各データによる実 行 時 間をレポー ト 分岐 ネストに よる実 行 時 間の ワー ストケ ー スを 確 認できます 組み込みオブジェクトをそのまま実行して、任意の関数などのモジュー ルテストが簡単に行えます。 体験セミナーも実施しております。皆様 のソフト品質改善の第１歩として、 是非ご採用下さい。 ＧＵＩプロトタイピングツールのデファクト「 プロトビルダー」 仮想プロトモデルと実機の連携動作も行えます プロトビルダーは組み込み機器向け HMI 仕様作成ツールのデファクトスタンダードです！ 作成したモデルを 誰でも閲覧可能な ライセンスフリーの 「 プロトプレイヤー」 ガイオの製品 HMI 仕様作成ツール 「 プ 作成した製品モデルを配布して、 自由に回覧するために、 閲 ロトビルダー」は、 発売から４年が過ぎ、 覧 ・再生専用アプリケーション 「 プロトプレイヤー」を用意してい 非常に安定したツールとなりました。ユー ます。作成したモデルを閲覧するだけであれば、プロトビルダー ザーの方々からの貴重なご意見を基に のライセンスは必要ありません。 バージョンアップを重ね、現在、バージョ プロトビルダーには、日本語版/英語版両方のプロトプレイヤー ン5.2 をリリースしております。 再配布ライセンスが含まれています。他部署、国内の協力会社、 現在では、国内ほとんどのメーカー様にご導入いただいており、 海外の支社との、動作モデルを用いた仕様のやり取りを可能にし デジタルＴＶ、ケータイ、デジカメ、DVD、オーディオ機器、白 ます。 物家電製品、 計測器、 産業用機器など、 多岐に渡る分野の製 他部署 、 開発者 へ の 仕様書 として 品開発に使われております。組み込み用 HMI仕様作成ツールと しては、 No.1 の実績を持っております。 エンドユーザ ー、 クライアントへの プレゼン て ーション 情報収集 のため 配布 仕様作成 担当者 「プロトプレイヤー 」 配 布 用 動 作モデル を作 成 海外支社 、 協力会社 との 仕様の や りとり キーボードインタフェース・Windows 上のメッセージに より 他アプリ、 外部ハードウエアと連携が可能 プロトビルダーには、モデル内に作成したバーチャルなボタンを 使用して、外部プロセスや外部ハードウエアにイベントを発生させ たり、外部からのデータを受信してプロトビルダー内部の仮想パネ お絵かきツールの感覚で誰にでも使っていただけます ルに表示を行うための インタフェースを備え プロトビルダーの特長 ています。 は 、 何 と言 っても、 例 えば 、 実 際 の 「ユーザーを選ばない」 LAN や CAN を使用し 品の表示パネルを構成 ビットマップを貼 り付ける テキストエディタで文 字を編 集する たシステムの表示 ・操 作端末を、 開発早期 するビットマップやテキス の段階でプロトタイピ トの文言を、「 貼る」「 書 ングすることが可能で き込む」と言った単純な す。 考え方で、 実際に動く プロトモデルを作成する 外部通信 インタフェース プロトモデルの ボタンを操作 プロトモデルから イベントを受信 外部 ハード ＬＡＮ プロトモデルへ イベントを送信 ＬＡＮ送 受 信 別プロセス HMI 評価は 「 プロトビルダー」にお任せ下さい！ 製 品 イメージ（GUI）を作成 ことができます。 動くモデルを作る際にも、プログラミングの知識は全く必要ありま せん。商品企画部、デザイン部など、技術のご担当でない方々 にも、 手軽にお使いいただけます。 イベントを受信 内容を ＧＵＩ へ反映 メッセージ 操作性にあります。 製 プロトビルダーで作 成したプロトモデル ガイオ ・テクノロジー 営業部 山口 健治 プロトビルダーは、国内外を通じて多くの実績を持つ、ガイオのロング セラー製品です。ユーザー様から頂きましたご要望を、バージョンアッ プの度に実装させて頂いており、 おかげさまでHMI 仕様設計ツール としての完成度を高めることができました。 皆様の製品仕様設計を改 善 ・効率化するツールとして、 是非ご検討下さい。 GAIO CLUB 2004.10 7 無 料 定 期 セミナースケジュール GAIO Technical Seminar Information 弊社製品をご体験頂くための定期セミナーを設けております。ご 各セミナーとも、 半日コース （ 13:00 ∼ 16:30）の設定となって 購入の検討を短時間で行うために、 ご参加をお奨め致します。 おります。 受講は無料です。 シミュレータファミリ定期セミナー シミュレータファミリのセミナーは、 ご検討内容 プロトビルダー体験 定期セミナー プロトビルダーのセミナーは、導入トレーニング に応じで選択いただける、以下３つのコースを用 としてもご利用いただける基本コースを用意してお 意しております。 全コース、 受講無料です。 ります。 受講無料です。 シミュレータファミリ 体験 コース プロトビルダー体 験 セミナー・導 入 トレーニング 組み 込 みシステムの開発 に、シミュレータの導 入 を検討 されて いる方 を対 象としました定 期 セミナー です 。シミュレー ションと はどういうものか？何 ができるのか？実機 とどうデバッグ方法 が 違うのかを体 験していただけます。シミュレータを使 った効果 を 実感 できます。 製 品 仕 様・プロトモデル 作成 ツール「プロトビルダー」の導 入 を検 討されている方 を対象としました体験 セミナー です 。半 日 （３時間程度）コー スで、実際 にPDAモデル を作 成 いただきま す。短 時 間 での導入 のご判 断を頂くことが目 的です。既 にご購 入頂 いた方へ の導 入 トレーニングとしてもご利用 いただけます 。 開催日 ： 10/15(金)、 11/19(金)、 12/17(金) 開催日 ： 10/13(水)、 11/17(水)、 12/15(水) 自動 テスト・カバ レッジツール winAMS 評 価コース お申し込み方法 組み 込 み ソフトの自動試験を可能 にする「 カバレッジマスター winAMS 」の導入 を検 討 されている方を対 象としました定期 セミ ナー です。「winAMS」を実際 に体験 していただき、短時間で のご評価 をして頂くことが可能 です 。 セミナーのお申し込みは ... E-mail : [email protected] まで ご参加コース、 希望日時、 貴社名、 ご部署名、 ご参加者全 開催日 ： 10/22(金)、 11/26(金)、 12/24(金) 員の氏名を明記の上、 電子メールにてお申し込み下さい。 会場のご案内 シミュレータ環 境 構 築 テクニカルトレーニング 主にシミュレータをご導 入 いただいたお客 様 を対象 としました、 無償 のテクニカル・トレーニングです 。高精度命令セットシミュ レー タ（ISS）「System-G」やシステムシミュレー タ開発環境 「IFビ ルダー」の使 用・運営方法をはじめ、仮想 モデルのデ バ ッグ 方法 、サンプル の活用方法 なども習得していただけます 。 セミナー会場 ガイオ ・テクノロジー 日本橋事業所 ミズホビル セミナールーム ・営団地下鉄 日比谷線 ・都営浅草線 開催日 ： 10/8(金)、 11/12(金)、 12/10(金) ＧＡＩ Ｏ ＣＬＵＢ オンライン ガイオ倶楽部のバックナンバーや 記事の抜粋は、 ガイオ WEB ペー ジ上に、PDFファイルとして掲載さ れております。皆様の開発のヒント 人形町駅 徒歩１分 お問い合 わせ How to contact us 製品に関するご相談 ・ご質問は ガイオ ・テクノロジー （ 株） 営業部 TEL: 03-3662-3041 E-mail: [email protected] まで に、 是非ご覧下さい。 パージ上部バナーの 「 ユーザー サポート」からご覧いただけます。 本誌ガイオ倶楽部に関するご感想 ・ご要望などは E-mail : [email protected] までお寄せ下さい ガイオ倶楽部 （ 2004 年 10 月号 ： 2004/10/5 発行） 制作 ・編集 ・発行 ： ガイオ ・テクノロジー株式会社 営業部 マーケティング グループ 〒 103-0013 東京都中央区日本橋人形町 3-12-8 TEL: 03-3662-304 FAX: 03-3662-3043 WEB : http://www.gaio.co.jp/ 編集 ・発行人 ： 岡田 利一
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