SoC wie weiter? Technologie Alternativen Entwurf Herbert Grünbacher Institut für Technische Informatik TU Wien Technologie Ein Halbleiterhersteller verkauft Siliziumfläche! geschätzt TSMC Geometrie [nm] kGates/mm² MGates auf 25 mm² 250 pins Dies/ 8“ Wafer Dies/ 300 mm kDies/ halfboat 12 Wafer/ Woche>Jahr 150 182 3.3 1100 13 675 k 130 243 4.4 1100 13 675 k 90 448 8 2500 30 1.6 M 65 800 14.4 2500 30 1.6 M 45 2000 36 2500 30 1.6 M 90 nm • Ein 25 mm² Die mit 250 I/O pins trägt 6 Millionen Gatter. • Die Die-Größe für optimale Ausbeute liegt zwischen 40 und 50 mm². • Bei einer Wochenproduktion von 12 Wafern werden im Jahr 1.6 Millionen Dies hergestellt. Cell-Prozessoren (ISSCC2005) 8 Prozessoren & Speicher + Steuerungsprozessor & L1/L2-Cache + Schnittstellenlogik 234 MTrans. auf 221 mm² in 90 nm Fertigung • Hohe Fertigungskosten bei BatchProcessing • Herstellungszeit 90 Tage Î hohes Risiko für Überschussproduktion • Î Single Wafer Processing, 30 Tage Durchlaufzeit Lithografie 45 nm • Schätzung für Immersions-LithografieEinrichtungen 20-30 M$ (Boeing 737 23 M$) • Kostenschätzung für 45 nm / 300 mm Fab 3 – 3.5 Milliarden $ (BIP 2004: 233 Mrd€) Es wird nun mehr ein paar Halbleiterhersteller geben, die diesen Aufwand finanzieren können. Alternativen Alternativen • Verwendung von 130 nm / 8“ Technologie 4.4 MGatter auf 25 mm² (250 pins) ausreichend? Sonst Board-/SiP-Lösungen (ARM946E-S (8K Cache) braucht 3mm²) • FPGA liefern > 500 kGatter und gute Möglichkeiten für Prototyping • Rückkehr der Gate Arrays = Platform ASICs • Keine dedizierte Hardware Zellen-ASIC GA neu FPGA Takt 400 MHz <125 MHz tEntwurf 1 – 2 Jahre ½ –1 Jahr 250 MHz tImplementierung 2 – 3 Monate ½ – 1 Monat ½ - 1 Jahr Tage tFertigung 2 – 3 Monate 1–1½ Monate – Stückzahlen > 100 k/a > 5 k/a < 5k/a Gatter typ. ≤ 20 M ≤5M << 1 M Hard IP 3 – 10 Mb RAM ARM, MIPS Ethernet, USB Entwicklung Was tun mit 90 nm, 8 MGattern? • 16 x • 4x • 11 x • 32 x MPEG2 Dekoder Std. Def. (500 kG) MPEG2 Dekoder High Def. (2 MG) DVBT Empfänger (750 kG) ARM9 Prozessor (250 kG) Es gibt Gatter in ausreichender Zahl! Entwicklungskosten • Simulation und Verifikation von Entwürfen im Millionen-Gatter-Bereich verlangen – Große Hardware-Teams – Lange Entwicklungszeiten • Maskenkosten für 90 nm liegen bei 1 M$, hohes Risiko bei Entwurfsfehlern • Lizenzkosten für IP SoC • • • • • • • • 1. Vorbereitungsworkshop 4.- 5. Mai 2001 Vorbesprechung bm:vit 12. Jul 2002 2. Vorbereitungsworkshop 1.- 2. Okt 2002 SoC Proposal 17. Mar 2003 Präsentation RFT 29. Apr 2003 Expertenrunde bei eutema 22. Jun 2004 Konzept eutema Aug 2004 Aufruf Projektvorschläge 2. Feb 2005 Viele haben mitgeholfen, bis zur Beauftragung der eutema, aber ohne die besondere Unterstützung von Reinhard Göbl Reinhard Petschacher Wolfgang Pribyl Karl-Christian Posch wäre nichts aus SoC-A geworden. Danke!
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