Laboratorio de Sistemas Digitales III Alfonso Espinosa Ramón

LABORATORIO PE
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DIGITflLE/
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(HHTO
/981//WÍ2
III
LABORATORIO DE SISTEMAS DIGITALES III
INTRODUCCIÓN
El presente laboratorio ofrece a los estudiantes la posibilidad
de realizar pequeños diseños y comprobar su funcionamiento. Con
esta actividad concreta se busca que se comprenda en mejor forma
lo explicado en la materia Sistemas Digitales III. A su vez, la
práctica se encargará de demostrar fehacientemente que sólo una
fuerte base teórica permite realizar los diseños más confiables,
más baratos, más sencillos, o si se quiere más hermosos.
El esquema general de los informes deberá constar de tres partes:
a) Diseño : En la que se explicará la estructura general del diseño, se justificará la utilización de cada uno de
los elementos y se mostrarán los diagramas de tiempo.
b) Experimentación : En esta parte se indicarán los resultados
de las mediciones realizadas. Se deberá po
ner especial énfasis en señalar las posibilidades de variación
de los valores o disposición de los diferentes elementos y co
mo esa variación influye en los resultados.
c) Conclusiones : Aquí se hará una evaluación general del trabajo realizado: sus limitaciones, las posibilida
des de mejorarlo y sus posibles aplicaciones.
No debe nunca olvidarse que el mejor diseño no es necesariamente
el más complicado, sino el que resuelve en forma más satisfactoria el problema planteado.
C I R C U I T O S INTEGRADOS D I S P O N I B L E S EN EL LABORATORIO DE SISTEMAS
DIGITALES
TIPO
DESCRIPCIÓN
CANTIDAD
SN7400
4 NAND de 2 entradas,
52
SN7401
SN7402
4 NAND de 2 entradas/salida C.A,
4 ÑOR de 2 entradas.
28
54
SN7403
4 NAND de 2 entradas/salida C.A.
48
SN7404
SN7405
SN7406
6 Inversores
35
6 Inversores/salida C.A.
17
6 Inversores/Buffers/Drivers/salida C.A. y A.V. 18
SN7407
6 Buffers/Drivers
SN7408
4 AND de 2 entradas.
15
SN7409
4 AND de 2 entradas/salida C.A.
40
SN7410
SN7411
SN7412
SN7413
3
3
3
2
48
20
15
31
SN7414
6 SCHMITT TRIGGER
SN7420
2 NAND de 4 entradas.
15
SN74H21
2 AND de 4 entradas.
2
3
AND de 3 entradas
AND de 3 entradas.
NAND de 3 entradas/salida C.A.
SCHMITT TRIGGER de 4 entradas.
INVERSORES.
15
SN74LS21 2 AND de 4 entradas.
SN7423
2 ÑOR de 4 entradas/EXPANDABLE CON STROBE,
2
13
SN7425
SN7427
SN7430
2 ÑOR de 4 entradas con STROBE.
3 ÑOR de 3 entradas.
1 NAND de 8 entradas.
28
21
21
SN7432
SN7437
SN7438
4 OR de 2 entradas.
4 NAND BUFFER de 2 entradas,
4 NAND BUFFER de 2 entradas/salida C.A.
13
19
9
SN7442
SN7447
SN7451
1 DECODER 4 a 10 / BCD a DECIMAL.
1 DECODER D R I V E R BCD a 7 SEGMENTOS.
2 A N D - O R - I N V E R T , 2-WIDE 2 entradas.
24
17
39
SN74H52
SN7454A
1 AND-OR, 4-WIDE/EXPANDABLE,
1 A N D - O R , 4-WIDE.
3
15
SN7470
1 J-K AND GATED/disparo en flanco positivo.
20
SN7472
SN74H73
SN7474
1 J-K M-E AND GATED con PR. y CL.
2 J-K con CL.
2 D/disparo en flanco positivo.
8
1
36
SN7475
SN7476
1 RETENEDOR BIESTABLE de 4 b i t s ,
2 J-K con PR. y CL,
10
6
_ 2 ~
TIPO
DESCRIPCIÓN
1 SUMADOR BINARIO COMPLETO de 2 bits.
CANTIDAD
15
1 SUMADOR B I N A R I O COMPLETO de 4 bits/FAST C A R R Y 22
1 COMPARADOR DE MAGNITUD de 4 bits.
9
4 OR E X C L U S I V O de 2 entradas.
63
1
1
1
1
57
3
12
CONTADOR D E C A D I C O / D I V I S O R POR 12/BINARIO.
C O N T A D O R / D I VISOR POR 12 y POR 6.
CONTADOR B I N A R I O de 4 bits.
CONTADOR BINARIO de 4 bits/DIVISOR POR 2 y
POR 8.
1
1
SN74107 2
SN74109 2
SN74111 2
SN745112 2
SN74116 2
SN74121 1
SN74122 1
SN7495
SN74100
SN74123
REGISTRO DE DESPLAZAMIENTO de 4 bits.
RETENEDOR BIESTABLE de 8 bits.
J-K con CL.
J-K/disparo en flanco p o s i t i v o con CL y PR.
J-K M-E con DATA LOCKOUT.
J - K / d i s p a r o en flanco negativo.
RETENEDOR de 4 bits.
M U L T I V I B R A D O R MONOESTABLE.
M U L T I V I B R A D O R MONOESTABLE REDISPARABLE con
CL.
2 M U L T I V I B R A D O R MONOESTABLE REDISPARABLE con
CL.
SN74132
SN74S133
SN74136
SN74141
SN74142
SN74143
SN74145
SN74150
SN74151
SN74153
SN74154
SN74155
SN74156
SN74157
SN74161
SN74163
18
2
7
5
8
5
2
5
27
24
14
4 NAND SCHMITT TRIGGER de 2 entradas.
8
1 NAND de 13 entradas.
5
4
1
1
1
OR E X C L U S I V O .
D E C O D I F I C A D O R BCD a D E C I M A L / D R I V E R ,
CON7ADOR/RETENEDOR/DECODIFICADOR/DRIVER,
CONTADOR/RETENEDOR/DLCODIFICADOR/DRIVER,
1 DECODIFICADOR BCD a DECIMAL.
26
30
10
4
3
1 SELECTOR DE D A T O S / M U L T I P L E X E R .
1 SELECTOR DE D A T O S / M U L T I P L E X E R .
2 SELECTOR DE DATOS 4 a 1 / M U L T I P L E X E R .
2
43
18
1 DECODIFICADOR 4 a 16 / DEMULTIPLEXER .
18
2
2
4
1
1
18
16
22
3
9
DECODIFICADOR 2 a 4 / DEMULTIPLEXER.
D E M U L T I P L E X E R 4 a 1.
SELECTOR DE DATOS 2 a 1 / MULTIPLEXER,
CONTADOR S I N C R Ó N I C O de 4 bits,
CONTADOR S I N C R Ó N I C O de 4 b i t s .
TIPO
SN74164
SN74165
SN74170
SN74172
DESCRIPCIÓN
CANTIDAD
] R E G I S T R O DE DESPLAZAMIENTO S E R I E - P A R A L E L O
de 8 b i t s ,
J REGISTRO DE D E S P L A Z A M I E N T O P A R A L E L O - S E R I E
de 8 b i t s .
] R E G I S T R O F I L E S 4 por 4 / s a l 1 d 3 C.A.
I R E G I S T R O F I L E S » M Ú L T I P L E PORT de 16 b i t s /
35
7
26
sal ida T. E.
SN74174 6 D con CL.
SN74LS175 4 D con CL,
SN74176 1 CONTADOR DECADICO y B I N A R I O P R E S E T T A E L E de
35 MHz.
SN74177 1 CONTADOR DECADICO y BINARIO PRESETTABLE de
3b MHz.
SN74160 1 G E N E R A D O R DE PARIDAD I M P A R / P A R , C H E Q U E A D O R
de 9 b i t s .
SN74181 1 A L U / G E N E R A D O R DE F U N C I Ó N .
SN74182 1 LOOR AHEAD C A R R Y G E N E R A T O R .
SK74184 1 C O N V E R S O R BCD a B I N A R I O y B I N A R I O a BCD.
SN74185 1 CONVERSOR BCD a B I N A R I O y B I N A R I O a BCD.
SN74190 1 CONTADOR UP/DOWN S I N C R Ó N I C O .
SN741S1 1 CONTADOR UP/DOWN S I N C R Ó N I C O .
SN74193 1 CONTADOR UP/DOWN S I N C R Ó N I C O de 4 b i t s .
SN74194 3 R E G I S T R O DE DESPLAZAMIENTO U N I V E R S A L , EIDJ
R E C C I O N A L de 4 b i t s .
SN74195 1 R E G I S T R O DE D E S P L A Z A M I E N T O DE ACCESO P A R A
LELO de 4 b i t s .
SN74196 1 C O N T A D O R DECADICO o B I N A R I O PRESETTABLE de
50/30 MHz / R E T E N E D O R .
SN74199 I REGISTRO DE D E S P L A Z A M I E N T O de 8 bits.
SN74LS22J 2 M U L T I V I B R A D O R M O N O E S T A E L E .
SN74S257 4 SELECTOR DE DATOS 2 a 1 / M U L T I P L E X E R .
SN74S260 2 ÑOR de 5 entradas.
SN7426b
4 ELEMENTO DE SALIDA C O M P L E M E N T A R I O .
SN74LSP66 4 OR E X C L U S I V O de 2 e n t r a d a s / s a l i d a C.A.
SN74Ls279 4 R E T E N E D O R S - R.
SN74280
1 G E N E R A D O R DE P A R I D A D I M P A R / P A R de 9 b i t s . /
CHEQUEADOR.
17
3
16
28
&
17
8
13
15
4
9
7
4
9
Y¿
2
16
1
3
7
10
11
10
TIPO
DESCRIPCIÓN
CANTIDAD
SN74298
4 M U L T I P L E X E R de 2 e n t r a d a s con S T O R A G E
8
SN74367
6 BUS D R I V E R .
6
SN74390
2
SN74393
2
SN74LS670 1
SN75365
4
SN75451
2
SN75452
2
SN75453
2
SN75454
2
SN75491
1
SN75492
1
i
SN7489
SN74S201
1
2112-1
1
6510-1
1
8703
1
9400
1
CA.3080
1
HP5082-7414
HP5082-7730
LM3900
4
MC1408L.6
1
MC1458C
2
CONTADOR DECAD1CO.
C O N T A D O R B I N A R I O de 4 b i t s .
R E G I S T R O F I L E de 4 por 4 / s a l i d a T . E .
D R I V E R de N A N D TTL a M O S .
D R I V E R AND P E R I F É R I C O .
D R I V E R NAND P E R I F É R I C O .
D R I V E R OR P E R I F É R I C O ,
D R I V E R ÑOR P E R I F É R I C O .
D R I V E R MOS a L E D .
D R I V E R MOS a L E D .
M E M O R I A R / W de 64 b i t s .
RAM de 256 b i t s ,
RAM e s t á t i c a de 256 x 4.
RAM de 128 x 8.
C O N V E R S O R A/D de 8 b i t s . T . E .
C O N V E R S O R V/f
A . O . de t r a n s c o n d u c t a n c i a .
I N D I C A D O R N U M É R I C O DE 7 S E G M E N T O S .
I N D I C A D O R N U M É R I C O DE 7 S E G M E N T O S .
A . O . NORTON,
C O N V E R S O R D/A de 8 b i t s .
A.O.
2
19
2
2
4
40
10
10
10
9
4
13
24
6
10
10
16
2
lü
19
10
8
MC3403P
4 A.O.
5
N5748V
NE555
SN72307
1 A.O.
1 TIMER.
1 A.O.
4
UA723
i A.O.
ABREVIATURAS;
A.O.
A,V ,
C .A.
C .1 .
A m p l i f i c a d o r operacional
alto voltaje,
colector abierto,
elear .
40
4
M - E , maestro - e s c l a v o .
PR,
preset,
T .A, ti empo de acceso,
T . E . tres estados,
NOTA: Di sponemos además de transí stores, diodos, capacitores y
resistencias.
- 6 -
L A B O R A T O R I O DE SISTEMAS DIGITALES III
PRACTICA N-c 1
EL ANALIZADOR LÓGICO
OBJETIVO.- Conocer el f u n c i o n a m i e n t o del a n a l i z a d o r lógico
Diseñe el s i g u i e n t e circuito con elementos TTL.
'y
V A
RELOJ
SIMÉTRICO
DE
15 KHz
> QB
...
, ,¿j CONTADOR BCD
i
^ Qc
QD
Las formas de onda generadas por este circuito servirán pa
ra e x p l i c a r el funcionamiento del analizador lógico.
7 -
7D01 FEATURES
The 7D01 Logic Analy -' »-'/i I store and displóy up to 16 channcls of digital data when installed ¡n a 700Q-?>?iius mulnít
The cursoí function provu .•-::, an ¡ritensiíied zone on the data display. and a corresponding numerical leadout displ.-y s
the locjíc state (1 or C) i " :h displayud channel oí data. The positio r >if the cursr , relativa to the irigger, is dK< • ' ,;)í
on ihü cit leadout. Curso 1 t-.vdoití is displayed in either 3 bit oí" A -bit byus.
Diyilül data Culi be SIOIEI! ''i 3 íonnats: 4 chunnels ai 1016 bits/channcl, 8 channels at 508 bits/channo!, o- 16 '^u.nn
254 bits/channol. The s u - - i-!.; iaie is selectable from 10 nanoscconcls tu 5 mtlliseconds'sample (in a 5 - 2 - 1 snquei..,;!
Ubing the interna! time bas.*, oí can be used witli an externa! clock signal (up to 50 mcgahertz).
T h e 7001 can be uiíjijeiLü t r t J í n 4 sources: channel O data, an external signal, a built-in 16-channcl woíd irro(jn¡;'i;i, oí niíin
uólly Thtí Itirjgei'wJ data can bu pioduced following the ttiggei (PÜST T R I G } , con te red aiound the l i i y c j e r (CENT E ' l í ) , oí pu.
coctliiiíj the tiujger (PRE TRIG). The input thccshold can be vaiied from minus 12 volts to plus 12 volts, ex y,>i tu |J!MÍ 1.
volts loi T I L logic levéis.
'I hn Word H(.-cogni/(ji pioduces an outpnt when the IOQÍC states oí the 16 input data channuls match the siau.'s oí [lie tunt-s
poruJing Word Recognuer switches. Two qualifier inpüts ate also provided to enablc the Woul tíficíjíjni/'ei oi:!|>m I ht; W o í
Ret;oi|n¡¿f!i opuiates in eithei tln¡ syncluonous or asynchronous rnude. A variable f i í t e r (to at luast 300 njíMibecuHii:,) alU.w
oí tu ¡oí íalse tr¡(|(jcr sujnals.
U
Figura
—^-1H
U
1. Fiont pjnul conttols, conneclors, Jiid mcJicaicrs.
U
FH.TEI
- 8 -
( 1 J t X T C L Ü C K P O L A R I f Y Switch-Selects the active edge of the externa! clock signa! applied to tho C (clockí inpmof theCIviiíK
^~
O - / Data Input connoctor.
2 ) SAMPLE I N T E R V A l . S w m h -Si¡lacl$ the data input sampla r«to. Sample rates from G milliseconds to 10 nanosec-onn\n provui-d
in a í i - 2 - 1 si!C|uoncii. A Uh|j hnhmd thu knub :,kirt rjhnks wln.-n the samplo rate is too fa-,t for B-channcl operarían (10 namv.i ; <:ond
r.r 16 chunnol (10 or l'U n,iiio-,.:cond| s¡)nif¡!e inturvals. When sol to Ihe E X T pasmón, the C (dock) mpul is suluclod. Tl.iiSAMPL
IN i L í l V A L l.tmp dúo-, no I b|inl< when op.:r.iiiii;j ui thu E X T positiun.
OISPI. AY 1 IMF. Cunlru! Suls ihu tumo lli.il tliii storud data is displaynd boforu a new store cycle beqins. Tho thsptav lime \-, ,.on
tinuously v.jri.ible liuní apjHUXimutiiiy 1 tu 1Ü soconiJs, or can bo held inrfofinitely by turning the control fully clockwisfi into t l x
«' riulrmt po&ition,
(4)
MANUAI lir.íilVr PirJibutUm (eoncuntnc with DISPLAY TIME contfolí-Overndes tho DISPLAY TIME control and siarts a ne
store cyclo.
( 5J DATA CHANNÍ IS and lil IS/CH S w i t f . h - - S u l u c l s data from channels O throu(|h 3 with 1016 hits of mumory per channul (O 3/
^—
10'lb). SdecU data frnni ch.mMi.'ls O throu<jh 7 w i t l i SOS bits of memory per channol (O 7/üOÍÍ). Selects data Irom channols O
tliroiKjli 1Í, w i t h 2b4 hits r.f memory per ch.mnel (O 15/254).
6J
®
FINE POS/COAfíSü Contmh-Positions the cursor ¡ntensifíed zone to any bit on the data disptay in one bit (FINE POS) or 10
bit incremunts ( C O A R S G ) .
CLOCK ÜUAUFIHR- The ClorU Qualifier aliows you tu selectively store data into the 7D01 memory, by inhibuin') or en.ibltnn
the Siorü Clock. Tln¡ Cl'>< k Omiliftar hecame a part of the 7D01 LOCJÍC Analyzer beyinning with serta! nuir.ber HOBGG85. The
CLOCK QUALIFIEH s w i t c h n.places the B Y T E switch found on 7D01 untts prior to B0860G5; byte selection is now accomplish
throucjh tho use of ¡m itn MI-I! jum|K¡r.
HOHIZ POS/MAG Controls- Huí i/ontaliy positionr, the display with the graticule arca (POS) and (jrovides cuntmuousiy va. ¡rblo
horuontul magnifkülion (X1 ¡o X 1 G ) of the display (MAG).
MANUAL TRIGGER Swilch-Activates the triggor circuit.
Í I Ü ) TRIG'Ü Indicator- l.Kjhts on thft first accepted tri<jger (after reset) and remains on untíl tlie store cycle is reset.
DATA POSITION Switch-Threu posn ion switch «lects data for storago in tho memory after the trigger (POST T KIG), beforeí n
after the tt ¡(j-jtir (CENTER), oí buforu the uigger (PRE 1RIG),
®
T R I G G E R SOURCE Switch-Three position swiich ríerives the trigger signal from the rising edg<? of the channe! O d;:ta {CH u),
from an externa! signal a, diod to the fcXT TRIG/OUALIFIER INPUT Connector (EXT), or from the Word Rccognizer (W.R.).
(1 3J EXT TRIG POL ARI1 Y Switch -Selects etther the rising or the falling slope as the active edge of the external trigijering signal.
T R I G / Q U A U FIER IMPUT Connector—Próvidos input for an externa! signa! (TTL level) to be used as an c-xternal tricjgor sig
nal or as an exturnal qudlilttjr signal for the Word Recogni/er.
®
Channel Swiicht-s- Sixteen threo-positiori switchwi (cliannels 0 through 1G) í,ñlect the active stato for each channel cf ciíitn innut.
The active slaiti for üacli channü! cari bn selected to be a high levo! (Hl), a low leve! (LO), or to disregard the dala level (X). Ti r
amplitude of tlie Ht and O stateb is determinad by the THRESHOLD V O L T A G E controls.
1 QUALIFIiíR Sv.'Itch—Three-poftitlon swhch selncts active state of the signal applied to the EXT TRIG/QUALIFIEH
INPUT coniiuctor. The active siate can be selected to he a hifjh leve! (Hi), a tow level (LO), or to disre^ard the data levo! ( X i .
®
®
PROIU; O U A L I F I E R Swiich—Tliree-pusition switcli selects the active state of the sinnal applied to pin Q of t ! i s uuii¡níji 0-1Ü i >nt
Input conntíctor. Thu active state can be selected to bu a high level (Hl|, a low leve! (LO), or to ciisregard the ci:iui luvel ( X ) . 1 lie
amplituJtí of iht! Hl and LO staics is d^termined by the THRESHOLD VOLTAGE controls.
lVJi. lvftüljLr Switüh—T'.vo-position switch determines the operating morK» ot the Word Fíecognizer sysK m. (n ilie SYNC positinn,
the signíil <¡( tlie W.H. OUT connnctor ooes Hl on the active edne of the clock signal after .til W O R D R t i C O G í J I ^ - E R conditions ¡n
met (Chann;r!s O throuyh 1&, E X 1 C R N A L QUA! I F I E R , and PROBÉ Q U A L 1 F I E R ) . The clock input is applied to t h f i C í c l o c k ) - n
put of th«; Di(|ital AcquifJtion Probo conn«ctfid to the Channel 0 7 anrl F v t o r - al Clock Dyta Input connrctpt Ir, Uio A S Y N C poii
liun ihu si;trvit *ii ihft IrJ.R, OUT irunnector goes H| atter all W O R D H Í I C O G N i Z E R oonditions are mct (Channels O Ihrouyh Ib,
F.XT'ERNÁI. ÜUALIFIEFÍ, and PMOBL OUALIFIEH).
13 )
F I LTF.R Control- Inh'bn". i he Hl outpm al ihc- W.R. OUT connectoi for about 300 nanosfronds. The F I L T F R control is fuñe
tion.il only wht'n optrcítint) in the A S Y N C W.K. MODfc and is used to preven? írjygering fiom noise or bits that have no mudiuVi-j
at that timu.
(20)
W.li. OU t Conuuctoi - pK'U'Jiís A Hl o til put leve! (or exlemnl use wtien all WORD RECOGNIZER canditions have beñn sati!,fn;H
@
@
S I Oíil: Cl f t C K OUT Con., M-'III Piovid; J íiCL K.v.;l iloie t.¡tn,k siíjnai for uar wiih exterirtl equipment. This output v^il! diiv ,»
untciinin.itod í>0 ohm c.iblr (l.)o NOT t^rminatu cable with bO ohm load to gi.n:nd.)
O A I A OU t Access
P.Ü'-I i s accuss to the D;ttü Output conneutor (J1ÍÜ) insidti the inslnm.ent.
_
1
( 23 )
Ch;mni'l íi U) «iitJ Prut
'""i. ilititii Dül.i Input Connuctor- Provides probo inputs to Channels íí throuyh 1b ¿.nd the Probé Q u a l i f k -
f
'
'^
(24 ) Cli.tdiii.'l O / .mil fc xtüinal Cl«i:K Data Inpui ConnuLtor-Provides piobo inputs for Chammls O tlnough 7 and tho E x t e r n a ! Clock.
IMHI. SHOI 13 VOI 1 AGl: MONI 1 OR Pin Jjrk
Ptovidtís an output Ui monitor tho de thrciholil voltdtju of the d a t a inputs.
/
•
i
(26)
^-r
}
'
S --
V O I I A t i l - selector is si;t I > V A I t .
•
i
''23)
rLs
Vr.fil POS/MAG Vüttic.'tlly po-.ilions tho »lispl<iy wnhm thu (jrati^utií aitt.i (POS) Próvidos con tinuously variabltí vortical ntagni
c a t i ó n ( X I to Xü) of tliüdihpl.iy (MAU).
/
s"~í\
I H U l - . S H O l . Ü VOI TAiJÍ; S,:l,!rtor S w i t f h ) hie« po-.ition swiich ietoct.s .1 prcsot thi eslío Id voltago for TTL loyic, |i¡v«U { T I L } , o
,i í lo - 12 vi-li vüii.ible tlu(.':,hokl vuho>}t2 ( V A R ) ¿is dtítoi mtni'd by the brr. wdiiver adjustni.ínt, Also selects ni TI L V A H positt
thu v.ui.iblí! ihitjslioid vijh t )i|»! ( » ID — i;? volt 1 )) for thii ("li.inin;! 0-7 and i,>: tu-i t\íi\k Dat.i Input connector and th» prese t
TTL thniihold v o l t agí; loi thu Ch,nuu¡| H Ib untf Probo Gu.ilif ior Da tu Inptil (onnecior.
( 2 7 ) ' HIU.SHOI 1) V t ) L 7 A G t Aíljustin.:ni Pigvidos vaiuible threshdld VQJtagu (plus or minu-j 12 volls) whun thu 1 MHtSHO
/
9 -
DF2 FEATUFSES
The Oí- Display Formmn.-r provides data domain display rnodes in addition tu the existió*} time-dornain display of the 7UU1 t.oqn: Analy^c
ii rjJns b t a t e table (jjspirjys with a cornpaiison mode, ü mnp display and other operational mod.es as assignod lo the Mnnu i.iit. The ÜF au.jd
lo i lie 11:11 sidf! of the 70D1, f o r m t n g a thr»ie widü ptug in assiimbly. |"his assembly opérales ¡n a 7000-serius osdlloscopíí niijinf tórnu nj com
.1 compliíii; 16'Channd lí.tjie timirnj s t a t o analy/er system.
A iiurroprocessor contrnlhiii niemory sysicm, containml ín ihu l)t:, is capdble of rücording two 7D01 inform;nion records. Ponióos o f but¡i
¡nfoniiiUton tficords riujy bo displíjyed concurr^nily in a stíjtü lable prttsentation.
^ ' • " í ! Dilles ¿iré displíiynii ID torms of (ítthor h(ixnd(;ciiTial, oct.íl, or Ijinary formáis. This dala may be d¡splayc-d ¡n up to two tobtcs uf 17 !MIí f < l-ii wurfii, each. The l u f t h,md table displjys data curruntty storud in the 7D01 mi¡mory I7D01 di-:pl;¡y). Th« r¡ght-h,m<J ublt; <lif.pljys il.i
i ' ' . : ? h.ii bufin transfcni.-d fiuní pruviuus /Ü01 displuys to tlin DI memory trefcruncu disptay). Thtí OF compares thfe '-? i.ibl<,-s U tul n-stns the
lifiíi the 7D01 (i;)i¡i .;quals ihy ((;fifruni;i! datü.
i
SELECT;
I HIGHT VERI MODE
. TIMING
I
-M.',»1
CURSOR SCAN
FAST
SLOVV
-5
MANUAL
jCUflSOR SELECTSFIflST WOBQ)
HFX
OCT*l
BINARY
MENM
rl
Figura
2. Fronl-püno) connoli, connectüís, and miJicaíors.
10 -
( 1 )
"I iining f)i.n]f¿jm Switr.h cj'.-k'cis ih<; timinfj dintjram display (rom the 7DQ1 Logic Annlyztr.
( 2 )
MAP (CURSOR SCAN Switdujs) SK|I;¡ i viow of tíui 7D01 memory data in X-Y coordínate poínts on the a s c i l l o Scope rriüinfiíJiMi; c r i . I he Dt ¡luioin.-ihr.iUy í,equ(;nc(;s the díita locíittons al a FAST or SLOW rate, or d a t a locations
are selected m;jmJülly with the 7IXJ1 Oir'jor cantío!.
(3 )
V^y
S T A T E TAÜI ti Switches-Selecl ttjijukif display of thfi cursor word, the 16 words followiny the cursor word, and
the trifjji.-r wurd The idbului forni;i! CHII fje ilisplayod in HtX {hexiiiJudnial}, OCTAL, or BINAR Y hube-number
systeins.
f 4 )
7D01 ONLY Switcli-Selecis the s t a t e table frorn the 7D01 memory for display on the left-hand side of the c r t .
( 5)
—
^{Exclusivü Or) INTHNS HEF Switch-Compares state table dtsplay frorn thü 7001 rnemory (Inft-hand colurnn)
to u rnfereiice s t u t e tablt stored tjy the QF Iright-hand cotunn).
í 6 )
LOGIC Switchcs— Determine whether the state tabte displays are in positive or ney.it ¡ve logic.
f 7)
TABLE = Indicator— Lamp turns on when the 7D01 state table and the reference state table are eciual.
Í 8 )
^~"^
COLUMNBLANK S.vitches— Provide column btanking for state table displays, The blanked columns are excludutJ
from the data brise for all state table cumparíson and reset functions.
C9J
^—^
REF TABLEE FOLLOWS 7D01 Swiich-The cutsor location (trigger-to-cursor difference) in the referente s t o r e tsbli(right-hand column) follows the curior location in the 7D01 statK table (leít-hanu column).
(lO)
^-^
REF TABLE HEI.D Switch— Locks the cursor location in the reference st^'e table which allows thc cursor location
in the 7D01 reference siate table TO be moved independontly.
U U
^-^
REF TABLE FOLLOWS W/OFFSET Switch-Maintains the cursor locaiion offset, between the 7D01 and referunt-e
state tables, that w-s "tablished in the REF TABLE HELO mode.
(l2)
^-^
ShARCH Swiiclv-1 he 7D01 memory is searched for a match of the cursor word (íirst word) in tho reference state
table.
U3J
RESET IF 7D01 == REF Switch-Thu 7D01 rnemory is reset when the Vi"1 01 rnemory equals the DF itjferenct;
(14)
*****
RLStIT IF TABI RS
btate tiiblti displ.iv
(lf))
STORE 7D01-—*-RF.F Switch-Tr.msfürs the 7DQ1 memory into t!,t r >F niference mtmory.
(JG)
INTENS CONTRAS I Adjustnitmt- Controls bi ¡ghinuss of thc íntftnst*!- ti characiers uf the [JF ilii.play.
(n)
HORIZ POSN AíljuitiUL-nt--Cuntiuls horizontjt position uf rhe DK (iisf.kiy.
(IB)
V r : R T SIÍ2E Adjustment - V a i t e s v«i lic.jl suc oí tfit- DI- diiplay.
(19)
V t RT POSN Ailjitstiiiíiiit- Controls vunicül pusitiun oí ihu Uf di^pluy.
(2ÜJ
RLSftT OUT ConnHCtor- Pin j.ic'k coiinectoi pioviiln:- ¡i HlGH TTL levtjl output when Un: M)U1 memoiy is rt-iiü t
tho Ul:,
Lt\
lf2J
Switch-Thfi 7D01 memory is reset when the 7f 01 state tuble display equüls the reference
Ciounü Coi)Mi:i:tí>r , —~)
Ml.Ntl S w i t c h
Pin j.'u.k cunntictor próvidas u yround rt'turn ' •
íifliíft!, iluí MI-IHI I i s t (libpi.'V
ihe RESET OUT Qütfl.
( 2 1 tlü
- 11 LABORATORIO DE SISTEMAS DIGITALES III
P R A C T I C A N-ü 2
DISERO DE CIRCUITOS SECUENCIALES
OBJETIVO.- Estudiar técnicas no convencionales de diseño de
circuitos secuencia!es.
U t i l i z a n d o el reloj de 100 KHz del panel de pruebas, decodi
ficadores y biestables, diseñe el siguiente circuito secuert^
ci al ,
.
RELOJ
100 KHz
CIRCUITO
^ SECUENCIAL
._--y
i
" •>
r nh
íU
^ nWC
*.
^
.
•i OH
_^
1^ Q
- 12 -
L A B O R A T O R I O DE C I R C U I T O S DIGITALES III
P R A C T I C A MS 3
R E L O J E S C O N MONOESTABLES
OBJETIVO.- Conocer la utilización de monoestables para circuitos de reloj.
Diseñe un c i r c u i t o , a base de monoestables, que genere dos
fases no s u p e r p u e s t a s » tal como se i n d i c a a continuación:
£
^
Ai
^
CIRCUITO
^ <j>.
AI
AQ
0A
^B
^ ^
0
o
0 00
0 01
n
u
i¡
0
0
lf 1
1í 1
1
1
0
1
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10
020
021
030
031
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0
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ms
- 13 -
LABORATORIO DE C I R C U I T O S DIGITALES III
PRACTICA N* 4
APLICACIÓN DEL TIMER 555 COMO ASTABLE
OBJETIVO.- A d a p t a r un c i r c u i t o descrito en una revista técnica a nuevas condiciones de diseño.
Triangular waves from 555
have adjustable symmetry
1 he lixed-lrequency t r i a n g u l a r waveforní so citen req u i r e d in pulse-duration modulators oí sweep generaiors too often t u r n s out cosí I y lo ímplcmcni. Though
operational-amplifier circuils can dcvelop u triangular
wave by integration oi u squarc wavc, the tips of the
tri.mgle hccomc blunt at Irequeneies ahove 10 kilohertz
unless expcnsivc deviees with high slcwing rales are
usal. Also, ihough smglc-package voltage-controlled
nscillators providc triangular output, they are not costeti'ective l'or lixed-frequeney applications, and most
have high current drain. However, an inexpensive 555
tinier anü some transislors can genérate t r i a n g u l a r
waves ¡tt frequencies up to aboul 100 kH/.
The circuí! shown generales a triangular waveform
by a l t e r n a i e l y charging and discharging a capacitor.
The transistor Qj and Q¿ w i t h their y.eners act as a
swiu hed-current source and a swilched-curreiU sink
i h a i are aclivated by Q:). Whcn Q;¡ is on so that its collector is low, the Qi curren! source is swilched on, and a
current \¡ charges capacitor ('. The linear voliage l a
that appears across (' corresponda to (he c h a r g i n g law
d V / d t = i,/C,
Voltage V across the capacitor increases ¡ u n í I u
reaches a level that is two thirds of the supply voliage,
which is the upper t r i p point o f l h e 555 tinier rin- v u i t age at pin 3 oí' the t i m e r then gocs low, t u r n i n y » » n * Q i .
Since the collector oí'Q.-j is thus made high, the Q¡ c u r rent source is deactivated, and the Q^ current Miik is
switchcd on. The capacitor is discharged by í-_> u n l i l the
lower trip point of the 555 timer is reached, at onc i h i r d
of the supply voltage. At this poin! the 55.S changos
state and the cycle repeats. Thus the o u t p u t voltage
varíes from 4 v to 8 V if the supply is 12 v.
Qi and Q-¿ may be any high-gain pnp and npn transistors, such as 2N3638 and 2N3646. Q:i may be any
npn switching transistor, such as 2N3646, The Ibrward
voltage drops of Dj and D-2 ensure turn-off of Q¡ and
Q->. Resistor R-¿ is a symmetry adjustmerit, controlling
the discharge rate of C by varying ¡2- For the valúes
shown, the frequency in hertz of the symmetrical
triangular wave form is roughly 75/C, where C' ib in microfarads; thus, C determines the frequency.
Q
- 14 -
100 120 140 160
-»t|ys
En base al artículo anterior, diseñe un circuito que
duzca una forma de onda t r i a n g u l a r como indica la figura,
sin u t i l i z a r condensadores variables,
con una fuente de
a l i m e n t a c i ó n de 15 V. Tiene a su disposición diodos Zener
de 2,2 y 4,7 V y transistores 2N597, 2N1305, 2N1308 y 2N
1310.
- 15 -
LABORATORIO DE CIRCUITOS DIGITALES III
PRACTICA N* 5
APLICACIONES
DEL TIMER 555 COMO MONOESTABLE
OBJETIVO: En base a dos notas de a p l i c a c i ó n , diseñar una tercera api i cación.
PULSt W I D T H MODU1 ATOH
MNPAR HAfít
When thif lirner ¡s coniu;(;i¡íij in tli-j monostablti niotle
and tii'iijeieií wiUli i cu'itiiiiiu'^ pi.Kü íiain, ¡he mitpül
piiist; v;id!h r,an be [iiL.iJiil.Ui.O hy u iitjiw! ¡ipplitfi] to pin
5. Fitium S shows tltc c t n j j t r , í,nj in f'/^í/n? f) ¿¡re soim,1
wav(,'(o¡ni exftidples.
FIOURE 1?
Fiyure 13 shows w, veforn^ generatecí by tho linear ramp.
Tht lÍTie lnt«rvp) i! (¡¡ven by:
2/3 Vr.g R t (R, -t fí g )'C
' HI^CC-VBB ( H , H R a í
k.
' (V
\ ' í - . .,.,1
H, . 4- ij.
l'í l.M* " í " l I V . D i
KUlTwi Dol|K.I iñ
i iicirt [mi Cit«,i»r
UrtB 9. !'i..liü V% .
Diseñe un modulador 1 i neal por ancho de p u l s o » debiendo ser
la señal modulante (2,5 + 1,5 sen Zirft) V. y f « 1 KHz. La
señal modulada debe ser un tren de pulsos de 10 KHz.
- 16 -
L A B O R A T O R I O DE SISTEMAS DIGITALES III
PRACTICA N* 6
APLICACIONES DE MEMORIAS
O B J E T I V O . - Diseñar un stack.
Diseñe un stack tipo FILO (First In Last Out) de 16 Word x 8
Bits y otro tipo FIFO (First In First Out) de 16 Word x 8
Bits ,
DATA IN
_!
DATA OUT
O
1L8
R/W
16 W
x 8 B
FILO
CLOCK
DATA IN
8
R/W
16 W
x 8 B
FIFO
CLOCK
DATA OUT
Existen varias soluciones a este problema; sin embargo» una
de las más sencillas es utilizar memorias RAM y contadores
UP/DOWN. El contador se utiliza para direccionar las células
de memoria.
Diseñe además un c i r c u i t o de a l i m e n t a c i ó n de emergencia,
base de baterías de 1.5 V.
a
- 17 -
L A B O R A T O R I O DE S I S T E M A S DIGITALES III
PRACTICA
A P L I C A C I O N E S DE MEMORIAS
E T I V O . - D i s e ñ a r un s i s t e m a de c o n t r o l d i g i t a l .
U t i l i z a n d o las m e m o r i a s RAM 6810-1 de 128 W o r d x 8 Bit, 5 V.
de a l i m e n t a c i ó n , y o t r o s e l e m e n t o s TTL, d i s e ñ e un c i r c u i t o
de c o n t r o l que c u m p l a con la s i g u i e n t e f u n c i ó n :
Master Reset
(Active Low)
Clk
CIRCUITO
DE
CONTROL
-2-
y
Status
SQ
Sd
So
0
0
0
0 MASTER RESET*0
O
Si
0
1
0
1
S2
1
0
1
0
1
1
0
0
s*
1
1
0
1
S5
0
0
0
0
Se
0
1
s?
0
1
1
0
1
1
Se
0
0
0
1
S9
1
1
1
1
S3
Note que S 5 » S f l y que S 7 = Si
XY=00
L A B O R A T O R I O DE SISTEMAS DIGITALES III
PRACTICA N* 8
INTERRUPTORES Y MULTIPLEXERS ANALÓGICOS
OBJETIVO.- Construir un amplificador programable.
U t i l i z a n d o el m u l t i p l e x e r analógico 34052, amplificadores
operacionales y circuitos lógicos TTL, diseñe un circuito
que genere la función i n d i c a d a :
CIRCUITO
ANALÓGICO Y
DIGITAL
- 19 L A B O R A T O R I O DE SISTEMAS
DIGITALES
III
PRACTICA N* 9
C O N V E R S O R A N A L Ó G I C O - DIGITAL
OBJETIVO: Conocer el funcionamiento del convertidor V/f.
U t i l i z a n d o el convertidor V/f 9400» diseñe un conversor A/D
que m i d a voltajes continuos de 0,00 V. a 9,99 V.
12 b
CONVERSOR
A/D
DISPLAY

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