An Algorithm for Low Memory Bandwidth Wavelet Video Compression and its VLSI Implementation 大阪大学大学院工学研究科 情報システム工学専攻 情報システム工学基礎論講座 情報システム構成学領域 博士後期課程３年 大巻 ロベルト 裕治 発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮への 応用 ３．ハードウェア向きDWTアルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論 背景 （１） マルチメディアデータの様々な分野におけ る利用 静止・動画像符号化アルゴリズムに要求される 機能の多様化 スケーラビリティ • 解像度 • ビットレート 従来の符号化アルゴリズムでは対応が困難 背景 （２） 離散ウェーブレット変換 （DWT： Discrete Wavelet Transform） 自然画像の圧縮に適している 解像度のスケーラビリティ 埋め込みコードの出力によるビットレートのスケーラビ リティ 大容量のメモリが必要 VLSI化が困難 ハードウェア実装に適したDWTベースの動画像符号化手法 の考案，およびそのVLSI化実現 発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮 への応用 ３．ハードウェア向きDWTアルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論 ウェーブレット変換 「小さな波」へのシフトとスケール操作に よって生成される関数基底による信号の 近似 シフト 0.1 1 2 3 4 5 6 7 -0.1 -0.2 スケール ２次元離散ウェーブレット変換 原画像 水平方向１次元DWT 垂直方向１次元DWT • 低周波成分と高周波成分に分割 （情報は低周波成分に集中） • 空間情報の保存 EZW（Embedded Zerotree Wavelet) ア ルゴリズム DWT係数の特徴 • 絶対値が小さい値が多い • サブバンド間の相関性 ゼロツリーデータ構造を導入 埋め込みコードを生成することにより、１つのビットストリーム であらゆるビットレートに対応 データアクセスが複雑なため、DWT係数を格納するために 大容量バッファが必要 EZWによるDWT係数の符号化 Pixel val. DWT coef. EZW ２次元DWT 転置 メモリ EZW code 係数 バッファ bitstream 算術符号化 メモリ容量 / バンド幅 の増大 DWTとDCT(離散コサイン変換） DCT ブロック ノイズ レート 制御 処理単位 DWT 有り （低ビットレート時） 無し 複雑 EZWにより容易 に実現 ブロック単位(88) フレーム全体 DWTでは大容量のメモリが必要 ２次元DWTにおけるメモリ削減 Overlapped Block-based DWT overlap 互いにオーバーラップする ブロックを単位に２次元DWT を実行 Line-Based DWT 水平１－D DWTと垂直１－D DWTを並行して行う 従来方式の問題点 オーバーラップブロックベースDWTでは大 量のレジスタが必要 制御回路の増大 DWT，EZW間に必要となるバッファについ ては考慮されていない まとめ 離散ウェーブレット変換 DCTよりも高い圧縮効率 大容量のメモリが必要 ２－D DWTのメモリ容量の削減法は提案 されているが，符号化器全体を考慮した研 究は少ない 発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮への応 用 ３．ハードウェア向きDWTアルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論 提案符号化アルゴリズムの概要 メモリの容量および帯域幅の削減 ハードウェア量の削減 低メモリバンド幅２次元DWTによる転置メモリ の削減 部分ゼロツリーEZWによるバッファの削減 フレーム内圧縮のみ スケーラビリティ EZWによる柔軟なレート制御 提案２次元DWTアルゴリズム 従来方式 Horizontal lev.1 Vertical lev.1 Horizontal lev.2 Vertical lev.2 提案方式 Horizontal lev.1 Horizontal lev.2 Vertical lev.1 Vertical lev.2 転置メモリ容量の比較 512×512ピクセル画像 (5,3) フィルター 従来 Overlapped Linebased block 提案 メモリー （ワード数） 262,144 2,555 4,096 32,768 種別 memory register memory memory ゼロツリーデータ構造 •ビットプレーン単位で処理を行う •全ての子孫が０であるサブツリー はZR（Zerotree Root)という単独 シンボルとして符号化 MSB PS +1 0 -1 IZ 0 0 0 0 0 0 0 +1 0 0 0 0 NS 0 ZR - ZR IZ - IZ PS - - - - - 部分ゼロツリーEZW探索 PS Vertical DWT coefs IZ NS IZ ZR IZ ZR - IZ ZR ZR - ZR - ZR - ZR ZR PS Horizontal lev.3 (Low-freq.) ZR Input to vertical DWT - ZR IZ - IZ PS Partial zerotree システム全体のメモリ容量の比較 512×512ピクセル画像 (5,3) フィルター 従来 Overlappe d block Linebased 提案 DWT 262,144 2,555 4,096 32,768 EZW 262,144 262,144 262,144 32,768 合計 524,188 264,699 266,240 65,536 性能評価 （Football) 性能評価（Mobile) 復元画像 Football frame # 10 MPEG-2 (PSNR:28.2 dB) DWT (PSNR:30.2 dB) DCTによるブロックノイズ ＭＰＥＧ２ MPEG－２ ＤＷＴ 提案方式 まとめ 低メモリバンド幅2-D DWTアルゴリズム 転置メモリの削減 部分ゼロツリーEZW探索 • DWT，EZW間のバッファ容量の削減 • 水平方向と垂直方向のDWT係数を 独立に処理 フレーム内圧縮のみで高い圧縮効率を実現 発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮への応 用 ３．ハードウェア向きDWTアルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論 提案符号化器アーキテクチャ リフティングアルゴリズムによるDWTフィル タ 部分ゼロツリーEZWによる水平，垂直方向 ゼロツリー探索を独立に処理 ビットプレーン処理rの並列化 提案符号化器の全体構成 Pixel data M U X DWT Unit Stage 1 FU Stage 2 FU M U X Dominant Path code AC Unit EZW Unit Compressed dominant code Output Buffer Horizontal lev. 3L Horizontal lev. 3L Line Buffer Control Horizontal Partial zerotrees Line Buffer DMA External SDRAM DWT演算器のアーキテクチャ （１） リフティングアルゴリズム FIRによる演算 C2k-2 C2k-1 C2k C2k+1 C2k+2 High Freq. ･ ･ ･ Hｋ Low Freq. Lｋ ･ ･ ･ １ ３ High Freq. C2k-2 Hｋ C2k ２ Low Freq. 高周波成分と低周波成分 を独立に演算 C2k-2 C2k-1 C2k C2k+1 C2k+2 C2k+3 L Hｋ＋１ C2k+2 H ４ Hｋ L ５ ６ H L H 高周波成分の演算結果を 低周波成分の計算に利用 演算数を５０％削減 DWT演算器のアーキテクチャ （２） DWT FILTER リフティングフィルタ DWT FILTER レベル１ レベル２、３ ３レベルの１次元DWTを １係数/サイクルで実行 EZWユニット ビットストリーム bitplane 1(MSB) 0 Compare +00110 bitplane 2 bitplane 3 0 +1(MSB) bitplane 4 bitplane 5(LSB) 1 +001 Update Sub. Bits Gen. 10 Dominant Path Code Subordinate Path Code メモリアクセス回数の削減： 全てのビットを並列に処理 0 EZWユニット （２） • 部分ゼロツリーアルゴリズム を用いることにより水平EZW と垂直EZWを独立に処理 レベル間比較のパイプライン化 が可能 AC (arithmetic coder) ユニット bitplane i symbol (PS/NS/ZR/IZ) bitplane i-1 symbol bitplane i output code state transition table new state current state bitplane i+1 symbol (PS/NS/ZR/IZ) state register bitplane i symbol state transition table bitplane i +1 output code new state state register current state 全てのビットプレーンの処理を並列に行う 水平モードにおける動作 M Pixel U Data X DWT Unit Stage 1 FU Stage 2 FU M U X Dominant Path code AC Unit EZW Unit Compressed dominant code Output Buffer Horizontal lev. 3L Line Buffer Control Line Buffer Horizontal Partial zerotrees DMA External SDRAM 垂直モードにおける動作 M U X Dominant Path code DWT Unit Stage 1 FU Stage 2 FU M U X AC Unit EZW Unit Compressed dominant code Output Buffer Horizontal lev. 3L Horizontal Partial zerotrees Line Buffer Control Line Buffer DMA External SDRAM 実装結果 テクノロジー 0.35 um 3LM CMOS 動作電圧 3.3 V チップサイズ 4.934.93 mm2 パッケージ 160 pin QFP トランジスター数 341,440 動作周波数 33.0 MHz 消費電力 210 mW ターゲット画像 NTSC (720480) 4:2:0 YCbCr 30fps まとめ リフティングアルゴリズムによるDWT フィルタのゲート数の削減 水平，垂直各方向の1-D DWTとEZW探索 処理をパイプライン化 ビットプレーン処理を並列化 実時間処理と小面積を両立 発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮への応 用 ３．ハードウェア向きDWTアルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論 結論 DWTによる動画像符号化アルゴリズム およびそのVLSI化実現 低メモリバンド幅２次元DWT 部分ゼロツリーEZWによるモジュール間のバッファ容 量の削減 メモリの容量とバンド幅を削減することにより 小面積ハードウェアによる実時間処理を実現
© Copyright 2024 ExpyDoc
