コンピュータアーキテクチャ 第6回 1 基本的な回路 論理回路 (logic circuit) – 順序回路 * (sequential circuit) – 組み合せ回路 * (combinational circuit) 今回のテーマ – クロック: コンピュータの動作のタイミングを与える – レジスタ(順序回路)の構成 ラッチ,フリップフロップ – データの選択/解読回路(組み合せ回路)の構成 マルチプレクサ,3ステートバッファ,デコーダ 2 ハードウェアモデルにおける位置付け 基本的には フリップフロップ で構成 * マルチプレクサ, 3ステートバッファ, デコーダなど を用いて構成 * 3 クロック (clock) コンピュータの動作の基本となる タイミング * を与える信号 ハイレベル * (high level) と ローレベル * (low level) の周期 的なパルス (pulse) を水晶発信器で生成 電圧レベルの確定時刻や電圧の 立ち上がり * (立ち下がり) に同期して論理回路が動作 クロック周期 = 1 / クロック周波数 * 4 タイムチャート例 (クロックと AND ゲート) • clock 波形立ち上がり・立ち下がりはなぜ鋭い? ⇒ 遅れるとシステムの動作タイミングに影響 * • その他の波形の立ち上がり,立ち下がりはなぜ緩やか ⇒ ゲートを経由するため遅延が入る * * 5 D ラッチ (D Latch) 1ビットの 記憶素子 * 1つのデータ入力と,1つまたは2つのデータ出力および クロック入力を持つ回路 ⇒ 同期式順序回路 * 斜字体:信号 ゴシック体:入出力端子 6 D ラッチの機能 クロックが ハイレベル * のとき,入力データが出力へ伝わる クロックが ローレベル * のとき,出力はクロックがハイレベル からローレベルへ換わる直前の出力状態を維持する * 7 D ラッチの構成 NAND ゲートによる構成 * 8 例題 1 下記のタイムチャートは,D ラッチの機能を表している. (a), (b), (c), (d) の各時点の状態変化を確認せよ. 9 解答例(1) * * * * * 10 解答例(2) * * * * * * 11 解答例(3) * * * * * 12 解答例(4) * * * * * * 13 マスタースレイブ型 D フリップフロップ クロックの 立ち下がり * 時にデータを記憶 次のクロックの立ち下がりまで値を 保持 * * 14 エッジトリガ型 D フリップフロップ (edge triggered D flip-flop) クロックがローレベルからハイレベルに立ち上がる(またはハイレベルか らローレベルに立ち下がる)瞬間の入力データ値を出力へ伝搬 出力は,クロックの次の立ち上がり(または立ち下がり)まで値を保持する * ポジティブエッジトリガのタイムチャート例 15 演習問題 6.1 以下はポジティブエッジトリガ D フリップフロップの構成例である.この構成 によって,クロックの(a)立ち上がり時に入力値が取り込まれ,クロックの(b) ハイレベル時,(c)立ち下がり時,(d)ローレベル時には出力値が変わらない ことを確認せよ.ただし,(b), (d) では入力値が変化するものとする. 16 書き込み制御・同期リセット機能つき D フリップフロップ latch 信号が ハイレベル *のとき入力値が記憶素子に伝播 reset 信号が ハイレベル *のとき記憶値を 0 にリセット 17 レジスタ (register) D フリップフロップ * を複数個使用して構成 4ビットレジスタの構成例 18 マルチプレクサ (Multiplexer) * 複数の信号から1つの信号を選択する 組み合わせ論理回路 各入力が m ビットなら出力も m ビット 別名セレクタ (Selector) * 19 演習問題 6.2 テキスト p. 115 の演習問題 (2) を参考にして,制御信号 x, y, z について, 以下のような真理値表を持つ 7 入力マルチプレクサを設計せよ.ただし, ここではインバータと AND ゲートと OR ゲートだけを用いること. 20 3 ステートバッファ (tri-state buffer) 出力がハイレベル,ローレベル,高インピーダンス状態をとる * 21 デコーダ (Decoder) ある規則にしたがってコード化された値から,コード化する前 の値を取り出す回路 * デコーダの記号と真理値表 22 演習問題 6.3 テキスト p. 115 の演習問題 (3) を参考にして,以下のような真理値表を 持つ 4 入力 10 出力デコーダを設計せよ.ただし,ここではインバータと AND ゲートだけを用いること. 23
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