日本から世界に発信するユニークな技術

2015年５月27日
日本から世界に発信するユニークな技術
～CAAC-OSを用いたSuper low power LSI～
株式会社半導体エネルギー研究所
代表取締役
山﨑舜平
目次
1) CAAC－IGZOとは？
2) 酸化物半導体(OS)でFETを作製可能か？
3) Si nMOSと同等なFETをCAAC－IGZOで本当に作製可能か？
4) Si pMOSとOS とのスタック構造でCMOS LSIを本当に作製可能か？
5) 30 nm(チャネル長)のFET/LSIとは？
6) Si VLSIに本当にキャッチアップ可能だと思いますか？
2
1. はじめに-CAAC-IGZOの歴史
3
1-1 CAAC-IGZOの歴史
1985年
1987年
1995年
2009年9月
2011年5月
2011年6月
2013年7月
2013年9月
2014年6月
1)
2)
3)
4)
5)
君塚昇氏らが世界で最初にIGZOを合成、
その結晶構造を明らかに1)
君塚氏によるIGZOを半導体素子として使用することの提案2)
Philips社のF. M. Cillessen氏がIGZOを含む酸化物半導体
(Oxide semiconductor; OS)FETを提案3)
山﨑(SEL)によるCAACの発見 (特許第5211261号
SELによるNOSRAM4)の発表
SELによるイメージセンサ5)の発表
SELによるFPGA6)の発表
SELが発表した8bit CPUに関する論文7)が、700件以上の
論文の中からSSDM ペーパーアワードに選出される。
SID2014にてSELが発表した、8K有機ELディスプレイに関する
論文8)が、Distinguished Paper Awardを受賞。
N. Kimizuka and T. Mohri, J. Solid State Chem. 60, 382. (1985)
特許第1639398号
J. F. M. Cillessen et al., US5744864 (1995).
T. Matsuzaki et al., 3rd IEEE Int. Memory Workshop pp.185-188 (2011)
T. Aoki et al., Symp. VLSI Technology Tech. pp.174-175 (2011)
6)
7)
8)
Y. Okamoto et al., ECS Trans., 54 (1) 141-149 (2013).
T. Ohmaru et al., Ext. Abstr. Solid States Device and Materials,
pp. 1144-1145 (2012)
S. Kawashima, et al., SID Symp. Digest, 45, pp.627-630 (2014)
4
1) 結晶IGZOは1985年に君塚(当時無機材質研究所)により、
初めて合成された。ITO, ZnOや、その他の酸化物半導体
は透明導電膜としては多くの報告があり、FET、特に薄膜
トランジスタ(TFT)としては1980年代から研究されていた。
2) SELでは、単結晶でもなく、アモルファス構造でもない「新し
い結晶形態(CAAC-IGZO)」を発見した。CAAC-IGZOは、
高いc軸配向性を有しつつ、結晶粒界が明確に観察されな
いという特徴を有する。
CAAC-IGZOに関して詳細に、半導体の感覚で徹底的に
追求することで、初めて超LSIへの応用の道を開くことに
成功した。我々は、CAAC構造(c-axis-aligned
a-b-plane-anchored crystal)を新しい結晶形態であると
認識している。
5
1-2 材料と応用（デバイス）
デバイス
プロセス
物性特性
材料
欠陥制御
薄膜化
構造解析
膜質評価
デバイス
素子構造検討
プロセス開発
現Si LSIとの整合性
デバイス物性
OS＼受動素子との複合化
F2の更なる縮小化
スケーリングへの挑戦
OS＼Siハイブリッド
3D構造
～500C (400C)
プロセスの開発
スケーリングに伴う
問題点の解決
・IoT
・8K TV
・携帯電話
通信方式等を介した
他のシステムの
インターフェイスとの整合
集積化
応
用
システム化
論理回路化
大型化
省工程化
極省電力化
CAAC‐IGZOの研究開発を、材料の切り口からのみでなく、
デバイス化・応用も含めて総合的に試みた。
6
2. CAACはどのような結晶の形態か？
7
OS材料の分類
single crystal
CAAC
nanocrystal
amorphous-like
SELが発見し、シャープにて量産中
CAAC
amorphous
Melt quench法による
“amorphous IGZO1)” のシ
ミュレーションモデル
nanocrystal
アモルファス構造
c-axis
2)
3 nm
3 nm
InGaZnO4の結晶構造
© The Japan Society of Applied
Physics, 2014
薄片膜厚50 nm
薄片膜厚50 nm
1) K. Nomura, T. Kamiya, H. Ohta,
T. Uruga, M. Hirano, and H. Hosono,
Phys. Rev. B 75, 035212 (2007)
2) Y. Kurosawa et al.,
JSAP Autumn Meeting, 2014, 18p-A12-2
8
CAAC-IGZO膜の特徴
X線回折(c軸方向)
X線回折 (a-b面内方向)
石英基板起因のピーク
(110)面で回転
明確な配向は確認されず
b
c axis
明確な配向を確認
a
制限視野電子回折(c軸方向)
明確な配向を
確認
制限視野電子回折(a-b面内方向)
明確な配向は
確認されず
電子線を基板表面に平行入射
電子線を基板表面に垂直入射
CAAC： c-axis-aligned a-b-plane-anchored crystal
9
CAAC-IGZO膜の断面TEM像
(a) TEM像
HR-TEM像
(b) 図(a)の□部の拡大図
0.8nm
IGZO Film
Substrate
3nm
50nm
(Chip)
Substrate
(d) CAAC膜中におけるペレット
In
Ga or Zn
O
(e) ペレットの断面概念図
10
【六方格子の向き解析・カラーマッピング：解析手順】
平面TEM・結晶格子像
平面TEM高分解能像
FFT画像処理
・特定波数領域の
情報を抽出
①基準となる格子点に近接する6点の格子点に対して
最適正六角形の頂点との距離の和が最小になる
ように最適正六角形の向きを決める。
基準格子点
平均距離 a
近接格子点(6点)
θ
FFTフィルタリング像
独自プログラム
による処理
格子点抽出像
独自プログラム
による処理
六方格子の向き解析
カラーマッピング
最適正六角形
x
0°≦θ＜60 °
＊平均距離 a ⇒基準格子点と近接する6つの格子点間の距離の平均値
②各格子点について①を行い、基準となる角度から
のズレに対応したカラーを格子点に割り当てる。
本件では、最頻度の角度を30°に設定した。
ex.
0
10
20
30
40
50
60
orientations of hexagons [degree]
11
CAAC-IGZO膜の平面観察
(b)
(a)
(2)
(1)
50
40
(3)
30
20
10
10 nm
orientations of hexagons [degree]
(4)
60
0
(a) 平面TEM像, (b) 図(a)のFFTイメージから得られた、格子点が形成する
六角形の角度のカラーマッピング像(六角形の角度を0-60oに分け、カラース
ケールに示した色で色分けした。隣接するグレイン同士の六角形の方位を
示す色は、カラースケールにおいて、隣り合った色(小さい角度差)であった。
12
(b)
(c)
(d)
(1)
(a)
ペレット
60
50
(a)
(b)
(c)
(d)
40
(2)
30
20
10
0
平面TEM像
FFTフィルタリング像
orientations of hexagons [degree]
広域平面TEM像に対応した
領域番号
グレイン内部の観察
カラーマッピング像
格子点が形成する六角形
原子レベルまで拡大した数十nmサイズのCAAC-IGZOグレイン内部。
(a) 平面TEM像,(b)(c) 図(a)のFFTフィルタリング像,(d)図(a)のカラーマッピング像
点線はペレットの境界を示す。実線は格子点が形成する六角形を示す。
13
CAAC-OS ペレットの単位セル
酸素がクッション材として
In, Ga, Zn間にあり、
弾力性のある結晶構造である
ホモロガス結晶構造
ペレットの単位セル表面概念図
格子点が形成する
六角形
0.66 nm
1.98 nm
酸素(O)
0.38 nm
1.81 nm
ペレットの単位セル断面概念図
(Ga, Zn)O
0.7 nm
酸素(O)
InO2
ｚ
(Ga, Zn)O
In
Ga or Zn
O
14
(a)
(b)
(c)
(d)
(3)
境界
60
50
(a)
(b)
(c)
(d)
40
(4)
30
20
10
orientations of hexagons [degree]
広域平面TEM像に対応した
領域番号
グレイン間の境界部の観察
0
平面TEM像
FFTフィルタリング像
カラーマッピング像
原子レベルまで拡大した数十nmサイズのグレインの境界。
(a) 平面TEM像,(b)(c)図(a)のFFTフィルタリング像,(d)図(a)のカラーマッピング像。
点線で示したグレインの境界では、格子点が歪んだ六角形、五角形や七角形
を形成し、隣のグレイン同士を互いに連結している。
15
ボロノイ多角形の個数分布
CAAC-IGZO
単結晶InGaZnO4
単結晶InGaZnO4膜 [%]
CAAC-IGZO膜 [%]
四角形
0.1
0.7
五角系
1.2
15.5
六角形
98.2
68.3
七角形
0.4
14.5
八角形
0.2
0.9
九角形
0.0
0.0
図(a)および図(c)では、ボロノイ多角形数の分布を、単結晶InGaZnO4とCAAC-IGZOとで比較している。
図(b)および図(d)では、ボロノイ六角形の分布（黄色領域）と他のボロノイ多角形の分布（青色領域）とを
単結晶InGaZnO4とCAAC-IGZOとで比較している。
単結晶InGaZnO4は、ほぼ全てがボロノイ図形では六角形となっている。
CAACは六角形を基本とするが、五角形や七角形も観察された。
16
CAAC-IGZO膜の極微電子線回折 (NBED 1 nmɸ)パターン
平面TEM像
(a)
1
- 7.5°
2
- 8.4°
3
- 23.1°
4
- 24.6°
5
- 31.0°
12
34
5
20 nm
(b)
5 nm-1
1
1
2
+ 11.8° 2
+ 1.5°
3
+ 13.5° 4
+ 0.4°
5
- 5.5°
3
4
5
20 nm
5 nm-1
断面TEM像
図(a)の平面TEM像で数字で示した領域（CAAC-IGZO膜表面に沿った方向）に関する
極微電子線回折(NBED)パターンを、その横の５つの図に示している。
図 (b)の断面TEM像で数字で示した領域(CAAC-IGZO膜断面に沿った方向）に関する
極微電子線回折(NBED)パターンを、その横の５つの図に示している。
CAAC-IGZO膜は、結晶方位に対応する角度が、
厚さ方向でも平面方向でも少しずつ変化しているという特長がある。
17
CAAC-IGZO膜の極微電子線回折 (NBED 1 nmɸ)パターン
Broadened
異形回折スポット
Sharp
円形回折スポット
単結晶InGaZnO4において、電子回折パターン中のスポット形状は、(b)に示すような円形
となる。CAACの場合、この回析スポットが円形でなく異形であり、且つ広がりを有している。
18
IGZOの状態密度(DOS)
IGZO膜のバンド概念図
～IGZO膜中の欠陥準位のシンプルな概念図～
electron energy [eV]
酸化珪素
surface shallow DOS
(sDOS)
IGZO
bulk shallow DOS
(sDOS)
2.8-3.2 eV
bulk deep DOS
(dDOS)
19
IGZOの状態密度(DOS)
IGZO中の深い欠陥準位による吸収の違いを測定して、CAACIGZO膜中のdDOS(deep level of Density of States)を定量化し、
IGZOの結晶構造、膜密度とdDOSの相関を調べた。
nc-IGZO
6.1 (g/cm3)
a-like IGZO
5.9 (g/cm3)
CAAC-IGZO
a-like IGZO
5.3 × 100
6.3 (g/cm 3 )
αCPM: 光電流一定法(CPM)によって得られた吸収係数
低密度IGZOは、高いdDOS(deep level of density of states)を有していた。
膜密度が高い(CAAC)ほど、dDOS(deep level of density of states)が低減される。
N. Ishihara, et al., Proc. AM-FPD'12 143 (2012).
J. Koezuka et al. , SID2013 Symposium Digest ,723 (2013)
20
IGZOの酸素欠損 (Vo)の形成し易さ
第一原理計算を用いてアモルファスと
In
界面
Ga
Zn
O
界面
結晶にてVoの形成し易さを比較した。
その結果、アモルファス構造はVoがで
き易いということが分かった。
Voが形成され難い
-1172
アモルファス
VASP
exchange correlation
function
GGA
pseudo potential
PAW
Total Energy [eV]
Software
結晶
cut-off energy
800eV
k-point
1×1×1
-1174
-1176
-1178
-1180
-15
-10
-5
0
5
10
Distance from Interface [Å]
15 Voが形成され
やすい
Voが極めて形成され易い
21
材料としてのCAAC-IGZOの特徴
CAAC-IGZO
1)
2)
c-Si
CAAC構造(単結晶やナノクリスタル、アモルファスとは異なる)
→結晶粒界が明確に観察されない。
格子点が5角形・7角形すら形成している様子が観察される。多結晶は粒界に欠
陥が集中する為、
結晶粒(ペレット)が互いに連結(anchor)して
単結晶が好ましい。
ひとつの大きな結晶を作っている。
→数十nm(5-60 nm)スケールのVLSIに用い得る。
3)
結晶全体が稠密構造でなく、クッション性を有する。
(Semi-hard structure)
4)
単結晶は1200～1500Cの超高温で作製するが、
CAAC-IGZOはスパッタ法で100～500Cで作製できる。
→Si LSIと金属配線層の間に配置できる。
5)
ホモロガス構造(層状, 六方晶構造)をしている。
6)
4つの元素(In, Ga, Zn, O)によって構成されている。
立方晶系の緻密構
造である。B or Pを
ドープして、
1420C前後の結
晶ひきあげ法で作
製する。
ダイヤモンド構造
Si単元素
3. CAAC-IGZO FETの性能
23
CAAC-IGZO FETの高い移動度
L=2 μm (W=50 μm)
(a)
L=6μm (W=50 μm)
(b)
CAAC-IGZO FETのId–Vg 特性と移動度
(a) チャネル長2 μm (b) チャネル長6 μm （チャネル幅はどちらも50 μm)
全てのディスプレイ(TV, スマートフォン, PC, OEL,LCD)がCAAC-IGZO FETに
切り替えられる可能性を持つ、高い移動度を持つFET特性が初めて得られた。
24
CAAC-IGZO FETとSi FETのオフ電流
単位について
mA (10-3)
μA (10-6)
nA (10-9)
pA (10-12)
fA
(10-15)
c-Si FET
Ⅰoff = 1×10-12( 1pA )/μm
Ion/Ioff=109
aA (10-18)
CAAC-IGZO FET
zA (10-21)
yA (10-24)
Ⅰoff = 1×10-22(100y)A/μm
Ion/Ioff=1018
CAAC-IGZO FETとc-Si FETのId-Vg特性の概念図
25
オフ電流の測定方法
360 m
Node FN
(Vout)
L = 0.44 m
W = 10 mm
600 m
(50 μm×200個)
Tox = 20 nm
測定法の概念図
オフリーク電流測定用の
チャネル幅10 mmの巨大なトランジスタ
（光学顕微鏡像）
Node FN(Vout)の電位の長時間の振る舞い
26
オフ電流
単位について
A / μｍ
mA (10-3)
μA (10-6)
nA (10-9)
pA (10-12)
fA
(10-15)
aA (10-18)
zA (10-21)
yA (10-24)
測定されたVOUTの時間変化
オフリーク電流のアレニウスプロット1)
ゲート電圧 = -3 V、85 ℃において、
オフリーク電流は6 yA/μm(yA＝ (10-24A))という値が得られている。
不揮発性を85℃、10年保証が成就
1)S. Yamazaki et al, Jpn. J. Appl. Phys., vol. 53, pp. 04ED18, (2014)
27
高い遮断周波数と低いオフ電流 (30 nm)
L/W = 30 / 18000 (60 nm×300個並列) nm
30
25
Vd = 2.0 V
Vg = 2.0 V
( gm max )
RF Gain [dB]
20
15
10
5
0
W/L = 18 μm/30 nm
-5
9
10
10
10
周波数[Hz]
周波数
[Hz]
GHz
3030GHz
11
Measurement lower limit
10
約30 GHzのカットオフ周波数での動作が確認された。
OS-FET (W = 60 nm)のオフリーク電流が、85oCにおいて100 zA以下であ
ることが、 30 nm-nodeのFETにおいても確認された。
28
OS-FETの短チャネル特性
GI=11 nm
OS-FETは短チャネル効果に非常に強いことが読み取れる。この原因として、
「surrounded channel(S-ch)構造と活性層が薄いこと」「蓄積型デバイスであること」
「CAAC-IGZOの誘電率異方性」が考えられている。
(S-ch構造:FETの活性層が、ゲート電極によって、電気的に取り囲まれているFET構造。)
ゲート絶縁膜の膜厚11 nm、L=32 nmでも良好なFET特性が得られた。
29
OS-FETの短チャネル特性
電界効果移動度のチャネル長依存性
（CAAC-IGZO FET)
15
15
600
600
理論
Planar Type
S‐ch Type
400
400
10
10
200
200
55
00
10
nm
0.01
理論
Planar Type
2V-1
-1·s
μμFEFE[cm
[cm2·V
·s-1-1]]
2·-1
-1·-1
μμFEFE[cm
[cm2V
V·s
s-1] ]
20
20
電界効果移動度のチャネル長依存性
（単結晶Si FET)
1 μm
10 10
μm
1
チャネル長
チャネル長
[μm]
100
nm
0.1
100
μm
100
00
10 nm
0.01
1 μm
10 μm
1
10
チャネル長[μm]
チャネル長
100 nm
0.1
100 μm
100
CAAC-IGZO FETの電界効果移動度(μFE)は、チャネル長を微細化することで、
同じサイズの単結晶Si FETの値に近づく。
30
CAAC IGZO FETの温度依存性
OS-FET
単結晶 n-ch Si Tr. （SOI）
単結晶 p-ch Si Tr. （SOI）
L=0.48um, GI=20nm
L=0.35um, GI=20nm
L=0.35um, GI=20nm
1E-03
1E-03
1E-03
1E-04
1E-04
1E-04
1E-05
1E-05
1E-09
1E-10
1E-11
1E-12
-2
-1
0
Vg [V]
1
2
1E-10
1E-08
1E-09
1E-10
1E-11
1E-11
1E-12
1E-12
1E-13
-3
-2
-1
0
VG [V]
1
2
3
-3
1.5
0.5
1.0
1
0
0.5
0.5
Vth[V]
1.5
0.0
編集中
0
‐0.5
0
50
100
150
基板温度 [℃]
200
‐0.5
50
100
150
基板温度[℃]
200
250
300
250
250
50
0
Svalue[mV/dec]
300
100
200
150
編集中
100
50
0
0
50
100
150
基板温度 [℃]
200
250
1
2
3
編集中
0
250
150
-1
0
VG [V]
‐1.5
0
300
200
-2
‐1
‐0.5
250
Svalue[mV/dec]
S‐Value[mV/dec.]
1E-09
3
Vth[V]
Vth[V]
-3
S値
1E-08
1E-13
1E-13
Vth
1E-07
ID [A/um]
1E-08
250℃
1E-06
250℃
1E-07
1E-07
ID [A/um]
ID [A/um]
ID_VG特性
1E-05
1E-06
250℃
1E-06
50
100
150
基板温度[℃]
200
250
200
250
200
150
編集中
100
50
0
0
50
100
150
基板温度[℃]
200
250
0
50
100
150
基板温度[℃]
T=-40℃、-25℃、0℃、25℃、50℃、100℃、150℃、200℃、250℃
CAAC-OS FETは、200℃以上においてもオンオフ比が十分確保できる。
測定温度によるS値の変化はSiに比べて小さく、一定である。
31
CAAC-IGZO FETとSi FETの耐圧
L＝0.9μm, W＝10μm, TOX = 20nm
VG＝2V
1.E-02
n=2
Si transistor
L =0.9um T ox=20nm
1.E-03
IGZO transistor
L =0.9um T ox=20nm
I D [A]
1.E-04
1.E-05
4V
1.E-06
26V
1.E-07
0
5
10
15
V D [V]
20
25
30
CAAC-IGZOトランジスタは、Siトランジスタに比べて高耐圧である。
ホットキャリア劣化,アバランシェブレークダウンが観察されない。
32
チャネル領域のバンド概略図
OS-FET vs n-ch Si FET
Vg = 0V
Vg > 0 V (ON状態)
ゲート
電極 OS3 OS3
EC
Ef
CAAC-IGZO
(S-channel)
EV
A
Eg=3.2eV
GI
A’ A
OS2
CAAC-IGZO
Vg < 0 V (OFF状態)
ゲート
電極
GI
A’
A
A’
電子
n-ch Si
Ef
EC
ゲート
電極
Si
EV
Eg=1.2eV
反転
GI
空乏
ホール
蓄積
33
CAAC-IGZOと結晶性シリコンの物性比較
CAAC-IGZO
c-Si
1)
バンドギャップ
Eg: 2.8～3.2 eV
Eg: 1.12 eV
2)
真性キャリア濃度
10-9 cm3
10+11 cm3
3)
空乏層
kmオーダー
μmオーダー
4)
導電型
i型, n型
N型, p型
5)
電子の有効質量
(m*e/me)
0.23～0.25※
0.19(横方向)
0.98(縦方向)
6)
ホールの有効質量
(m*h/me)
11～40※
0.16(ライトホール)
0.49(ヘビーホール)
※M. Murakami et al, Proc. AM-FPD’12 Digest, P.174 (2012)
34
デバイスとしてのCAAC-IGZOの特徴
CAAC-IGZO
c-Si
1) 4端子回路
4端子回路
→MRAM、FeRAMは
全て2端子回路
2) ショートチャネル効果が少ない
ショートチャネル効果対策が
最大の課題
3)
Vthはノーマリーオフであるが制御ができない。チャネルにBをドープして、
→高純度真性
4) Ion/Ioff 1020桁のスイッチ素子である。
5)
NMOSのみである。
CMOS化は、Si pMOSとの組み合わせ。
6) バルクチャネル、埋め込みチャネル
Vthが制御可能。
Ion/Ioff ～1010桁
CMOS化 Si nMOS
Si pMOS
表面チャネル方式(プレナー)
からバルクチャネル(Fin)
へシフトしつつある。
35
4. CAAC-IGZO FETの30nmスケーリング
36
Trench gate self-aligned FET
Surrounded channel構造
ゲート絶縁膜
50nm
ゲート電極
ゲート電極
ゲート絶縁膜
CAAC-OS
ソース電極
ドレイン電極
CAAC-OS
48nm
チャネル長方向
ゲート電極
19nm
ソース電極
ゲート絶縁膜
34nm
チャネル幅方向
ゲート電極
ゲート絶縁膜
CAAC-OS
ドレイン電極
CAAC-OS
チャネル長方向
FETの活性層（CAACIGZO：OS2層)は、ゲート
電極によって、電気的に取
り囲まれている。
このようなFET構造を
surrounded-channel構造
（s-ch構造）と呼んでいる。
チャネル幅方向
37
OS-FET と Si-FETのスタック構造
チャネル長方向
チャネル幅方向
B’
electrode
Gate electrode
Gate Insulator
A
A’
source
drain
B
OS-FET
CAAC-IGZO
GND
nMOS
OS
B’
Si 基板
Si-FET
Si 基板
CAAC-OS FETをSi-FETの上に積層することで、
高集積化が可能
A source
VDD
pMOS
Si
gate
drain
A’
B
SiO2
Si
38
CAAC-OS FET とSi nMOS FETの比較
項目
CAAC-OS FET
Si nMOS FET
大きい(Si NMOS FET
において最大の問題)
1 短チャネル効果
◎
少ない or 無い
×
2 スケーリング
◎
≤ 30 nm
(5 nmまでの可能性)
○ 5 nmまで可能
3 オフ電流
◎
yA/μm (10-24 A/μm)
× fA/μm (10-15 A/μm)
長チャネル
△
低い
○ 高い
短チャネル
○
少しだけ減少
○
On電流
○
高温では増加
△ 高温では減少
Off電流
◎
高温でも十分低い
× 高温では顕著に増加
6 ドレイン耐圧
◎
高い
△ 低い
7 インパクトイオン化
◎
観察されない
△ 観察される
4 移動度
5 温度特性
減少する(30 nmデバイ
スでは1/10に)
◎：+2 ○：+1 △: −1 ×: −2
39
CAAC-OS FET とSi nMOS FETの比較
項目
CAAC-OS FET
Si nMOS FET
8
ホットキャリア劣化
◎ 観測されない
△ 劣化が大きい
9
パンチスル―
◎ 観測されない
△
10 周波数応答
○ > 30GHz
◎ > 300GHz
11 電子のドリフト速度
○ Siに近い値
サブスレッショルド
12
特性
良好に保つには、微細
厚いGIを用いた場合で
◎
△ 化時にGI膜厚を薄くす
も良好
る必要がある。
13 誘電率の異方性
◎ 観測される
14
S-channel構造
(Fin型)
◎：+2 ○：+1 △：-1 ×：-2
チャネル長10nmでは
◎
非常に重要で、
有効である
+25
スケーリングに合わせ
たバランスが重要
高いが、チャネル長100nm
◎ で飽和する
○ 観測されない
◎
短チャネルでは非常に
重要で有効である
-1
40
5. CAAC-IGZO FETのLSIへの応用
41
論理回路としての可能性
4端子回路
A
B
入力
出力
C
D
2端子回路(ダイオード)
・入力と出力が独立して制御で
きる。
→論理設計がしやすい
・Ioffが十分小さい。
→絶縁体と考えることができる。
・入力と出力の制御が独立し
ていない。
・追加のFETが4端子制御の
ために必要。
→F2が大きい。
42
CAAC-OS vs. 2端子メモリ素子
 メモリ素子の比較
NOSRAM/
DOSRAM
STT-MRAM
ReRAM
PCM
FeRAM
1OS1C/
1OS1T1C
1T1MTJ
1T1R
1T1R
1T1C
60 nm, 30nm
30 nm Φ [1]
24 nm [3]
20 nm [7]
130 nm [9][10]
書き換え耐性
> 1012
unlimited
> 1012 [2]
106 to 107 [4][5]
106 to 109 [2][8]
1014 [2]
書き込み
エネルギー
< 2.4 fJ/bit
> 50 fJ/bit [1]
> 300 fJ/bit [4][6]
> 6 pJ/bit [2]
> 30 fJ/bit [10]
書き込み時間
2 ns
2 ns [1]
< 10 ns [6]
150 ns [7]
65 ns [10]
書き込み電圧
1.2 V, 3.3 V
0.6 V [1]
< 2 V [4]
< 3 V [8]
1.5 V [10]
メモリ構成
デバイスサイズ
[1] H. Noguchi et al., VLSI (2014). [2] ITRS 2013, ERD. [3] T. Liu et al., ISSCC (2013). [4] S. Sills et al., VLSI (2014). [5] A. Kawahara et al., ISSCC
(2013). [6] A. Kawahara et al., ISSCC (2012). [7] Y. Choi et al., ISSCC (2012). [8] C. Villa et al., ISSCC (2010). [9] S. Bartling et al., ISSCC (2013). [10] D. Takashima et al., ISSCC (2010).
書き換え耐性が低い
書き込みエネルギーが⼤きい
デバイスサイズ
が⼤きい
43
論理回路としての可能性
大学で学習した電子回路をそのまま適用することができる。
極めて電気・電子技術者にとって思考しやすい。
L、C、Rと組み合わせて無限の応用をエレクトロニクス省エ
ネ産業にもたらす可能性を有する。
例えばMRAM、ReRAM等は2端子回路であり、入力/出力
が一体となっている。
他方、OS FETは4端子回路で構成され、入力と出力を独立
して考えることができる。
44
NOSRAMとDOSRAMの優位性
[1]
NOSRAMセル
フラッシュメモリ
Cs
CAAC‐OS
Q
ほとんどリーク電流が無い
 読み出し専用FETを用いることで、読み出し
時間が速い。
 書き換え耐性が高い。
 スリープ中は電源をオフとすることが可能。
 マルチビット/セルに適している。
読み込み
[2]
DOSRAMセル
CAAC-OS
Q
ほとんどリーク電流が無い
Cs
 長いデータ保持時間によりほとんどリフレッ
シュ電力を必要としない。
 保持容量が小さくてもSiプロセスとの親和性
が良い。センスアンプの上にセルを積層する
ことで実現可能。
 書き換え耐性が高い。
 スリープ中は電源をオフとすることが可能。
[1] H. Inoue et al. “Nonvolatile Memory With Extremely Low‐leakage Indium‐Gallium‐Zinc‐Oxide Thin‐Film Transistor,” IEEE J. Solid‐State Circuits, vol. 47, no. 9, pp. 2258‐2265, Sept. 2012
[2] T. Atsumi et al., “DRAM Using Crystalline Oxide Semiconductor for Access Transistors and not Requiring Refresh for More than Ten Days,” IMW Dig. Tech Papers, May., 2012
DOSRAM: Dynamic Oxide Semiconductor Random Access Memory
NOSRAM: Nonvolatile Oxide Semiconductor Random Access Memory
45
Si＼OS HybridによるCMOS構造
Plane CMOS FET
Stack CMOS FET
GND
上層部
nMOS
OS
GND 同一平面
VDD
下層部
pMOS
Si
pMOS
Si
nMOS
OS
VDD
Fin型CMOS by Si＼OS Hybrid
STIが不要
LDDが不要
歪FETが不要
Si-nMOSのインプラ工程不要
wellが不要
F2が小さい(スタック構造)
GI膜を厚くできる（短チャネル効果
が少ない）
CMOS by Si
Planer CMOS
Shallow Trench Isolation (STI)が必要
LDDが必要
歪FET必要
Si-nMOSのインプラ工程
wellが必要
F2が大きい
スケーリングでGIが極薄となり、
リークが増大
46
Super Low Power Flash(NOSRAM)
作製した試作チップ
試作チップと市販チップの⽐較
[1]
[2]
1kbit
NOSRAM
メモリへの書き込み (< 0.1ms)
試作チップ
Logic
Circuit
メモリへの書き込み (> 6ms)
市販チップA
Analog
Circuit
メモリモジュール
1kbit NOSRAM
プロトコル
ISO/IEC18000-6 Type C
テクノロジーノード
Si: 0.35 μm
CAAC-OS: 0.8 μm
電源電圧
Si: 3.3 V
CAAC-OS: 1.8 V / 1.2 V
キャリア周波数
920 MHz
Write power (μW)
100
500
80
480
消費電力を
1.3%にまで
低減可能
60
490μW
50μW
40
20
0
0.65μW
試作チップ
(NOSRAM)
市販チップB
(FLASH)
市販チップA
(FLASH)
[1] M. Tsubuku et al., “Analysis for Extremely Low Off‐state Current in CAAC‐IGZO FETs,”, ULSI vs. TFT, Jun., (2015) (to be published)
[2] Datasheet of a commercial chip with flash memory
47
60nm-OSFET NOSRAMの評価
無制限の書き換え耐性
1012
1
Vth [V]
サイクル
> 1年 (85ºC)
data “1”
0
-1
data “0”
-2
-3
データ保持
W/L = 60nm/60nm
1
10
2
4
10
6
10
Write cycle number
108
1010
W/L = 60nm/60nm
1012
CAAC-OS FET
の低いオフ電流
FETのスイッチングだけで書き換え、消去可能
トンネル電流や原子の移動を使わない
低い書き込みエネルギー
300fJ
短い書き込み時間
10
6000fJ
< x1/10
Write Time [ns]
OSFET W/L = 60nm/60nm
1
< 2ns (DOSRAM)
< 1ns (NOSRAM)
小さなキャパシタに充電するだけで良い
抵抗素子が必要無い
[STT‐MRAM] H. Noguchi et al., VLSI (2014). [ReRAM] S. Sills et al., VLSI (2014),A. Kawahara et al., ISSCC (2012).
[PCM] ITRS 2013, ERD. 0.1
0.1
1
Cload [fF]
10
高いオン電流と小さな
キャパシタにより可能
48
DOSRAM方式
Key Structure
・Si DRAM
セル
アレイ
ビット
ライン
ローデコーダ
・OSメモリを⽤いたDOSRAM
センス
アンプ
センスアンプ
アレイ
積層構造
センスアンプ
・積層CMOS
OS
Si
ビット線を短くできる(ビット線容量Cbitが小さい)
保持容量 (Cs)を⼩さくできる
DOSRAMの特長
積層構造  面積縮小が可能, ビットラインと保持容量の縮小が可能
 ビットラインと保持容量の縮小  高速R/W可能、Siプロセスとの親和性が良い

DOSRAM: Dynamic Oxide Semiconductor Random Access Memory
49
Super Low Power DRAM (DOSRAM)
[1]
試作チップ(設計図)
CPU
50MHz駆動時の消費電力 (μW)
モード
アクティブ
スリープ
8KB
DOSRAM
25ºC
MCU A[2]
試作チップ
7689
1700
8.118
0.3
85ºC
MCU A[2]
試作チップ
8052
1900
126.16
2.15
25
Example of Sensor IC
センサIC
例
フレームディテクタ
アクティブ時間
1 ms
スリープ時間
1s
電池
CR2023 (225mAh)
センサモジュール電力
1.5 mW
20
MCU
Sensor
Module
Battery Life (year)
応用
MCU A
Noff CPU
15
x5
10
x25
5
0
25
85
Temperature (℃)
Noff CPUとDOSRAMの採用により、
バッテリー寿命を5～25倍にすることが可能
[1] T. Ohuki et al., “DRAM with Storage Capacitance of 3.9 fF using CAAC-OS Transistor with L of 60 nm and having More Than 1-h
Retention Characteristics,” SSDM, Sept. 2014
[2]Datasheet of a commercial MCU with Cortex-M0 and SRAM
50
低リフレッシュレート
不揮発性メモリ
10 years
1.E+08
1年保持 (60nm FET測定結果からの予測) 低リフレッシュレート
1 year
ノーマリ―オフ動作
保持期間
1.E+06
アクセス速度が5nsで、
リフレッシュが1時間に1回
で良いDOSRAM
(60nm FETにおける典型的
なシミュレーション結果)
1 day
1.E+04
1 hour
1.E+02
CAAC-OS FET
Si FET
1.E+00
64 ms
ほとんどゼロの
リフレッシュ電力
大きなリフレッ
シュ電力
1.E-02
1.E-24
1.E-21
1.E-18
1.E-15
1.E-12
メモリセルのリーク電流[A/cell]
 OS-FETの低いオフ電流が長い保持期間と小さな保持容量の両立を可能とした。
 DOSRAMセルにおいて、保持容量3fFにて、1時間に1回しかリフレッシュしなくともデー
タを保持可能。更に、DOSRAMは不揮発性メモリとしてのポテンシャルを持っている。
 DRAMのリフレッシュ電力を実質ゼロにすることが可能。
51
半導体エネルギー研究所(SEL)、
東京大学、ARM、Nokiaとの
共著論文(IEEE Micro)
H. Tamura et al., IEEE. Micro, vol.34, no.6, pp.42-53, Nov./Dec. 2014
52
センサーネットワークへの応用
スマートメータ
ヘルスケア
↳ BAN (Body Area Network)
セキュリティ
&緊急用途
環境モニタリング
IoT(センサネットワーク)
産業制御
1兆個のセンサー群
(市場: 2023には1300億ドル*1)
ロジスティクス
農業支援
交通制御
照明管理
構造健全性監視システム
(橋や歴史的記念物の管理など)
*1 IoTの唱道者Janusz Bryzekによる見積もり
53
6. 3年後の target
54
Target
■インテル創始者のR.N.ノイス博士からの宿題
1986年 TI社訪問。右：J.キルビー氏
1980年 R.N.ノイス博士宅にて。
(左： R.ボロボイ氏、中：山﨑、右：ノイス博士)
「劣化しないフラッシュメモリを開発しなさい。」
→はたして、そのようなフラッシュメモリが1TByteレベルで作りうるのであろうか。
（現在製造されているフラッシュメモリは102～105回での書き換えで使用不可能になってしまう。）
55
SELによるCAAC-OS技術を用いたLSI
OS LSI: Si＼CAAC OSハイブリッドCMOSで作られた3D LSI
(1) 8bit Noff* CPU
(2) 32bit Noff CPU
SSDM 2013
SSDM 2012
(3) FPGA
ISSCC 2014
ROW DRIVER
PAGE BUFFER
& SL DRIVER
(4)Cortex-M0 with SRAM
Cool Chips 2014
Analog processor
Pixel array
20 μm  20 μm
240 (H)  160 (V)
1 Mb Array
(5) DOSRAM
(6) 1Mbit NOSRAM
IMW 2012
JSSC 2012
8b ADC &
Y-decoder
(7) 4bit/cell NOSRAM
(8) Image Sensor
ISSCC 2015
ISSCC 2015
* Noff: ノーマリ―オフ
56
OS-FETのスケーリング
10000
FETのチャネル長 (nm)
OS-FETのスケーリング
6)
1)
1000
2)
7)
10)
5)
3)
8)
100
11)
4) 9) 12)
Si-FETのスケーリング
Processor
Memory
Device
Memory:
6) IMW 2012
60nm OS-FET
7) IMW 2013
8) IMW 2014
30nm OS-FET 9) SSDM 2014
10) ISSCC 2015
15nm OS-FET
10
2010/1 2011/1 2012/1 2013/1 2014/1 2015/1 2016/1 2017/1
年/月
Processor:
1) SSDM 2012
2) COOL Chips 2013
3) SSDM 2013
4) COOL Chips 2014
5) VLSI 2014
OS-FET:
11) SSDM 2013
12) SSDM 2014
4) H. Tamura et al., “Embedded SRAM and Cortex‐M0 Core Using a 60‐nm Crystalline Oxide Semiconductor,” Proc. of COOL Chips XVII, Apr., 2014
5) A. Isobe et al., “A 32‐bit CPU with Zero Standby Power and 1.5‐clock Sleep/2.5‐clock Wake‐up Achieved by Utilizing a 180‐nm C‐axis Aligned Crystalline In‐Ga‐Zn Oxide Transistor,” IEEE Symp. VLSI Circuits, June, 2014
10) T. Matsuzaki et al., “A 128kbit 4bit/cell Nonvolatile Memory with Crystalline In‐Ga‐Zn Oxide FET Using Vt Cancel Write Method,” ISSCC, pp. 306‐
307, Feb., 2015
12) Y. Yakubo et al., “High‐speed and Low‐leakage Characteristics of 60‐nm C‐axis Aligned Crystalline Oxide Semiconductor FET with GHz‐ordered Cutoff Frequency,” SSDM, Sept., 2014
57
スタックNOSRAMの概念
1 ワード
0
1
0
4th OS層
NOSRAM
1
1
1
0
3rd OS層
NOSRAM
4th OS層（メモリ機能）
3rd OS層（メモリ機能）
2nd OS層（メモリ機能）
1st OS層（メモリ機能）
Si CMOS層（制御機能）
0
0
1
0
2nd OS層
NOSRAM
0
0
1
0
1st OS層
NOSRAM
1
0
1
0
1
1セルに
4bitを格納
NOSRAMセル
58
スタックNOSRAMのスケーリング
ビット面積 [μm2]
0.01
30nm
15nm
10nm
0.001
(1000 nm2)
256GByte SSD相当*
0.0001
(100 nm2)
1TByte SSD相当*
0.00001
(10 nm2)
10 * 4層積層チップで作るSSD
1
積層数
15 nmノード 4層構成→ 256 GB SSD(Solid State Drive)相当
10 nmノード 6層構成→
1 TB SSD(Solid State Drive)相当
59
3年後のTarget
ターゲット
デザインルール
1) NOSRAM(Flash)
1 TB SSD (Solid state drive)
10 – 20 nm
(10 nm)
2) DOSRAM(DRAM)
1 Gbit キャッシュ (キャッシュメモリ)
10 – 20 nm
1GHz駆動
10 – 20 nm
4) FPGA
1M ロジック素子
10 – 20 nm
5) イメージセンサ
8K (1.3億画素)
10 – 20 nm
8Kソースドライバ + タッチパネル
55 – 130 nm
8K
10 – 20 nm
1Mbit 10fJ/bit不揮発メモリ
28-55 nm
ボタン電池で10年
28-55 nm
ロジック混載高耐圧>40V
28 nm & ～1 μm
3) Noff CPU(CPU)
6) フルドライバ
(LCDドライバ）
7) デコーダ
8) RFデバイス
9) センサーネットワーク
10) 自動車
60
集積回路の市場規模(2014年)
合計約2780億ドル
=33兆円相当(1＄=120円換算)
B$ : 10億ドル
http://www.wsts.org/PRESS/Recent-News-Release
WSTS_nr-2015_03.pdf
※Micro : MPU,MCU,DSP
※Logic : 特殊ロジックと
カスタムロジック
61
7. まとめ
62
まとめ
1) 酸化物半導体は、これまで信号処理系LSIで全く見向きもされな
かった。君塚博士らが世界で初めて合成に成功したIGZOという
OS(oxide semiconductor)は、CAACという新しい結晶構造が
見出されたことによって、一躍脚光を浴びつつある。
2) CAAC-IGZOはSi LSIのnMOS SiFETにとってかわる可能性す
らある。市場はおよそ278B$（33兆円）の規模。(120円/$換算)
3) Super low power LSIとしての新半導体分野が開かれるかもし
れません。日本から世界に発信する正真正銘の技術です。
4) ぜひ叩きのめすのではなく、皆さんのサポートを心よりお願い
致します。
63
おわりに
OS LSIに対してこれまでにいただいたコメント
・Bipolar ICの全盛時代にMOS ICが登場し、信頼性について
色々と疑問を提起されながら、開発技術者の努力によって問
題を克服して、業界の主役として今日の発展を遂げてきた事
実の再来のように感じています。
・ゲルマニウム半導体からシリコン半導体に時代が変わるよう
な大きな変化が起きつつある。
・もしpMOSもできたならば1948年のショックレー達のトランジ
スタの発明に匹敵する大きな産業が起きる可能性がある。
CAAC-OSがBig Giantsとして大化けする気配を
感じていただけましたら幸いです。
64
シリコントランジスタの歴史
・1947-1948年トランジスタの発明 1)
( W. B. Shockley 博士、J. Bardeen博士、 W. Brattain 博士ら)
・1947年点接触型トランジスタ(ゲルマニウム)
・1948年バイポーラトランジスタ(シリコン)
・ 1959年2月 LSI（集積回路IC）の発明（J. Kilby博士）2)
・ 1959年7月プレーナ型ＩＣの発明（R. N. Noyce博士）3)
・ 1960年
MOSトランジスタの発明4)
・ 1963年
C/MOSトランジスタの発明5)
・ 1967年
不揮発性メモリの開発 6)
（ベル研究所 D. Kahng博士、S. Sze 博士）
・ 1968年
Intel社創業
1) http://www.shmj.or.jp/museum2010/exhibi304.htm
4) http://www.shmj.or.jp/museum2010/exhibi337.htm
2) United States Patent No. 3183743
5) http://www.shmj.or.jp/museum2010/exhibi307.htm
3) United States Patent No. 2981877
6) D. Kahng and S. M. Sze, Bell Syst. Tech. J., pp.1288‐1295 (1967)
65
ご清聴ありがとうございました。
66

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