MS60201IP HDLC Serial Commucatien Interface IP Module（verilog HDL） ■概 要 MS60201IP は HDLC（High level Data Link Control）通信ｲﾝﾀﾌｪｰｽ用 IP ﾓｼﾞｭｰﾙです。 ■特 長 ●送受信 FIFO 内蔵 ●DMA ｺﾝﾄﾛｰﾗ内蔵 ●CRC-CCITT と CRC-16 の２種の FCS 対応 ●各種割り込み出力 ●折返し設定可 ●送受信ｸﾛｯｸ共通 ■ﾌﾞﾛｯｸ図 A[4:0] Register DI[7:0] HDLC Control TXD HDLCK DO[7:0] RXD Interrupt Control INT CTSN DCDN RTSN DMA DRQ DTRN Control ■入出力信号 信号名 TXD RXD CTSN DCDN RTSN DTRN HDLCK RXINT TXINT SPINT ESINT DRQT DRQR I/O O I I I O O I O O O O O O 極性 − − L L L L − H H H H H H 信号説明 送信ﾃﾞｰﾀ出力 受信ﾃﾞｰﾀ入力 CTS入力 DCD入力 RTS出力 DTR出力 ﾃﾞｰﾀ転送ｸﾛｯｸ 受信割り込み 送信割り込み SP割り込み ES割り込み 送信ﾃﾞｰﾀDMA転送ﾘｸｴｽﾄ 受信ﾃﾞｰﾀDMA転送ﾘｸｴｽﾄ Mega-Sys Ltd． I/O I I I O I I I 信号名 CK RN DI[7:0] DO[7:0] AI[4:0] WR RD 極性 − L − − − H H 信号説明 ｼｽﾃﾑｸﾛｯｸ入力 ｼｽﾃﾑﾘｾｯﾄ入力 ﾗｲﾄﾃﾞｰﾀ入力 ﾘｰﾄﾞﾃﾞｰﾀ出力 ｱﾄﾞﾚｽ入力 ﾃﾞｰﾀﾗｲﾄｽﾄﾛｰﾌﾞ ﾃﾞｰﾀﾘｰﾄﾞｽﾄﾛｰﾌﾞ ■ﾚｼﾞｽﾀ一覧 ｱﾄﾞﾚｽ 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F R/W − W R/W R/W R/W R/W R/W R/W R/W R/W W R R/W R/W W W R/W R/W R/W − − − R R R R R R − − − W ﾚｼﾞｽﾀ名 − INTSTCL INTEN INTENCL TRXINTEN TRXINTENCL RXADDR RXCOND RXTH RXINTS RXCTL RXDATA TXS TXTH TXCTL TXDATA MISC DMAS PORTCTL − − − ESINTST SPINTST NOINTST RESIDUE TXST MON − − − SRST 概要 − 割り込み要因ｽﾃｰﾀｽｸﾘｱ 割り込みｲﾈｰﾌﾞﾙ設定 割り込みｲﾈｰﾌﾞﾙｸﾘｱ 送受信割り込みｲﾈｰﾌﾞﾙ設定 送受信割り込みｲﾈｰﾌﾞﾙｸﾘｱ 受信ｱﾄﾞﾚｽ設定 受信動作設定 受信FIFO割り込み発生段数設定 受信割り込み動作設定 受信制御ﾚｼﾞｽﾀ 受信ﾃﾞｰﾀﾚｼﾞｽﾀ 送信設定ﾚｼﾞｽﾀ 送信FIFOの割り込み発生段数設定 送信制御ﾚｼﾞｽﾀ 送信ﾃﾞｰﾀﾚｼﾞｽﾀ その他の設定ﾚｼﾞｽﾀ DMA設定ﾚｼﾞｽﾀ port出力制御ﾚｼﾞｽﾀ − − − E/S割り込み要因のｽﾃｰﾀｽﾚｼﾞｽﾀ SP割り込み要因のｽﾃｰﾀｽﾚｼﾞｽﾀ 割り込み要因とならないｽﾃｰﾀｽﾚｼﾞｽﾀ 端数ﾋﾞｯﾄﾊﾟﾀﾝのｽﾃｰﾀｽﾚｼﾞｽﾀ 送信ｽﾃｰﾀｽ 割り込みﾎﾟｰﾄのﾓﾆﾀﾚｼﾞｽﾀ − − − ｿﾌﾄﾘｾｯﾄ 1.本書に記載された内容につきましては、改善のため予告なしに変更することがあります。 2.本書に記載された情報や図面等の使用に起因した等三者の所有する工業所有権およびその他の権利侵害に対し当社はその責任を負うもので はありません。 3.本書に記載された内容を当社に無断で転載または複製することは、ご遠慮下さい。 © 2002 Mega-Sys Ltd.
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