第４回低炭素社会を実現する超低電圧デバイスプロジェクト成果報告会（2015/3/6） 超低電圧デバイスが拓く未来 ～ 課題解決から未来創造へ ～ 慶應義塾大学理工学部 黒田忠広 www.kuroda.elec.keio.ac.jp （講演スライドpdfをダウンロードできます） T. Kuroda (1/48) EWSの時代（1980年～1995年） スケーリングを追究 100nm 1µm 10nm 1nm 量的拡大の時代 トランジスタ数 1018 1015 1012 109 EWS 106 103 1 0.35µm 4µm 高速化の時代 電圧一定のスケーリング 1980 1990 2000 2010 2020 2030 2040 2050 年 T. Kuroda (2/48) 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. CMOSデバイスのスケーリング則 スケーリングが指導原理 MOSトランジスタの微細化, 低電圧化 寸法1/2 電圧1/2 スケーリング則 電圧一定 （1980~1995） 電界一定 電界一定 （理想） （1995~の現実） 寸法 1/2 1/2 1/2 電圧 1 1/2 1/2 電界 2 1 1 1/4 1/2 1/3.2 電力 2 1/4 1/2.5 電力密度 8 1 1.6 遅延時間 I∝V2 T. Kuroda (3/48) I∝V1.3 高電界でキャリア速度飽和 CMOS LSIの消費電力 スケーリングの副作用 10000 電力が集積の障害に 電力密度 [W/cm2] チップの電力 [W] 1000 100 1000 10 1 0.1 マイクロプロセッサ デジタル信号処理プロセッサ 0.01 1980 1985 1990 1995 2000 2005 年 100 10 1 0.1 マイクロプロセッサ デジタル信号処理プロセッサ 1 比例縮小率: 10 出展：T. Kuroda and T. Sakurai, "Overview of low‐power ULSI circuit techniques,“ IEICE Transactions. on Electronics, vol. E78‐C, no. 4, pp. 334‐344, Apr. 1995. T. Kuroda (4/48) PCの時代（1995年～2005年） スケーリングの副作用を解決 100nm 1µm 1nm 量的拡大の時代 課題解決 1018 トランジスタ数 10nm 1015 1012 109 PC EWS 106 103 1 0.35µm 低電力化の時代 4µm 高速化の時代 電界一定のスケーリング 低電圧化、しきい値制御、電源遮断 電圧一定のスケーリング 1980 T. Kuroda (5/48) 0.13µm 1990 2000 2010 2020 2030 2040 2050 年 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. ＶＤＤとＶＴＨを最適化 電力と速度のトレードオフを取る -4 x 10 電力 (W) 1 電力等高線 (実線) 0.8 0.05 0.35 0.1 0.2 0.3 0.4 0.5 =1.0 1.2 P 0.7 0.6 A 0.4 0.3 1.3 0.2 B 0.25 4 3 2 1 0.8 -10 0.4 0 -0.4 x 10 VTH (V) 0 S P 0.2 1.4 0.15 5 遅延 (s) 4 0.1 3 2 0.05 1 0 04 3 A 0.3 B 2 T. Kuroda (6/48) 1 0.8 0.4 0 -0.4 0.5 0.7 0.9 1.1 1.3 1.5 V DD (V) T. Kuroda, et al, "A 0.9V 150MHz 10mW 4mm2 2‐D Discrete Cosine Transform Core Processor with Variable‐Threshold‐Voltage Scheme,“ JSSC, vol. 31, no. 11, pp. 1770‐1779, Nov. 1996. ＶＤＤとＶＴＨを制御 VDDとVTHを制御した世界初のプロセッサ Variable Threshold-voltage CMOS, Variable Supply-voltage scheme DC-DCコンバータでVDDを制御 基板バイアスでVTHを制御 VS User Logic VT VS VS VT PLL TX3900 VT VT DCT: ISSCC 1996 [1] MIPS3900 : CICC 1997 [2] MPEG-4 Codec : ISSCC 1998 [3] [1] T. Kuroda, et al, "A 0.9V 150MHz 10mW 4mm2 2‐D Discrete Cosine Transform Core Processor with Variable‐Threshold‐Voltage Scheme,“ ISSCC'96, Dig. Tech. Papers, pp. 166‐167, Feb. 1996. [2] K. Suzuki, T. Kuroda, et al, “A 300MIPS/W RISC core processor with variable supply‐voltage scheme in variable threshold‐voltage CMOS,“ CICC’97, pp. 587‐590, May 1997. [3] M. Takahashi , T. Kuroda et al, "A 60mW MPEG4 Video Codec Using Clustered Voltage Scaling with Variable Supply‐voltage Scheme,“ ISSCC'98, pp. 36‐37, Feb. 1998. T. Kuroda (7/48) 低電圧回路技術 日本発の技術が多い 日本の民生市場で養われた力 [1] T. Masuhara, “Challenges of Low Voltage & Low Power IC toward Sustainable Future (Plenary),“ A‐SSCC‘11, Dig. Tech. Papers, pp. 5‐8, Nov. 2011. T. Kuroda (8/48) PC時代の終焉 電力限界で時代終焉 T. Kuroda (9/48) 出典：2004/10/16 日経新聞朝刊 携帯端末の時代（2005年～） スケーリング延命のための課題解決 100nm 1µm 1nm 量的拡大の時代 課題解決 1018 トランジスタ数 10nm 1015 1012 携帯 0.13µm EWS 106 103 1 28nm PC 109 0.35µm 低電力化の時代 4µm エネルギー効率化の時代 3次元集積、異種チップ積層集積 極低電圧化、高速不揮発メモリ ノーマリオフ、データ移動抑制 電界一定のスケーリング 低電圧化、しきい値制御、電源遮断 リーク低減技術、極低電圧化 電圧一定のスケーリング 高速化の時代 1980 1990 2000 2010 2020 2030 2040 2050 年 T. Kuroda (10/48) 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. スケーリングの限界予測 量子効果によるリーク顕在化 悲観説はこれまで何度も否定されてきたが、今回は… チャネル長 [um] 100 10 現実: 10年後に突破 Momose (IEDM 1994) Ionを増やすことでリークの 増大はしばらくしのげる… リークの時代に突入 予測：10年後に限界 1 0.1 0.01 1970 C. Mead 1980 1990 2000 2010 年 Carver Mead & Lynn Conway, “Introduction to VLSI Systems” (1979). Section 9.8: Quantum mechanical lower limit (tunneling effect will dominate device operation) “Thickness such as gate oxide and depletion layer should be larger than several nano‐meters.” T. Kuroda (11/48) 低リークデバイス技術 材料かプロセスか構造を変える ゲートの支配力が劣化 1) 新材料 リーク 金属ゲート 高誘電率 ゲート絶縁膜 2) 新プロセス ひずみシリコン： Ionを増やす 3) 新構造 ゲートの支配力を高める VTH制御 Ultra Thin Body SOTB T. Kuroda (12/48) ダブルゲート FinFET サラウンディングゲート 出典：T. Kuroda, IEDM 2002 Panel Discussion, “Will SOI ever become a mainstream technology? ”. 低電力デバイス技術 日本発の技術が多い [1] T. Masuhara, “Challenges of Low Voltage & Low Power IC toward Sustainable Future (Plenary),“ A‐SSCC‘11, Dig. Tech. Papers, pp. 5‐8, Nov. 2011. T. Kuroda (13/48) 公的研究開発プロジェクト 国が定める戦略目標の達成をめざす JST/CREST 「情報システムの超低消費電力化を目指した技術革新と統合化技術」 （研究総括：南谷 崇、2005-2012） 電力効率を100倍から1000倍にする JST/CREST 「ディペンダブルVLSIシステムの基盤技術」 （研究総括：浅井 彰二郎、2007-2014） VLSIシステムの信頼性・安全性の担保 JST/CREST 「次世代エレクトロニクスデバイスの創出に資する革新材料プロセス研究」 （研究総括：渡辺 久恒、2007-2014） 技術進化の飽和を超越するための発見・破壊・融合 JST/CREST 「素材・デバイス・システム融合による革新的ナノエレクトロニクスの創成」 （研究総括：桜井 貴康、2013-2020） レイヤー連携による超低電力化・多機能化 NEDO「立体構造新機能集積回路（ドリームチップ）技術開発」 （PL：益 一哉、2008-2012） TSVを用いた三次元集積化共通基盤技術 NEDO「極低電力回路・システム技術開発（グリーン IT プロジェクト）」 （PL：桜井 貴康、2009-2013） 0.5V LSI回路 NEDO「低炭素社会を実現する超低電圧ナノエレクトロニクスプロジェクト（低炭素社会を実現する超低電圧デバ イスプロジェクト）」 （PL：住広 直孝、2010-2014） 0.4V LSIデバイス NEDO「ノーマリーオフコンピューティング基盤技術開発」 （PL：中村 宏、2011-2015） 不揮発性素子を用いたコンピュータシステム 産総研「高電力効率大規模データ処理イニシアチブ（IMPULSE）」 （PL：金山 敏彦、2013-2015） 超省電力かつ超高性能なデータセンター技術 不揮発性メモリ（スピン, 変位）、省電力ロジック（Ge FinFET, 三次元集積）、光ネットワーク（シリコン フォトニックス）、アーキテクチャ（超集中型データセンタ） T. Kuroda (14/48) 地球環境を守る 低炭素社会を実現する 全世界でのチップの電力消費量 マイクロプロセッサ：1000万kW 必要な発電所 東京電力の３火力発電所 （10億個/4年間 x 10W） （鹿島，大井，広野） DRAM：600万kW チップの総面積に等しい敷地の 原子力発電所 （ウェハー300万m2/年間 x 0.2W/cm2） 出典：黒田忠広, "システムLSIの低電力技術," 電子情報通信学会誌, Vol. 90, No.11, pp.977‐981, Nov. 2007. Green of IT: LSI自身を極低電力化してITの省エネに貢献 Green by IT: センサネットなどによって、照明、空調、物流などを 最適化して、社会のグリーン化を促進。 19世紀の産業革命(燃やす文明) T. Kuroda (15/48) 21世紀の産業革命（燃やさない文明） 電力とエネルギー 電子回路は電子の回り路 ゆく川の流れは絶えずして…（方丈記,鴨長明） 流量 総量 電流 [A]（= [C/秒]） 電荷 [C] I = GV Q = CV 電力 [ワット]（=[J/秒]） エネルギ [J] P = fCV2 E = CV2 発熱を減らす 発熱が集積化の障害 V Q Q = CV, E = QV = CV2 C 電池寿命を延ばす 電源が小型化の障害 コンピュータのダウンサイジング： メインフレーム(1億円) → ミニコン(1千万円) → EWS (100万円) → PC(10万円) → 携帯(1万円) → IoT(千円) 低電力と省エネルギーは低電圧技術が重要 T. Kuroda (16/48) 電力とエネルギーの電圧依存性 Ptotal 消費電力 2 Pactive VDD 80% -V 20% P 10 sTHV DD leak 消費エネルギー [相対値] 電圧の下限はS係数と活性化率で決まる 1 0.8 0.6 0.4 0.2 0 電源電圧 [V] Intel Pentium4 リーク電力 IBM Power5 リーク電力 出典：T. Kuroda, Low Power CMOS Design: The Applications: State‐of the‐Art Practice,” ASP‐DAC, Tutorial, Jan. 2007. T. Kuroda (17/48) 0 メモリ ロジック 0.2 0.4 0.6 0.8 1 1.2 電源電圧 [V] NEDOプロジェクト ELP(2009-2013): 0.5V LEAP(2010-2014): 0.4V 出典：H. Fuketa, T. Sakurai et al., “Device‐Circuit Interactions in Extremely Low Voltage CMOS Designs, ” IEDM, pp.559‐ 562, Dec. 2011. インテルプロセッサの場合 0.5V近傍でエネルギーを1/5 リーク電力14% ロジック：メモリ＝2:1 リーク電力42% 32nm High-K Metal gate T. Kuroda (18/48) リーク電力95% （大半はメモリ） [1] V. De, “Energy Efficient Computing in Nanoscale CMOS: Challenges and Opportunities (Plenary),“ A‐SSCC‘14, Dig. Tech. Papers, pp. 5‐8, Nov. 2014. SOTBを用いた演算器アレイ アプリケーションの要求に応じてロジックとメモリの基板バイアスを調整 組み合わせ回路の巨大PEアレイ PE PE PE ・・・ PE ・・・ PE PE-Array PE PE PE VTH制御 PE PE 必要なPEに順バイアス DMEM DMEM 逆バイアス 演算が多い場合はロジック：メモリ=9:1 ・・・ Microcontroller DMEM 順バイアス 不要なPEに逆バイアス PE ・・・ PE ALU sel PE PE sel PE ・・・ PE 例）離散コサイン変換は演算60回とメモリアクセス16回を行う。 必要なメモリに順バイアス 逆バイアス 不要なメモリに逆バイアス DMEM DMEM 天野研がSOTBで開発したCMA 0.45Vで350MOPS/1mW （世界最高効率） DMEM DMEM DMEM DMEM 順バイアス メモリアクセスが多い場合はロジック：メモリ=3:7 例）アルファブレンダは演算16回とメモリアクセス12回を行う。 T. Kuroda (19/48) 出典：N.Ozali, H. Amano, et al. “Cool Mega‐Array：Ultra Low Power Reconfigurable Accelerator Chip” IEEE Micro Magazine, November/December 2011, vol.31, no.6. 0.4Vの先は？ リークとばらつきとの戦い LEAP: 0.4V 機能保全 ON電流とOFFリークのバランスを取る(多入力論理ゲートの構成法) データの衝突を避ける(メモリを6Trから8Trにする) リーク削減 NEDO「極低電力回路・システム技術開発（グリーン IT プロジェクト）」 Steep Slope デバイス 電源遮断：細粒度制御、不揮発性メモリ ばらつき対応 NEDO「ノーマリーオフコンピューティング基盤技術開発」 非同期設計（30%-50%低減できる） 誤り検出・訂正（ディペンダブル、resilient：回復力に富む） JST/CREST 「ディペンダブルVLSIシステムの基盤技術」 統計的システム設計（低い確率で間違うことを許す） 理論限界: 0.036V (利得=1) T. Kuroda (20/48) Ref: R. Swanson, JSSC’72; J. Meindl, JSSC’00 統計的設計思想 低い確率で間違うことを許すアプリが増加 アプリケーション領域 対象 制御 冗長性 6σ設計 機械 認識 確率評価 精度要求 高い 技術 低い T. Kuroda (21/48) 人間 各レイヤーで研究 一点突破ではなく技術群が求められる 応用・サービス システム 低電圧化、電源制御、デジタルキャリブレーション、アナログからデジタルへ、 電流から電荷へ、電圧から時間へ、シリアル通信からパラレル通信へ、三次元集積 デバイス SiP、PoP、2.5D集積(インタポーザ) 回路 細粒度DVFS、データの移動を減らす（フォンノイマンのボトルネック） 実装 ノーマリオフコンピューティング、ストレージクラスメモリ、エネルギ収穫、無線給電 アーキテクチャ 無線センサネットワーク、バイオメディカル（BMIなど）、デジタル農業、スマートシティ SOTB、FinFET、FDSOI、ナノワイヤFET、Steep-S（トンネルFET、R-TFET）、 III-V、 InGaAs、 SiGe、 NVM（M-, STT-, P-, Re-, Fe-）、ばらつき低減 プロセス CNT、グラフェン、原子スイッチ、ひずみ、HKMG、TSV T. Kuroda (22/48) IoTの時代（2015年～） ビッグデータ、スモールセンサ 100nm 1µm 1nm 質的発展の時代 未来創造 量的拡大の時代 課題解決 1018 トランジスタ数 10nm 1015 IoT 1012 携帯 脳の神経細胞数 PC 109 EWS 106 103 1 28nm 0.13µm 0.35µm 低電力化の時代 4µm エネルギー効率化の時代 三次元集積、異種チップ積層集積 極低電圧化、高速不揮発メモリ ノーマリオフ、データ移動抑制 電界一定のスケーリング 低電圧化、しきい値制御、電源遮断 リーク低減技術、極低電圧化 電圧一定のスケーリング 高速化の時代 1980 1990 2000 2010 2020 2030 2040 2050 年 T. Kuroda (23/48) 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. IoTの要求 溶け込むセンサと高効率コンピュータ ビッグデータ：高効率に情報処理 仮説に頼らず、データからコンピュータに モデルを逆推定させる 高効率 サーバ Internet of Things (IoT) スモールセンサ：環境に溶け込む 電力と熱が 性能を決定 「未来のコンピュータは、私 たちがその存在を意識しな いような形で、生活の中に 溶け込んでいるだろう。」 小さく、低エネルギ消費で、 無線インタフェースを持ち、 安くなければならない 通信量を減らすためには、人工知能 によるデータマイニングも必要 “… so ubiquitous that no one will notice their presence” Mark Weiser, “The Computer for the 21st Century,” Scientific American, 265 (3), pp.94‐104, 1991. ウェアラブル、ペインタブル、インプランタブル T. Kuroda (24/48) 出典：黒田忠広, 電子情報通信学会誌, vol. 89, no. 2, pp. 96‐101, Feb. 2006. 高効率なコンピュータ 三次元集積とLEGO型実装と光接続が鍵 Storage Unit 12cm Cubic Processors 8cm Cray-3 “Brick”, 1993 「京」, 2011 目指すコンピュータ, 2020 ケーブル/コネクタの塊 Tofuケーブル 20万本 1,000km 三次元集積、LEGO型実装、光接続 三次元集積 給電と放熱が容易 情報とエネルギの伝送距離が短縮 低電力 T. Kuroda (25/48) チップ間通信の低電力化 周辺でなく面を利用 演算は面を利用 Mooreの法則: 1.15 (Tr. speed) x 1.49 (Tr.# 面積) = x1.70/year 通信は辺を利用 Mooreの法則: 1.15 (Tr. speed) x 1.11 (I/O# 周辺長) = x1.28/year Mooreの法則は演算性能とデータ転送速度の乖離を生む 積層チップの面を利用した通信 （TSVに期待が集まったが…） T. Kuroda (26/48) 出典：黒田忠広, 電子情報通信学会誌, vol. 90, no. 11, pp. 977‐981, Nov. 2007. ThruChip Interface (TCI) 磁界結合を用いた積層チップ間通信 JST/CREST 「情報システムの超低消費電力化を目指した技術革新と統合化技術」（研究総括：南谷 崇、2005-2012） VR=M dIT dt IT 近接場（磁界）結合 S=1 送受信器：デジタルCMOS回路 世界初 128枚チップ積層 どこでも配置できる（配線が横断しSRAM上に置ける） デジタルCMOS技術 送信器はインバータ、受信器はコンパレータ コイル：チップの配線2層 クロストークが小さい、面を効率よく利用できる チップを貫通できる 最終的にはコストゼロ（TSVは40%コスト高） JST/CREST研究（ULP）の成果 電力1/1000（10fJ/b）を達成 128枚チップを積層してデータ通信（1パッケージSSD） ISSCC2010 “A 2Gb/s 1.8pJ/b/chip Inductive-Coupling ThroughChip Bus for 128-Die NAND-Flash Memory Stacking” T. Kuroda (27/48) 出典：T. Kuroda, “3D Integration, Power Delivery, and Contactless Interconnect by Near Field Coupling,“ ISSCC'14. ３次元スケーリングシナリオ チップを薄くする競争 電界効果トランジスタ （Mooreの法則） 動作速度： 2倍 消費電力/面積：1 電圧:1/2 寸法:1/2 電界一定 電界一定の スケーリング TCI（３次元Mooreの法則） データ転送速度/面積： 8倍 消費エネルギー/ビット：1/8 dimension scaling Device size [x] 1/ Voltage [V] 1/ Current [I] 1/ Capacitance [C]~[xx/x] 1/ Delay time [t]~[CV/I] 1/ Chip thickness [z] 1/ Coil size [D] 1/ Coil turn number [n] 0.8 [L]~[n2D1.6] [k]~[z/D] [vR]~[kL(I/t)] [1/t] [1/D2] 2 Area / data rate [tD2] 1/2 Data rate / area [1/tD2] 2 [IVt] 1/3 evaluation value Inductance Magnetic coupling Received signal Data rate / channel Channel / area 磁界変化一定 チップ厚：1/2 巻数:1/1.5 磁界変化一定の スケーリング Energy / bit 出典：T. Kuroda, “Circuit and Device Interactions for 3D Integration Using Inductive Coupling,“ IEDM'14. T. Kuroda (28/48) Highly Doped Silicon Via (HDSV) 電源用の貫通電極をインプラで低コストに作る 10mピッチでウェハを積層し常温圧着する 出典：T. Kuroda, “Circuit and Device Interactions for 3D Integration Using Inductive Coupling,“ IEDM'14. T. Kuroda (29/48) TCIとHDSVを用いたメモリ積層 メモリの三次元集積が極薄・極低電力になる TSVは製造コストが40%増加、TCI+HDSVの場合は1%程度 従来のNAND積層 (wire bond） 新しいNAND積層 (TCIとHDSV) 従来のDRAM積層 (TSV) 新しいDRAM積層 (TCIとHDSV) ~275 m DRAM die DRAM die ~1000 m spacer DRAM die ~80 m # stacked die Die pitch Total height Die area Data link Power delivery IO energy/bit 16 50 ~1000 1x wire bond wire bond 1x 16 5 ~80 ~0.9x TCI HDSV < 1/400x DRAM die ~40 m Base logic die 5 55 ~275 1x TSV TSV 1x 5 8 ~40 ~0.9x TCI HDSV < 1/10x 出典： T. Kuroda, "Low-Cost 3D Chip Stacking with ThruChip Wireless Connections,“HotChips’14 . T. Kuroda (30/48) スモールセンサ コネクタのないLEGO型実装 多様なセンサを低コストで開発：プラットフォーム化が鍵 コネクタでモジュール接続 コネクタを小型軽量化するとディペンダビリティが脅かされる ディペンダビリティを損なわずに、小型軽量化・低電力化を追究 JST/CREST 「ディペンダブルVLSIシステムの基盤技術」 （研究総括：浅井 彰二郎、2007-2014） T. Kuroda (31/48) Transmission Line Coupler (TLC) 電磁界結合を用いた非接触コネクタ JST/CREST 「ディペンダブルVLSIシステムの基盤技術」（研究総括：浅井 彰二郎、2007-2014） チップ 磁界結合 ボード 電磁界結合 2mm 電界 磁界 磁界 出力 6mm 入力 分布定数回路 集中定数回路 出力 出力 入力 入力 T. Kuroda (32/48) 出典：T. Kuroda, “3D Integration, Power Delivery, and Contactless Interconnect by Near Field Coupling,“ ISSCC'14. TLCによるLEGO型実装 ディペンダブルで多様性を育む実装 JST/CREST 「ディペンダブルVLSIシステムの基盤技術」（研究総括：浅井 彰二郎、2007-2014） スマートフォンをモジュール化 コネクタの容積を1/246に小型化 従来のコネクタ Module TLCコネクタ TLC JAXAとの共同研究 デモビデオ http://www.kuroda.elec.keio.ac.jp/research/video/ EMI: TLCから10mm離れたGPS受信機への影響はゼロ EMS: TLCから2mm離れたLTE送信機からの影響はゼロ “A 6Gb/s 6pJ/b 5mm-Distance Non-Contact Interface for Modular Smartphones Using Two-Fold Transmission Line Coupler and EMC-Qualified Pulse Transceiver” (ISSCC’15) T. Kuroda (33/48) ロケットに搭載できることを実証 “A 6.5Gb/s Shared Bus using Electromagnetic Connectors for Downsizing and Lightening Satellite Processor System by 60%” (ISSCC’15) 細胞大の無線センサ 機械、生体、環境にとけ込み、分散・移動して計測 白血球： 30µm がん細胞：10µm 赤血球： 8µm 細菌： 5µm 100k Tr. 8 bit 1MHz 0.1W 10m 無線接続による 柔らかい集積 10m 10m 磁場や渦電流の解析 複合材料の組成を変えた解析 生きた細胞をナノ分解能 で細胞と共に動きながら 観察できる顕微鏡 塗布 注射で埋め込む低侵襲癌 モータ 電池 付着 センサ （電磁界解析） （電気化学解析） 機械に溶け込む 生体に溶け込む 環境に溶け込む 燃費や発電効率の向上 生命科学、医療・健康 ビッグデータ生成、IoT T. Kuroda (34/48) Mooreの法則の減速がもたらすチャンス 破壊的な技術 disruptive technology 三次元集積技術 以前は微細化の効果の方が大きく、実用化の余地が小さかった。 牧本ウェーブが変わる（多様性を育む技術がICの応用を広げる） 大量生産（量産効果で製造利益）：デバイス・製造のイノベーションと巨大資本が牽引 月産100万個生産 過当競争 巨額投資 業界再編 デバイスの DRAM 寡占的市場 MPU イノベーション 1970 1980 テレビ 開発の 電卓 時計 イノベーション 月産100設計 1990 2000 ASIC (CAD) Flash SoC LEAPの 研究成果 2010 NVM センサ 2020 SiP （プラットフォーム） Mooreの法則 15年で1000倍複雑になる Mooreの法則の減速で 寿命が延びる 多品種生産（差異化で顧客満足）：システム・開発のイノベーションと優れた人材が牽引 T. Kuroda (35/48) 出典：Electronics Weekly, Jan. 30, 1991. 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. 多様性を育むIC技術 LEGO型プラットフォーム HW: DRAM, Flash, CPU, DSP, DRP, A/D, D/A, RF, Sensor, … SW: Linux, compiler, … 部品 汎用 IC ブロック モジュール マス・コラボレーション システム ソリューション・サービス ブロックの組合わせを可能にする標準インタフェース: ワイヤレスデータ通信とエネルギー給電 マス・コラボレーションを誘発するオープン・プラットフォーム： 大勢が参画して賑わいが生まれ新規ビジネスが生まれる ソリューション・サービスを提供する大会社の人材 T. Kuroda (36/48) 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. 人工知能の時代（2025年～） 人工知能の創造へ 100nm 1µm トランジスタ数 1015 10nm 1nm 質的発展の時代 未来創造 量的拡大の時代 課題解決 1018 鬼が笑う？ 人工知能 人体の細胞数 IoT 1012 10nm 30兆 トランジスタ /人 携帯 脳の神経細胞数 PC 109 0.13µm EWS 106 103 1 0.35µm 低電力化の時代 4µm 高速化の時代 1000 プロセッサ/人 1000 ワイヤレス/人 28nm エネルギー効率化の時代 3次元集積、異種チップ積層集積 極低電圧化、高速不揮発メモリ ノーマリオフ、データ移動抑制 ビジネスモデルIC2.0 電界一定のスケーリング 低電圧化、しきい値制御、電源遮断 電圧一定のスケーリング、高速データ通信 1980 1990 2000 2010 2020 2030 2040 2050 年 T. Kuroda (37/48) 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. 技術の沸点 片対数グラフ 1µm 100nm 10nm 1nm トランジスタ数 1018 1015 人体の細胞数（60兆個） 1012 109 106 103 1 1980 1990 2000 2010 2020 2030 2040 2050 年 T. Kuroda (38/48) 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. 技術の沸点 線形グラフ 1µm 100nm 10nm 1nm トランジスタ数 100兆 人体の細胞数（60兆個） 10兆 性能改善は些細なこと 何を創出できるかが重要 ヒトは変化をリニアにしか直観できない （池の蓮） 2045年にはコンピュータの能力が人間を超え、 技術開発と進化の主役が人間からコンピュータ に移る特異点（シンギュラリティ）に達する。 1980 T. Kuroda (39/48) 技術の沸点 1990 2000 2010 年 2020 2030 2040 2050 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. 2045年のCMOS LSI 目標：エネルギー効率６桁改善 ヒトの脳に近いエネルギー効率を追究するためには何をすれば良いのだろうか？ 2010年 2045年 ヒトの脳 ノイマン型コンピュータ ＋ 脳型コンピュータ？ 0.3fJ/演算 (15W, 50PFLOPS) 超並列処理 神経細胞：～1010 1nW/神経細胞 脳波：1～100Hz 活動電位：0.1V T. Kuroda (40/48) 0.3nJ/演算 (15W, 5GFLOPS) 0.3fJ/演算 (15W, 50PFLOPS) 超並列処理 逐次処理（ノイマン型） トランジスタ：～1010 トランジスタ：～1017 1nW/トランジスタ クロック: 1GHz クロック: ??Hz 電源電圧：1V 電源電圧：??V 出典：黒田忠広,第40回STARCアドバンスト講座 低消費電力化セミナー, パネルディスカション. 脳型コンピュータ 神経回路網を真似た超並列計算 ニューロン：刺激に応じて発火 (CPU) 発火確率 xj ij hi シナプス：信号伝達の係数（ij, hi）を記憶 (メモリ) IBM TrueNorth M N M N M N R R R M N M N M N R R R M N M N M N R R R Memoryがシナプス係数を記憶 Neuronが発火を計算 Routerがニューロン網を形成 出典：Science 345, 668 (2014) LEAPの原子移動型スイッチでRouterを作りTRAMでMemoryを作り、 ニューロン近傍に分散配置したらコンパクトにできる… T. Kuroda (41/48) 脳型の情報処理 脳は自身で情報を選択し、その情報の処理の仕方（アルゴリズム）を自身で獲得 するシステムである。 （松本 元） 従来の情報処理 脳型の情報処理 （特徴量は問題ごとに専門家が設計） （問題によらず機械学習で神経回路網を 自動的に獲得する） 識別器 1 F Haar-like特徴量の線形結合 T 誤検出率 0.4 識別器2 ディープラーニング 画像データ 尿成分データ 394ノード F 非顔 T 0.16 識別器 3 200ノード 100ノード F 0.064 （徐々に目が細かくなる識別器で精査） 健康 肺癌 識別器 n F 非顔 顔 T 0.4^n 顔 T. Kuroda (42/48) 正答率90% 正答率80% 発見的認識と決定論的制御 左脳的な制御と右脳的な認識 センサ 制御 認識 決定論的 発見的・試行錯誤的 deterministic heuristic 機械対象 人間対象 フォンノイマン 神経回路網 プログラムを メモリに格納 アルゴリズムを 機械学習で獲得 電源電圧100mV 集積度5% 電源電圧50mV 集積度95% アクチュエータ T. Kuroda (43/48) 心を創る 受動意識仮説（心の地動説） 映画『her/世界でひとつの彼女』人格を持つ最新の人工知能型OS(サマンサ)に 恋をする男(セオドア)を描いた物語。では、人に恋をする人工知能は創れるか？ 心の地動説：地球は太陽にしたがい、「私」は「自分」にしたがう 神経回路網が多数決で「無意識」に決めた結果を見て、 「私」が主体的に考えた と錯覚している（受動意識）。喜怒哀楽さえも神経回路網のいたずら。 人は、都合のいいように錯覚するように作られている。 無意識に、並列のダイナミックな 相互作用でパターン化して考え、 直感的な思考を生む。 学習によって自己の能力を高めていく。 最後の計算結果が意識にのぼり、 それを論理的に操作する。 「私」は受動的で、「自分」は世界と繋がっている。 T. Kuroda (44/48) 出典：前野隆司『脳はなぜ「心」を作ったのかー「私」の謎を解く受動意識仮説』 出典：甘利俊一・伊藤正男・利根川進『脳の中身が見えてきた』 LEAPの技術で心を創ったら… 情報処理の仕方を自ら獲得し、常識を備え、想像力を有し、 将来を予測して問題を設定できるシリコン脳はできるだろうか？ 内部モデル TRAMで記憶 「記憶と学習」 感覚 （目、耳、鼻、口、手） 原子スイッチで 「想起」 学習結果をプログラム 「情」 行動 「知」 運動 CNTで 言語 ネットワーク 「意」 SOTBとMRAMで 0.1V動作 （無意識） SOTB（VTH制御）で注意 「私」（意識、クオリア） T. Kuroda (45/48) 未来を創る “Optimism is an essential ingredient for innovation. How else can the individual welcome change over security, adventure over staying in safe place?” 「イノベーションを起こすためには楽天的でなけれ ばならない。危険を恐れず変化を求め、安住の地 を出て冒険の旅に出なければならないのだから。」 Robert Noyce “The best way to predict the future is to invent it.” 「未来を予測する一番の方法は未来を発明するこ とだ。」 Alan Kay T. Kuroda (46/48) まとめ（１） 課題解決から未来創造へ CMOS LSIは，指数関数的な量的拡大を遂げ，社会の隅々に浸透してき た．近い将来に人類の営みさえも変える潜在能力を秘めている．量的拡 大から質的発展への変化に伴い，求められる研究力は，技術ロードマッ プを実現する課題解決力から，未来社会を創り出す創造力へと変わる． 100nm 1µm トランジスタ数 1015 人工知能 IoT 30兆 トランジスタ /人 人体の細胞数 1012 PC 109 EWS 106 103 1 10nm 携帯 脳の神経細胞数 28nm 低電力化の時代 高速化の時代 1000 プロセッサ/人 1000 ワイヤレス/人 エネルギー効率化の時代 0.13µm 0.35µm 4µm 1nm 質的発展の時代 未来創造 量的拡大の時代 課題解決 1018 3次元集積、異種チップ積層集積 極低電圧化、高速不揮発メモリ ノーマリオフ、データ移動抑制 電界一定のスケーリング 低電圧化、しきい値制御、電源遮断 電圧一定のスケーリング 1980 T. Kuroda (47/48) 10nm 1990 2000 2010 年 2020 2030 2040 2050 出典：T. Kuroda, ISSCC 2010 Panel Discussion, “Semiconductor Industry in 2025”. まとめ（２） ナノテクに加えてVLSIシステムの探究へ 更なる低電圧化の研究でエネルギー効率を2桁改善できる余地がある． 脳に匹敵する効率を追究するためには, VLSIを活かすシステムとアル ゴリズムの探究が重要になる． There’s Plenty of Room at the Bottom. (by Richard P. Feynman, December 29th 1959) There’s Some Room at the Bottom. (Device, VDD Scaling) There’s Plenty of Room at the Top. (VLSI System) T. Kuroda (48/48)
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