SURE: Shizuoka University REpository
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Title
Author(s)
電荷再配分方式を用いた高速低消費電力フリップアラウ
ンド型D/A変換器に関する研究
宇野, 正幸
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Issue Date
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2009-03-22
http://doi.org/10.14945/00006357
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静岡大学博士論文
論文題目
電荷再配分方式を用いた高速低
消費電力フリップアラウンド型
繰！l
掌
2009年2月
静岡大学大学院電子科学研究科
ナノビジョン工学専攻
宇野正幸
目次
第1章序論 1
1．1 背景 ．．．．．．．．．．．。．．．
1．2 本研究の目的．．．．．．．．．．
1．3 本論文の概要．．．．．．．．．
・・・・・… @ ．．．．。．局．。． ．．．．， ］，
・・・・・・… @ ．．．．． ．．．．．． 5
7
第2章 電荷再配分型D／A変換器に関する基礎的考察 12
2．1
はじめに．一一．．．．．．．．．．．、．．．．．．．．．．．，，．．．，．．．．．12
22
D／A変換器の基本原理と性能．．．．。．．．。．．．． ．．．．．．．．12
2．2．1 D／A変換器の基本原理．．．．．．．．．．．．．．．．．。． ．，12
2．2．2 D／A変換器の静的特性（S七atic performance）．．．．．．．．．．．．．14
2．2．3 D／A変換器ρ動的特性（Dynamic performance）．．．．．．．．．．．
16
2．3
D／A変換器の基本方式．．．．．．．．．．．．．．．．．
2．3。1
18
基本構成要素と回路方式＿．．．．．．．．．．．．．．．．．．．．．．18
23。2
複数D／A変換器の組合せ．．．．．．。．．．．．．、．．．．．．．．．24
2．3．3
バイナリーコードと温度計コード．．．．．．．．一一．．．．．．．．．25
2．3．4
リターンゼロ（RZ：re七urn zero）とノンリターンゼロ（NRZ：no re七urn
zero） ．．．．．．． ．．．． ．．．．．．．．．賜 ．．．．． ．． ．． ．．． ． 唇 27
2．4
電荷再配分型D／A変換器の特性劣化要因
． ．28
2．4．1 キャパシタミスマッチによるDNLへの影響．．．．．．．．．．，．．28
2・4・2 キャパシタミスマッチによるINLへの影響．．．．．．．．．．．．．．30
2・4・3 オフセット誤差．一一．．．．．．．．．．t．．．． 32
2．4。4 ゲイン誤差、．．。．．．．．．．．．．．．．．，．．．．．．．．．．．、33
2．4．5 セットリング誤差の影響．．．．．．．．．，．．．．．．． ．．33
2．4．6 熱雑音（kT／C雑音）．．．．．．．＿．．．．．．． ．．．．．．33
2．5
電流スイッチ型と電荷再配分型D／A変換器の特性比較 34
2・5・1 変換速度と消費電流の関係．．．．．．．．．．．．．．．．．．．．．． 34
2・52 容量とトランジスタのマッチング精度 。．．．．． ．．．37
2．5．3 出力レンジ ．．．．．．．．．．．．．．． ．．． ．．．38
2。5．4 SFDR特性について 一一，，it．．．。．．．．．．．．．．． ．38
2，6
まとめ
．39
第3章加重平均サンプル・ホールド増幅回路を適用した高速低消費電力フリップア
ラウンド型D／A変換器
43
3．1
はじめに一“．．．．．．．．．．．．．・．・．・，・・… ．・．・．．・．・”
43
3．2
基本回路構成 ．．．．．．．．．．．．．．．．．．．．．．．．．．。．．．．．．．
45
3．2．1 フリップアラウンド型加重平均サンプル・ホールド増幅器 ．．．．．
45
3．2．2 フリップアラウンド型D／A変i換器．，。．．．．．．．．．．。．．．．
46
シングルエンド構成のフリップアラウンド型D／A変換器．．．．．一一．．．
47
3．3．1 フリップアラウンド型D／A変換器と乗算型D／A変換器の比較．．．
47
3．3．2 シングルエンド型フリップアラウンドD／A変換器の高速化．．．．．
49
3．3．3 シングルエンド出力8ビットフリップアラウンド型D／A変換器．．
54
フル差動出力構成のフリップアラウンド型D／A変換器．．．．．，．．．．．
57
3．4．1 回路構成．．．，．．．．の．．．．．．．．．．．．．．．．．．．．。．．．
57
3．4．2 リターンゼロ動作とノンリターンゼロ動作
58
3．4．3 詳細回路設計一f．．．。．．．．．．．．．．
61
3．4．4 シミュレーション結果．．．．．．．．．．．
64
3．5 まとめ
69
3．3
3．4
第4章
2組の容量アレイを有する高速低消費電力AB級フリップアラウンド型D／A
変換器 73
4．1
はじめに一t．．．．．．．．．．．．．．．．．．．脅，．．．．．。．．．．．．．，73
4．2
2つのサンプリング容量を有するAB級サンプル・ホールド増幅器．．．．．75
4．2。1 基本回路構成．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．75
42．2 A級およびAB級のシミュレーション結果比較．．．．．．．．．．．．78
4．3
2組の容量アレイを有する12ビットAB級D／A変換器．．．．．．．．．．．80
4・3・1 基本構成と12ビットD／A変換器回路 ．．．，一一．．。．．．．．．．80
4．3．2 シミュレーション結果．．．．．．．．．．．．．．．．．．．．．．．．．85
4．4
まとめt−一一一一）一螂．．．．．．．．．．．．．．．，，．．．．．．．．．．．．86
第5章D／A変換器用増幅回路の最適化設計に関する検討 90
5・1 はじめに．t．一一．．一一．．，．．．．．．．。，．．．．．．．．．．．．．．．．90
5．2 開ループ周波数特性の最適化設計方法．．．．．．． ．．．．．91
5．2．1 トランジスタの動作領域．．．．．．．．．． ・．t・．．．．91
5．2．2 2乗特性領域での最適化設計 ．．。．．．．．．．．。 ．．．．93
5．2．3 サブスレッショルド領域での最適化設計．．．．．．． ．．．．94
ii
5．2．4 遷移領域での最適化条件の近似方法．．．．．．．．．．．．．．．．．．96
52・5 シミュレーション結果との比較．．．．．．．．．．．．．．．．．．．．98
5．2．6 AB級増幅器の開ループAC特性．．．．．．．。．．．．．．．．．．．100
5・3 閉ループ周波数特1生に関する検討．．．．。．．．．．．．．．．．．。．．．．．103
5・3・1 帰還係数（Feedback fac七〇r）一一．．．．．．．．．．．．．．。．．．一一103
5・32 1段増幅構成と2段増幅構成 ．．．．。．．．．．．．．．．．．．．．．103
5・4 セットリング時間に関する検討 ．．．．．．．．．一一．。．．．．．．．．．．．105
5・4・1 スル㎞イングを考慮しない場合のA級増幅回路のセットリング時間105
5・4・2 スルーイングを考慮する場合のA級増幅回路のセットリング時間．．107
5・5 まとめ一一．．．．．．．．．．．．．．．．畳．．．．‘一一．．．．．．．．．．．．108
第6章結論
110
謝辞
112
発表履歴
113
iii
第1章
序論
1．1 背景
半導体技術の発展は、信号処理のデジタル化を強力に推し進めきた。例えばスチルカメ
ラやビデオカメラ等の画像入力装置はフィルムやアナログ磁気記録から、メモリやハード
ディスク・DVD（digi七a1．versa七ile disc）等へのデジタル記録となり、画像表示装置もアナロ
グ信号入力のCRT（casode ray tube）ディスプレイから、デジタル入力信号に適したX−Y
アドレス型の液晶ディスプレイ（LCD：liquid crys七a1 display）等に移り変わり、高速で高
精度なデジタル画像信号処理がさまざまな領域で行われ、これらの装置間もデジタル信号
により接続されている。周波数帯域の低いオー一一デイオ分野は言うまでもなく、周波数が高
く、デジタル化が難しいとされてきた無線通信分野でもデジタル化が推進されている。
この背景には、デジタル化に適したCMOSデバイスの1チップ上のトランジスタ数が
18ヶ月で2倍になるといわれている、いわゆるムーアの法則により、デジタル信号処理が
チップコスト削減を期待できるとともに、微細化にともなうトランジスタの高速化による
高性能化も享受できるためである。
一方、デジタル信号処理が大きく発展しても、ほとんどのシステムでは図1．1に示すよ
うに、入力信号はセンサ等の入力デバイスで検出されたアナmグ信号であり、出力信号も
アナmグ的に駆動を行うアクチュエータ等であることが多く、これらのアナログ領域との
インターフェースにおいてアナログ・デジタル（A／D：analog一七（〉−digi七a1）変換器やデジタ
（Sens。r｝
（Actuator）
／N，N
Analog1Digital
Converte『
へ（
Digitat Signal
Processor
DigitaVAnalog
Converter
図1．1：デジダル信号処理とアナログ領域とのインターフェース
1
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図12：主なD／A変換器用途の要求分解能と変換速度
ル・アナログ（D／A：digita1。七〇−analog）変換器は重要な役割を果たしている国。このよう
なシステムにおいて、CMOSデバイスの微細化と低電源電圧化が推し進められ、デジタ
ル信号処理の低コスト化とともに高性能、高機能化および低消費電力化が進み、これにと
もないアナログ回路においても同様に以下の要求が高まっている。
・CMOSアナログ回路の高速、高精度化
・先端デバイス使用のための低電源電圧化、低消費電力化
・デジタルLSIとの1チップ化（SOC：Sys七em on chip）および小面積化による低コス
ト化
微細化の進展でCMOSトランジスタは最高動作周波数を表すfTにおいて、バイポーラ
トランジスタよりも高い値を実現して、高速なデジタル回路が実現されている。しかしこ
れは微細化にともなう寄生容量低減の効果が大きく、本来大きな負荷容量の駆動が必要な
アナログ回路においては、依然として高速化、低雑音化においては、バイポーラデバイス
やBi−・CMOS（バイポーラCMOS）デバイス等のほうが高性能化に有利であり、超高速ア
ナログ回路にはバイポーラデバイスが用いられている［2｝［3］。しかしながら、システムを
低コストで実現するという強い要求から、上記のようにCMOSデバイスによる高性能ア
ナログLSIおよびミックスドシグナルLSIの要求は非常に高くなっている。
2
アナログ領域とのインターフェースの一役を担うD／A変換器においても超高速領域以
外はCMOSデバイスにて実現されている。 D／A変換器の主な用途において要求される分
解能と変換速度を図1．2に示す。図において10MS／s以上の高速な変換周波数領域におい
ては、増幅器を用いずに電流源トランジスタと差動スイッチで構成されるセルを多数設け
た高速化に有利な電流スイッチ型D／A変換器（Current steering D／A converter）が主に
用いられており、1GS／s超の高速なCMOS−D／A変換器も実現されている［4］。しかしな
がら、電流スイッチ型D／A変換器は電流源トランジスタのマッチング精度を高くするた
めに、ゲートソース電圧Vg sの閾値電圧Vthからの上乗せ分であるオーバードライブ電圧
△V（＝Vg、−Vth）を高くしなければならないために、電源電圧を下げにくいという課題を
有している。マッチング誤差の補正処理なしで12ビット以上の精度を実現するためには
3V以上の電源電圧であり、1．8V以下に下げて12ビット以上の精度を実現するためには
電流源トランジスタのばらつき補正を行う必要がある［5］［6］。
一方、トランジスタの電流比精度よりもマッチング精度が高い容量アレイを使用した
CMOSデバイスに適した電荷再配分方式やスイッチトキャパシタ（SC：switched capacitor）
方式の容量型D／A変i換器は、主に変i換周波数10MS／s以下の中低速用途に主に用いられ
ている。CMOSトランジスタはVg，−ID特性が2乗特性であるため、 CMOS増幅器は電
流値を増やしても周波数帯域は電流の平方根でしか増えないのに対して、電流スイッチ型
D／A変換器の周波数帯域は電流に比例する。なおCMOSトランジスタがサブスレッショ
ルド領域となる低電流領域では、CMOS増幅器の周波数帯域はほぼ電流値に比例するた
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図1．3：バイアス電流に対する周波数帯域の比較
3
表1．1：電流型と容量型D／A変換器の比較
項目
電流型
容量型
コメント
高精度化
×
○
容量アレイはマッチング特性良好
低電源電圧化
×
○
電流型はL5V以下が困難
高速性
○
×
容量型は増幅器の帯域に依存
め、電流スイッチ型D／A変換器の周波数特性とCMOS増幅器のバイアス電流に対する周
波数特性は図・・3に示すような関係であり、低い変換周波数では容鯉D／A変換器が、高
い変換周波数では電流スイッチ型D／A変換器のほうが低消費電流化の点で有利となる。
以上に述べた電流スイッチ型D／A変換器と、容量型D／A変換器の特徴を比較すると表
1．1のようにまとめら、容量型D／A変換器は高精度化や低電源電圧化においては有利であ
るが高速化には不利である。しかしながら、微細化にともなうトランジスタのトランスコ
ンダクタンス（9m）の増大と寄生容量低減により、 CMOS増幅器の周波数帯域は向上して
おり、容量型D／A変換器においても、パイプライン状に複数段の電荷再配分構成を有す
る100MS／s超の高速な電荷再配分型D／A変換器も報告されている［8］。
これに対して、電流スイッチ型D／A変換器は微細化によりトランジスタが高速化され
ても、CMOS増幅器のような顕著な高速化は期待できず、微細化が進み電源電圧が低く
なると、出力レンジを広げることが困難となるという課題に直面している。このため、図
1．3に示すようにCMOS増幅器の周波数帯域と、電流スイッチ型D／A変換器の周波数帯
域との、交差する点は微細化にともなうトランジスタの高速化により高い周波数側へと移
り、CMOS増幅器を用いた容量型D／A変換器のほうが適している領域は拡大しつつある。
一方、容量アレイ型D／A変換器には、容量アレイの電荷再配分で得られた電圧をCMOS
増幅器のバッファで出力する形式の電荷再配分型D／A変換器と、容量アレイの電荷を増
幅器の帰還容量に転送して出力する、SC増幅形式の乗算型D／A変換器の2方式が主に存
在しており、この2つの方式には以下のような長所および短所があるため、容量アレイの
マッチンゲ精度を生かした高分解能なD／A変換器においては、高速化は犠牲にされてき
た。したがって、容量アレイを用いたD／A変換器にて高速化に適しており、なおかつ、高
精度化も可能な方式が望まれていた。
・バッファを用いる電荷再配分型D／A変換器は、増幅器の高速化により高速化に適し
ているが、寄生容量による誤差が発生するため、高精度化に不利である。
・乗算型D／A変換器は寄生容量の影響を排除でき、高精度化には有利であるが、帰還
容量への電荷の転送にともなう充放電が必要なため、高速化に不利である。
4
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L
図1．4：LCDドライバ用D／A変換器アレイの構成
以上に、単体のD／A変換器について電流スイッチ型と容量アレイ型について比較を行っ
てきたとともに、容量アレイ型における2つの方式の特徴を説明した。他方でD／A変換
器の大きな活用領域としては、単体のD／A変換器として用いる以外にも、LCD用ドライ
バのように、X−yアドレス型ディスプレイに使用されるD／A変換器アレイがある。図1．4
にディスプレイ用に用いられるD／A変換器アレイの構成を示す。
このようなディスプレイ用ドライバとして用いるD／A変換器アレイにおいては、これ
までは要求分解能が6−10ビット程度と比較的精度が低くても良かったため、抵抗ストリン
グによる分圧された電圧を選択してバッファで出力する方式がほとんどであったが、高精
細テレビ（HDTV：High difilli七io：n七elevision）等のように高解像度化が進んだディスプレイ
では、列数が非常に多くなるとともに、高分解能化も求められるようになっている。この
ような要求に対して、これまでの抵抗ストリング型のD／A変換器アレイでは、列数増に
ともなう寄生容量増大で、消費電力が非常に大きくなるとともに、バッファのオフセット
誤差も問題となってくる。このために容量型D／A変換器の使用も提案されるようになっ
ている［9］。このような、D／A変換器アレイにおいては回路規模が小さいことと、オフセッ
ト電圧が非常に小さなことが求められている。
1．2 本研究の目的
本研究はこのような背景において、微細化による低電源電圧化と増幅器の高速化が進む
中で、電流源トランジスタアレイよりも優れたマッチング精度を有する容量アレイを用い
5
ながら、これまでは高精度化と高速性を両立できなかった電荷再配分型D／A変換器に焦
点をあて・従来の問題点を解決して、以下を実現することを目的としている。
（1）寄生容量の影響を受けず容量の優れたマッチング特性を生かした高精度化が可能で、
なおかつ高速化にも適した基本方式としてフリップアラウンド型D／A変換器を提案
してその優位性を検証する［10」［11ユ。
（2）増幅器の高速化に有利なAB級増幅構成の再考を行い［12］、フリップアラウンド型
D／A変換器に適用して高速なD／A変換器を実現する。
（3）提案したフリップアラウンド型D／A変換器がアレイ構成としても使用可能なレベル
の低オフセット電圧特性を有しているかを検証する［10］［11】。
（4）D／A変換器の高速化に必要な増幅器の最適化設計手法を、汎用性の高い形式で検討
して、消費電力と変換周波数の関係を机上予測する手法を確立し、デバイス進化に
よる特性向上が予測できるようにする［13］。
これまでは、マッチング誤差補正なしで高分解能が可能である容量アレイを用いたD／A
変換器においては高精度化と高速化が両立されなかったが、新しく提案するフリップアラ
ウンド型D／A変換器では、寄生容量による出力誤差が表われないため、容量アレイの優
れたマッチング特性を生かして高分解能化が可能であるとともに、帰還容量への充放電が
不要なため高速化にも適した構成と考えられる。
上記（1）に示す検討を行いこれまでの電荷再配分型D／A変換器に対する優位性を検証
することで、微細化の進展にともなう低電源電圧化へ対応可能な電荷再配分型D／A変換
器の適用範囲を拡大できる。
さらに（2）に示すように、高速化に適した増幅回路構成を検討することで、これまでは電
流スイッチ型D／A変換器でしか対応できないと考えられてきた領域にも、容量型のD／A
変換器の適用可能性を拡げることができる。特に100MS／s以上への適用が可能となると、
低電圧化の進むミックストシグナルLSIにおいて、電流スイッチ型以外の新たな選択肢が
得られることになる。
また、提案するフリップアラウンド型D／A変i換器は原理的にオフセット電圧が発生し
ない構成であるため・X−Yアドレス型のディスプレイドライバにも適していると考えられ
る。上記（3）の検証により低オフセット電圧が確認できれば、ディスプレイの高精細化に
ともなう列数の増大や高分解能化の要求に対するひとつの解を示すことになる。
またこれまでの増幅器の設計においてはシミュレーションにより最適化を行う方法が主
流であるが・微細化の進展によりどの領域までCMOS増幅器を用いたD／A変換器が対応
6
可能かを予測するためには、比較的簡単なパラメータのみを用いて机上で予測する手法が
必要となる。バイポーラ増幅器と異なりCMOS増幅器では、周波数特性が電流のみなら
ずトランジスタサイズにも依存するため、このような予測を行うためには、上記（4）に述
べた汎用性の高い形での最適化設計手法を確立することが必要となる。しかしながらこれ
までは、一般的な形に拡げた最適化設計手法はほとんど報告されていなかった。
そこで、本研究において高速なD／A変換器の設計を行うにあたり、適用デバイスを用
いたシミュレーション上での最適化のみならず一般的な形に拡張できるように、なるべく
少ないパラメータを用いた解析式上での最適化設計手法を検討した。
これにより、デバイスの微細化にともなう高速化を予測できるのみならず、効率の良い
回路設計が可能となるため開発期間および開発費を低減でき、ミックスドシグナルLSIの
開発効率向上も期待できる。
1．3 本論文の概要
本研究において、高速低消費電力であるとともに、寄生容量の影響を排除して高精度化
も可能な電荷再配分方式のD／A変換器として、フリップアラウンド型D／A変換器を提案
している。これはサンプリング容量が増幅出力時に帰還容量として動作するフリップアラ
ウンド型サンプル・ホールド（S／H：sample−and−hold）ま曽幅器のサンプリング容量を、1：2：4二8
という形式の2進重み付けの容量アレイに拡張してD／A変換器に適用した回路構成であ
る。フリップアラウンド型D／A変換器構成はサンプリング時に充放電された容量を直接帰
還容量として用いるため、帰還容量の充放電が不要となるとともに、帰還係数（feedback
factor）を大きくできるために高速化が可能となる。
また・さらなる高速化を実現する増幅回路構成として、D／A変換器容量アレイを2組
設けて、増幅出力時に2組の帰還容量にて出力段のnMOSトランジスタとpMOSトラン
ジスタの両トランジスタを相補的に駆動するAB級プシュプル増幅回路構成を提案してい
る。2つの帰還容量を用いたAB級プシュプル増幅構成は出力電流が定電流トランジスタ
のバイアス電流で出力電流が制限されるスルーイング（slewing）によるセットリング時間
の遅延が起こらないため高速な増幅回路が実現できる。
さらに、高速なD／A変換器を設計するために必要となるCMOS増幅回路の最適化設計
手法の検討を行い、トランジスタの電圧と電流の関係式から、バイアス電流に対するゲイ
ン帯域積（GBW：gain band wid七h）を最大化するための回路定数の決定方法を解析的に導
出し、その妥当性をシミュレ・・一一一一ションと比較検討した。また、求められたGBWよりセッ
トリング時間を見積もる手法も検討して、これらの設計手法をまとめている。このように
一般的な形で最適化設計手法をまとめることは、CMOS増幅回路設計に有用であるとと
7
もに、微細化の進展にともなうCMOS増幅器の特性向上を予測するためにも有効である。
本論文は以下の6章で構成される。
第1章では本研究の背景と目的および概要を述べている。
第2章ではD／A変換器の原理、基本的な特性の表し方と特性劣化要因、D／A変換器の
基本構成要素と構成方法等を説明し、電荷再配分型D／A変換器の設計に必要な基本事項
をまとめている。特に高分解能なD／A変換器を実現するために必要な多段構城方法と、単
位要素のばらつきがおよぼす特性への影響を詳しく説明するとともに、バイナリーコード
構成と温度計コー一ド構成ではばらつきが特性に与える影響が異なることを説明している。
また・リターンゼロ（RZ：re七urn zero）とノンリターンゼロ（NRZ：no re七urn zero）の再生
スペクトルの違いも簡単に説明している。さらに電荷再配分型D／A変換器と電流スイッ
チ型D／A変換器について、それぞれの方式の利点、欠点を詳細に対比している。
第3章では、本論文において提案している新しい回路構成の、高精度化と高速化が可能
な電荷再配分方式を用いたフリップアラウンド型D／A変換器の基本原理を説明して、従
来の容量型D／A変換器に対する優位性を検証している［10］［11】。フリップアラウンド型
D／A変換器は、一般的なフリップアラウンド型サンプル・ホールド増幅器に、複数の信
号入力端子とサンプリング容量を与えて加重平均値出力に拡張して、そのサンプリング容
量比を1：2：4：8という形の2進化重み付け構成とすることでD／A変換器としている。この
構成では信号読み出し時に全サンプリング容量の並列接続で帰還容量を構成することで、
増幅器による帰還容量の充放電が不要となり低消費電力化が可能となる。また、増幅器の
仮想接地を利用して、容量アレイの寄生容量が出力特性に影響を与えないため、高精度化
も可能である。この回路を適用した2つの設計例を第3章で示している。ひとつは、アレ
イ構成に適した回路規模の小さなシングルエンド出力の8ビットD／A変換器の設計とシ
ミュレーション結果を示している。もうひとつは、低電圧で高速高精度なフル差動構成の
フリップアラウンド型D／A変換器であり、1．8V電源で2Vp−pの差動出力が可能な12ビッ
ト50MS／sのD／A変換器にて変換速度50MS／sで53dB以上のSFDR特性を実現し、そ
のときの消費電力は35mWであった。この回路設計の詳細を示している。
第4章では、フリップアラウンド型D／A変換器をさらに高速化するための回路構成提
案となる、2つの帰還容量構成によるAB級プシュプル増幅回路トポロジーとその優位点
を説明している［12］。増幅回路構成の原理を理解しやすいように、まず、簡易なサンプル・
ホールド増幅器にて新しいAB級構成とA級構成との違いを説明している。2つの帰還容
量で出力段のnMOSトランジスタとpMOSトランジスタの両トランジスタを相補的に電
流駆動できるAB級プシュプル増幅構成のほうが、一方のトランジスタが定電流源として
用いられるA級増幅構成よりもセットリング時間が速くなることをシミュレーション結果
8
で示している。次に・この新しい増幅回路構成をフリップアラウンド型D／A変換器へ適
用する方法を示している。このAB級プシュプル増幅構成を用いた疑似差動フリップアラ
ウンド型D／A変i換では・18mWまで消費電力を低減しながら、変i換速度50MS／sで60dB
以上の、変換速度100MS／sで50dB以上のSFDRを実現できることをシミュレーション
にて確認した。
第5章はCMOS増幅器の最適化設計手法について、トランジスタの電圧電流式から解
析的に求める方法と結果を示している［13］。CMOS増幅回路設計では目標仕様に対してバ
イアス電流とトランジスタサイズが適切でないと電力効率が低下するため最適化設計が重
要であるが、これまではシミュレーションを用いた最適化設計は検討されているが、汎用
性の高い解析式による検討はほとんど報告されていない。そこで、開ループ周波数特性に
おける最適化設計方法について、MOSトランジスタの動作領域毎におけるトランジスタ
特性式をもとに解析を行い、負荷容量に対する最適トランジスタサイズの決定方法を示し
た。さらに開ループ周波数特性と、閉ループ周波数特性およびセットリング特性との関係
を示すことで・要求変換速度か5の最適化設計が行えるようにまとめている。
第6章は、結論であり、噛本研究のまとめと今後の課題について述べている。
9
参考文献
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10
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11
第2章
電荷再配分型D／A変換器に関する基
礎的考察
2．1 はじめに
本章ではD／A変換器の基本事項を簡単にまとめたうえで、容量アレイを用いた電荷再
配分型D／A変換器と電流源トランジスタアレイを用いた電流スイッチ型D／A変換器の比
較を行う。はじめに、D／A変換器の基本原理と特性項目について説明する。次に、電圧、
電流、電荷の三要素を用いた基本的なD／A変換器を示し、D／A変換器の構想設計に必要
な基本事項と構i成方法を簡単にまとめている。続いて、実際の電荷再配分方式のD／A変
換器で発生する誤差要因が特性にどのように影響を与えるか説明する。特にD／A変換器
を構成する単位要素のばらつきの影響について、バイナリーコード（Binary code）と温度
計コード（Thermome七er code）による差を含めて詳細に述べる。最後に、本論文の主題で
あるCMOS増幅器を用いる電荷再配分型D／A変換器と、電流スイッチ型D／A変換器を
比較しながら、それぞれの長所、短所を説明する。
2．2 D／A変換器の基本原理と性能
2．2．1 D／A変換器の基本原理
アナログ信号再生方法
D／A変換器は原信号となるアナログ信号をサンプリングにより離散化するとともに量子
化を行ったデジタル信号を、アナログ信号として原信号を再生する回路である。図2．1は
その再生方法を表したものである［i］。サンプリング定理より原信号の周波数帯域がfs／2
以下ならば周波数∫、にてサンプリングされた信号は原信号を完全に再生できるとされて
いる。この再生原理にしたがった再生方法は以下のように行われる。図22（a）に示すよう
に周期がT、 ・ 1／f，のインパルス応答波形で、デジタル信号を再生するとこの再生出力の
周波数スペクトルは図2．2（b）のように減衰のない高調波成分を含む形となる。ここで、低
域通過フィルタ（LPF：Low Pass Filter）によってfs／2以下の周波数帯域のみを得ること
で、量子化誤差が限りなく小さければ原信号が完全に再生できる。
12
しかしながら・実際のD／A変換器においてはインパルス応答での再生は不可能であり、
一般的には図2．3（a）に示すような電圧が保持された形のステップ応答波形で再生される。
このときの周波数スペクトルは図2・3（b）に示すようなsinx／x （x＝πfTs）の係数で高周
波成分が減衰し・f・／2で一3・9dBの落ち込みがある．これをアパーチャー効果（Ap。，ture
effec七）という・このような再生波形ではLPFでfs／2以下の周波数成分を抽出しても高周
波成分の減衰により原信号とは完全には一致しない。
（）
100姻010
DIA C◎nver産er
Deg賄セcher
Dlg醗al inp蹴
Slnc猟er
k◎wpass fl脆er
図2．1：D／A変換器を使用したアナログ信号再生システム
お
き
島
fs／2 fs 2fs
Frequency
（a）Rec◎ns匙ructed sl9聡al
（b）Spectrum
図2．2：インパルス再生波形とスペクトル
超
き
a
fs12 fs 2fs
Frequency
（a》Reconstructed signal
（b）Spectrum
図2．3：ステップ再生波形とスペクトル
13
A穐ai。9。utpu
したがって原信号を再生するにはこの減衰成分の補正が必要となる。この補正方法とし
ては図2．1に示すようにアナログ再生信号を逆sincフィルタを用いて補正するアナログ
信号上での補正方法以外に、アナログ再生前にデジタル信号上にてデジタル信号処理にて
補正する方法も提案されている［2ユ。また音声信号のような比較的低い周波数帯ではオー
バーサンプリング技術を組み合わせたデジタル信号処理を用いて、低い精度のアナログ信
号フィルタでも高精度化が可能となる補正方法も実現されている［3］。なお、図2．1には
D／A変換出力にグリッチ成分を取り除くグリッチ除去回路（通常サンプル・ホールド回
路〉が挿入されているが、グリッチが少ない場合は不要である。また、逆sincフィルタに
関してもアプリケーションによっては不要な場合もある。
D／A変換器出力
nビットD／A変換器で出力範囲を決める下限電圧VBおよび上限電圧VTが与えられ、
出力電圧範囲を称・！＝VT−VBとすると・最小単位の電圧ステップとなるLSB（Leas七
Signi丘㈱n七Bi七）は次式で表される。なお、電流出力の場合も同様である。
五3B書 （2．・）
デジタル入力データi（0≦i≦2n−1の整数）のD／A変換器出力電圧は以下となる。
矧姿・乞＋VB＋寧 （2．2）
図2．4に3ビットD／A変換器の入出力特性の理想特性（ldeal curve）と実際の特性例
（Real curve）を示す。理想特性よりわかるように、出力範囲電圧称，！に対してD／A変換
器出力の最大値と最小値の差は7V。。f／8で1LSB分出力範囲より小さくなり、最小出力電
圧をVB＋LSB／2とすると出力範囲を均等に振り分けられる。しかしながら、回路設計
上は最小出力電圧をVBまたはVB＋1LSBにするほうが都合が良いことが多いため、理
想特性からLSB／2シフトした入出力特性を仕様とする場合もある。
2。2．2 D／A変換器の静的特性（Static per湿ormance）
D／A変換器の性能を表す指標としては、DC電圧誤差を表す静的特性と、正弦波等のAC
出力を再生したときの雑音や歪を表す動的性能がある。静的特性にはオフセット電圧誤差、
ゲイン誤差と、D／A変換器出力の直線性を表す微分直線1生（DNL：Differen七ial non−1ineari七y
errer）および積分直線性（INL：In七egral non−lineari七y error）等がある。
14
（a）オフセット誤差およびゲイン誤差
図2・5に最小出力電圧をVB・最大出力電圧をVT 一 I L SBとしたD／A変換器の入出力
特性の理想特性と実際の特性例とを示す。ここで、入力信号0に対する最小電圧の理想特
性と実際の特性例との差V・，←Vl−VB）がオフセット誤差電圧として定義される。また、
理想特性の出力範囲Vr・！−1五5Bと・実際の特性例の最小電圧Vlと最大電圧巧の差から
求められる出力範囲Vsutng←V2−Vi）との比がゲイン誤差として次式のように表される。
一一称，捨ω翌3B （2・3）
VT
Real curve
＼Vl・1
萱
蓉
＼
92
ldeal c繍rve置
＜
1瀞V，、》8
一一｛
VB
Vα
◎igital l“pu匙
図2．4：D／A変換器の入出力特性1
VT
＝辺騨騙
，’7
萱
RealC 蓉
@iilL’
Vref “1 LSB
豊
讐
《
ノ V・wi・g
ノ
∠Σ蜷一一、
VBo Vos
Digital input
2n．f
図2．5：D／A変換器の入出力特性2
15
（b）DNLおよびINL
DNLはデジタル入力iとi・−1（1≦i≦2n−1の整数）の出力電圧の差分値γ（の一yσ一1）
が・本来の1LSBからの誤差量である。図2．4の理想特性ではV（i） −V（i−1）はどこでも
1LSBであるが、実際の特性例における誤差電圧である｛V（の一V（i−1）｝−1五θβがDNL
として表される。なお、DNLが一1LSB以下になると、図2．4の入力011と100に示すよ
うに、デジタル値が増えるのにアナログ出力電圧が減少する。このようなDNLが一1LSB
以下になる部分が存在しない場合、単調性が確保されているという。
INLは図2．5に示すように、実際の特性例における最小電圧Vlと最大電圧V2を結んだ
破線で示す特性線からずれた誤差量である。図2．4に示すように、最大電圧と最小電圧が
理想電圧値と一致していれば理想特性からの差がINLとなるが、ゲイン誤差が大きな場合
では理想電圧値との差では非線形性が正しく把握できないため、実際の特性の最小電圧と
最大電圧から求めた線形特性からのずれをINLとしている。したがって、最大電圧、最小
電圧のINLは0であり、通常中間値近辺のINLが最大値となる傾向にある。
2・2・3D／A変換器の動的特性（Dynamic perf・rmance）
D／A変換器で特定周波数の正弦波の再生波形を高速フーリエ変換（FFT：Fast fourier
七ransform）することにより図2。6に示すような周波数領域のスペクトル特性を得ることが
できる。この周波数スペクトルは正弦波がどの程度正確に再生されたか表す動的特性を表
している。この動的特性は以下に説明するSFDR，SNDR，SNR，THD，ENOB等の定義があ
るが、通常D／A変換器においては再生信号の高周波歪を表すSFDRが動的特性における
代表特性として用いられることが多い。
SFDR
図2．6において、入力基本波の信号電力をSi7z、2次、3次、4次等の高調波をそれぞ
れ・2HD・3HD、4HDとする。基本波信号の電力ともっとも大きな高調波の電力との比
がSFDR（Spurious−free dynamic range）として定義される。完全差動構成の場合は3次の
高調波・シングルエンド構成の場合は2次の高調波が最大になることが多い。図2。6の場
合は3次の高調波との比がSFDRとなる。
基本波信号電力（Sin）
SFDR［（沼］：1010g
最大高調波電力（mαxHD）
16
（2．4）
SNDR
図2・6において・基本波の信号電力と、それ以外の高調波を含む全雑音電力との比が
SNDR（Signa1 to noise−and−dis七〇r七ion ratio）として定義される。
SIVDR［dB］ ・＝・・Z・9基本繋署務（Sin） （2．5）
SNR
図2・6において・基本波の信号電力と・高調波電力を除いた雑音電力との比がSNR（Signa1
七〇noise ra七io）として定義される。一般的に高調波成分は9次まで計算される。
SNR［dB］＝：・・Z・9全雑音電カー高藷欝藷瑠D＋…＋9HD）（2・6）
THD
図2・6において・基本波の信号電力と、全高調波電力との比がTHD（Total harmonic
dis七〇rtion）として定義される。一般的に高調波成分は9次まで計算される。
S・ZV”DR［dB」 一・・Z・9全灘カー高講芽藷瑠D＋…＋9LTD）（2・7）
露
9L．
趣
￡
N◎ise floor
Frequency（Hz）
図2．6：D／A変換器出力のFFTによる周波数スペクトル
17
ENOB
ENOB（Effec七ive number of bi七s）は、有効ビット数で表したSNDR特性であり、次式
のように定義される。
E1＞0β［わ乞舌］＝＝（5ノ＞DR−1．76）／6．02
（2．8）
2．3 D／A変換器の基本方式
2．3ユ 基本構成要素と回路方式
図2・4に示すように、nビットD／A変換器は下限値VB、上限値VTと定められたとき
に、その出力電圧範囲を2nに分割した中間値をデジタル入力に対応して出力する。その
ために出力範囲の1／2πに対応する単位要素を2n個設けて、それら単位要素の状態を制御
することで出力電圧を決めることができる。その単位要素が電圧、電流、電荷のいずれを
扱うかによりD／A変換器の種類を分類することができる。以下では、電圧、電流、電荷
の3つの分類にしたがって基本的な回路構成を示す［4］。
電圧スケーリング
電圧範囲VBからvrTを直接2n個の抵抗で分割することで、 Vr．f／2n単位（Vr，f ＝ VT−VB）
の電圧値が発生できる。図2．7に抵抗分割で発生した電圧を、スイッチの切り替えにて選択
することで、D／A変換電圧出力Y。titを得る抵抗ストリング型D／A変換器を示す。ここでは
％鉱0と下限値をグランドとして・上限値をVT＝Vrefとしている。図2．7（a）および（b）
はスイッチの構成方法が異なっており、10進データでi （i ＝： 2nm1Do＋2η一2D1＋…＋
2Dn＿2＋Dn＿1：De， Di，…＋， Dn＿2，Pn＿1は2進データ）に対応する電圧Vi ・・ V．，f・i／2n
の選択方法を例にとって説明する。
（a）では2n個のスイッチのうちi番目のスイッチのみをオン、他はオフとしてユ個のス
イッチのみを介して電圧を出力端子に接続している。デジタル信号は2進データなので、
この方法では2進データからi番目のみを選択するためのデコーダが必要となる。また、こ
の方法では出力端子にスイッチ2n個分が接続するため、寄生容量Cpが大きくなり、ビッ
ト数が大きいと寄生容量により、変換速度が制限される。
（b）は2進データを直接スイッチに入力できるように、n個のスイッチを直列に設けた
スイッチ構成である。この方法では寄生容量Cpは小さくなるが、 n個分のスイッチが直
列に接続されるため、スイッチのオン抵抗にて変換速度が制限される。
スイッチのオン抵抗と寄生容量のバランスを考えた、高速化に適した抵抗ストリング型
18
VT＝VREF VT・VREF
SW（2n・1｝
1：：：：藻「v°”t 歌：：P””’ D”’2
sw（i） V2・・3 、
Vi一一〇rdV ＼
V3 sw3π
SW2 ，
’
V2 V2 ’
SWI
VI Vt
s o
Vo Vo
VB＝O VB・0
（a）1・o多2n select§w薩ch （b｝n・series switches according
to binary c◎de
図2．7：抵抗ストリング型D／A変換器
Vout
十
VT＝VREF
膳幽轍備一鱒葡噛鱒備一幽輪鞘1一鱗鱒轍齢一一儒“一一一贈一鱒輔鱒1
置聯願一騨一一〇−o−一藺・の一椰一一一鱒鱈一一婦隠一顧層陽構響一語
Lの儲藺鱒㎝轄騨葡轍騨購緬燗馴一■−o．一葡一一”鞘．，h鱒．一．■b“一一＿＿『
適
響 の備 一 一 薗騨 轍 一 一 鱒 櫛 一 帰 卿 o o
鱒鱒一鱒軸●o−一働o働刷一＿
一 一 備
0
VB昌0
図2．8：’デコーダを用いた抵抗ストリング型D／A変換器
19
D／A変換器の構成を図2．8に示す。この構成はXデコーダとYデコーダを設けて、2つ
のスイッチを介して電圧が選択される構成としたものであり、スイッチのオン抵抗は（a）
の2倍、寄生容量は盤で、抵抗ストリング型としては比較的高速化が可能である。しか
しながら、この抵抗ストリング型はスイッチの抵抗値と寄生容量により変換速度が制限さ
れるため、寄生容量が大きくなる高ビット化には適さないが、簡単な構成で回路規模が小
さいため、後述する複数のD／A変換器の組合せにおける下位ビット用に適している。
電流スケーリング
電流源を単位要素としてスイッチで出力電流を制御することで電流加算型のD／A変換
器が構成できる。単位電流源には定電流源トランジスタまたはR−2R形式の抵抗ラダーに
よる電圧電流（V−1）変換回路が用いられる。ここでは前者を用いた電流スイッチ型D／A変
換器の基本的な回路構成を図2．9（a）および（b）に示す。なお、R−2R形式の抵抗ラダー型
D／A変換器はバイナリーコード使用によりDNL特性が劣るため、低分解能用や下位ビッ
ト用として用いられることが多い。図2．9の回路では電流値を決めるバイアス電圧Vbn1と
Vbn2が印加されたカスコード構成の電流源トランジスタとスイッチングトランジスタで構
成される基本セルを2n 一‘1個設けて、スイッチがオンする個数で決定される出力電流1。ut
を電流電圧（1−V）変換することで、D／A変換電圧出力を得ている。（ここでは全スイッチ
をオフする」。ut ・Oを最小値としているため基本セル数を2π一1個としている。）
図2．9（a）は2？z−1個の基本セルに対して2η一1個のスイッチを独立に制御する構成であ
り、図2．9（b）は基本セルを1：2：…：2n−2：2n｝1と2進構成として、入力のバイナリー
コードで直接スイッチが制御できるようにした構成である。（a）は入力バイナリーコード
から2π一1個のスイッチを制御するための制御信号コード変換が必要で回路規模が大き
くなるが、トランジスタのマッチング誤差により電流値がばらついても、単調性が確保さ
れるという利点がある。この構成の違いによるDNL特性への影響は次節にて述べる。
図2．9は基本概念説明のため制御スイッチが単独でオン、オフする構成としているが、
この構成ではスイッチング動作時の過渡的な誤差電流が大きく、オン／オフの切り替え時
間もかかる。図2．10に高速電流スイッチ型D／A変換器を示すが、このような差動構成ス
イッチを用いる基本セルは上記問題を解決でき、一般的に使用されている。また、この基
本セル構成は差動出力を容易に実現できる。さらに、図2．10では基本セルを2次元上に配
置して、XデコーダとYデコーダを用いて各基本セルのスイッチを制御する構成として、
バイナリーコードからのコード変換回路規模を小さくするとともに、基本セルのマッチン
グ特性を向上させている。
20
Vout
叫 RF
叫
軸㍉
叫 胸
Vbn2
…一一ｨ
Vbn1
D判
Vbn2
Vbnl
m”1 網 m＝1 m・1 m・2（…）m・2｛・・2｝ m。2 網
↓1・…門b ↓1・…（2（n・1｝D・・2圃D・・一・2D。．・・D，”t）・1、
…凹噸一u 轍囎一哺
’ lb 2（…1、2岡1、 21、1、
（a｝2n・1 curren豊source array （b）binary・weighted curren量 s◎urce array
図2・9：電流スイツチ型D／A変換器
k★1・↓ （2”・k》★1・
VOP
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E
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＞
＼lr， v，1，，，，，↓eb
＼1
・L＿＿＿＿＿＿＿＿鞘＿＿購剛＿＿一
図2．10：高速用電流スイツチ型D／A変換器
21
電荷スケーリング
スイッチと容量で構成される容量アレイを設けて、スイッチの接続を制御して、各容量
の蓄積電荷を可変とするとともに、それらの電荷を再配分または転送して出力電圧を得る
D／A変換器が、電荷再配分方式またはスイッチトキャパシタ型として知られている。
図2．11に電荷再配分方式の基本的な回路構成を示す。（a）は容量比が1：2：…：2n“−2：
2n−1のn個の2進化容量アレイのトッププレート側にスイッチを設けた構成である。この
容量アレイに最初の期間でグランドまたはVr，fの電圧を与え、次の期間で全容量を並列に
接続することで、電荷の再配分により電圧が決まる。なお全容量値を2nとするために終
端容量を加えている。初期状態での総電荷量Qt。taiはDoV。ef・．9．n−−10＋D1称e！・2n−20＋
…＋D，、＿2称，f・20＋D，、＿1称。！・0であり、次の期間の総容量は寄生容量（）pを無視すれ
ばCtet。1 ＝ 2noなので、電荷再配分された電圧は次式のように表される。
聴総一（争＋争＋…＋舞＋D歩・隔 （2．9）
なお、寄生容量Cpの影響を考慮すれば実際の出力％鵠は次式のようにゲインが低下し
た形となる。
2no
㌦＝
Vout （2．10）
2？℃＋cρ
図2．11（a）の構成はスイッチの寄生容量が付加され寄生容量が大きくなるため、スイッ
チの寄生容量の影響を受けない図2．11（b）の構成が一般的には用いられている。この構成
では、最初の期間で全容量の電荷を0にリセットし、次の期間で入力コードにしたがって、
容量のボトムプレートを選択的にVr。fに接続する。これによりボトムプレートがVrefに接
続された容量の電荷分が、グランドに接続された容量に再配分される。寄生容量をCp ・O
と仮定すれば、結果的に式（2．9）の電圧値が出力される。また、寄生容量を考慮すると、
式（2．10）となり寄生容量分のゲインが低下する。しかしながら、半導体チップ上に形成さ
れる容量は、トッププレートの寄生容量が小さなため、（b）の構成では単位容量を大きく
することで・ゲイン低下をある程度は抑えられる。この電荷再配分型D／A変換器は、図
2．11（b）のボルテージフォロアを比較器に置きi換えて、逐次比較型A／D変換器としても使
用される。A／D変換器の場合は、アナログ入力信号がD／A変換電圧と一致する状態を求
めるため、寄生容量CpがあってもA／D変換結果に影響を与えない。
図2．11に示した電荷再配分型D／A変換器では寄生容量によるゲイン誤差が生じるが、寄
生容量によるゲイン誤差が小さな方式として、図2．12に示す2・℃の帰還容量を看するオペ
アンプを設けたスイッチトキャパシタ回路構成の乗算型D／A変換器（MDAC：multiplying
digi七a1七〇analog conve枕er）が知られている［5］。この構成では寄生容量の存在するノード
がオペアンプにより仮想接地状態となり、電位が変動しないため寄生容量の影響を受けな
22
Switches according t◎binary code
騨顧郁繭階騨零騨騨欄嶋轍備欄齢欄鱒轍葡葡鱒幽一薗l
Vref
冒Dn擁 Dn昼2 Dt Do
Vout
唖 2c…㌶曲罫
X1；劣劣 劣劣
T，・mi・、t董n／
capacitor
（a》Top pla電e type
Terminating
capacitor 2｛n鱒2｝C 2（n 1｝C
citor
2C
C C
十
Vout
鵬 廓 隔
TCp
甲
金
ナ
φ1φ2
φ1φ2
隣 繍 襯
一幽繭
一一一
葡 一一
Dn．2
DI Do
肇
Vref
騨 繭
1
輔 騨
」＿＿＿＿＿一＿＿＿＿＿＿幽＿＿●齢＿＿＿．＿＿1
」＿■■齢＿＿＿■口麟＿＿鯛■臓鰯聯
（b）B◎tt◎m plate type
図2．11：電荷再配分型D／A変換器
Digital data
r−− −”ぬ−“コ−m−pt−’−’””−のの’g
Vref
塵
二：：二
騨 一
剛 篇
塵
喧
魯
。。＿＿＿＿」⊇ユ Do」
lD員．1』＿馴＿
Dn．2噺僻一
繭一一
ロ ー 一
φ噌
φ唯
φ1
2
2nc
工』L−＿．
VOUT
C C 2C 2（い2》C 2（n4）C
一≒一」一一ノVref
2nc
十
図2．12：スイッチトキャパシタ乗算型D／A変換器
23
い出力を得ることができる。この回路はオペアンプの入力側に図2．11（b）と同じ構成の容
量アレイが設けられ、図2．11（b）の動作と同様に最初の期間ですべての容量の電荷が0に
リセットされる。次の期間で選択的に入力容量がVr。ノに接続される。この変化分に相当
する式（2．11）に示す電荷がオペアンプの仮想接地により帰還容量に転送され、式（2．12）で
表される反転出力電圧がオペアンプ出力より得られる。
Q・…z＝D・Vr・！・2n−1C＋D・Vr。∫・2？吻＋…＋Dn−−o．，Vr。ノ・20＋Dπ一、Vr，∫・0（2．11）
V・・t一舞L−（Do DI Dn＿2 Dn＿17Nr＋T十゜”十2n−−1十2物）・vr．，！ （2．・2）
この回路形式はオペアンプの仮想接地を利用しているため、寄生容量によるゲイン誤差
が表われない構成ではあるが、2nOの帰還容量が加わるため2倍の容量が必要となる。な
お、この構成は反転出力で入力基準電圧Vrefに対して出力が負となるため、正転出力を
得るためには図2・12のオペアンプの非反転入力電圧を稀，f／2として、デジタル入力コー
ドを反転データとして与えることで・出力範囲が0から称。ノの正転出力とすることがで
きる。
2．3．2 複数D／A変換器の組合せ
nビットのD／A変換器には2n個の単位要素が必要であり、6ビットで64個、8ビット
で256個・10ビットで1024個と1ビット分解能が上がる毎に2倍の基本セルが必要とな
り回路規模が指数関数的に増大する。高分解能のD／A変換器においては、図2．13に示す
例のように2つのD／A変換器を組み合わせることで、回路規模を小さくすることが可能
となる。nビットのD／A変換器には2n個の単位要素が必要であるが、これをmビットの
上位ビットD／A変換器（MSB−DAC）とkビットの下位ビットD／A変換器（LSB−DAC）の
2つのD／A変換器で構成することで、2m＋2k（m十ん＝n）の単位要素でD／A変換器を構
成できる・例えばn＝12，m ＝6，k・＝6とすると、一つのD／A変換器では4096個の単位要素
が必要だが、二つのD／A変換器構成では26＋26＝128個の単位要素で実現可能となる。
2つのD／A変換器で組み合わせるためには、LSB−DACの全出力範囲がMSB．DACの
1LSBに一致するように1／2mでLSB−DACの出力をスケーリングすればよい。このスケー
リングの方法は図2．13（a）および（b）に示すように、LSB−DACの出力を直接琴ケーリン
グする方法と与える基準電圧琢e！を1／2mにスケーリングする方法がある［4］。このよう
にして、LSB−DAC出力V。ut2を1／2mにスケーリングしてMSB−DAC出力V。ut1に加算
することで次式のようにnビットのD／A変換出力を得ることができる。
24
Vref
m・MSB
bEts
k↓S8
blts
Vref
鵬・b醗
m・MSB
MSB⑪AC
bl豊s
k・bl驚
k・LSB
MSB⑪AC
bl豊s
m・b眈
鵬SB DAC
k麟bl亀
魏SB DAC
（b》OUtpu竜sca閣ng
（a》Re蕾ere繭ce sca闘麹9
図2．13：2つのD／A変換器の組合せ方法
1
㌦ド㌦亡1＋茅㌦オ2
−（Do jDI Dm＿1−十一十…十24 2m）帰歩（与＋D弩＋1＋…＋D肇｝1陶
一（Do DI Dm＿1 Dm Dm＋1 Dm＋k＿1T＋T＋’”＋2m＋2m＋・＋2m＋2＋°”＋D，．M＋K”）・恥
（2．13）
なお、MSB−DACとLSB−DACは出力信号形式が電圧（電流）で一致していれば異な
る種類のD／A変換器の組合せも可能であり、例えば抵抗ストリングス型をLSB−DACに、
電荷再配分型をMSB−DACに用いた構成も可能である。さらに、同様にして3個以上の
D／A変換器を組み合わせることも可能である。
2．3．3 バイナリーコードと温度計コード
図2．9に示すように、2π個の基本セルで構成されるnビットD／A変換器における素子
選択方法として、（a）のように2n個のまま、基本セルを1個単位で選択する方法と・（b）
のようにデジタル入力信号として通常用いられているバイナリーコードに直接対応する形
で、基本素子を1：2：…：2n−−2：2n−1とn組に分けて、 n個のコードで選択する方法が
ある。前者のような形で選択する制御信号コー一ドは温度計コード（七hermometer cod・e）と
呼ばれており、通常、バイナリーコードから温度計コードへのコード変換が必要となる。
このコード変換デジタル回路は高ビットになるにしたがい、回路規模および制御信号数が
指数関数的に増大する。
25
バイナリーコードと温度計コードで3ビットの素子en（n＝0，1，2，3，4，5，6，7）が各コー
ドにおいてどのように選択されるかを表2．1および表2．2に示す。2つの表においてe7は
すべての状態で選択されていないが、これは図2．11や図2．12の終端容量に相当している。
表2ユと表2．2を比較してわかるように温度計コードでは増減分に対応する素子数のみ状
態が変化するのに対して、バイナリーコードでは、例えば入力が3から4に変わる場合、
e7を除くすべての状態が変化する。このためバイナリーコードでは2乞一1から2iへの切
り替わり部分で・素子ばらつきの影響を大きく受けるとともに、過渡的な特性に関しても
グリッチといわれるスパイク上の雑音が混入しやすく特性への影響が大きい。
このように、回路規模を小さくするにはバイナリーコードが適しているが、DNL特性上
は温度計コードのほうが望ましい。そこで一般的には図2．13に示したように2つのD／A
表2．1：3ビットバイナリーコードによる選択素子
Do
Dicima1
D1
D2
eo
e1
e2
e3
e4
e5
e6
e7
0
Binary
000
0
0
0
0
0
0
0
0
1
001
0
0
0
0
0
0
1
0
2
0
0
0
0
1
1
0
0
3
010
011
0
0
0
0
1
1
1
0
4
100
1
1
1
1
0
0
0
0
5
101
1
1
1
1
0
0
1
0
6
110
1
1
1
1
1
1
0
0
7
111
1
1
1
1
1
1
1
0
表2．2：3ビット温度計コードによる選択素子
30
51
5り θ
eo
e1
0
Binary
000
0
0
1
001
0
2
010
3
33
34
55
36
e2
e3
e4
e5
e6
e7
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
1
0
011
0
0
0
0
1
1
1
0
4
100
0
0
0
1
1
1
1
0
5
101
0
0
1
1
1
1
1
0
6
110
0
1
1
1
1
1
1
0
7
111
1
1
1
1
1
1
1
0
Dicima1
26
変換器を組み合わせて、出力信号誤差に大きな影響を与えるMSB−DACには温度計コー・
ドを用い、LSB−DACにはバイナリーコード用いることで、 DNL特性を確保しながら小さ
な回路規模を実現している［6］［7］。
2・3・4 リターンゼロ（RZ：retum zero）とノンリターンゼロ（NRZ：no retum
zero）
D／A変換器の出力信号波形は図2．14（a）に示すノンリターンゼロ（NRZ：no re加rn zero）
動作と（b）に示すリターンゼロ（RZ：retum zero）動作の2つの信号出力方式がある。 RZ
動作は毎信号出力後にゼロ信号レベルに戻り、NRZ動作では信号出力が保持される。そ
れぞれの出力動作における周波数スペクトルを同図に示す。これらの出力に関しては次の
ような特徴があり、再生信号周波数が高い場合はRZ動作が有効な場合がある。
・RZ動作の出力信号電力はNRZ動作の約1／2となる。
・図2．14のスペクトルに示すように、RZ動作ではアパーチャー効果による高周波領
域の落ち込みが小さくタる。fs／2での低減分はNRZ動作では一3．9dBに対して、 RZ
動作では一〇．9dBである。
・一 ﾊ的にサンプリング周波数に対して低い再生周波数ではNRZ動作が、高い再生周
波数ではRZ動作がSFDRを高めるのに有利。
お
き
儀
f42 fs
2fs
Frequency
（a）N圃Zwaveform and spectrum
お
ぎ
店
2fs
fsl2 fs
Frequency
（b）RZ waveform and spectrum
図2．14：ノンリターンゼロ波形とリターンゼロ波形およびそのスペクトル
27
“低い再生周波数領域ではRZ動作はNRZ動作よりも大きな過渡電力が必要となる。
・シングルエンド出力のRZ動作ではゼロ出力のための電力が必要だが、差動出力の
RZ動作では2つの出力端子を短絡してゼロ出力ができるため、ゼロ出力のための電
力は不要となる。
2．4 電荷再配分型D／A変換器の特性劣化要因
D／A変換器の設計においては、特性劣化要因に配慮した設計が必要になる。ここでは、
電荷再配分型D／A変換器を設計する際に考慮しなければならない項目について誤差要因
がどのように特性に影響するかを簡単に説明する。
2．4ユ キャパシタミスマッチによるDNLへの影響
nビットのD／A変換器は2n個の要素で構成される。各要素の大きさを1、ばらつきの
標準偏差をδとすると・1個の大きさはばらつきを含め1＋δと表すことができる。また、
複数個のばらつきは2乗平均となるため、2個の大きさは2＋2蛎識2＋〉うδ、4個の大
きさは4＋2曇δ一4＋2δ’ ﾆ表すことカ・でき、同様に2m個では2m＋2勤と表される。
DNLは入力コードがiからi＋1に変わるときの1LSBからの差分であり、温度計コード
の場合は、すべてのコードにおいて大きさ1＋δの要素1個のみがオフからオンに切り替
わるだけなので、DATL・・δで一律となる。
これに対して、バイナリーコードでは最下位ビット1個のみが切り替わる場合は同じだ
が、下位2ビットが入れ替わる場合は大きさが1＋δの最下位ビットがオフ、2＋而δの
下位2ビット目がオンする。このときのDNLは切り替わる要素のばらつきが加算される
ため・DNゐ2＝δ2＋（V雪δ）2＝ 3δ2でありDIVL ＝：〉「3δとなる。同様に下位jビット目が
切り替わるときに加算されるばらつきは2与！δであり、各デジタルコードにおいて状態が
切り替わる要素のすべてのばらつきを2乗加算した平方根としてDNLを求めることがで
きる。図2・15はδ＝1％として10ビットの要素に対して算出したDNL特性である。
図2ユ5からもわかるように、バイナリーコード形式のD／A変換器においては上位ビッ
トに近いコードが切り替わる入力コードでのDNLが大きくなり、最上位ビットが切り替
わる入力コードのときにDNLが最大値をとる。このときの誤差量は2n −1個の要素のば
らつきが影響するためDNL ＝∼Vii；T＝了δとなる。表2．3に単位要素のばらつきがδ＝1％
でバイナリーコードを用いたときの最大のDNLをを示す。またDNL≦LSB／2を満た
すためのばらつきの許容誤差を同時に示す。この表よりばらつきが1％程度ならば10ビッ
トまでならばバイナリーコードを用いても精度が確保できることがわかる。
28
0．30
− 0．25
m
i20．20
＿1 0．15
z
o O．10
0．05
0
0 128 256 384 512 640 768 896 1024
Digita層code
図2，15：要素ばらつきが1％の場合のDNL
表2．3：1％のばらつきに対する最大DNLと各分解能の許容ばらつき
ビット数
要素数
DNL（LSB）
許容ばらつき（％）
6
64
0，079
6．3
8
256
0ユ60
3．13
10
1024
0，320
1．56
12
4096
0，640
0．78
14
16384
1，280
0．39
このようにバイナリーコードを用いる場合は、高ビットにするとDNLが大きくなるコー
ドが存在するため、小さな要素ばらつきが要求される。これに対して温度計コードを用い
ると大きな要素ばらつきでも良好なDNL特性が確保できるが、温度計コードは回路規模が
大きくなるという問題がある。そこで回路規模増大を防ぎながらDNL特性を確保するに
は、図2．13に示すように2つのD／A変換器を組み合わせて、上位ビットD／A変換器を温
度計コードとして、下位ビットD／A変換器をバイナリーコードとする構成が有効である。
nビットD／A変換器の上位mビットを温度計コードとして、下位をkビット（n＝m＋k）
とする場合、DNL≦LSB／2とするために必要となる上位ビットの要素のばらつきδは
次式を満たす必要がある。
11 1
δ≦豚一函 （2・14）
例えば、下位ビットがk＝6ではδ≦0．78％、k＝8ではδ≦0．20％、 k＝10では
δ＜0．049％に、それぞればらつきを抑えればよい。したがって0．1％のばらつきを有する
要素で14ビットD／A変換器を構成してDNL≦LSB／2を満たす場合には、上位5ビッ
トを温度計コードとして下位9ビットをバイナリーコードとすれば良いことがわかる。
29
2．4．2 キャパシタミスマッチによるINLへの影響
nビットのD／峻換器でN−2咽の螺で構成されるときの出力値M（ハ4−・，・，＿，N）
におけるINLを検討する。まず、 N個の要素のうち1個の要素のばらつきが与える誤差量
を求めると、1個のみが1＋δでばらつきが発生し、他の1＞−1個はばらつきがなく大き
さが1とすれば、全体の大きさはN＋δなので1LSBは次式となる。
N＋ 1LSB＝
N＝1＋万 （2・15）
出力Mにばらつい腰素が含まれた場合の誤差量・、と、含まれない場合の誤差量e2は
次式のように導かれる。
・・＝＝M＋δ一M（i＋舟）−N訪Mδ （2．16）
・2−M−M（・＋k）一誓δ （2ユ7）
全誤差量Et。t。1（M）は全要素のばらつきを加算して求められ、誤差量e1となる要素数
はM個、誤差量e2となるのは（1V−M）個なので次式のように表される。
Et・t・1（M）2一昭＋（N−M）・1
＝・M（ノV−一一 M M）2δ2＋（N−M）（夢）・δ・ （2．、8）
1（N−M）：：M2Lδ2
N
したがって、全誤差量Et。t、1（M）は次式となる。
E・…1（M）」響）Mδ （2．19）
例とし禅腰素のばらつきをδ一1％として、・・ビットおよび8ビットのD／A変
換器について式（2・・9）を用いて算出したINL特性を図2．・6に示す．図2．、6よりわかるよ
う撮大のINLはM＝：N／2の申央のときであり、そのときの誤趨の最大瀧Em。、，と
すると、Em、xは次式のように表される。
函
E…「「δ （2．20）
っぎに2段構成のD／A変換器の場合について検討する。図2，13に示すようにnビッ
トD／A変換器を上位mビット、下位kビット（n＝：m＋k）として2段で構成する場
合を考える。MSB−DACの要素数はN ・2mであり、その要素ぱらつきがδとしたとき
Em。。≦LSB／2となる条件を考察する。式（220）で示された誤差量はMSB−DACのILSB
30
0．16
0．08
＿0．12
＿0．06
＄
＄
ピLO．08
dO．04
2
2
−0．04
−0．02
0 0
0 256 512 768 1024 0 63 128 192 256
Digital code Digital code
（a）1 Obit （b》8bit
図2．16：要素ばらつきが1％の場合のINL特性
に対する値なので、nビットD／A変換器でのILSBに換算するには2kを乗じなければな
らない。したがって、Em。。≦LSB／2の条件は次式のようになる。
Em。。 ’2k一孚2んδ一2T−・＋kδ≦・．5 （2．2・）
したがって
1
δ≦2誓＋k （2・22）
例として上位と下位のビット数を変えた2段構成の10、12、14ビットのD／A変換器
で、耳m。。≦LSB／2に必要なMSB−DACの要素ばらつきの許容値を表2．4に示す。これ
より、上位ビット数を大きくするとばらつきに対する要求が緩和され、12ビットD／A変
換器が0．1％程度の要素ばらつきで実現できる可能性が示されている。
表2．4：2段構成DACでMSB−DACに要求されるばらつき量
n．bit
10
m（MSB−DAC）
k（LSB−DAC）
456
654
δ
0．39％
O．55％
O．78％
12
456
876
0，098％
O，138％
O，195％
14
456
10
0，024％
X8
O，035％
O，049％
31
以上に要素ばらつきがINLにどのような影響を与えるかを検討してきたが、 INLに関
してはDNLの場合と異なり、バイナリーコードでも温度計コードでも各要素のばらつき
の総和がINLとなるためコード依存性はない。したがって、 D／A変換器を設計する場合
においては、まずINL特性より必要な要素ばらつきを見積もった上で、 DNL特性を確保
するために上位何ビットまでを温度計コードとすればよいかを算出して、D／A変換器の
構成を決定すればよい。
なお、これまではD／A変換器の構成要素単独のばらつきをδで表したが、実際の設計
におけるデータシート上のマッチング特性は、2個の要素のペア性δpで示されることが
一般的であるので、この場合はti ・δp／V写で換算する必要がある。
また通常は、δpは標準偏差が提示されるため、3σの歩留まりを確保するためには、ばら
つきは1／3に抑えなければならない。これらを考慮すると、これまで用いてきたばらつき
δは、データシート上におけるペア性特性においてはδp＝δV写／3に換算する必要がある。
2．4．3 オフセツト誤差
オフセット誤差発生の要因としてはスイッチングMOSトランジスタのチャージ・イン
ジェクションによる電圧変動とオペアンプのオフセット電圧があり、通常、前者が最大のオ
フセット誤差を与える要因となる。これはトランジスタサイズとサンプリング容量によっ
て誤差量が決まり、ランジスタサイズを小さくして、サンプリング容量大きくすることで
誤差を小さくすることができるが、トランジスタのオン抵抗と容量値によって決まる帯域
が低くなるため限度がある。
他の抑制方法としては、逆位相のスイッチを設けて同量のチャi・…一ジ・インジェクション
で打ち消す方法で緩和することができる。しかし、このチャージ・インジェクション量は
電圧依存性があるため、電圧変動により打ち消し効果が低減する。このため回路構成を工
夫して電圧変動の小さなノードにスイッチを設ける回路構成とすることで打ち消し効果を
上げることができる。
図2、12のようなスイッチトキャパシタ回路やバッファとしてオペアンプを用いること
で、オペアンプのオフセット電圧が出力電圧に影響する。しかし、回路的にオペアンプの
オフセット電圧を除去する方法がいくつか知られており［8］［9］、そのような回路構成を採
用することでオペアンプのオフセット電圧の影響を非常に小さくできる。
32
2．4．4 ゲイン誤差
電荷再分配型D／A変換器のゲイン誤差要因は、寄生容量によるゲイン低下と、オペア
ンプの開ループゲインが不十分なことによるゲイン低下がある。図2．11に示すように、容
量アレイに並列に接続する寄生容量は式（2．10）に示したゲイン低下が生じる。
またオペアンプによるゲイン誤差は、開ループゲインをG、入力端子に接続する全容量
Ct。talと帰還容量Ofとの比によって決まる、帰還係数β＝0∫／Ot。t。zを用いて次式が誤差
となる。
βG
（2．23）
Gα乞nErγOT＝1一
βG−1
また、図2．12のような反転増幅構成では入力容量と帰還容量の比がばらつくことでゲ
イン誤差が生じる。
2．4．5 セットリング誤差の影響
D／A変換周波数が高くなり周期が短くなりと、十分なセットリング時間が確保できな
いことからセットリング誤差が生じる。サンプル・ホールド回路やA／D変換器のような
サンプリング回路では最終的にサンプリングされた一点の電圧値が特性を決めるのに対し
て、D／A変換器では出力波形全体のエネルギーの周波数特性分布が影響するため、単純
にセットリング誤差が動的特性を決定するものではない。例えば3章にて示す、リターン
ゼロ出力とノンリターンゼロ出力においてノンリターンゼロ出力のほうが長いセットリン
グ時間を確保できるが、リターンゼロ出力のほうが高いSFDR特性が得られやすい。
したがって、セットリング誤差が小さな方がD／A変換器の動的特性は向上する傾向に
あるが、セットリングするまでの波形も大きな影響を与える。
2．4．6 熱雑音（kT／C雑音）
スイッチで容量をサンプリングする場合、スイ’ッチのオン抵抗による熱雑音が容量0，h
にサンプリングされ、次式に示す雑音が生じる。
u君一器 （2・24）
なお、図2．11に示すように容量をアレイ状に多数使用する場合0，hは全容量の総和と
なる。
33
2・5 電流スイッチ型と電荷再配分型D／A変換器の特性比較
2。5．1 変換速度と消費電流の関係
電流スイッチ型D／A変換器とオペアンプを用いる電荷再配分型D／A変換器の変換速度
が消費電流に対してどのように決まるかを検討する。なお、CMOSオペアンプの周波数帯
域の詳細については第5章に述べている。両者とも出力段の電流が支配的であるため、出
力段のバイアス電流為と周波数帯域fcの関係を求めて比較を行う。図2．17に出力段の周
波数帯域を求めるための等価モデルを示す。電流スイッチ型D／A変換器は多数のスイッ
チをひとつにまとめており、オペアンプは出力段のみを考える。
電流スイッチ型D／A変換器の周波数帯域
電流スイッチ型の周波数帯域feは負荷容量CLと終端抵抗RTによって次式で表される。
1
fc＝
（9−．25）
2rCL RT
図2．17（a）において出力電圧レンジVswingは、終端抵抗RTとバイアス電流ちにより
Vswing：「i lbRT：21bRTの関係があるため、式（2．25）は式（2．26）のように表すことが
でき、出力電圧レンジVswingを決めるとバイアス電流ちと周波数帯域f。の関係が求めら
れる。
1b
f。 ・＝
（2．26）
7rCL Vs2uing
VDD
Vop
Vom
臨
爵写雰・
Vinm
v判
v判
（a》Equivalent ci『cul驚of
（b》Equivalent circuit of
curずen丘繭steerlng DAC
opamp output stage
図2．17：出力段の周波数帯域検討等価モデル
34
バイポーラオペアンプの周波数帯域
オペアンプの帯域は出力段のバイアス電流に依存するトランスコンダクタンス9mによっ
て次式のように表すことができる。
9m
ノ。＝αβ
（2．27）
2πOL
上式でβ（0≦β≦1）は帰還係数で、α（0≦α≦1）は帰還係数以外の帯域低下要因を表す
係数として用いており、出力段の寄生容量の付加やオペアンプを2段構成とすることによ
る帯域低下等を含むものとしている。
最初にCMOSオペアンプの特徴を理解するために、9mがバイアス電流に比例するバイ
ポーラトランジスタのオペアンプの周波数帯域を比較のために求める。差動回路の半回路
を考えるとバイアス電流はIb／2であるため、バイポーラトランジスタの9mは次式となる。
9一毒一轟 （2・28）
ここで、VTはよく知られている温度電圧（Thermal voltage）でVT ・kT／g舘26mV「で
ある。これより式（227）は次式のように表される。
lb
f。需αβ
（2．29）
47r CL VT
CMOSオペアンプの周波数帯域
CMOSトランジスタのオペアンプでも動作領域がサブスレッショルド領域の場合はg。、＝
lb／nVTなので、半回路でのバイアス電流がIb／2となることを考慮すると、周波数帯域！，
は次式のように表される。ここでnはnは空乏層容量から求められる係数で、1≦n≦2
であり、本論文の回路設計に用いたデバイスではn＝1．4である。
Ib
f。 ・・ aβ
（2．30）
4nπOL VT
また、CMOSトランジスタで動作領域が2乗特性領域の場合は、9mは式（2．31）のよう
に表すことができ、周波数帯域f，は式（2．32）のように表される。
w
gm篇2μ・ノノ0・・τ1D
αβ
f。 ：
2π0ゐ
（2．31）
w
paeff Cox鳳 ﾑlb
（2．32）
35
申
1G
100M
育
巴
虐
10M
IM
100u lm 10m
Bias Current（A）
図2．18：Ibとf，の関係
周波数帯域特性の比較
このようにして求めた電流スイッチ型D／A変換器とオペアンプの周波数帯域の電流依
存性を図2．18に示す。〇五二10pFとして、電流スイッチ型D／A変換器は出力レンジを
0．8Vp−pの場合と2．OVp−pの場合について示した。また、バイポーラオペアンプとCMOS
オペアンプのサブスレッショルド領域動作（CMOS1）はαβ＝0．25として、 CMOSオペ
アンプの2乗特性領域動作（CMOS2）は出力段寄生容量を考慮してαβ＝0．125とした。
CMOSオペアンプの周波数帯域の電流依存性に関しては、2つの特性より実際の特性を
予測して外挿した。
この図より、CMOSオペアンプは電流スイッチ型D／A変換器に対して、電流の小さな
領域では帯域が高く、電流の大きな高速動作領域では帯域が低くなることがわかる。この
周波数特性が逆転するポイントはオペアンプの周波数帯域の係数αβと、電流スイッチ型
D／A変換器の出力レンジV。ω、ngに依存するとともに、デバイス特性で決定されるμ。ffCi。。
にも影響され、μ。ffO。。の大きな微細なデバイスでは、周波数特性が逆転するポイントが
高周波領域になる。
なお、この周波数帯域は出力信号の応答性を表すもので、直接変換周波数に対応するも
のではない。変換周波数を決める要素としては、この周波数帯域とともに応答波形の特性
36
や、リターンゼロ動作かノンリターンゼロ動作か等、他の要素を含めて決定されるが、こ
の周波数帯域特性が変換周波数を決める上では非常に大きな要因である。
2．5．2 容量とトランジスタのマッチング精度
一般的に容量マッチング精度とMOSトランジスタの電流マッチング精度では前者のほ
うが優れているとされる。MOSトランジスタの電流値は式（2．33）で表され、トランジス
タサイズW／LとYthのばらつきがマッチング精度に影響し、トランジスタの加工精度に
対してW，Lが大きくなると後者の影響が大きくなる。このため、オーバードライブ電圧
△V ・Vg，−Vthを高くすることで電流ばらつきを低減できる。例えば・△V＝＝o・4Vでは
△V ＝ O．1Vの1／2にばらつきが低減される。
・ザ侮
＝E署（v、・ 一一 v・h）2
（2．33）
MOSトランジスタのゲー一 bと同じポリシリコン容量のミスマッチと、MOSトランジスタ
の電流ミスマッチを同じ面積で比較したとき、容量ミスマッチで9ビット精度に対して、電流
ミスマッチは8ビット精度であったとの報告がある［11］。これは3・5μCMOSデバイスであり・
このときの電流源トランジスタのオーバードライブ電圧は1．1V（Vg、＝2．0罵塩瓢0．gy）
である。トランジスタの電流ばらつきや、容量ばらつきに対しては他にも詳細な解析が報
告されているが［12］［13］［14】、これらのばらつきはプロセス依存性があり、微細化にともな
う加工精度向上により、サイズばらつきの影響は低減しているとともに、容量に関しては
MIM（Me七al−lnsula七〇r−Metal）構造によりマッチング精度は・より向上している。
これに対して、トランジスタのVthばらつきは、トランジスタのウエル濃度のばらつき
であり、これはトランジスタサイズあたりに注入されるイオン数の平方根が確率的にばら
つくことが原因であるため、加工精度が上がってもVthばらつきは小さくならない。
また、容量比を利用したパイプライン型A／D変換器では14ビット精度がデジタル補正
なしで実現されており［15］、電流スイッチi型D／A変換器では出力段を3V電源として12
ビット精度がデジタル補正なしで実現されている［16］［17］。なお、14ビットの電流スイッ
チ型D／A変換器も報告されているが［10】［18］一［23］、［10ユは5V電源であり、［18】は電流源
トランジスタをランダムに入れ替えることでばらつきの影響を抑制する方法を使用してい
る。［19］が一・番良いDC特性と思われ、3V電源で12・5ビット精度が実現されている。さ
らに、［20］．［o．，3］はフォアグランドまたはバックグランドでの補正を行うことで1・5▽∼1・8V
の低電圧化が実現されている。
以上のことから、MIM容量を有する微細化プロセスでは、容量比で14ビット精度、ト
ランジスタ電流比で12−13ビットと容量のほうがマッチング精度が高いと考えられる。さ
37
らに、1．8V以下に低電源電圧化した場合は容量比精度は変わらないが、
トランジスタ電
流比はこれより悪くなると考えられる。
2．5．3 出力レンジ
フル差動オペアンプの出力回路および電流スイッチ回路に最低限必要な電圧を考える。
前者は出力段を差動構成としなければ、nMOSトランジスタとpMOSトランジスタのソL・一一
ス∼ドレイン電圧の最低電圧値となるオーバードライブ電圧△V2個分の2△Vであり、後
者もカスコード型電流源を用いれば2△γとなるため、表現上の出力レンジは巧）D−2△V
で同じである。
しかしながら、前節に述べたように電流源トランジスタの△γを小さくすると電流マッ
チング精度が劣化するため、電流源トランジスタの△Vは大きくする必要があり、出力レ
ンジは小さくなる。参考文献［20］一［23］の1．5V∼1．8V電源の電流スイッチ型D／A変換器
の出力範囲は差動出力で士0．4V以下である。これに対して、オペアンプを用いた電荷再
配分型D／A変換器では、第5章で述べるように最適化設計のためには、高速動作を行う
場合は△yを大きくする必要があるが、1．8V電源で土O．8V∼土1．2V程度の出力レンジを
確保することは、比較的容易と考えられる
2．5．4 SFDR特性について
SFDR特性は電流スイッチ型D／A変換器のほうが基本的に有利である。高調波成分の
混入を低減するためには、同じセットリング時間を有する場合は出力波形が次式に示す指
数関数的なセットリング特性からずれないことが重要となる。
オ
▽6ut雛Vs（1−eXl）糊；）
（2。34）
電流スイッチ型D／A変換器では出力波形は、終端抵抗と負荷容量により決まるためま
さに式（234）となるのに対して、オペアンプを使用する電荷再配分型D／A変換器では、
オペアンプの出力電流特性の非線形性により指数関数的なセットリング特性からずれやす
い［24］・
なお・電流スイッチ型D／A変換器ではグリッチがSFDR特性劣化要因のひとつであっ
たが、電流スイッチのタイミングを工夫したり、リターンゼロ（RZ：Return zero）出力方
式の採用によりSFDR特性劣化を抑えている［10］［23］。
38
2．6 まとめ
D／A変換器の原理と基本構成について述べ、設計における基本的な指針を示した。基
本要素のばらつきがDNLやINLに与える影響とチップ面積とを考慮すると、10ビット以
上の高分解能D／A変換器は上位ビット用のMSB−DACと下位ビット用のLSB・・DACの2
つのD／A変換器で構成し、MSB−DACに温度計コードをLSB−DACにバイナリーコード
を用いるのが特性とチップ面積の両立を図る構成といえる。
また、電流スイッチ型D／A変i換器とCMOSオペアンプを用いる電荷再配分型D／A変
換器の特性を比較すると、以下の事が結論づけられる。
・SFDR特性重視の高速D／A変換器には電流スイッチ型が適している。特に変換周波
数が数100MS／sから1GS／s超では、消費電流の点で非常に優位である。ある程度
変換周波数が下がると、電荷再配分型の方が消費電力の点で有利となる。
・マッチング精度は容量比のほうがトランジスタの電流比より1∼2ビット程度精度
が良い。オーバードラィブ電圧を確保しにくい1．8V以下の電源電圧では・さらにト
ランジスタ電流比は劣化する。
・電流スイッチD／A変換器ではマッチング精度確保のため高いオーバードライブ電圧
が必要となり、低電源電圧での出力レンジは小さくなるのに対して、オペアンプを
用いたほうが低電源電圧でも出力レンジを大きくしやすい。
・オペアンプを用いたD／A変換器ではSFDR特性向上のために、いかに出力波形を
指数関数的な波形に近づけられるかという課題がある。
このように、高速D／A変換器においては電流スイッチ型が適しているが、低電源電圧
化が進むデバイスにおいて、出力レンジとマッチング特性の確保という課題があり・デジ
タル領域での補正がひとつの解ではあるが、補正データの取得方法が課題である。一方、
オペアンプを用いた電荷再配分型D／A変換器は．’
癈d源電圧化と微細化によるトランジ
スタの高速化により適用範囲が広がると考えられる。
39
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42
第3章
加重平均サンプル㊧ホールド増幅回路
を適用した高速低消費電カフリップァ
ラウンド型D／A変換器
3。1 はじめに
電流スイッチ型D／A変換器よりも優れたマッチング特性を有する容量アレイを使用し
た容量型D／A変換器として、図3．1に示す2進化容量アレイの電荷再分配により得られ
た電圧値を、CMOSバッファを介して出力する電荷再配分方式と［1］、図3．2の帰還容量
に電荷を転送するスイッチトキャパシタ方式（SC：Switched Cap批ci七〇r）の乗算型D／A変
換器（MDAC：Mul七iplying I）igi七al七〇 Analog Conver七er）が一般的に知られている［2］［3］。
前者は、CMOSバッファで帯域が決まるため増幅器の高速化にともない比較的高速な
D／A変換器が可能であるが、寄生容量によるゲイン誤差が発生するため、高精度化には
不利である。また、後者は仮想接地の効果で寄生容量の影響を受けないため高精度化が容
易だが［3］、帰還係数を大きくできないため周波数帯域が低く、さらに、高精度なD／A変
換器では帰還容量値が大きくなり、信号出力時に帰還容量の充放電時間を要するため、高
精度化と高速化が両立されない。一方、マルチビット型オーバーサンプリングD／A変換
器用に直接電荷転送方式（DCT：Direc七Charge T隠nsfer）の4ビットおよび5ビットの電
荷再配分型D／A変換器が報告されている［4ユ［5ユ。このDCT方式は信号出力時における帰
還容量への充放電が不要なため高速化に有利な構成である。
本研究においては、オーバーサンプリングD／A変換器用のため低ビットな上記DCT方
式と、フリップ・アラウンド型サンプル・ホールド回路構成［6］［7］を組み合わせて、オフ
セット誤差およびゲイン誤差の小さなフリップアラウンド型D／A変換器（FA−DAC：Flip
around digi七al to analog conver七er）に発展させることで、多段接続が可能で高精度なナ
イキスト型D／A変換器を実現できることを提案している［8］［9ユ。このFA−DACぽ、増幅
器の仮想接地を利用することで、原理的に寄生容量による誤差が発生せず、さらに電荷再
配分される容量アレイを直接帰還容量として用いるため、D／A変換出力読み出し時の帰還
容量の充放電が不要となるとともに、従来のM−DACよりも帰還係数を高くできるため、
43
Vref
｝SDAC
Vout
Vref
図3．1：一般的な電荷再配分方式のD／A変換器
Vref
｝S・A・
SF
Vout
図3．2：スイッチトキャパシタ方式の乗算型D／A変換器（Multiplying DAC）
高速化にも有利な構成である。
本章ではその基本方式を説明するとともに、低消費電力で高ビットなD／A変換器を実
現するための回路構成を説明している。フリップアラウンド型D／A変換器の原理を理解
するため、最初に回路のベースとなっているフリップ・アラウンド型サンプル・ホールド
増幅器を複数入力に拡張した加重平均サンプルホールド増幅器を示し、それをフリップァ
ラウンド型D／A変換器に適用する方法を説明する。
このEA−DACを2つのアプリケーションに適用するための詳細設計を行っている。ひ
とつはLCDドライバー等のD／A変換器アレイ構成に適した、小さな回路規模のシングル
エンド型D／A変換器である。これは簡単な回路構成で従来のM−DACとの比較にも適し
ており、FA−DACとM−−DACの比較も行っている。
もう一つは、ビデオ信号領域さらには通信用への適用可能性を検討するための、高速な
フル差動型D／A変換器であり、1．8Vの電源電圧で2Vp−pの広出力レンジが可能な12ビッ
ト50MS／sのFA−DACを設計して、 D／A変換器特性として重要なSFDRで定義される高
調波歪の低減手法についても検討を行っている。
44
3．2 基本回路構成
3．2。1 フリップアラウンド型加重平均サンプル・ホールド増幅器
図3．3にD／A変換器の基本構成のとなる、フリップアラウンド型加重平均サンプル・
ホールド増幅回路を示す［8］［9ユ。これはフリップアラウンド型S／H回路［1］囚のサンプリ
ング容量を複数に拡張した構成であり、サンプリング期間に帰還スイッチSFを短絡しな
がら、容量Oo，C1，02，03に入力電圧Vo，Vl，巧，V3をそれぞれ印加した後、ホールド期間
で帰還スイッチS．Fを開いて、全容量を並列に出力端子に接続して増幅出力V。utを得る。
ここで、オペアンプのオフセット電圧をV。s、反転入力端子の寄生容量をCpとしている。
サンプリング期間に蓄積される反転入力端子の全電荷量Qは次式のように表される。
3
Q一Σ｛（v・s−Vi）・Ci｝＋v・s・q，
（3．1）
i ：O
ホールド期間では増幅器入出力問の帰還容量はΣ器oqであり、オペアンプの開ループ
ゲインをGとすると、反転入力端子の電圧は出力信号の変化を受け％、一工寧に変
動するため、全電荷量Q’は次式のように表される。
α一（τも・一㌦亡 ｫy°￡−v・・t）’Sl ci＋（㌦」裾きv・・）・Cp
（32）
落＝0
電荷保存則よりQ＝Qノなので、ホールド期間の出力電圧は式（3．3）として導かれ、
βa》・とすれば同式の近似が成り立つ・ここで卵轟であり・この増幅回路の帰
還係数（Feedback fac七〇r）を表している。
㌦・「暑多σ＋轟・幾駕幾 （3・3）
V3 V2 VI VO
Sl｛
CO
C3
CpF
m
V。s（
Vout
図3．3：フリップアラウンド型加重平均値サンプル・ホールド増幅器
45
式（3．3）より図3．3の回路構成が、各入力電圧を印加した容量値を重み付け係数とした
加重平均値電圧を出力することを示しており、さらにこの出力電圧V。utは、オペアンプの
開ループゲインを十分に大きくすることにより、オペアンプのオフセット電圧Vosおよび
入力端子の寄生容量Cpの影響を受けない出力となることを表している。
3．2．2 フリップアラウンド型D／A変換器
図3．4は図3．3を4ビットのD／A変換器に拡張した回路構成である。各容量の入力電圧
は入力デジタルコードにしたがって、V。。ノまたはグランドに接続される構成にするととも
に、終端容量（Termina七ing Capaci七〇r）が追加されている。この終端容量は電圧ステップ
幅を基準電圧の1／16に調整するために設けられているが、D／A変換器を多段構成として
高分解能化するときには下位ビットD／A変換器（LSB−DAC）の信号電圧をこの終端容量
に入力すればよい。
式（3・3）において入力電圧ViをデジタルコードP乞σ瓢0，1，2，3）を用いたVi ・・ Di Vref（Diニ
Oor1）と置き換えることで図3．4の出力電圧V。utは次式のように表すされ、これは4ビッ
トD／A変換器出力であることを表している。
8Do十4D1十2D2十D3
v。ut ：
16 °V・・f （3・4）
式（3・4）からもわかるように・図3・4の電荷再分配構成のフリップアラウンド型D／A変
換器（FA−DAC）は、従来のM−DACが反転出力であるのとは異なり、正転出力であるとと
もに・電圧を入力する容量が直接帰還容量となるため、M−−DACのように入力容量と帰還
容量のミスマッチによるゲイン誤差が生じない。これまでに示してきたことをまとめ、以
下にFA・−DACの特徴を示す。なお、最後の項目に関しては次節にて詳細な説明とシミュ
｝S・AC
lD3
V3
s・｛
／
v。、（
Terminating Capacitor
Vout
図3．4：フリップアラウンド型D／A変換器の基本構成
46
レーションによる検証を行っている。
⑳増幅器のオフセット電圧の影響を受けない、オフセット誤差の無い信号出力が可能。
翻増幅器入力端子の寄生容量の影響を受けない、ゲイン誤差の無い信号出力が可能。
㊥最小限の容量アレイで実現できるため、小面積化が可能。
醗増幅出力の読み出し時における帰還容量への充放電が不要なため高速化が可能。
3．3 シングルエンド構成のフリップアラウンド型D／A変換器
3．3．1 フリップアラウンド型D／A変換器と乗算型D／A変換器の比較
図3．4のフリップアラウンド型D／A変換器（FA−DAC）は従来の乗算型D／A変換器
（M−DAC）よりも以下の理由により、同じ消費電流でも変換速度を向上させることが可能
である。
・サンプリング時の容量の充放電以外に、M−DACは信号読み出し時にも帰還容量へ
の充放電が必要だが、FA−DACは不要であり、負荷容量のみの駆動でよい。
・M−DACの帰還係数は入力容量と帰還容量が独立に必要なため1／2以下と小さくな
るが、FA−DACの帰還係数は増幅器入力容量が小さければ1に近く、最大2倍の差
となる。
上記を確認するために、図3．5および図3．6に示す、同じ回路定数のカスコード増幅器
を用いて構成したEA−・DACとM−DACのセットリング特性をSPICEシミュレーション上
で比較を行った［8ユ。ここでM−DACは出力電圧のオフセット調整のためにサンプリング
期間に帰還容量の出力側の端子に基準電圧VTを与える回路構成として、 FA−DACと同じ
出力となるようにしている。シミュレーションには0．35pamCMOSデバイスを用い、電源
電圧はVz）D＝3．3Vとしている。
図3．5および図3．6の4ビットD／A変換器における上位3ビットの入力コードを、順番
に変化させたときの各D／A変換器出力を図3．7に示す。青線がFA−DAC・赤線がM−DAC
の出力波形を示している。図3．7よりすべての出力電圧においてFA−DACのセットリング
のほうがM−DACよりも速いことがわかる。
シミュレーション結果より、セットリング誤差が1mVとなるセットリング時間を測定
した結果を表5．1に示す。サンプリング期間ではカスコード増幅器の入出力が短絡される
ため、負荷容量の電圧が図3．5および3．6に示す入力トランジスタM1のソースーゲート電
47
VT
警駝鴇靴：↓1b・801・・A
VT・1，524V， VB ：O．5V， C・O．tpF Vg，iN7hM’
図3．5：フリップアラウンド型D／A変換器（FA−DAC）のシミュレーション回路
幽聯鞘備脚顯轍一一一一一＿轍縣＿
VT 塵VB
巨
@聖
端 ↓lb・8e1・・A
@1
閨@ V3
SDA
@豊
D2−一一
@ V2
V↑
D1 ◎0 −一一
鴨鱒一
v
uI VO
↑s・｛
』
Vout
C
C 2C
16C お
4C 8C
鯛M2ガ『1pF
Vg、7khMf
VT摺り・524V， VB累0．5V， C儲0．lpF
図3．6：乗算型D／A変換器（M−DAC）のシミュレーション回路
表3ユ：セットリング時間の比較
出力電圧
Vとuド0．564V
％励瓢1、46γ
FA−DAC
M−DAC
8（nsec）
17（nsec）
37（nsec）
33（nsec）
圧Vg・nとなるため、 FA−DACでは出力電圧V。utが高いほどセットリング時間が長くなる
が・それでもM−DACの1／2程度であり、高速化が可能であることが示されている。
48
15
M・DAC
FA−DAC
1．3
1．1
ε
9
09
1
07
1
1
1
∼
、
O．5
0 03 06 0．9
t（μseG）
図3．7：FA−DACとM−DACのシミュレーション結果比較
3．3．2 シングルエンド型フリップアラウンドD／A変換器の高速化
図3．5のFA−DACは図3．6のM−DACよりも高速化が可能ではあるが、図3．5および図
3．6に示した単純なカスコード型増幅器を用いた回路構成では、毎サンプリング期間に負
荷容量がカスコード増幅器の入出力を短絡したときの電圧Vg。nにリセットされるととも
に、立ち上がり時のセットリング特性が定電流源によるスルーレートで制限され、高い出
力電圧のセットリング時間が長くなり変換速度が制限される。図3．8に負荷容量を変えた
ときの図3．5のFA−DACの出力波形を示す。この出力波形より負荷容量が大きく信号電圧
が高いときにセットリング時間不足となることがわかる。同じバイアス電流で高速化する
ためには以下のように回路構成を改良することが有効と考えられる。
・サンプリング期間で出力電圧がリセットレベルに戻らないようにする。
・出力段をソースフォロア構成として駆動能力を向上する。
第2章にリターンゼロ（RZ）動作とノンリターンゼロ（NRZ）動作について説明したが、
シングルエンド出力の場合はRZ動作のゼロ出力のときにも負荷容量をゼロレベルにする
ための電力が必要であるとともに、カスコード増幅器を用いた構成ではゼロレベルがVg、n
でありD／A変換器出力範囲の1／2に必ずしもならないため、図3．5のようなカスコード
増幅器を用いたシングルエンド構成においては、NRZ動作のほうが有効である。
NRZ動作出力のためのS／H増幅回路として、参考文献［10］［11］［12］等が知られている
が、［10］［11］は入力電圧変化に応じた誤差がサンプリング期間の出力電圧に発生するとい
う問題があり、［12］はフル差動構成のみでしか適用できない。また、一般的な方法として
49
15
∼
CL＝
13
2pF
4pF
6pF
WpF
’
f
♂
@ ∼ ノ1〃
11
@ ズ 11 1
ε
9
09
1
㍊ ゴ
l ll l
∫
Il！ 1
^l
ヤ
戟o
07
、
k
、
氏
05
0 03 06 09
t（μsec）
図3．8：負荷容量を変えたときのFA−DACの出力波形
Binary Cap． Array
V，ef l I
Si ！ 一一一 l SF
l l
Sample・and・Hold
「一■■■■■■■■■
lC 8C l
P
I l
xl Vout
Terminating Cap．
l儀h ` i；CL
図3．9：サンプル・ホールド増幅回路を追加した回路構成1
は図3．9のようにS／H増幅回路を追加することでも実現可能であるが、この回路構成では
S／H増幅回路のオフセット電圧が出力に加わるという問題を有している。
この問題を解決するために、図3．10の構成を提案する。この構成では図3．10（a）に示す
サンプリング期間では図3．9と同じ状態となるが、図3．10（b）の読み出し期間では、帰還
容量となる容量アレイが後段のS／H増幅器の出力端子に接続され、S／H増幅器が帰還系
内に含まれるようにしている。この構成をとることで、S／H増幅器はカスコード増幅器を
初段とする2段増幅構成の2段目の増幅器と見なせるため、このS／H増幅器のオフセット
電圧は信号出力に影響を与えない。この回路ブロック図をもとにして、シミュレーション
を重ねながら回路上の細かな改良を行った。
50
Binary Cap， Array
Sample・and・Hold
l鯖嘲脚輔馴願一襯楠構『
Vout
Terminating Cap．
lCsh
］i
CL
蕩
（a）Sampifing Phase
Vref
Vout
Csh］；
チCL
（b）Amp肝lca輔◎n Phase
図3．10：サンプル・ホールド増幅回路を追加した回路構成2
増幅回路構成の検討
図3．10のブuック図における増幅回路についてトランジスタレベルで検討した回路構
成を図3。11、図3．12、図3．13に示す。すべてのS／H増幅回路段はnMOSソースフオロア
回路構成としている。回路（a）はS／H増幅回路段を単純な定電流源型のソースフォロア回
路とした構成で、回路（b）はソースフォロアのバイアス電流を定電流源と能動型電流源の
2つで構成して、出力からの帰還で過渡的にバイアス電流が変動する。2つの電流源の比
はセットリング特性を検討して1：1とした。なお、能動型電流源のみでは誤差電圧が小さ
くなってからのセットリング時間が大きい。回路（c）は回路（b）の能動型電流源を増幅読
み出し期間のみに動作するようににスイッチを追加した構成である。
これらの増幅回路を用いたFA−DACの上位3ビットの入力信号を順に変えたときの各
出力波形を図3．14に示す。この出力波形よりわかるように回路（a）はソースフォmアによ
り立ち上がりは速いが立ち下がりが遅い。これに対して、回路（b）は能動型の電流源トラ
ンジスタM11により、立ち下がり特性が改善されている。しかしながらサンプリング期間
51
ΦSH
期6誌㌃
Vout
CL＝10pF
チ
Vbn2
M2
1 ・b・4・…A
v判
Vi。（〉一→
Ml
図3．11：S／H増幅段を設けた増幅器の構成（a）
ΦSH
M5⊥
M6T （㌻
Vout
CL醤10pF
チ
Vbn2
・・，t ?F：↓
Vin
lb＝240疎 Ib・240μA
図3．・12：S／H増幅段を設けた増幅器の構成（b）
ΦSH
M5⊥
M6Y
㌃
Vout
CL＝10pF
チ
Vbn2
遭・H
・・，・，’
?戟F↓
Vin
lbC「24ePtA lb・24eF・A
図3．13：S／H増幅段を設けた増幅器の構成（c）
52
噸．5
1．3
ε壌．1
誓
（a）
〉°
潤D9
Se之tling
0．7
delay
0．5
0
O．4
0．8
唱．2
t（μsec）
｛．5
1．3
ε耀」
ぢ
（b》
＞O
潤D9
0．7
0．5
0
0．4
0．8
亡（μsec》
12
1．5
1．3
El．1
誓
（c》
80．9
0．7
0．5
0
0．4
0．8
1．2
t（ysec》
図3．14：各増幅回路の出力波形
において、カスコード増幅器入力の変動が電流源トランジスタに伝達するため、サンプリ
ング動作にともなう出力電圧変動が発生している。この出力電圧の変動は、能動電流源ト
ランジスタM11のゲートにサンプリング期間にオフするスイッチングトランジスタM12
を設けた回路（c）においては改善されていることが示されている。なお、回路（c）では立
ち下がり特性も回路（b）と同じである。
53
3．3．3 シングルエンド出力8ビットフリップアラウンド型D／A変換器
これまでの検討結果をふまえて、8ビットD／A変換器の設計を行い、シングルエンド型
FA−DACのオフセット電圧補正効果をシミュレーションにて確認した。図3．15に回路図
を・図3・16にタイミングチャートを・それぞれ示す。図3．15に示すように、D／A変換器
は上位4ビットのD／A変換器（MSB−DAC）と下位4ビットのD／A変換器（LSB−DAC）の
2段構成であり、LSB−DAC出力がMSB−−DACの終端容量に入力されるため、タイミング
チャートに示すようにデータ入力からアナログ信号出力まで、1クロックの遅れが生じる。
1
VT
I
雇しSB Cap． Array
D7・D4
VB
lCl・50fF
I
1 ；
1 働 ；
φt
φ1
C｛IC18C1｛
L＿ ＿＿＿＿ ．．」
・Av
Terminating Cap．
Vm
ロ
亘聞SB Cap， Array
D3・DO
lC2・100fF
鍾
：
φ2
φ2
蔓鯉璽哩鰯
1φt l
C2 1C2
刈 1
Terminat莚ng Cap．
Vout
…
lCsh
CL
蕩 1 蕩
噛幽欄廓隔騨隠欄m噺＿＿騨」
図3。15：8ビットD／A変換器の構成
φ1」一『1＿＿＿」一一噛L＿∫一＿
tl2 一＿＿J−一一一L−−J−’−lk−−pt「
Data
図3．16：8ビットD／A変換器のタイミングチャート
54
MSB−DACの増幅器回路構成は図3．13に示す回路（c）を採用し、図3，14に示すNRZ動
作出力波形でサンプリング期間でもアナログ信号が保持される。なお、図3．13のトラン
ジスタM12を常時オンとすることで、回路（b）の動作モードも可能である。 D／A変換器
の主な設計仕様を表3．2に示す。単位容量を2倍とした場合の回路確認も行った。
表32：8ビットD／A変換器設計仕様概要
33V
電源電圧
変換周波数
10MS／s
出力電圧範囲
恥＝0．51／デ野＝＝1．524τ／
負荷容量
単位容量（LSB−DAC）
10pf
50fF（100fF）
単位容量（MSB−DAC）
100fF（200fF）
バイアス電流（LSB−DAC）
40μ五
バイアス電流（MSB−DAC）
カスコード増幅器ゲイン
80μノ1十480μ孟（Source follower）
72dB
シミュレーション結果
各入力コードにおけるオフセット電圧のシミュレーション結果を、回路（b）の動作モー
ドを図3．17に、回路（c）のそれを図3．18に示す。オフセット電圧はサンプリング期間お
よび増幅読み出し期間のセットリング後の電圧誤差とともに、単位容量を2倍とした結果
を示している。すべての結果でオフセット誤差電圧は1mV以下に抑えられており8ビッ
トD／A変換器としては問題ないことが確認された。しかしながら、以下に述べる電圧誤
差要因により動作モード、単位容量による電圧誤差量の違いがあるため、より高精度とす
るにはそれらの誤差要因の対策が必要である。
（1）増幅器の有限ゲインによる出力信号電圧にともなう誤差。
（2）帰還スイッチの電荷注入（Charge Inj ection）誤差。（信号電圧依存性なし）
（3）サンプリング期間に発生するソースフォロアS／H回路の電荷注入誤差。
（4）トランジスタM12動作時における電荷注入誤差。
55
0．8
，0・6
E
Cap×2
＝
Sampling Phase
＆o・4
妥
〉°o．2
§
山 0
Amplificati
nPhase
・0．2
0 64 128 192 256
Digital Code
図3．17：8ビットD／A変換器のオフセット電圧誤差（M12が常時オン）
1．0
，0・8
s
＆o・6
妥
〉°o．4
5
ヒ
四 〇．2
0
0 64 128 192 256
Digital Code
図3．18：8ビットD／A変換器のオフセット電圧誤差（M12のスイッチ動作有り）
シングルエンド型FA−DACの課題
以上に検討したシングルエンド型FA−DACは小さな回路規模で構成することができ、増
幅器のオフセット電圧も抑制され、消費電力も比較的小さいため、LCDドライバのよう
に複数のD／A変換器を配列するD／A変換器アレイ構成として適している。しかしながら
さらに高精度化、高速化を実現するためには、次に述べる課題を有している。
1．10ビッ、ト以上の高分解能化には、増幅器のゲインを大きくする必要がある。
2．さらに精度を上げるためには、スイッチング動作にともなう電荷注入誤差（Charge
Injection Error）の低減が必要である。
56
3．ソースフォロア出力段の採用により負荷容量の駆動能力が高くなっているが、その
分出力信号範囲が狭くなっているため、低電源電圧化ができない。
次節ではこれらの課題を解決してさらに高分解能を実現する回路構成を、高速用の差動
構成のD／A変換器にて、検討していく。
3．4 フル差動出力構成のフリップアラウンド型D／A変換器
通信用やビデオ信号処理用のD／A変換器としては変換速度50MS／s以上、分解能12ビッ
ト以上のD／A変i換器が要求され、これらの用途では電流スイッチ型（Curren七s七eering）D／A
変換器が主として使用されている［13］一［17］。しかしながら、第2章でも示したように電流
スイッチ型D／A変換器は低電源電圧化に課題があり、グリッチが発生するという課題も
あるため、スイッチトキャパシタ回路構成のD／A変換器も提案されている［18］［19］。本節
では高速高精度D／A変換器として適したフル差動構成のフリップアラウンド型D／A変換
器についての検討結果を報告する［9］。
3。4ユ 回路構成
通信用のD／A変換器はSFDR特性として表される高調波歪の低減が重要であり、2次
の高調波を抑えるために立ち上がり応答と立ち下がり応答を等しくするには、フル差動構
成が適している。さらにフル差動構成はスイッチング動作におけるチャージ・インジェク
ションが発生しても同相誤差はキャンセルされるため高精度化に適している。
図3．19にフル差動型フリップアラウンド型D／A変換器（FA−・DAC）のブロック図を示す。
4ビットの上位ビットD／A変換器（MSB−DAC）と8ビットの下位ビットD／A変換器（LSB・−
DAC）で構成され、 LSB−DACはさらに4ビットの抵抗ストリングのLLSB−DAC（Lower
Leas七Bit DAC）と4ビットの容量アレイによるULSB−DAC（Upper Leas七Bi七DAC）で構
成されている。 →
LSB−DACは8ビット精度なので、単位容量が小さくても良く抵抗ストリングでも十分
な応答速度が得られるとともに、抵抗ストリングはクmック遅れがないためこのような構
成を採用している。このような抵抗ストリングと容量アレイによる組合せは更なる高分解
能化への拡張が容易である［3］。このLSB・・DACは低消費電力化・小面積化に有利な疑似
差動構成としている［20］［211。
MSB−DACは2段増幅構成として1段目オペアンプと2段目オペアンプの間にサンプ
ル・ホールド用スイッチを挿入することでノンリターンゼロ（NRZ：no re加m zero）出力が
実現できる。このサンプル・ホールド容量は位相補償容量を兼用しており、新たなサンプ
57
Vref
Data＄W
・Vref
D3・DO
C3a・COa
Rc Cc
Vom
十
CTI b C3b働COb
VOP
Rc Cc
Da匙aSW
Vref Data SW
D3・DO
臨Vre奮 D7調D4
4b LLSB 4b ULSB
4b納SB sub DAC wl篭h Sample1囲◎ld
8bLSBs髄bDAC
図3．19：12ビットフル差動構成D／A変換器
リング容量を追加する必要がない。このような2段増幅構成のMSB−DACは、出力振幅
を大きくするのに適している。
3．4．2 リターンゼロ動作とノンリターンゼロ動作
ノンリターンゼロ動作
図3．20にMSB−DACのNRZ動作方法を示す。サンプリング期間（a）では初段オペアン
プの帰還スイッチをオンとして容量アレイにデジタル信号に対応した電圧が印加される。
このとき、2段目オペアンプはサンプル・ホールド回路のホールド状態と等価で、半周期
前に位相補償容量0σにサンプリングされた信号電圧が出力され続けている。増幅出力期
間（b）では初段と2段目のオペアンプで2段増幅構成のオペアンプが形成され、サンプリ
ング期間で信号電圧が印加された容量アレイが帰還容量として接続され、出力にはD／A
変換信号出力が発生して負荷容量が充放電されるとともに、位相補償容量Cσに増幅出力
期間に読み出している信号電圧がサンプリングされる。このような駆動方法によりNRZ
動作が実現できる。
このNRZ動作は出力信号周波数が低い場合は問題ないが、後のシミュレーション結果
58
VOP
… c募Fc・
（al Sampllng m◎de（H◎ldlng a驚a2臨d s豊g．》
V。P
c房薪・
（b》Arnpl蒔lcatl◎n mode
図3．20：ノンリターンゼロ（NRZ：no re七urn zero）動作
に示すように周波数が高くなるにしたがってSFDR特性が劣化するという問題がある。こ
れは2段構戒オペアンプの位相補償容量Ooの充放電時において、出力波形の傾きが一定
となるスルーイング領域が表われることが原因であり、出力信号が指数関数的なセットリ
ング波形からずれることにより3次の高調波歪が発生することが知られている［18］［22］。図
320に示す2段構成増幅回路を用いたNRZ動作による信号出力はSFDR特性を重視する
通信用D／A変換器には適さないといえる。
リターンゼロ動作
図3．21はSFDR特性を改善できるリターンゼロ（RZ：re七urn zero）動作方法を示してい
る。図よりわかるように、負荷容量OLとオペアンプ出力端子の間に緩衝抵抗（Damping
Resistor）RDとスイッチSoが挿入されているとともに・2つの負荷容量を短絡するスイッ
チSRが付加されている。 D／A変換器本体の動作はNRZ動作と同じであり・これらの付
加回路によりRZ動作を実現するとともに、 SFDR特性を改善している。
図3．21のサンプリング期間（a）ではスイッチSoがオン・SRがオフして・半周期前に位
59
iiFCし
芳CL
（a）Samp聡ng m◎de（Readou豊wlth a 2nd Amp、1
（b） AmpMfication m◎de（Readout rese◎
図321：リターンゼロ（RZ：return zero）動作
相補償容量Ocにサンプリングされた信号を一段増幅構成で出力する。増幅出力期間（b）
ではスイッチSoがオフ、 SRがオンして、2段構成増幅器として動作するスルーイングを
含む増幅器の信号出力を出力端子に伝達しないようにするとともに、差動出力端子間を短
絡してゼロ出力としている。このようにフル差動構成の2段増幅器を用いる場合のRZ動
作は2節で示したシングルエンド型のD／A変換器でRZ動作を行う場合と異なり以下の
優位点を有している。
・ゼロ出力は負荷容量の電荷分配のみで実現でき、増幅器の電力が不要。
・ゼロ出力レベルは出力範囲の中間電位であるため、増幅器が駆動する最大振幅が半
減される。
また以下の理由により図321のRZ動作はSFDR特性が向上する。
・増幅出力期間で発生する2段増幅構成のスルーイング出力が出力端子に伝達しない。
・緩衝抵抗RDにより出力信号が指数関数的なセットリング波形に近づく。
60
このように図3．19の回路構成においてはRZ動作はSFDR特性改…善に有効な手法であ
るとともに、D／A変換器後段に必要なsin（x）／xのスペクトルを補正する逆sincフィルタ
の特性が緩和できるという利点も有している［23］。
リターンゼロ動作方式の帯域向上効果
図3．21のRZ出力は図3．20のNRZ出力の動作と比較すると以下の理由により読み出し
帯域の向上が可能である［24］［25］。なお、1段構成増幅器と2段構成増幅器の帯域のちが
いは第5章に説明している。
1．2段増幅回路となる期間（b）にて、RZ出力では負荷容量OLが接続されない分・小
さな位相補償容量Ocでの位相余裕の確保が可能であり広帯域化が可能。
2．負荷容量CLの駆動時は、 NRZ出力は幅読み出し期間（b）のためCcおよびオベア
ンプ出力端子の寄生容量の駆動も必要だが、RZ出力ではサンプリング期間（a）で駆
動するため、負荷容量OLのみを駆動すればよい。
3．NRZ動作は2段構成オペアンプで負荷容量CLを駆動するが、 RZ動作は1段構成
オペアンプによる駆動であり、負荷容量が小さな時は1段構成のほうが高速動作が
可能である。
なお、参考文献［241［25］にはこのような読出し方式の、低消費電力化の有効性について
は提示されているが、SFDR特性に関する効果について述べられていない。
3．4．3 詳細回路設計
低電圧で大きな出力振幅が得られることを実証するための、1．8V電源電圧で2％−p出力
のD／A変換器の詳細設計について述べる。設計は0．25μmCMOSデザインルールに従い、
50MS／s動作時のセットリング誤差が0。1％以下になるように設計を行っている。表4．1に
主な設計仕様を示す。
LSB−DAC用増幅器
図3．22にLSB−DAC用のシングルエンド型カスコード増幅器を示す。通常のカスコー
ド増幅回路にレベルシフト型ゲインブースト増幅器を用いた構成が特徴である［26］。’この
レベルシフト回路により、pMOSトランジスタM1とnMOSトランジスタM4のソースー
ドレイン間電圧が0．2V程度にレギュレートされるため、90dB以上の高ゲインを保ちなが
ら1％＿pの出力振幅が得られる。
61
表3．3：12ビットD／A変換器設計仕様概要
電源電圧
1．8V
変換周波数
出力電圧範囲
㎏＝0・4γ，埼＝1・4y・2％−P
負荷容量
10pf
LSB−DAC
50fF＊16（4bi七C）十300Ω＊16（4bit R）
MSB−DAC
300fF＊16（4bit）
バイアス電流（LSB−DAC）
1．6mA
50MS／s
バイアス電流（MSB−DAC）
4．OmA（1s七s七age）十12．4mA（2nd s七age）
LSB−DAC用増幅器ゲイン
MSB−DAC用増幅器ゲイン
90dB
100dB
消費電力
35mW
Vout
図3．22：LSB−DAC用シングルエンド型増幅器
この増幅器はMSB−DACの終端容量0．3pFを駆動するだけなので、 pMOSトランジス
タM1のバイアス電流は320μ五・ゲインブースト回路は280μ．4であり、バイアス回路お
よび抵抗ストリングを含むLSB−DAC全体のバイアス電流値は1．6mAである。
MSB−DAC用増幅器
図323にMSB−DACの初段増幅器の、図3．24に次段増幅器の回路図を示す。各増幅器
毎・独立して同相モード帰還回路（CMFB・C・mm・n M・d・Feedback）を設けている．次
段のCMFB電圧はVDD／2であるが・初段のCMFB電圧は・．2V＋Vgsとして、鍛差動
62
VOUTP
輪
釧
VINP
図3．23：MSB−−DAC用初段オペアンプ
VDD
VOUTM
ViNP
↓21b1・
21b↓
図3．24：MSB−DAC用次段オペアンプ
入力コモンソース電圧が閾値電圧Vthの変動があっても常にオーバードライブ電圧相当の
02Vに設定され、十分な出力振幅を確保している。
初段のバイアス電流はサンプリング期間に4ビットMSB・−DACの全容量の半回路分に
相当する4．8pFを充放電するために必要なセットリング時間からの要求よりIbi ＝ 1：2mA
とし、次段は位相余裕を確保するための式（3．5）とともに初段のスルーイング時間を表す
式（3．6）の両者を考慮してTb2＝4・5鴨A Oσ ・4・5pFとした。
63
・b2≧糸・
（3．5）
VST．EP
t，Z，ω＝00
1b、 （3・6）
また、緩衝用抵抗RDは、セットリング時間tsetが12ビット精度で1／2 LSB以下とな
るように・tset＞8・3ア（τ＝RDOL）を満たすようにRD ：100Ωと決定した。このとき
γ＝1nsecである。
MSB・・DAC用単位サンプリング容量
D／A変換器のサンプリング容量に関しては、kT／C雑音および容量ミスマッチ誤差を考
慮して決定した・MSB−DACの単位容量はkT／C雑音からは52fiF”以上、容量ミスマッチ
誤差からは240fF以上が要求されるが、ここではデジタル補正等によるミスマッチ誤差補
正を行わないことを前提に設計マージンを考慮して単位容量を300fFとした。なお、ミス
マッチ誤差は単位容量O・4pFにて6P ＝＝ O．1％と仮定している［27］。また、 LSB−DACに関
しては非常に小さくても問題ないがレイアウト上の実用的な値を考慮して50fFとした。
3．4．4 シミュレーション結果
DCオフセット誤差特性
図3．25に設計した12ビットD／A変換器のオフセット誤差のシミュレーション結果を
示す。通常の積分非直線性（INL）を示す場合、 D／A変換出力の最大値と最小値を用いて規
格化するが、ここではゲイン誤差も示すために、基準電圧を用いて規格化している。した
がって・右上がりとなっているのはゲイン誤差によるものである。4本のシミュレ＿ショ
ン結果が示されているが、それぞれ下記の設定となっている。
（1）マッチング誤差がない理想条件
（2）初段オペアンプに10mVのオフセット誤差有り。（チャージ・インジェクションを打
ち消すダミースイッチ有り）
（3）初段オペアンプに10mVのオフセット誤差有り。（ダミースイッチ無し）
（4）リセットスイッチに2％のサイズ誤差有り。
64
0．5
10mV。什setφf。P・mp l l
果 l i
1 「
翁
vlthout charge lnjection canc崔llation
2
1 i i ■ 1
＆ 0
， ldealm、t、hi，g li 十
妥
l l
＞o
@ ｛ 1 l I
12％mismatcH of「eset swicl日esl l l
お
1 i ；
ヒ
山
1 ｝ i
・0．5
0 1024 2048 3072 4096
DAC lnput Code
図325：オフセット誤差のシミュレーション結果
0．4
口
0．3
㌔ 等
4ノ
宙
ゆ
ピLO．2
2
唾 三
・ErrorAnalysis
福lonte Carlo Sim．
∼∼
0．1
0．0
0 1024 2048 3072 4096
DAC lnput Code
図326：δp＝0．1％の単位容量誤差で発生する出力電圧誤差の標準偏差
シミュレーション結果よりダミースイッチを設ければオペアンプのオフセッ電圧はほと
んど精度に影響がなく、スイッチングトランジスタのサイズ誤差のみがオフセット電圧に
影響を与えるものと考えられるが、12ビット精度は十分確保可能である。したがって、
実際のD／A変換器においては容量ミスマッチによるオフセット誤差が支配的になると考
えられる。
図326に容量ミスマッチ誤差により発生する非直線性誤差（INL）を示す。これは第2
章で示した、容量ミスマッチで発生する出力誤差の解析結果を図3．19の12ビットD／A
65
変換器に適用したものである・単位容量のミスマッチ誤差はδP ＝O．1％とするとともに、
抵抗ストリングのLLSB−DACの誤差は無視している。
また、この解析結果を別の方法で確i認するために、MSB−DACに相当する4ビットD／A
変換器を構成する16個のサンプリング容量値を、標準偏差0．1％のばらつきで乱数発生
させて出力電圧誤差を計算する方法で1000回の試行を行い、その標準偏差をモンテカル
ロ・シミュレーション結果としてプロットしている。
なお、差動構成における300fFの単位容量はシングルエンド構成における600fFに相当
するため・ばらつきはδP ・O．OS2％と換算され、中央のコードにおけるINLの標準偏差
は0．3％以下と考えられる。
NRZ動作のSFDR特性
通信用のD／A変換器ではSFDRで定義される動特性が重要になる。図327に変換周波
数25MS／sのNRZ動作にて3．027MHzの正弦波出力をFFT解析した周波数スペクトル
を示す。このスペクトルは3次高調波（HD3）によりSFDR特性が53dBとなっているこ
とをを示している。この3次高調波発生は、出力波形のスルーイングが原因である。
図328に示す変換周期tsの出力波形が指数関数的ならば、立ち上がり時間ち‘は電圧ス
テップに依らず一定値として近似されるが、スルーイングを有する場合は電圧ステップに
比例してt、1が大きくなる。このようなスルーイング特性を変換周波数25MS／sにて記述
したステップ状の正弦波のPWL波形をFFT解析して得たSFDR特性を図3．29に示す。
0
1
・20
欝・40
†
齢口騨鳳一一輸
乙
お・60
一÷
↓
≧
…駅↓
8・80
殉｝鴨儒印脚鰯
・100
隅騰
1
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ル・HD3
」脚
1
爾
胸
3
i
L
5
口輌僻櫛の噺鱒
L
印 E
1
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卜
葡
i
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隔一一嘗一回齢 一
1
0
＿．＿L，
ト
一一一一一 ¥…−
@ 12
・120
…影
1
15
20
葡
Frequency（MHz》
図3．27：D／A出力のFFTスペクトラム
66
25
1電s l
9
匿
巳
置
・・−・・m
狽撃ote ト 量sl
図328：D／A変換器出力を近似して表した波形
80
70
60
面’50
乙
OC 40
0
臨
の 30
20
10
1
2 5 噛0 20
Slgnal Freque鷺cy（MHz）
図3．29：NRZ出力のSFDR特性とスルーイング近似波形のSFDR結果の比較
比較のため、設計したD／A変換器のNRZ出力のSPICEシミュレーション結果から測定
したSFDR特性もプロットしている。
PWL出力波形はスルーレートが100V／s，200V／s，500V／s，1000V／sの4本を示してい
るが、スルーレートが低いほど、また正弦波の周波数が高いほどSFDR特性が劣化して
いることが示されている。また、実回路のスルーレートは式（3．6）より求められ、堀＝
1．2mA，Co ＝4．5pFよりスルーレートが267V／μ8であり、PWL出力波形のFFT解析結
果と実回路のシミュレーション結果は一致している。このように図320のNRZ動作出力
はスルーイング特性が出力波形に表われるため信号周波数が高くなったときのSFDR特
性の劣化が著しいと結論づけられる。
67
80
70
60
50
面
y．40
鑑
￡30
の
20
十RZ（25MS／s，2Vp駆p｝
＋RZ（50MSls，2Vp髄p｝
e−NRZ（25MSls，2Vp−p）
10
一〉《一・−RZ（50MSls，0、6Vp・p）
0
1
2 5 唾O
20
Frequency（MHz｝
図3．30：RZ出力のSFDR特性
RZ動作のSFDR特性
図3．30に図3．21のRZ動作のシミュレーション結果より測定した変換速度25MS／sと
50MS／sのSFDR特性を示す。比較のためNRZ動作のSFDR特性も示している。 RZ動
作ではD／A変換信号周波数が高くなってもSFDR特性の落ち込み方が小さいとともに、
25MS／sと50MS／sの変換速度の差も小さく、図3．21に示した緩衝抵抗を付加したRZ動
作がSFDR特性の向上に効果的であることが示されている。
同図3．30にはD／A変換出力振幅を小さくしたときのSFDR特性結果も加えている。設
計したD／A変換器の最大出力振幅は2％＿pであるが、正弦波出力振幅を0．6Vp＿pと小さ
くする2協＿pよりもSFDR特性が改善されることが示されている。これは、大振幅にな
るにしたがって次段増幅器の9mの非線形性の影響が大きく出力波形に表われるためと考
えられる。したがって出力段増幅器の9mと緩衝抵抗RDおよび出力振幅の最適化により、
さらにSFDR特性を向上させることが可能と考えられる。
68
3．5 まとめ
本章では新しく考案したフリップアラウンド型D／A変換器の基本構成について、動作
原理を説明し、以下の優位性があることを示した。
（1）従来の乗算型D／A変換器よりも高速であり、電荷再配分方式としては高速なD／A
変換器が実現できる。
（2）オフセット誤差、ゲイン誤差の小さなD／A変換器が実現でき、D／A変換器アレイ
構成に適している。
（3）小さな回路規模で高分解能のD／A変換器が実現できる。
これらの特徴は、8ビット10MS／sのシングルエンド出力のD／A変換器と12ビット
50MS／sフル差動出力D／A変換器のそれぞれについて、 NRZ動作とRZ動作の実回路設
計を示して、オフセット誤差が小さく低消費電力であることを確認した。さらに、フル差
動出力D／A変換器においては、緩衝抵抗を出力段に設けたリターンゼロ出力方式により、
ナイキスト周波数まで53dB以上のSFDR特性を実現でき、通信用D／A変換器としての
使用可能性を示した。
69
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72
第4章
2組の容量アレイを有する高速低消費
電力AB級フリップアラウンド型D／A
変換器
4ユ はじめに
フリップアラウンド型D／A変換器は、従来のスイッチトキャパシタ（SC：swi七ched ca−
paci七〇r）回路構成のD／A変換器より高速ではあるが、さらなる高速化のためには増幅回
路構成を含めた改善が必要である。増幅器で変換速度を劣化させる要因として増幅器のス
ルーイング（slewing）がある。これは増幅回路の出力段に定電流源型の負荷トランジスタ
を用いることで、定電流回路で出力駆動電流が制限されることに起因している。
このスルーイングの改善には出力段のnMOSトランジスタとpMOSトランジスタがと
もに能動的に動作するプシュプル構成を有するAB級増幅構成が有効であり、これまでSC
回路において、2段増幅構成のAB級増幅回路が多数提案されている［1］［2］［3］［4ユ［5］。しか
しながら2段構成の増幅器では位相補償容量によるスルーイングがSFDR特性を劣化さ
せるため、第3章にて示したような回路上の工夫が必要となる。また、第3章に示した出
力段に用いたAB級増幅回路は、カレントミラー回路での遅延が課題である。
一方、1段増幅構成において2つの結合容量を設けて、出力用のn）｛osおよびpMOS
トランジスタ両者のゲートに接続することで、プシュプル構成のAB級増幅回路が構成で
きる［6］。この従来の回路構成をもとにして、帰還容量へのバイアス電圧の与え方を改良す
ることで、オフセット電圧のない、高速なサンプル・ホールド回路が実現できることを提
案している［7］。本章では、それをフリップアラウンド型D／A変換器に適用することで、
高速で良好なSFDR特性のD／A変換器が実現できることを検証している。
これまで、1段構成のAB級プシュプル増幅器として図4．1に示すスイッチト増幅器が
提案されている［6］。これは（a）と（b）に示す2相の動作状態を繰り返し、（a）で2？容量
にバイアス電圧と入力電圧Vin＋を与え、（b）にてそれらの容量を増幅器に接続して入力電
圧Vin＿を与えることで、等価的に（c）のオペアンプを実現している。この構成で（b）の状
態では、入力電圧Vin＿がnMOSトランジスタM1とpMOSトランジスタM4を駆動す
73
るAB級プシュプル動作となっており、電流効率が高い。他の例としてはフローティング
ゲートMOS（FG−MOS：fioa七ing ga七e MOS）トランジスタのnMoSとpMOSで構成され
るインバータを用いた増幅器が参考文献［8］［9］等に示されており、これも図4．1のように
フロ㎞ティングゲート上の結合容量にてnMOSとpMOS両者が駆動される構成となって
いる。しかしながら、FG・・MOSはフローティングゲートのバイアス点の調整方法に課題
を有している。
このように、AB級プシュプル動作の1段構成増幅器として、結合容量を利用した回路
構成が提案されてはいるが、これらの回路では結合容量へのバイアス電圧の与え方に課題
があり・トランジスタのばらつきによりオフセット電圧が発生するという問題を有してい
る。例えば・図4・1においてpMOSトランジスタM4とM5やnMOSトランジスタM1
とM8にばらつきがあると、オフセット電圧誤差が生じる。
これに対して、定電流負荷トランジスタを用いたA級増幅回路では、オフセット電圧
を除去する手法が一般的に知られている。図4．2に代表的な回路構成として、フリップア
ラウンド型サンプル・ホールド増幅器を示す［10］［11］。この構成では（a）のサンプリング期
間でサンプリング容量に増幅器のオフセット電圧に相当するnMOSトランジスタM1の
ゲートー一ソース電圧（％。のが入力電圧Vinとともに記憶されるため、（b）の信号読み出し
一・rlM4
c，紬M3
Vout
C2糟M2
L−一一H
㈲Pわase唯
（b）Phase2
Vin．
Vout
Vin＋
十
（C）Equivalent circuit
図4・1：スイッチ増幅回路を用いたプシュプル型オペアンプ
74
v判M4
v判
Vl” h
Vout
Vout
靹M2
チ
In：：lb＋△ln
（a》Sampling phase
（b》H。lding phase
図4．2：A級サンプル・ホールド増幅器
時にオフセット電圧は表われない。
本章は、従来の容量結合を利用したAB級1段増幅回路において、 A級増幅器では広く
知られている、増幅器のオフセット電圧補償動作を行う回路構成を組み合わせる手法を提
示している。この回路は簡単な構成ながらスルーイングが生じないため高速動作が可能で
あり、なおかつオフセット電圧が発生しないため並列化にも適している。
最初に回路動作の理解を促すためにAB級サンプル・ホールド増幅器へのオフセット除
去回路の実装方法を説明するとともに、A級増幅構成とAB級増幅構成のセットリング特
性の差を検証している。次にそのAB級サンプル・ホールド増幅回路を、フリップアラウ
ンド型D／A変換器に適用して、1．8V電源電圧、2Vp−p出力、12ビット50MS／sの疑似
差動構成FA・−DACを設計して、第3章に示したフル差動構成のD／A変換器との比較を行
い、AB級フリップアラウンドD／A変換器の高速性の検証を行い、 AB級構成の有効性を
示している。
4．2 2つのサンプリング容量を有するAB級サンプル・ホールド増
幅器
4．2．1 基本回路構成
図4．3にAB級プシュプル増幅回路にオフセット除去回路を実装したサンプル・ホ・一・一・vv
ド増幅器を示す［7］。回路は（a）のサンプリング期間と（b）のホールド期間の2相動作を行
う。サンプリング期間ではPMOSトランジスタM4とM5はカレントミラーを構成して、
カスコード増幅器に流れるバイアス電流ちは電流源lbia、に対応した電流値となり、pMOS
75
Vgsp
臨亡レ1・・△置P
Vout
輪
偵い長：1
v、、慧
（a）Sampllng phase
（b｝Hoiding phase
図4．3：AB級サンプル・ホールド増幅器
トランジスタM4とM5が同一サイズならばlb＝lbiasである。このときnMOSトランジ
スタM1のゲートが短絡されているため・出力電圧はM1のゲートーソーズ電圧Vgsnとな
り、この状態で2つのサンプリング容量01および02の中間接続点端子に入力電圧脇、が
与えられ・容量・・の他端はVg・n・02の他端はVbp・←VDD 一 Vg、P）である．ここでVgs，
はトランジスタM4のゲートーソース電圧である。
ホ㎞ルド期間では・スイッチSW1，SW3がオフし、容量01、σ2の中間点がカスコード
増幅器の出力端子に接続される。これにより、出力端子の信号電圧変動が容量を介して、
帰還係数βれ＝C1／（01＋Ci，i）およびβp濡σ2／（σ2＋（勘）でM1ゲートとM4ゲートに伝
わる。ここで、Cin，OipはトランジスタM1ゲート端子およびM4ゲ・・一・一・ト端子の寄生容量
を表している・このとき・M・ゲート電圧とM4ゲート電圧鶴およびVpとすると、電
荷保存則により次式が成立する。
Vgsn−Vn＝β，、（Vi，z−v。ut）
（4．1）
Vbp・ 一・一 Vp ・・ 5，（レ零π一▽：）ut） （4．2）
図43のカスコード増幅器はM1とM4の両者が入力トランジスタとなるため、 M1入
力の開ループゲインをG，いM4入力の開ループゲインをGpとすると、出力端子電圧V。ut
は次式で表される。
▽ら嘘＝Vgsn十Gn（Vgsn−Vn）十σP（°レちP1一脇）
（4．3）
式（4．1）（42）および（4．3）より、ホールド期間の出力電圧V。utは次式で与えられ、 Gnβn＋
76
一
コ
一
lout
’
’
βn・9mn
縮
＼
class A
lout㏄β
9mn
△Vou
0
claSS
lout㏄
AB
n・9mn＋β
★9mp
’b
’ lout
βP・9mp
図4．4：A級およびAB級増幅回路構成の出力電流特性
Gpβp》1とすれば、出力電圧はサンプリング期間の入力電圧Vinと一致する。
v・・t一禦絵激）㌦噛 （44）
このように、カスコード増幅器の開ループゲインGn、 Gpが十分に大きければ、このAB
級サンプル・ホールド増幅器はサンプリングした入力電圧に等しいオフセット電圧のない
ホールド出力電圧が得られる。
つぎにこの増幅回路の出力電流について説明する。この回路はサンプリング期間毎に増
幅器出力がVg。nにリセットされるため、出力端子V。、、tの負荷容量にリセット時の電圧が
伝わらないように出力スイッチSW4を設けている。これにより、サンプリング期間では
カスコード増幅器は負荷容量を駆動しなくてよく、サンプリング容量と増幅器自体の寄生
容量のみを駆動すればよい。ホールド期間でSW4がオンすると、直前まで負荷容量に保
持されていた出力端子電圧とサンプリングされた入力電圧との差電圧△V。utにより出力電
流1。z、tが生じて負荷容量OLが充放電される。
このときの出力電流1。utの△V。ut依存性を図4．4に示す。同図には図4．2のA級回路構
成と図4．3のAB級回路構成のそれぞれを表示している。 AB級回路構成においては差電
圧△V。utが小さいときは、出力電流は入力トランジスタM1およびM4の相互コンダクタ
ンスをg伽および9mpとすると、出力電流1。utは次式のように表される。
Iout＝（βngmn＋βPgmp）△▽1，ut （4・5）
77
これは差電圧△V。utによりnMOSトランジスタM1およびpMOSトランジスタM4の
両者のゲート電圧が変動して出力電流を与えていることを意味しており、A級増幅回路
構成の場合はrSpgmp△V。。tの電流は与えられない。また、△V。utが正に大きくなるとM4
の、負に大きくなるとM1のオーバードライブ電圧がゼロ以下となりトランジスタの電流
がカットオフされ、このときカットオフしていないもう一方のM1またはM4の電流増加
分のみが出力電流増加分となる。したがって、AB級回路構成の出力電流は図4．4の赤線
の特性となる。また、A級回路構成の場合はM1がカットオフするとトランジスタM4は
定電流源であるため、出力電流1。utが△v。utに依存せず一定となるスルーレー一ト特性領域
を有する青線に示す特性となる。
この図からもわかるように、AB級回路構成とA級回路構成の出力電流を比較すると以
下に述べる2つの要因でAB級回路構成のほうが大きくなるため、高速なセットリング動
作が可能となる。
・帰還係数βとβnが同程度とすると、小信号時の駆動電流は6pgmp△㌦tの分AB級
構成のほうが大きくなる。
・大信号時にはA級構成は△V。utにかかわらず出力電流が一定となるスルーレート領
域があるが、AB級構成はどの動作領域でも△V。utに応じて出力電流が大きくなる。
4．2．2 A級およびAB級のシミュレー一一1ション結果比較
図4・5に025μmCMOSデザインルールを用いて設計した、図4，2のA級増幅回路構成
と図4．3のAB級増幅回路構成のサンプル・ホールド増幅器のオフセット電圧特性を示す。
どちらも同じバイアス電流1b ・100paAと設定したカスコード増幅器を用いて、 A級構成
はサンプリング容量を0θH寓1pF、 AB級構成は01＝＝ C2 ・O．5pFとしてサンプリング
容量の総和を同じとしている。電源電圧はVDD ＝2．5Vとして、サンプリング期間の入力
信号電圧に対するホールド期間の出力信号の差電圧を誤差電圧として示している。
A級構成、AB級構成ともに同じような特性を示しており、入力電圧0．4Vから2．1Vに
対して、誤差電圧は0．7mVから一1．OmVに変動している。これは設計したカスコード増幅
器のゲインが62dB程度と有限であるため生じたものであり、帰還係数を考慮するとこの
オフセット電圧は式（4．4）を用いて計算される誤差とほぼ一致する。なお、AB級構成が
若干誤差電圧の小さな領域があるが、これはAB級構成ではpMOSトランジズタも能動
的であるため、その分のゲインが寄与するためと考えられる。
図4．6に、入力電圧に0．75Vと1．75Vを交互に与えたときの、ステップ応答特性を示す。
負荷容量はOL ・＝ 2pFであり、赤線がAB級の、青線がA級のシミュレーション波形を表
78
5
4
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l l l l
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S3
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e−r「一「一一「一一
@ l I I l
0 0．5 1．0 1．5 2．0 2．5
Vin（V）
図4．5：オフセット誤差特性
1．8
1．6
S1．4
誉
912
1．0
0．8
100 150 200 250 300 350
Time（ns》
図4．6：AB級とA級のステップ応答比較
している。出力スイッチの動作により、サンプリング期間でも出力端子電圧は保持されて
いる。波形を比較すると、A級構成がスルーレート領域となる立ち上がり動作時は明らか
にAB級のほうが速いことが示されている。
セットリング誤差が1mVとなるセットリング時間は、立ち上がり時はAB級が18．3ns
でA級が36．3ns、立ち下がり時はAB級が12．3nsでA級が15．1nsであり、立ち下がり時
のセットリング時間も速いことが示された。これは図4．4の出力電流特性が△V。utが正側
の領域でも、AB級構成のほうがpMOSトランジスタM4の電流が寄与する分、 A級より
も出力電流が大きくなり、セットリング時間が速くなることを裏付けている。
これらのシミュレーションでも確認されるように、新しい回路トポロジーである2つの
サンプリング容量を用いたAB級プシュプル増幅回路構成は、 A級増幅回路のオフセット
79
補償回路と同様にカスコード増幅器のゲインを高くしてオフセット電圧の小さな出力が得
られるとともに、AB級の利点である高い電流効率で高速な回路が実現できるという特徴
を有していることが示された。
4．3 2組の容量アレイを有する12ビットAB級D／A変換器
4．3．1 基本構成と12ビットD／A変換器回路
基本構成
第3章に示したフリップアラウンド型D／A変換器に前節で示したAB級プシュプル増
幅回路トポロジーを適用することによって、AB級のフリップアラウンド型D／A変換器を
構成することができる。図4．7は第3章の図3．4に示した4ビットのフリップアラウンド
型D／A変換器における2進化容量アレイを直列の2組の2進化容量アレイとして、追加
した容量アレイの一端を共通にしてpMOSトランジスタM4のゲートに接続した構成で
あり、図4．3のサンプル・ホールド増幅器の2つのサンプリング容量を2組の容量アレイ
に置き換えた構成ともいえる。
動作はAB級サンプルJeホールド増幅器と同様にサンプリング期間（a）で、トランジス
タM4，M5のカレントミラーでカスコー・・・・…ド増幅器のバイアス電流Ibを与えるとともに、ト
ランジスタMlのゲートとカスコード増幅器の出力端子を短絡しながら、それぞれの直列
容量の中間点に出力電圧範囲となる電圧VTまたはVBのいずれかをデジタル入力信号Do
からD3に応じて与える。なお、図3．4と同様に、本回路も終端容量を有しており、終端
容量に与える電圧はVTとVBの間の電圧VMとしている。読み出し期間（b）にてスイッチ
SFと3βをオフするとともに、スイッチ群亀を切り替えて、容量アレイの中間点をカス
コード増幅器出力に接続することで、容量アレイは図4．7（b）に示すように、カスコード増
幅器出力端子からM1およびM4に接続される2つの帰還容量として動作する。
MlゲートおよびM4ゲー一一 Fの寄生容量を（yinおよび（砺とすると、帰還係数はそれぞれ
βn ：1601／（1601＋Cin）およびrSp ・1602／（1602＋Cip）であり、 M 1およびM4のゲー
ト電圧をそれぞれVnおよび％とすると電荷保存則より式（4．6）（4．7）が導かれる。
Vg、n −Vn＝βn（Vs−v。ut）
（4．6）
Vbp1−Vp＝β，（Vs−Vout） j （4．7）
ここで、VSは次式の加重平均電圧として表され、これはデジタル入力信号Do，D1，D2，D3
に対する4ビットD／A変換出力となることを表している。なおこの式でVM＝恥一
80
S・A《P3
餉」Vgsp‘
慰：↓Gb
VM
Si｛
幽T
Vg、縄醐
（a》Sa醗p賑ng phase
Vp
C2
C2
2C2
s s s
4C2
@ T
8C2
s
レib・△lp
紬
Si｛P°°°°
Vn↓
SO
Vout
lnX雇b＋△ln
（b）Ampiification phase
図4．7：AB級フリップアラウンドD／A変換器の基本構成
VB，’VRE］F＝τ分一㎏である。
Vs−（生＋込＋2呈＋2餌駈2481616）・VREF＋VB （4・8）
カスコード増幅器は、nMOSトランジスタM1とpMOSトランジスタM4が入力トラ
ンジスタとなるため・それぞれの入力に対する開ループゲインをGnおよびGpとすると、
出力電圧IV。ntは次式で表される。
Vl）ut＝Vgsn十Gn（Vgsn−Vn）十（穿P（Vbp1−Vp） （4．9）
式（4．6），（4．7），（4．9）より出力電圧一V。utは次式で与えられ、 Gnβn＋σpβヵ》1とすれば、
81
出力電圧は式（4．8）の加重平均電圧値Vsと一致する。
㌦F脳葺器辛謡）Ut ・・ Vs （4…）
このように、カスコード増幅器の開ルー一プゲインが大きければ、増幅器のオフセット電
圧に影響されることなく、オフセット電圧誤差の小さなD／A変換器を実現できることが
わかる。なお、終端容量に与える電圧VA．fに下位ビットD／A変換器出力を接続すること
で、高分解能D／A変換器が実現できる。
また、D／A変換器の読み出し時の回路構i成は図43のサンプル・ホールド回路のホール
ド期間と等価であるため、このD／A変換器の電流出力1。utも図4．4と同等であり、高い
電流駆動能力により高速化が可能となる。
12ビット疑似差動構成D／A変換器
図4．8に第3章に示した12ビットフル差動構成D／A変換器と比較しながら特性を確認
するために設計した、12ビット疑似差動構成D／A変換器を示す。本AB増幅回路構成を
フル差動構成に適用すべく検討した結果、出力段から帰還がかかる2つの容量によって入
力電圧が固定されるため、’フル差動構成における同相モード帰還（CMFB：Common Mode
FeedBack）が有効に作用しないことが判明した。そこで、本D／A変換器ではオフセット
電圧が除去され、出力範囲を決める基準電圧に対して正確な電圧出力が得られるので、フ
ル差動構成にしなくても大きな問題は生じないと考え、シングルエンド型D／A変換器を
2組設けた疑似差動構成を採用している［12］。なお、シングルエンド型D／A変換器では、
立ち上がり特性と立ち下がり特性の違いにより、2次の高調波が発生してSFDR特性が劣
化するため、SFDR特性を重視する用途では差動構成とする必要がある。
図4・8は4ビットの上位用D／A変換器と、8ビットの下位用D／A変換器から：構成さ
れ、さらに下位用D／A変換器は4ビットの容量ア1ノイと4ビットの抵抗ストリング型か
ら構成されている。この下位ビット用D／A変換器は基本的には第3章の図3．19の下位
ビット用D／A変換器の容量アレイをAB級構成に変更したもので、抵抗ストリングは同
一である。また、D／A変換容量は上位ビット用が01：02＝150fF、下位ビット用が
01＝＝ C2 ・＝ 25fFであり・全容量値が第3章に示したD／A変換器と一致するように設定
している。
このD／A変換器の出力には出力スイッチSoを設けて、カスコード増幅器のリセット
時の電圧が伝達しないようにするとともに、差動出力端子間のスイッチSRを設けて、こ
のスイッチを動作させることでリターンゼロ（RZ：retum zero）出力を実現している。この
RZ出力は信号出力周波数が高い領域のSFDR特性改善に効果がある。
82
D7・D4
−一￡』＿
l H
D貿“D8 3h l
D柵基〉髪1→
o 檬雇li→
一」H
D3・DO
「一一“一・・一一一tt
・VL 4b醜c・繭ray ia
and
Bias ci「cuit H
−一十→
組一全
図
M ほ
髪Ia
鶴L 一
謹
Vom
チ
議
−L／4b．MSB．sub．DAC
倉
4b LLSB D3・DO
8b LSB sub DAC
図4．8：12ビット疑似差動D／A変換器
容量結合型レギュレートカスコード増幅器
上位ビット用増幅器は12ビット精度のため、開ループゲインを90dB以上とする必要が
あり、高ゲインが実現できるゲインブースト増幅器を用いたレギュレートカスコード増幅
器が必要となる。また、下位ビット用増幅器も66dB以上の開ループゲインが必要である。
図4．9に上位ビット用と下位ビット用ともに使用した高ゲインのレギュレートカスコード
増幅器構成を示す。この回路はゲインブースト増幅器もAB級増幅構成としていることを
特徴とする。レギュレートカスコー一ド増幅器の出力レンジを広くするため、容量結合を利
用したゲインブースト増幅回路は知られているが［13］、その回路構成をさらに発展させて
AB級増幅構成として、低消費電力化を可能とした。
この回路は、サンプリング期間にて、SFO， SF1， SF2， SBO， SB1およびSB2をオンして
それぞれの入力容量にバイアス点を記憶することで、読み出し期間でもそのバイアス点を
保持しながら、増幅動作を行う。通常ゲインブースト用の増幅器はカスコードトランジス
タM2およびM3のソース電圧が、増幅トランジスタM1およびM4のオーバードライブ
電圧を確保するようにしなければならないため、ゲインブースト用増幅器の入力トランジ
スタのオーバードライブ電圧を大きくしなければならず、高ゲイン化が難しい。しかしな
83
Vbl
Vb 2
Vbn2
v駒
v興
Vout
v網
図4．9：容量結合型レギュレートカスコード増幅器
表4，1：12ビットD／A変換器設計仕様概要
電源電圧
1．8V
変換周波数
50MS／s
出力電圧範囲
Vみ＝0．4y，γT＝1．4τ／：2レ多＿p
負荷容量
10pf
LSB−DAC
25fF＊2＊16（4bi七C）十300Ω＊16（4bi七R）
MSB−DAC
150伊＊2＊16（4bi七）
バイアス電流（LSB−DAC）
0．3mA＊2（ULSB）十〇．3mA（L，LSB）
バイアス電流（MSB−DAC）
3．OmA＊2
LSB−DAC用増幅器ゲイン
MSB−DAC用増幅器ゲイン
σπ謀110dBσp＝100dB
0π＝110dB Gp諏1004B
消費電力
18mW
がら、このAB級構成のゲインブースト用増幅器はバイアス点決定に影響しない他方のト
ランジスタによりゲインを高くすることができるという特徴も有している。この回路によ
りVDD：1・8Vの電源電圧で1Vp−Pの出力レンジを確保しながら、 Gn：110dBおよび
Gp ・100dBの高ゲインを実現している。なお、バイアス電流は負荷容量OL ・10pFの
条件で・50MS／s動作でセットリング誤差がO．1％以下となるように決定し、上位ビット用
増幅器は為＝2肱4、下位ビット用増幅器はZb ・O．2mAに設定した。
表5・1に本12ビットD／A変換器の設計仕様概要を示す。各バイアス電流はバイアス回
路分も含んだものである。
84
4．3．2 シミュレーション結果
図4．10にシングルエンド構成における出力端子V。pのオフセット電圧誤差を示す。オフ
セット電圧は、VT＝1．4VおよびVB＝O．4Vの出力レンジに対する理想的な電圧値から
の差分を表している。シミュレーション結果にはオフセット電圧除去効果を確認するため
の入力トランジスタM1およびM4のVthに50mVの変動を与えたときの結果を含む、3
条件を示している。結果より、3条件とも全出力レンジで0．1mVの変動があるが、これ
は増幅器ゲインの有限性によるものと考えられ、また、pMOSトランジスタM4のVth変
動に対しても0．1mV以下のオフセットが生じているが、これはバイアス点が50mV変わ
るために、サンプリング期聞から読み出し期間に切り替わるときのスイッチのチャージイ
ンジェクション量が変動することに起因していると考えられる。しかしながら、これらの
変動量は12ビット換算で0．5LSB（0．12mV）以下であり、問題ないレベルである。
図4．11に変i換周波数25MS／s，50MS／s，100MS／sの3条件に対するSFDR特性を示す。
いずれも2Vp＿pのフルスイング出力の結果とともに、100MS／sについてのみ0．8Vp＿pの
ときの結果を加えて示している。設計時の変換周波数50MS／sに対しては、全ナイキスト
周波数領域で60dB以上のSFDRを示しており、また、100MS／sでも50dB以上確保され
ることが示された。100MS／sの変換周波数では、出力波形が完全にセットリングされない
ために低周波数領域でもSFDRが低いが、出力レンジを小さくすることで改善されるこ
とがわかる。本AB級増幅構成におけるSFDR特性の改善は、 AB級構成がスルーイング
領域を持たないため指数関数的なセットリング特性に近づくことが寄与していると考えら
0．2
，
ε0．1
響
@ T コ r T 一一一1
vムy蛙胆叫＿＿i．一＿1＿4−一一一
l I l l l
l l I I I
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l I I l I
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0
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l l l l l l I
I I l l I I I
・0．2
一一一一 s−一一一一1−一一一一「一一一一一「一一一一一1−一一一 一一一
l l△VtnrsOmVi l
VDD＝1．8V
「一一一一T−一『一一1一一一一一「一一一一一「一一一一
VT＝1．4V
「一一一一了一一一一 1−一一一一「一一一一一「 一一一
VB＝0．4V
l I I l I
l l l I I
I I l I l
I l I I l
「一一’−T−一一一一1−一一一一「一一一一T−一一一
l I l I I
0 1024 2048 3072 4096
（O・4V） DAC lnput C。de （1・4V）
図4，10：オフセット誤差特性
85
80
70
｛60
霞薗
巳
配 50
0
臨
の
40
＋25MS／s（2Vp編P）
30 →繭50MSls（2Vp・P）
＋10eMSIs（2Vp・p》
…”tr−一一 1 OOMSIs（0．8Vp・p｝
20
12 5102050
Signal Frequency（団Hz）
図4，11：SFDR特性
れ、提示したAB級増幅構成は高いSFDR特性を必要とする用途に適しているといえる。
このSFDR特性は第3章に示した12ビットD／A変換器に対して、特に高周波数領域
では6dB以上改善されており、また、消費電力は18mWとほぼ半減となっている。
4。4 まとめ
本章に示した、2つあるいは2組のサンプリング容量を設けて、カスコード増幅器の入
力nMOSトランジスタと入力pMOSトランジスタの帰還容量とするAB級増幅回路構成
は、同じバイアス電流でも駆動電流能力が大きく高速化が可能なため、低消費電力化に適
した構成である。設計したAB級構成のサンプル・ホールド増幅器およびD／A変換器の
シミュレーション結果によりその優位性が確認された。
サンプルポ・・一・…ルド回路においては、その立ち上がり特性から、A級増幅構成に対して2
倍以上のサンプリング速度が実現できる可能性が示された。また、D／A変換器において
も負荷容量（吃：10pFに対して、 L8V電源で2Vp＿p出力の100MS／s動作が可能な12
ビットD／A変換器を18mWの低消費電力にて実現できることが示された。この消費電力
は第3章に示したD／A変換器35mWの約半分である。
提案した回路構成はフリップアラウンド型の特徴である、オフセット電圧除去効果を有
しており・複数のD／A変換器をアレイ状にして使用する用途にも適しているとともに、
86
マッチング特性に優れた容量を使用するため、デジタル補正等を行わなくても、12∼14
ビット程度のD／A変換器が実現できると考えられる。
さらに提案した回路構成は反転増幅器にも応用することができる。図4．12にAB級反
転増幅回路としての適用例を示し、図4．13にその等価回路を示す。本章に述べてきたAB
級構成の優れた高速性はこの反転増幅回路でも有効に作用し、提案したAB級増幅構成は
D／A変換器以外の用途にも非常に有効であると考えられる。
Vbpl SW3
M4
酬5
v鯛
M3
Vref
Vinl SW4
A◎ut
SW2
Vin2（〉−e
M2
Vout
@XCL
A・
Mi
図4．12：AB級増幅構成を用いた反転増幅回路
v・ef（｝コ
SW2
lSW4CF
V。、t V
Vin2
Vin2
（b》Amp鮪flca輔◎n phase
（a》Samp髄ng phase
図4．13：反転増幅回路の等価回路
87
Vout
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Electron．， vo1， E88−C， No．6， pp，1148−1153， June，2005． ’
［9］T．S．Lande，，， Floa七ing−ga七e circui七s and sys七ems，’， in 75rade−offs in anαlogiLe ciTc2tit
designs， ed． C． T（）umazou， G。 Moschy㌻z， and B． Gilbert， pp．115−137， Kluwer Aca−
demic Publishers， Dordrech七，2002．
88
［101Y． A． Haque， R． Gregorian， R． W． Blasco， R． A． Mao， and W． E． Nicholson Jr．，
”A七wo chip PCM voice CODEC wi七h丘1七ers，”IEEE Journα1 of Sogid−State Circ2Lits，
vo1．14， pp．961−969， December，1979．
［11］KMatsui， T． Ma七suura， S． Fukasawa， Y． Izawa， Y． Toba， N． Miyake， and K．
Nagasawa，”CMOS video fi1七ers using swi七ched capaci七〇r 14−MHz circui七s，，，刀EEE
Journαl of Sogid−Stαte Oirc｛LLit＄， vol．20， pp．1096−1102， December，1985．
［12ユG．NicolliniラF． More七ti， a皿d M． Cen七i，”High−frequency fu．11y differen七ial fi1七er using
opera七ional ampli丘ers without common−mode feedback，”IEEE Journal of Solid−
Sta七e Circui七sッvoL 24， PP．803−813， June 1989，
［13］D．Miyazaki， S． Kawahi七〇， and M Furuta，”A 10−b 30−MS／s low−power pipelined
CMOS A／D converter using a pseudodifferential archi七ec七ure，，， IEEE Journal of
Solid−S七a七e CircUi七s， vol．38， PP．369−373， February 2003．
89
第5章
D／A変換器用増幅回路の最適化設計に
関する検討
5ユ はじめに
高速な電荷再配分方式のD／A変換器を実現するためには、増幅器の回路設計が非常に
重要となる。バイポーラ増幅器の回路設計は、周波数帯域決定の重要なパラメータである
トランスコンダクタンス（gη、）がトランジスタサイズに依存せず電流値のみで決まるた
め、バイアス電流値を決めるだけで設計を行うことが可能である。これに対して、CMOS
トランジスタの回路設計では9mにトランジスタサイズ依存性があるため、バイアス電流
値とともにサイズ設計が必要であり、適切なサイズ設計を行わないと最大の周波数特性を
得ることができない国。
CMOS増幅回路設計は電流領域によりトランジスタ特性式が変わるため、通常シミュ
レーション上で最適化を行う手法が一般的であるが、これにはデバイスや回路方式を決め
なくてはならず、例えば構想段階において、電流スイッチ型D／A変換器と電荷再配分型
D／A変換器のどちらの方式を選択するか検討するようなときには、机上で簡単に予測で
きる手法が必要となる。この机上予測が可能となれば、実際の回路設計においても狭い範
囲でパラメータを変動させればよく、設計効率を上げることが可能となる。
これまで、アナログ回路設計に適した動作電流による回路特性記述方法が報告されてい
る［2］。この報告では、2乗特性領域とサブスレッショルド特性領域との間に遷移領域が存
在し、その領域の近似方法が示されているが、この検討は直流特性のみであり、負荷容量
や寄生容量等を考慮した周波数特性に関しては検討されていない。
そこで周波数特性について検討した結果、2乗特性領域では寄生容量の効果をトランジ
スタサイズに連動して記述することで、トランジスタの特性式から解析的に最適なトラン
ジスタサイズとそのときのゲイン帯域積が求められることがわかった［3］。本章ではCMOS
増幅器の設計において、最小電流で必要帯域を確保するためのトランジスタサイズ設計方
法について検討した結果を報告している。
増幅器の周波数応答特性を表す指標としては、開ループAC特性のゲイン帯域積（GBW：Gain
Band Wid七h）と閉ループAC特性のカットオフ周波数、および過渡解析シミュレーション
90
にて得られるセットリング時間がある。これらの特性指標の間には一定の関係があり、ゲ
イン帯域積がわかると、他の特性は近似的に予測できる。そこで、最初にGBWを最大化
するための最適なトランジスタサイズの決定方法を示し、その後、GBWとカットオフ周
波数およびセットリング時間との関係を検討している。
GBWを最大化するための最適なトランジスタサイズ設計を行うために、 MOSトラン
ジスタの動作領域を分割しながら、各領域のトランジスタ特性式から解析的にGBWを導
出した。また、2乗特性領域とサブスレッショルド特1生領域との間にある遷移領域［2］［4］に
おいては一般的な特性式がないため、その領域の扱い方を検討して、2乗特性領域とサブ
スレッショルド特性領域から補完して近似する方法を示した。これらの解析は定電流負荷
の基本的なA級増幅構成についてトランジスタ特性式を用いて解析してシミュレーション
と比較を行っている。これに加えて、少し複雑な構成となる第3章、第4章で用いたAB
級増幅器についてもシミュレーション上にてA級増幅器との違いを確認している。
さらにGBWとカットオフ周波数およびセットリング時間の関係を示すとともに、2段
増幅構成の周波数特性に関して簡単に考察している。
5．2 開ループ周波数特性の最適化設計方法
5．2．1 トランジスタの動作領域
図5．1および図5．2にトランジスタサイズの最適化設計を行う基本回路である、ソース
接地型nMOS入力トランジスタとpMOS定電流負荷トランジスタとで構成される増幅器
を示す。図5．1はシングルエンド構成で、図52はフル差動構成であり、フル差動構戒で
は出力振幅およびバイアス電流が2倍となるが、入力トランジスタの基板効果の影響が小
さく無視できると仮定すれば、両者は基本的に同じ周波数特性を示し、そのゲイン帯域積
（GBW：Gain Band Wid七h）をfoとすれば、 GBWは入力トランジスタのトランスコンダ
クタンスgηい負荷容量OLおよび出力端子の寄生容量（7p。より次式で表される。
9m
fo ・
（5．1）
2π（OL十（7puo）
ここで9mはバイアス電流功および入力トランジスタサイズW／Lに依存するが、功
との関係は一般的に以下のように動作領域が分割されている。
（1）サブスレッショルド領域：9m cx ID
（2）2乗特性領域：9m（×＞7万
（3）速度飽和領域：9m U const．
91
上記動作領域のうち、（3）の速度飽和領域ではバイアス電流が増加してもGBWは一定
であり飽和する。そこで、以下では（1）（2）の各領域毎に分けて最適化設計の検討を進める。
なお・（1）と（2）の間には9nzO（場（1／2＜x＜1）でサブスレッショルド領域（x ＝1）か
ら2乗特性領域（x ＝＝1／2）をつなぐ遷移領域が存在することが知られており［4］［21、この
遷移領域では9mとJDに関係が移り変わるため、解析的に最適値を求めることができな
い。さらに設計においては、まず増幅器のバイアス電流に対して動作点をどの動作領域に
設定するかを特定する必要もある。そこで、これらの動作領域を特定する方法と、遷移領
域における一次近似方法の一例を示していく。
V◎D
M2 ｫID
M3
VOUT
CL
チ
VIN（｝→
図5．1：シングルエンド構成のCMOSソース接地増幅器
M6
VOUTP
VOUTM
ID↓勢
努那
VINP
VDDI2
@X匪伯i叫
図52：フル差動構成のCMOS差動増幅器
92
5．2。2 2乗特性領域での最適化設計
2乗特性領域でのトランジスタの電流式はよく知られているように［4］、式（5．2）のよう
に表すことができ、9mは式（5．3）のように導かれる。
・D一μe ＝E署（Vgs−Vtん）2一険！圭q…婆△y2
（5．2）
9m一舞一／ttteff Cox・署△V−2晒・・讐・D （5・3）
ここで△Vはオーバードライブ電圧で閾値電圧Vthからのゲート電圧Vg，の増加分を表
しており・式（5・2）を用いて式（5．3）を変形すると9．nzが式（5．4）に示すようにIDと△γに
より表されることがわかる。
2fD
gm＝瓦7 （5・4）
式（5・3）および式（5・4）より9mとIDの関係は、トランジスタサイズW／Lによって以
下のように変わることがわかる。
・W／Lを一定として1Dを大きくする場合は、 g。、は〉妨に比例する。
・W／LをZDに比例して△yを一定とするように連動する場合は、9mはIDに比例
する。
式（5．1）でGBWを算出するにあたり、図5．1および図52において入力トランジスタ
M1（M2）のゲート幅Wに応じた寄生容量Cp。を表すために、 Cp。＝Ck・W／P−Voと置く。
ここでOkはW ＝ 1’Voの単位幅あたりの寄生容量を表し、負荷トランジスタM3（M4）の
ゲート幅Wも入力トランジスタM1（M2）に比例するものと仮定する。このような条件の
もと、式（5．1）は式（5．4）を用いて、式（5。5）のように変形できる。
ID
∫o＝
（5．5）
π（CL＋Ote・晶i）△v
ここで、単位ゲート幅Woを、入力トランジスタのゲート長Lと同一サイズに設定して
既識ゐとすると、上式は式（5．2）を用いて次式のように変形できる。
ん一π隅藷蓑）△γ一π（ 10曙＋蒲）（5・6）
式（5．6）でGBWfoが最大値となるのは、分母が最小のときなので、分母の微分値が0
となる△γを求めると、GBWの最大値を与える△Vが式（5．7）として導かれ、これとき
93
の最大GBWが式（5．8）として導かれる。この式より電流値IDが2乗特性式（5．2）にした
がう動作領域におけるGBWの最大値と、その最大値を与えるためのトランジスタの△γ
を求めることができる。
△v＝＝
（5．7）
1
ゐ（醐噛 。五。、、， （5・8）
なお、式（5．2）および式（5．7）より、最大GBWを与えるトランジスタゲート幅Wが式
（5．9）のように求められる。これは、最大GBWを与えるゲート幅Wは電流値に依存せず
一定であり、Cp。・，，，，， CLとなるトランジスタサイズが最適値となることを表している。
w一塾 （5・9）
以上より、2乗特性領域における開ループAC特性での最適化されたGBWとトランジ
スタサイズは以下のように結論づけられる。
・最大GBWは電流の平方根に比例する。 fo（A・IAX）（x＞75
・最大GBWを与えるトランジスタサイズは電流値に依らず一定で、 Cp。，… CLとな
るトランジスタサイズである。
5．2．3 サブスレッショルド領域での最適化設計
サブスレッショルド領域において電流値IDとVg、の関係は式（5．10）のように表され［5］、
ID−Vd、特性が飽和領域にあるときは、同式に示すような近似が可能である。この近似に
おいてIsoに含まれているW／Lを抜き出し、∫90 ”Iso L／Wとしている。
・D ・・s・・xp（v9，
獅uT）｛1−・exp（寺）｝7y ・k・署…P（藷）
（5．10）
・s・−2陶鰐閥需゜） （5…）
ここで巧はVT ・kT／qで表される温度電圧、 nは空乏層容量Cdを用いた次式で表さ
れる係数で、シミュレ・一一一ションにて使用したnMOSトランジスタではn＝1．4である。
n＝1＋皇
Oox
94
（5．12）
このnはよく知られたサブスレッショルド係数Sより次式からも求められる。
s
η＝
9nlOVT
（5．13）
式（5．10）の近似式より、gηzは次式のように求められる。
∂ID ID
（5．14）
伽＝碗r簿
式（5．14）を式（5．1）に代入すると次式が導かれる。
1D
プb＝
2πnVT（0ゐ＋（7P。）
（5．15）
上式より、低電流のサブスレショルド領域では以下のような設定が良いといえる。
・低電流領域でんを最大化するには、寄生容量（］p。を最小値とするサブスレッショル
ド領域の動作点である図5．3のVopに動作点を固定するのが良い。
・Cp。がOLに対して影響を与える領域（Cp＞CL／10程度）では、動作電r±Vg、を高
い方に少しずつシフトする。（遷移領域に移る）
電流値IDをサブスレッショルド領域より大きくするとき、動作点固定の場合は、 OL＋（］P。
で増加分が効率を悪くし、トランジスタサイズW／L固定の場合は、動作領域が遷移領域
に移り9mo（∫Dより低下するため効率が落ちるため、本来ならばこれらのトレードオフ
で最適な動作条件を決定する必要がある。
b x
筍
2
§tr。ng
InverSlon
reglon
Vgs
V◎P
図5．3：MOSトランジスタの11）一 Vgs特性と低電流時の最適動作点
95
匪
ヨ
②
《唱
膚
翻
￡
曇
慧
≧
篶
o
13》
孟 廓
6
陞
蓑
匪
匡
司
阯
戯
垂
髭
匿
鶴
5
@蓬 8
41 曜 建 鷹
1
@！
聲0◎ζ1
I
陰
轟
匪
L6
0◎c
PDl
匿
匪
邸
匡
ヨ
崔
塵
邨
霧
霧
髄
馳
璽
暑
匪
蓬
，
膨
5
甕
匪
毒
Blas curre戯1◎glD
図5，4：ゲイン帯域積GBWとバイアス電流の関係
5．2。4 遷移領域での最適化条件の近似方法
これまでの検討結果より、最適な動作点（トランジスタサイズ）の設定方法とGBWの
バイアス電流依存性は以下のよう結論付けられ、fo 一一 ID特性は図5．4のようになる。
（1）サブスレッショルド領域のGBWはfo（x IDで増加。最適動作点はCp。＜OL／10の
範囲では近似的にVgs ・V。p（図5．3）に動作点固定でよい。
（2）2乗特性領域のGBWはfo（x＞甥で増加。最適動作点は（7P。・，＝ CLでサイズ固定し
てバイアス電流により変動する。
図5．4にて（1）はサブスレッショルド領域、（3）は2乗特性領域として式（5．8）および
Cp。＝0で近似した式（5．15）でfoのバイアス電流依存性がフィッティングされる領域であ
る。この2つの領域の間には（2）の遷移領域があり、実線はこれを考慮して2つの破線を
なめらかにつなぐように外挿している。（2）の遷移領域を考える上で問題となるのは、こ
の遷移領域をどのように特定して、近似曲線を得ることができるかである。
この遷移領域を考える上で、2乗特性領域で示した9mとオーバードライブ電圧△Vと
の関係式（5．4）について考察する。式（5．4）で△Vを小さくすると、9mが無限大となるが、
実際には△Vには下限があり、そこから遷移領域になると考えられる。また、サブスレッ
ショルド領域の9m式（5．14）に1主目すると、式（5．4）とのアナロジーにより2nVTが式（5．4）
の△Vに相当し、これは電流に依らず一定であることを示している。
96
以上より、2乗特性領域以外でも次式のように9mより換算したオーバードライブ電圧に
相当する△Vgmを定義して、 M O SトランジスタのID−Vg，特性より△Vgmを求め、△Vgm
のVg，依存性より、2乗特性領域の△Vの下限値と、図5．3に示したサブスレッショルド
領域の最適動作点v。pを認識できる。
△V，m−i坐 （5．・6）
9m
図5．5にnM O SのID−Vg s特性とそれより求めた△Vgmを示す。サブスレッショルド
領域と2乗特性領域が確認できるように、loglD表示を（a）に、 V7万表示を（b）に示し、
（c）に式（5．16）より求めた△Vgmを示している。
10m
tm
100u
＾10u
Slu
．9100n （a）
910n
ln
100p
lOp
o o、2 o，4 o．6 o．8 1．o ．2 1．4 1．6
Vgs《V）
1．6m
0．9m
ζ
0 0．4m （b）
く
0．1m
25u
O
O O．2 0．4 0．6 0．8 1．0 1．2 1、4 1、6
Vgs（V）
0．8
εo．6
ξ
溢
（c）
N 1」
ジ
＜］ 0．2
O
o o，2 o，4 o．6 o．8 1，o 1，2 1，4 1，6
Vgs（V）
図5．5：ID−Vg、特性とそれより求めた△Vgm（＝21D／9m）
97
図5，5（c）より、2乗特性領域と特定される△Vの下限値が約O，15Vで、サブスレッショ
ルド領域の最適動作点V。pが％、＝0．35V程度となることがわかる。このように、増幅器
の入力トランジスタの∫D−％。特性より求めた△Vg． 一一 Vg，特性により、各動作領域の範
囲を決めることができ、遷移領域については以下のようにしてGBWと最適動作点を求め
ればよい。
・△％椛一％、特性より、2乗特性領域と特定される△Vの下限値を求め、遷移領域の
上限とする。また、サブスレッショルド領域の最適動作点Vo pを求め、 qρ。＝0ゐ／10
となる電流値を遷移領域の下限とする。
・遷移領域でGBW特性は、一次近似として上記2点を結び求められる。
・遷移領域で最適サイズは、OL／10＜qp。＜OLとなるサイズをバイアス電流にした
がって調整すればよいが、一次近似としてはCp。・．， CL／4程度となるサイズを選択。
5．2．5 シミュレーション結果との比較
以上の解析式を検証するため、SPICEシミュレーシsンとの比較を行った。図5．6に解
析式の結果とシミュレーション結果の比較を示す。シミュレーションは図5、2の差動増幅
器にて、動作点（Vg，）を固定するように単位トランジスタあたりのバイアス電流値んを一
定とし、トランジスタ数（m値）でバイアス電流を大きくしたときのfo 一一 JD特性を、 Iu
をパラメータとして複数プロットしたものである。
デバイスは0．25μm標準CMOSデバイス、単位トランジスタ寸法はW／L ・＝ 10μηz／0．5μm、
負荷容量はCL ＝ lpFとし、入力nMOSトランジスタM1，M2と負荷pMOSトランジス
タM3，M4は同一サイズとした。図のX軸は図5．2のlt。ilでlt。il ＝ 21Dである。
シミュレーション結果より、高いGBWの高電流領域になるにしたがい、 Tuを大きく、
すなわち動作点Vgsを大きくするのが効率的であることがわかる図5，6には式（5。8）およ
びCp。＝Oで近似した式（5．15）より算出した解析値を示しているが、シミュレーシSン結
果のGBWの最大値fo（MAX）は解析値とほぼ一致している。また、遷移領域の直線近似
も、おおよそシミュレーション結果と一一致している。
図5．7はサブスレッショルド領域はVg、＝㌦の動作点固定としてサイズ変更で電流値
を変えたfo 一一 ID特性、2乗特性領およびi遷移領域はそれぞれCp。… CL、 Cp。＝ CL／4と
なるサイズ固定として電流値を変えたときの（動作点が変動した＞fo− ID特性を示した
ものである。シミュレーション値と解析値はよく一致しており、一次近似を含む最適化条
件でも有効であることが示されている。
98
10G
fB。ζτID
Unit：Wll 10u10．5u
CL＝1pF
〆 二 ‘
IG
￡
薯
葦
一
@r
， ／
@否
fB◎ζID
v100M
焉
叩
焉
0
10M
lu＝320uA
申
一 一
／
lu＝80uA
lu＝20uA
lu＝5uA
lu＝iuA
IM
lu IOu IOOu lm 10m 100m
ltail（べ
図5．6：fo一功特性の解析値とシミュレーション結果（lu固定）
10G
fB（に，／−ID
Unit：wl ＝10u10．5u
@ ＼
bL＝1pF
lG
皇
三
董
〆多
fB◎c lD
v100M
葱
叩
焉
0
10M
m ＝mp＝32
｢翻爾
香@lu
≠高吹≠W
O．5uA
〆
lM
lu IOu 100u lm 10m 100m
ltail（N
図5．7：fo− ID特性の解析値とシミュレーション結果（高電流領域はW／L固定）
99
5．2．6 AB級増幅器の開ループAC特性
これまでは、図5．1および図52に示した定電流負荷型のいわゆるA級増幅回路におい
て、fo 一 JD特性の検討を行い、バイアス電流に対する最大GBWを予測する方法を示し
た。しかしながら、参考文献［6］［7］［8］［9］等や第3章の図3．25および第4章の図4．3、図4．7
に提示されているプシュプル構成のAB級回路構成の採用で、 A級増幅回路に存在するス
ルーレート領域動作における改善によりセットリング時闇が速くなることが知られている。
ここではさらにこのようなAB級回路構成ではGBWがどのようになるかをシミュレー
ション上で確認した。
VDD
1：8
VOUTP
M3
VINM
鷺ail
ｫ
（a》Class・AB dlfferential Amp闘翻er（Type 1》
VDD
10p★m
M3
VOUTM
Vl醐
VINP
Itail
ｫ
（b）Class・AB dif『erentlal Amplifier（Type 2》
図5．8：AC特性測定用のAB級増幅回路
100
図5．8（a）および（b）に検討を行った2つのAB級増幅回路を示す。これらは上記のAB
級増幅回路を分類して単純化した回路モデルであり＼図5，8（a）はカレントミラーを利用し
て、図5．8（b）は結合容量を利用して、それぞれpMOSトランジスタM3，M4のゲート入
力に入力端子の差動信号が伝達する回路構成としたものである。
シミュレーション結果
図5．6と同様な方法で行ったシミュレーション結果を図5．9に示す。ここでは図5．8（a），
（b）および図5．2の3回路について、fo−ID特性の比較を代表的な電流値条件にて行って
いる。
図5．9の結果より、図5．8（b）の容量結合を利用したAB級増幅回路構成では全バイアス
電流領域において図5．2のA級増幅回路構構成よりもGBWが高くなることが示されてい
る。また、図5．8（a）の回路構成はトランジスタサイズ（m値）が小さな場合は図5．8（b）の
容量結合型のAB級増幅回路構成特性に近くGBWが高いが、 m値が大きくなるにつれて
図5．2のA級増幅回路の特性に近づき相対的にGBWが低くなることが示されている。こ
れはpMOSトランジスタM3，M4を駆動するカレントミラー一一一一回路の応答速度が、 m値が大
きくなると寄生容量の増大にともない遅くなるためと考えられる。
以上の検討により、以下のことが結論づけられる。
・AB級増幅回路構成はGBWを高くするために有効な回路構成である。
・カレントミラーが介在するAB級増幅回路構成よりも容量結合を利用した構成の方
が広範囲のバイアス条件におけるGBW改善が期待できる。
図5．10に図5．8（b）の回路構成のシミュレーション結果をまとめ、fr∫D特性の上限と
見られる直線をシミュレーション結果から外挿した。これは図5、6とは異なり計算値では
ないが、図5．10の外挿した直線と図5．6の計算値とを比較すると、GBWがバイアス電流
に比例する低電流領域ではGBWが約2倍に、バイアス電流の平方根に比例する高電流領
域ではGBWが約1．5倍に高くなることが示されている。開ループ周波数特性のみで考え
ると、容量結合を利用したAB級増幅回路は、 A級増幅回路に比べ約1／2の電流で同じ
周波数応答が実現できる可能性が示されたといえる。
101
10G
Class AB（type2）
blass `B（type1》
`
blas
lr320uA
IG
育
巴
5謹
lu
v100M
話
20uA
中
焉
0
lu＝1 uA
10M
Unit：W／l
10u10．5u
bL＝1pF
IM
lu IOu IOOu lm 10m IOOm
ltail（，tN）
図5．9：各増幅回路構成におけるGBW−ID特性の比較
10G
fB㏄》「ID
Unit：Wll 10u10．5u
@ ＼
bL＝1pF
＿一 二
一一二ひ
@ 一一
Ir
f
r’
lG
育
巴
5コ
，イ A
fB㏄ID
で
卵’
vlOOM
器
r
lu＝320uA
叩
焉
0
〆
10M
申 lu＝80uA
lu＝20uA
『一 二
lu＝5uA
lu＝1 uA
IM
lu IOu IOOu lm 10m 100m
ltail（べ
図5．10：容量結合型AB級増幅回路の（7Bl2V 一 ID特性
102
5．3 閉ループ周波数特性に関する検討
5・3・1 帰還係数（Feedback factor）
スイッチトキャパシタ（SC）回路においては、増幅器に帰還容量を設けた閉ループ回路
構成となっている。このときのカットオフ周波数f。は帰還係数βを用いて次式のように
表すことができる。
fc＝βプb （5．17）
この帰還係数は図5．11に示す代表的な反転増幅型SC回路においては次式で表され、こ
れは出力端子Voutの変動分がオペアンプの反転入力端子に伝達する割合を表している。な
お、図5．11においてC悔C》。はオペアンプの入力端子および出力端子の寄生容量を表して
いる。
OF
β＝
（5．18）
OF＋Ci＋（；pi
Vint（〉→
Vi，2（〉→
Vout
V◎ut
Cpボ「
万
Cp『
m
Cp芳チ
（a｝Sampll陥g m◎de
Cp芳弄CL
（b｝Amp麗ずlca匙1◎lt m◎de
図5．11：寄生容量を含むスイッチトキャパシタ増幅回路
5．3．2 1段増幅構成と2段増幅構成
図5．11でオペアンプを一段増幅構戒の場合は、出力負荷を入力トランジスタで直接駆
動するため・トランジスタサイズW／Lを増大することが、出力の寄生容量Cp。とともに、
入力寄生容量（㌃増大につながるため、帰還係数βの低下を引き起こす。
これに対して、二段増幅構成では出力段のトランジスタサイズと入力トランジスタサイ
ズを独立して決めることができるため、入力寄生容量CI，i増大による帰還係数の低下はな
いが、位相補償のため、出力段単独の帯域よりもオベアンプ全体の帯域が狭くなる。ここ
では1段増幅構成と2段増幅構成のどちらが適しているかを簡単に考察する。
103
入力寄生容量が帰還係数に大きな影響を与えるのは大電流の高周波数領域なので、動作
領域は2乗特性領域のみを考える。
1段構成の増幅器を用いた場合の閉ループでのカットオフ周波数は次式となり、入力寄
生容量（叛が閉ループ帯域を低下させる。
f・一・F＋警＋Cpi・π（CL＋撫）△v （5・19）
2段構成の増幅器では位相余裕がセットリング時間にも影響するため、単純に開ループ
帯域を広げるだけでは高速化ができない。2段増幅器の周波数特性は零点を無視すると第
1極ω1および第2極ω2を用いて次式のように表すことができる。
Av
A（s）＝
（520）
（1十一i ω1）（1＋毒）
これをゲインと位相に分けて周波数特性を表すと図5．12のように表される。ここでωo
はGBWfoに対応する角周波数であり、φム∫は位相余裕を表している。この位相余裕はωo
とω2の関係で次式のように求められる。
gbハ・f
@一孟αγL｝1i葺…
（5．21）
表5．1：第2極の位置と位相余裕の関係
ω2／ωo
位相余裕
1
45．0°
2
63．40
3
71．6°
4
76．0°
2段増幅器においては位相余裕が70°程度のとき、セットリング時間が最短となると考
えられている［10】。したがって式（5・19）において、2段増幅構成のときの寄生容量CPtが
OF＋Ciに比べて十分に小さいと仮定すると、1段増幅器における寄生容量が次式のよう
に大きくなるときは、2段増幅構成としたほうがセットリング時間が速くなる可能性があ
るといえる。
OF十Ci十Cp。
＞3
（5．22）
D（7ρo＞2（OF十〇i）
（523）
OF十Ci
．一
104
Av
（Dlxgmi／（AvCc）
．窪
ω0・・9ml／Cc
o
1ω2認9m21C
OdB
ω゜
P薮國・9ω
II
iI
0°
①
45°
ii
90°
ll
むゆ
幽
ca
唯35°
180°
1◎9ω
図5．12：2段増幅器の周波数特性
5．4 セットリング時間に関する検討
ここでは1段増幅構成のオペアンプにおけるセットリング時間がどのように決まるかを
検討して、閉ループの周波数帯域よりセットリング時間がどのようになるかを見積もるこ
とができるようにする。セットリング時間は負荷容量の充電のほかに寄生容量や帰還容量
での充電も影響するためセットリング時間は回路方式に依存する。ここでは、単純化して
設計の見通しを立てやすくするために、図5．13のように寄生容量や帰還容量が充電され
た状態で・スイッチをオンして負荷容量を充電ずる場合を考える。
5．4ユ スルーイングを考慮しない場合のA級増幅回路のセットリング時間
図5，1に示したシングルエンド型増幅回路を用いた場合の、出力電流特性は図5．14のよ
うになる。ここで、△Voutは過渡状態での出力電圧とセットリング後の定常状態での出力
電圧との差電圧である。この差電圧は帰還係数β（0≦β≦1）を乗じた分が増幅器のズカ
に差電圧β△Voutとして伝達され、これより図5．14に示した出力電流1。utが発生して、負
荷容量を充放電する。
図5．1のようなA級シングルエンド増幅器では、出力段のpMOSトランジスタはゲー
105
CF
Vos＋△V。ut／β
v41n
穿認VsV増
CplT
c影
Cp芳
Vout
π
（a）1論ltlal c◎nditl◎論
c芳c芳
（b》Tra臓sient c◎繭電薗◎論
図5．13：セットリング特性解析モデル
ト電圧が固定された定電流回路となっているため、入力トランジスタのオーバードライブ
電圧以上に入力電圧が変動しても、掃き出し電流側は定電流Jbで制限されるため、図5．14
に示す特性となる。ここではオーバードライブ電圧を出力電圧変動△V。utと明確に区別す
るためV。dと表している。なお図5．14で、1。ut ：＝0での傾きはβ9mであり、この傾きが
閉ループ特性の周波数帯域に対応する。図5．14はシングルエンド増幅器の電流特性なの
で、吸い込み電流側は定電流特性とならないが、差動増幅器の場合は吸い込み側もちょう
ど掃き出し側と対称となる特性を示す。
まず、図5．14の△V。ut≧0の領域に対応する、定電流特性が表われずスルーイングが
ない場合のセットリング時間を算出する。簡単のため、図5．13（a）に示す初期状態で、負
荷容量の電圧がV。、、t＝Vsで、オペアンプ出力が0のときを考える。このようにすると
△V。ut＝V。utとなる。（b）の状態に移った直後の出力電圧を％協篇曜とすると瑠は次式
となる。
0ゐ％
鷲瓢
（5．24）
ら。＋CL
セットリング時間はこの電圧瑠が誤差電圧Verとなるまでの時間なので、次式のよう
に表すことができる。
観イ駐薯△v… （5・25）
eT
ここで出力電流はトランスコンダクタンス9η、と帰還係数βを用いて△1。ut ・9n、△V。ut／β
となるので、式（5．25）は次式となる。
触一α素舗△七△㌦オー㌣1曙 （526）
式（5．24）より式（5．26）は次式のように変形できる。
tse・・一゜L素砺（1n玉＋ln OL V，r OL＋ら。） （5・27）
106
なお、閉ループの周波数特性fcは下記で表されるため、式（5．27）は式（529）のように
表され、Ver／Vs＝0．1％、 Cpu。・，・・ CLとすると近似式が成り立つ。
rsgm
f。窯βブo＝
（5、28）
2π（OL十（7po）
t・e・一歳（1n藷＋1n。ktLc。）魁尭 （5・29）
綱
唇
詫
一
lb
・V
1
・Vod12β
△Vout
0
1◎ut謡β9mn△V◎u匙
♂
幽獲 麟鵬
Vod12β
・lb
図5．14：A級シングルエンド型増幅器の出力電流特性
5．4．2 スルーイングを考慮する場合のA級増幅回路のセットリング時間
図5．14の△％uオ≦0の領域に対応するセットリング時間を求める。ここでは図5．14の
破線で示すような直線近似を行い出力電流特性を次のように仮定してセットリング時間を
算出する。
（1）△V。，、t≧一一 V。d／（2β）では1。ut ・ i8gm△vr。，，t
（2）△Vout≦一τもd／（2β）ではJout ＝ lb
このように仮定して、初期電圧をV。ut ・一一一Vsとして誤差電圧が一一Verとなるまでのセッ
トリング時間を算出する。式（525）は一昭≦一一一 V。d／（2β）のときには、次式のように表す
ことができる。なお、一瑠≧−V。d／（2β）のときは式（529）と一致する。
tse・ ＝°碧（CL＋Cp・）撫＋°ゐ素％ln2舞
（5．30）
一゜票＋°ゐ毒典（1n Vocl＿1 2βVer）
107
5。5 まとめ
本章ではD／A変換器に必要な増幅器の最適化設計として、単純な一段構成の増幅器で
ゲイン帯域積を最大とするトランジスタサイズを検討した。この結果、最適なトランジス
タサイズは以下のように求めれば良いと結論づけられた。
・大きなバイアス電流が必要な高周波動作領域で、MOSトランジスタが2乗特性領域
で動作する範囲においては、増幅器出力の寄生容量（％。が、負荷容量OLと同程度
となるトランジスタ寸法に固定して、要求帯域に合わせて電流を変えればよい。こ
のときゲイン帯域積はバイアス電流の平方根に比例する。
・小さなバイアス電流の低周波動作領域では、％sの動作点をサブスレッショルド領域
の最大電圧に固定して、要求帯域に合わせてトランジスタサイズを大きくするのが
良い。このとき、Cp。＜OL／10程度の寄生容量の小さな範囲では、ゲイン帯域積は
バイアス電流にほぼ比例するといえる。
・上記2つの領域問の遷移領域では・最適サイズはOL／10＜（］P。＜（7Lとなるトラ
ンジスタサイズをバイアス電流にしたがって調整すればよいが、一次近似としては
Cp。諜0ゐ／4程度となるサイズ固定でも、ほぼ適切な電力効率を得られる。
このようにして最適なトランジスタサイズを決め、各動作領域におけるゲイン帯域積が
わかると、帰還係数から閉ループのカットオフ周波数が求められる。これよりさらにセッ
トリング時間を見積もることができるが、セットリング時間は定電流で駆動電流が制限さ
れる、スルーイングが発生するとその分遅くなる。
増幅器の周波数特性はデバイスの寄生容量や、移動度、酸化膜容量により変わるためデ
バイス依存性を有するが、デバイスが決定すればバイアス電流値に対する最大ゲイン帯域
積を、机上計算にて求めることができ、要求される周波数帯域に必要な消費電流を見積も
ることが可能となる。また、これらのパラメータをデバイスシミュレーション等で予測す
ることで、どの程度の周波数帯域向上が可能かを見積もることもできると考えられる。
108
参考文献
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S七ate Circu．its Conference， vol． XL， pp．452−453， February．2007． ’
［10］Behzad Razavi，，， Design of Analog CMOS In七egra七ed Circui七s，’， McGraw−Hi11，2001．
109
第6章
結論
これまでの高速なD／A変換器はほとんどが電流スイッチ型によるものであった。これは、
電流スイッチ型D／A変換器がバイアス電流に比例して帯域をのばせるのに対して、CMOS
増幅器はバイアス電流の平方根でしか帯域を高められないことが大きく影響している。本
研究ではこのような背景において、ばらつきの小さな容量アレイを用いることでばらつき
補正なしに高ビット化が可能で、低電源電圧化にも対応可能な電荷再配分型D／A変換器に
おいて、新しい回路トポロジーの導入により高速化を実現することで、電荷再配分型D／A
変換器の適用できる範囲を広げるとともに、どの程度の変換周波数までならば電流スイッ
チ型D／A変換器に対して優位性を保てるかという観点で検討を進めてきた。
第3章で述べたように、新しく導入したフリップアラウンド型D／A変換器構成は容量ア
レイを用いた従来の乗算型D／A変換器に対しては、信号出力期間において帰還容量の充
放電が不要であり帰還係数も高いため2倍以上の高速化が実現できることが確認できた。
しかし、高速なD／A変換器に必要とされる高SFDR特性はセットリング時間の高速化
だけでは実現できず、スルーイング特性のない指数関数的なセットリング波形が要求され
るため、2段増幅オペアンプ構成による通常動作ではSFDR特性が劣化する。これに対し
ては2段増幅構成における動作を工夫して、スルーイング特性が表われる期間でオペアン
プの出力スイッチを閉じて、負荷容量をリセットするリターンゼロ出力を採用するととも
に、サンプリング動作時に2段構成オペアンプの出力段増幅器の1段増幅構成でダンピン
グ抵抗を介して負荷容量を駆動することでSFDR特性が向上できることを確認した。
第4章ではスルーイング特性が表われず高速化にも適している、2つの帰還容量を用い
たAB級プシュプル増幅構成をフリップアラウンド型D／A変換器に適用することで、更
に低消費電力化が実現でき、SFDR特性の向上も可能であることが示された。この、増幅
回路構成では出力段のnMOSトランジスタとpMOSトランジスタの両方に2つの容量を
介して帰還がかかり、出力電流が掃き出し側および吸い込み側の双方向でスルーレート領
域をとることがないため、高いSFDR特性を実現できるとともに、セットリング時間の高
速化も成し遂げられる。
このような新しい回路トポロジーの導入により、変換速度100MS／sにおいて025μmOMO3
デバイスにて、電流スイッチ型D／A変換器よりも低消費電力なD／A変換器が実現できる
110
可能性が示された。さらに微細化の進んだ寄生容量の小さなデバイスではより高い変換周
波数まで優位性が拡がるものと思われる。
なお、本研究において検討したD／A変換器では増幅器の開ループゲインを高くするこ
とで0．1mV以下の小さなオフセット電圧に抑えることが可能であるため、液晶ディスプ
レイ用列ドライバーのようなD／A変換器アレイ構成としての使用可能性も示された。
第5章にはD／A変換器用の増幅器を最適化設計するため手法をまとめた。高い周波数
領域では負荷容量と同程度かそれ以下の寄生容量となるようなトランジスタサイズが、一
定電流値条件での最大周波数帯域となるため、微細化が進み寄生容量が減少することで、
増幅器の周波数帯域を上げることが可能となることが示された。ここで、検討した回路設
計の最適化手法は増幅器を用いる他のCMOSアナログ回路に当然ながら適用でき、これ
により設計効率の向上が期待できる。
本研究にてCMOS増幅器を用いた電荷再配分方式フリップアラウンド型D／A変換器の
可能性が示された。実際に低消費電力で高性能なD／A変換器をチップ上に具現化する場
合には、SFDR特性向上のための最適なタイミングの検討や効率のよい並列回路構成の検
討などを行うことで、更にここで提案したフリップアラウンド型D／A変換器の完成度が
高められると考えられる。
111
謝辞
本研究を遂行するにあたり在籍した6年間、終始、御助言、御指導頂いた本学電子工学
研究所機能集積撮像システム研究室の川人祥二教授に深く感謝致します。
本論文をまとめるにあたり、専門的な立場から有益なる御助言、御指導を頂いた本学
電子工学研究所の杉浦敏文教授、青木徹准教授 本学工学部の浅井秀樹教授に深く感謝致
します。
本研究は、仕事をしながら過ごした6年間の社会人博士課程の成果であり、この長い間
研究室の皆様に大変お世話になりました。特に、助手、助教をされていた、現、仙台電波
高専の佐々木正明氏、SONY（株）の宮崎大輔氏、（株）東芝の古田雅則氏 および本学電子
工学研究所の伊藤真也助教には数々の御助言、御指導を頂いたことを感謝いたします。
この間、機能集積撮像システム研究室に在籍され卒業または修了された現社会人の方々、
および研究員として研究室に通われていた、現ブルックマンラボの赤堀知行氏をはじめと
する社会人の方々には、御助言、御指導を頂くとともに有意義な研究室生活を送れたこ
とを感謝いたします。また、今年度卒業、修了される方も含めて機能集積撮像システム研
究室に在籍されている皆様に深く感謝いたします。
最後に、この6年間見守り支え続けてくれた妻まゆみと家族の皆様に深く感謝いたし
ます。
112
発表履歴
A．論文
［1］Masayuki Uno and Shoji Kawahito，”Design of a Small−Offset 12−Bi七CMOS
DAC Using Weigh七ed Mean S拙mple−and−Hold Circui七，”IEICE Trans． Elec一
七ron．， Vo1．E89−C， No．6， pp．702−709， Jun，2006．
［2］宇野正幸，川人祥二，”加重平均サンプルホー一ルド回路を応用した低電圧・高速D
／A変換器の設計，”静岡大学大学院電子科学研究科研究報告，第27号，pp．1−8，
2006．3．
［3］Mas創yuki Uno and Shoj i K創wahito，”An offse七cempensated class−AB sample−
and−hold amplifier using七wo sampling capaci七〇rs，，， IEICE EIec七ronics Ex−
press， VoL5， No．22， pp．962−966， Nov．，2008．
B．口頭発表など
［1］宇野正幸，川人祥二，“低消費電力・小面積の加重平均サンプル・ホールド回路
を適用したD／A変換器の提案，”電子情報通信学会研究会，信学技報vol．103，
no．299， ICD2003−93，（2003−09）pp．1−6， Sep．2003
［2］宇野正幸，川人祥二，“CMOS増幅回路の最適化設計の検討とAB級増幅回路
構成の有用性，”電子情報通信学会研究会，信学技報vo1．108，110．253， pp．31−36，
Oc七．2008．
113

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