MAX 10 パワー・マネージメント・ユーザー・ガイド

MAX 10 パワー・マネージメント・ユー
ザー・ガイド
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UG-M10PWR
2015.02.09
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目次-2
目次
MAX 10 パワー・マネージメントの概要........................................................ 1-1
MAX 10 パワー・マネージメントの機能とアーキテクチャ........................ 2-1
デバイスの電源オプション....................................................................................................................2-1
シングル電源デバイス.................................................................................................................2-1
デュアル電源デバイス.................................................................................................................2-1
MAX 10 のデバイス電源オプションの比較...........................................................................2-2
電源デザイン.................................................................................................................................. 2-3
パワー・オン・リセット回路............................................................................................................... 2-4
POR 回路によってモニタリングされる電源とモニタリングされない電源............... 2-4
インスタント・オンのサポート............................................................................................... 2-6
パワー・マネージメント・コントローラ手法.................................................................................2-6
パワー・マネージメント・コントローラのアーキテクチャ.......................................... 2-6
ホット・ソケット..................................................................................................................................... 2-9
ホット・ソケットの仕様............................................................................................................ 2-9
ホット・ソケット機能の実装................................................................................................. 2-10
パワー・マネージメント・コントローラ・リファレンス・デザイン........3-1
クロック・コントロール・ブロック.................................................................................................. 3-2
I/O バッファ................................................................................................................................................3-2
内蔵オシレータ..........................................................................................................................................3-3
パワー・マネージメント・コントローラ......................................................................................... 3-3
Entering ステート.......................................................................................................................... 3-3
Sleep ステート.................................................................................................................................3-3
Exiting ステート............................................................................................................................. 3-3
Awake ステート..............................................................................................................................3-4
スリープ・モードの開始と終了........................................................................................................... 3-4
スリープ・モードの開始............................................................................................................ 3-4
スリープ・モードの終了............................................................................................................ 3-5
タイミング・パラメータ............................................................................................................ 3-5
ハードウェア実装と電流測定............................................................................................................... 3-6
MAX 10 FPGA パワー・マネージメント・ユーザー・ガイドの追加情報 A-1
MAX 10 FPGA パワー・マネージメント・ユーザー・ガイドの改訂履歴..............................A-1
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MAX 10 パワー・マネージメントの概要
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MAX® 10 デバイスは、以下の電源供給デバイス・オプションを提供します。
• シングル電源デバイス—3.0 V か 3.3 V の 1 つの外部電源を必要とし、最大の利便性とボード
の簡素化を提供する
• デュアル電源デバイス—1.2 V ならびに 2.5 V の 2 つの外部電源を必要とし、最も多くの機能、
最大の性能、ならびに高効率 Enpirion® PowerSoC と組み合わせた際に最も低い消費電力を提
供する
関連情報
2-1 ページの MAX 10 パワー・マネージメントの機能とアーキテクチャ
パワー・マネージメントの機能とアーキテクチャについての情報を提供します。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
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MAX 10 パワー・マネージメントの機能とアー
キテクチャ
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MAX 10 電源最適化の機能は以下のとおりです。
•
•
•
•
シングル電源またはデュアル電源のデバイス・オプション
パワー・オン・リセット（POR）回路
パワー・マネージメント・コントローラ手法
ホット・ソケット
デバイスの電源オプション
この項では、MAX 10 デバイスでサポートされるシングル電源およびデュアル電源のデバイス・
オプションについて説明します
シングル電源デバイス
MAX 10 のシングル電源デバイスは、3.0 V または 3.3 V の外部電源いずれか一方のみを必要とし
ます。外部電源を MAX 10 デバイスの VCC_ONE と VCCA 電源ピンへの入力として供給します。次
いで、この外部電源は MAX 10 シングル電源デバイスの内部電圧レギュレータによって 1.2 V に
調節されます。この 1.2 V の電圧レベルは、コア・ロジックの動作に必要です。
図 2-1: MAX 10 シングル電源デバイス
Max 10 Single-Supply Device
VCC_ONE/VCCA
3.3 V/3.0 V
Voltage
Regulator
1.2 V
デュアル電源デバイス
MAX 10 のデュアル電源デバイスは、デバイスのコア・ロジックと外周部の動作のために 1.2 V
および 2.5 V を必要とします。
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2-2
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MAX 10 のデバイス電源オプションの比較
図 2-2: MAX 10 デュアル電源デバイス
VCCA, VCCA_ADC
(2.5 V)
MAX 10
Dual-Supply Device
VCC, VCCD_PLL, VCCINT
(1.2 V)
MAX 10 のデバイス電源オプションの比較
表 2-1: MAX 10 のデバイス電源オプションの比較
特性
電圧レギュレータ数(1)
コアと I/O のパフォーマンス
シングル電源デバイス
デュアル電源デバイス
1
2
低い
高い
MAX 10 シングル電源デバイスに必要な電源は、FPGA のコアに供給する 3.0 V または 3.3 V が 1
つのみです。I/O にも同じく 3.0 V または 3.3 V 電圧が必要である場合には、同じ電源からこれに
供給できます。異なる電圧が必要であれば、追加の電源レギュレータが必要になります。
MAX 10 のデュアル電源デバイスでは、デバイス・コア、外周部、PLL（Phase-Locked Loop）、お
よびアナログ-デジタル・コンバータ（ADC）ブロックに電源を供給するために 1.2 V と 2.5 V の
2 つの電源が必要です。I/O 規格の電圧要件に基づいて、2 つまたはそれ以上の電圧レギュレー
タを使用します。
MAX 10 デュアル電源デバイスでは FPGA コアの電源レールが外部的に供給されるので、ボード
上で高効率スイッチング電源を使用することによりデザインの電源の効率を改善できます。削
減される消費電力は、 MAX 10 シングル電源デバイスの内部リニア・レギュレータとの比較にお
いて、使用するレギュレータで向上した効率と等しくなります。 MAX 10 デュアル電源デバイス
への電源供給にリニア・レギュレータを使用した場合には、 MAX 10 デュアル電源デバイスの消
費電力は、 MAX 10 シングル電源デバイスとほぼ同じになります。
シングル電源デバイスのデバイス性能は、デュアル電源デバイスのそれに比べて低くなります。
LVDS、擬似 LVDS、デジタル信号処理（DSP）、および内部メモリ性能の点からの性能の違いに
ついては、 MAX 10 FPGA Device Datasheet を参照してください。
関連情報
MAX 10 FPGA Device Datasheet
LVDS、擬似 LVDS、DSP、および内部メモリ性能の点から MAX 10 のパフォーマンスの違いにつ
いて詳しい情報を提供します。
(1)
MAX 10 デバイスのコアと外周部が必要とする電源の数を示しています。VCCIO の電圧レベルがコ
アや外周部と同じではない場合、VCCIO に電源を供給するための電圧レギュレータがさらに必要に
なります。
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MAX 10 パワー・マネージメントの機能とアーキテクチャ
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電源デザイン
2-3
電源デザイン
MAX 10 のシングルまたはデュアル電源デバイス向けの電力ツリーのデザインは、I/O やその他
の機能を使用する場合と同様に、各ユースケースのスタティック電力とダイナミック電力に応じ
て大きく異なります。
包括的なデザイン・ツールと統合されたパワー・マネージメント・ソリューションである Altera®
の Enpirion ポートフォリオが、MAX 10 デバイスの電源供給に最適なデザインを可能にします。
Enpirion ポートフォリオのパワー・マネージメント・ソリューションは、MAX 10 のすべてのタ
イプと互換性があります。
MAX 10 FPGA Device Family Pin Connection Guidelines は、MAX 10 デバイスに電源を供給するた
めに入力をグループ化する方法について、より詳細な推奨事項を提供しています。MAX 10 デバ
イスの PowerPlay Early Power Estimators（EPE）ツールは、MAX 10 デバイスそれぞれのユースケ
ースに基づいて入力レールの電源要件およびデバイスの具体的な推奨事項を提供します。
個々の入力レールと電流の要件が Report タブに集約され、同時に入力レール・グループならび
に具体的な電源供給推奨事項はそれぞれ Main タブならびに Enpirion タブにまとめられていま
す。
警
告:
MAX 10 シングル電源デバイスは、以下の表に示す VCC_ONE の最大消費電力を有します。
デザインで、MAX 10 シングル電源デバイスの VCC_ONE の最大消費電力を超える動作を行
うと、デバイスに機能的な問題を引き起こす原因となります。このため、PowerPlay EPE ス
プレッドシートを用いてデザインの消費電力を解析する際に、デバイスが VCC_ONE の最大
消費電力を超えないことを確認する必要があります。
表 2-2: MAX 10 シングル電源デバイスの VCC_ONE の最大消費電力
デバイス
最大消費電力（W）
10M02S
0.778
10M04S
1.362
10M08S
1.362
10M16S
2.270
10M25S
2.943
10M40S
5.267
10M50S
5.267
関連情報
• Enpirion Power Management Solutions
FPGA への電源供給向けにデザインされたアルテラの Power Management IC と PowerSoC ソ
リューションについて詳しい情報を提供します。
• MAX 10 FPGA Device Family Pin Connection Guidelines
MAX 10 デバイスに電源を供給するために入力をグループ化する方法について、より詳細な推
奨事項を提供します。
MAX 10 パワー・マネージメントの機能とアーキテクチャ
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2-4
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パワー・オン・リセット回路
パワー・オン・リセット回路
POR 回路は、供給電源の出力が供給電源の最大ランプ時間である tRAMP 以内に推奨される動作
範囲内に達したことを POR が観測するまで MAX 10 デバイスをリセット状態に保ちます。
ランプ時間である tRAMP が満たされない場合には、 MAX 10 デバイスの I/O ピンとプログラミン
グ・レジスタはトライ・ステートに保たれ、デバイスのコンフィギュレーションは失敗します。
MAX 10 デバイスの POR 回路は、デバイスの電源供給オプションにかかわらず、電源投入時に
以下に示す電源レールをモニタリングします。
• VCC または安定化された VCC_ONE
• バンク 1B と 8(2)の VCCIO
• VCCA
また、POR 回路は、コンフィギュレーションがトリガされる前に、コンフィギュレーション・
ピンを含む I/O バンク 1B と 8(2)の VCCIO レベルの許容レベルへの到達も確認します。
POR 回路によってモニタリングされる電源とモニタリングされない電源
表 2-3: POR 回路によってモニタリングされる電源とモニタリングされない電源
デバイスの電源オプション
シングル電源デバイス
デュアル電源デバイス
モニタリングされる電源
モニタリングされない電源
—
• 安定化された VCC_ONE
• VCCA
• VCCIO (3)
• VCC
• VCCA
• VCCIO (3)
• VCCD_PLL
• VCCA_ADC
• VCCINT
MAX 10 の POR 回路は個々の POR 検出回路を使用して、コンフィギュレーションに関連するそ
れぞれの電源を個別にモニタリングします。メイン POR 回路は個々の検出器すべての出力によ
ってゲートされています。メイン POR 回路は、個別のすべての POR 回路が POR 信号を解放す
るまで待機してからコントロール・ブロックにデバイスのプログラミング開始を許可します。メ
インの POR は、最後に立ち上がる電源が POR トリップ・レベルに達し、その次に POR 遅延が
続いた後に開放されます。
デフォルトでは、Quartus® II は POR 遅延時間に標準 POR 遅延を指定します。動作開始に高速な
ウェイクアップを必要とするアプリケーション向けには、高速 POR 遅延時間を Quartus II プロ
グラマのユーザー・インタフェースで有効にすることができます。
(2)
(3)
10M02 デバイスではバンク 1 と 8 の VCCIO です。
全 MAX 10 デバイスでバンク 1B と 8、ただし 10M02 デバイスではバンク 1 と 8 です。
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MAX 10 パワー・マネージメントの機能とアーキテクチャ
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POR 回路によってモニタリングされる電源とモニタリングされない電源
2-5
図 2-3: tRAMP と POR 遅延の関係
Volts
POR trip level
first power
supply
last power
supply
Time
POR delay
tRAMP
configuration
time
図 2-4: MAX 10 デバイスの POR 簡略図
VCCIO
VCC_ONE
VCCIO POR
Voltage
Regulator
VCCA
VCC POR
Modular
Main POR
VCCA POR
Single Supply Device
Main POR
VCCIO
VCCIO POR
VCC
VCC POR
VCCA
VCCA POR
Modular
Main POR
Main POR
Dual Supply Device
MAX 10 デバイスがユーザー・モードになった後も、POR 回路は VCCA と VCC 電源を継続してモ
ニタリングします。これは、ユーザー・モード中の電圧低下状態を検出するためです。ユーザ
ー・モード中に VCCA または VCC 電圧のどちらかが POR トリップ・ポイント以下に落ち込んだ
場合には、メイン POR 信号がアサートされます。メイン POR 信号がアサートされると、デバイ
スは強制的にリセット状態になります。VCCIO (3)も POR 回路によってモニタリングされます。
ユーザー・モード中に VCCIO (3)電圧が降下した場合には、POR 回路はデバイスをリセットしませ
ん。しかし、インスタント・オン機能を使用している場合には、POR 回路は最後の電源レール
がトリップ・ポイントに達してから最大 9 ms の間、VCCIO 電圧降下のモニタリングを行いま
す。
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インスタント・オンのサポート
インスタント・オンのサポート
アプリケーションによっては、動作を開始するためにデバイスが非常に迅速にウェイクアップす
る必要があります。 MAX 10 デバイスは、ウェイクアップ時間が高速なアプリケーションをサポ
ートするためにインスタント・オン機能を提供しています。インスタント・オン機能により、
MAX 10 デバイスはモニタリングされる電源の POR トリップ後に POR 遅延を伴わずに直接コン
フィギュレーション・モードに入ることができます。次いで、内部コンフィギュレーション・フ
ラッシュ・メモリ（CFM）からデザインをコンフィギュレーションします。この機能により、
最短時間でユーザー・モードに入ることが可能になります。
MAX 10 デバイスのインスタント・オン機能の利点を活かすための、パワーアップ・シーケンス
要件とランプ時間要件があります。以下の表に、それぞれのデバイス電源オプション向けのパワ
ーアップ・シーケンス要件を示します。最小ランプ時間と最大ランプ時間については、 MAX 10
FPGA Device Datasheet の推奨動作条件を参照してください。
インスタント・オン要件
表 2-4: インスタント・オンのパワーアップ・シーケンス要件
デバイスの電源オプション
パワーアップ・シーケンス
シングル電源デバイス
VCCA と VCC_ONE が上昇を始める前に、VCCIO が規定されたレール電圧
まで上昇している必要がある
デュアル電源デバイス
VCC が上昇を始める前に、すべての電源が規定されたレール電圧まで
上昇している必要がある
関連情報
MAX 10 FPGA Device Datasheet
MAX 10 のランプ時間要件、内蔵オシレータのクロック周波数、およびホット・ソケット仕様に
ついて詳しい情報を提供します。
パワー・マネージメント・コントローラ手法
パワー・マネージメント・コントローラ手法により、ランタイム中にアプリケーションをスリー
プ・モードにすることができます。これにより、デザインの一部をオフにすることが可能になる
ので、ダイナミック電力の消費量を削減します。アプリケーションは、1ms 未満の高速ウェイク
アップ時間で再度有効にすることができます。
パワー・マネージメント・コントローラのアーキテクチャ
図 2-5: パワー・マネージメント・コントローラのアーキテクチャ
Internal
Oscillator
Altera Corporation
Power Management Controller
Sleep Mode
Finite
I/O Power Down
State
Machine
Global Clock Gating
I/O Buffer
Global Clock Network
MAX 10 パワー・マネージメントの機能とアーキテクチャ
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内蔵オシレータ
2-7
MAX 10 デバイスは、スリープ・モード時の電力を低い状態にするために I/O のパワーダウン、
およびグローバル・クロック（GCLK）のゲートを可能にするハードウェア機能を含んでいま
す。アプリケーションがアイドル状態またはスリープ・モードにあるときに、I/O バッファを動
的にパワーダウンすることができます。一つの例は、アイドル状態中に LVDS I/O がパワーダウ
ンする必要があるデジタル一眼レフ DSLR カメラ・アプリケーションです。カメラの電源オン状
態を保ちながら、画面はいずれのボタンにも触れることなくオフになります。
アルテラは、 MAX 10 デバイスに実装された低消費電力機能を使用するソフト・パワー・マネー
ジメント・コントローラをリファレンス・デザインとして提供しています。リファレンス・デザ
インは、ユーザー・アプリケーションをベースに修正することができます。ソフト・パワー・マ
ネージメント・コントローラ・リファレンス・デザインは、シンプルな有限ステート・マシンを
含み、これによりスリープ・モード時に I/O バッファをパワー・ダウンし、GCLK をゲートする
ことにより低電力状態モードを制御します。
すべての MAX 10 デバイスは、クロックをゲートするためのハードウェア機能を含んでいます。
また、10M16、10M25、10M40、および 10M50 デバイスは、I/O のパワーダウン向けハードウェ
ア機能を含んでいます。これらのハードウェア機能によって、デザインで定義したソフト・パワ
ー・マネージメント・コントローラを使用することによりスリープ・モードの期間中を低電力状
態にすることができます。
パワー・マネージメント・コントローラを、FPGA コア・ファブリック内で、スリープ・モード
開始と終了の信号向けに予約されている最小で 1 つの I/O ポートに実装できます。
内蔵オシレータ
内蔵オシレータはパワー・マネージメント・コントローラの動作を駆動します。内蔵オシレータ
はフラッシュからコアへと配線されています。内蔵オシレータにより、パワー・マネージメン
ト・コントローラはウェイクアップ・イベントやスリープ・モード・イベントを検出することが
できます。パワー・マネージメント・コントローラが有効にされた際に内部オシレータ・クロッ
クを有効にするには、oscena を 1 にセットする必要があります。内蔵オシレータのクロック周
波数については、 MAX 10 FPGA Device Datasheet を参照してください。
関連情報
MAX 10 FPGA Device Datasheet
MAX 10 のランプ時間要件、内蔵オシレータのクロック周波数、およびホット・ソケット仕様に
ついて詳しい情報を提供します。
I/O バッファのパワーダウン
MAX 10 デバイスは、高いスタティック電力の消費量を有するいくつかの I/O バッファにダイナ
ミック・パワーダウン機能を備えています。ダイナミック・パワーダウン機能は、以下の表の
I/O 規格向けにプログラミングされている I/O バッファにのみ適用されます。
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グローバル・クロックのゲート
表 2-5: I/O バッファのパワーダウン
I/O バッファ
I/O 規格
入力
SSTL、HSTL、HSUL、
LVDS
出力
すべての I/O 規格
コントロール・ポート
コントロール信号能力
nsleep
I/O バンク毎に 1 (4)
oe
I/O バッファ毎に 1
パワーアップおよびコンフィギュレーション・モード中は、ソフト・パワー・マネージメント・
コントローラはまだコンフィギュレーションされておらず、コントロール信号は強制的に 1（非
アクティブ）にされています。コンフィギュレーション・モード後にパワー・マネージメント・
コントローラが起動されると、パワー・マネージメント・コントローラがコントロール信号のデ
フォルトを 1 にします。コントロール信号が 0 になると、パワー・マネージメント・コントロー
ラは I/O バッファをパワーダウンまたはトライステートにします。これに続いて I/O がスリー
プ・モードに入ります。
MAX 10 デバイスの I/O バッファは、スリープ・モード動作中に以前の状態を維持する必要があ
ります。以前のコア・ロジックの状態は、スリープ・モードを終了する際にも維持されていま
す。
グローバル・クロックのゲート
ダイナミック・パワーダウン機能は、GCLK ネットワークでのみ使用できます。パワー・マネー
ジメント・コントローラを使用してアクティブ High の enout 信号を制御することにより、GCLK
ネットワークを動的にパワー・ダウンできます。GCLK ネットワークは、ロジック・アレイ・ブ
ロック（LAB）、DSP、エンベデッド・メモリや PLL といった機能ブロックの低スキュー・クロ
ック・ソースとして機能します。
GCLK ネットワークがゲートされると、GCLK ネットワークによって供給されるすべてのロジッ
クはオフ状態になります。これはデバイス全体の消費電力を削減します。ダイナミック・パワー
ダウン機能によりコア・ロジックは、以下の GCLK ネットワークのパワーアップおよびパワー
ダウン条件をコントロールできます。
• 同期的または非同期的なパワーダウン
• 非同期的なパワーアップ
図 2-6: GCLK のゲート
Clock Control Block
lenout
enout
gclkout
Power
Management
Controller
clk1
clkn
(4)
gclkin
I/O バンク 1A と 1B は、1 つのコントロール信号を共有します。
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ホット・ソケット
2-9
ホット・ソケット
MAX 10 デバイスは、ホット・プラグイン、またはホット・スワップとも呼ばれるホット・ソケ
ットに対応しており、また外部デバイスの使用を伴わない電源シーケンスをサポートしていま
す。これにより、システム・バスの動作やシステムに挿入されたボードに影響を与えることな
く、システムの動作中にシステム内のボード上で MAX 10 デバイスの挿入または取り外しをする
ことができます。
ホット・ソケット機能は、異なる電圧レベルのデバイスが組み合わされた PCB 上で MAX 10 デ
バイスを使用する際に直面するいくつかの困難を取り除きます。
MAX 10 デバイスのホット・ソケット機能を用いると、適切なパワーアップ・シーケンスをボー
ド上のデバイスごとに保障する必要がなくなります。 MAX 10 デバイスのホット・ソケット機能
は以下を提供します。
• 外部コンポーネントまたはボードの操作を伴わない、ボードやデバイスの挿入と取り外し
• あらゆるパワーアップ・シーケンスへのサポート
• ホット・インサーション中に I/O バッファがシステム・バスに影響を与えない
ホット・ソケットの仕様
MAX 10 デバイスは、外部コンポーネントや特別なデザイン要件を必要としない、ホット・ソケ
ット対応デバイスです。 MAX 10 デバイスがホット・ソケットをサポートしていることにより、
以下のような利点があります。
• デバイスに損傷を与えることなく、パワーアップ前にデバイスを駆動することができる
• パワーアップ時に I/O ピンがトライ・ステートを維持する。デバイスがパワーアップ前また
は最中に出力駆動しないので、動作中の他のバスへの影響がない
パワーアップ前の MAX 10 デバイスの駆動
パワーアップやパワーダウンの前または最中に、 MAX 10 デバイスに損傷を与えることなく I/O
ピン、専用入力ピンおよび専用クロック・ピンに信号を駆動することができます。
MAX 10 デバイスはあらゆるパワーアップまたはパワーダウン・シーケンスをサポートしてお
り、システム・レベルのデザインを簡素化します。
パワーアップ時に I/O ピンをトライ・ステートに維持
MAX 10 デバイスの出力バッファは、システムのパワーアップまたはパワーダウン時にオフにな
ります。 MAX 10 デバイス・ファミリは、デバイスがコンフィギュレーションされ、推奨動作条
件で動作するまで出力を駆動しません。I/O ピンは、VCCIO へのウィーク・プルアップ抵抗によ
って、デバイスがユーザー・モードに入るまでトライ・ステートにされています。
通常、ホット・ソケットに関連して半導体デバイスで起こりうる問題に、ラッチ・アップがあり
ます。ラッチ・アップは、電気的サブシステムがアクティブなシステムにホット・ソケットされ
る際に生じます。ホット・ソケット時に信号ピンがアクティブなシステムに接続され、駆動され
ることがあります。これは、供給電源がデバイスの VCC とグランド・プレーンに電流を供給す
る前に生じます。この状態がラッチ・アップを引き起こし、デバイスの VCC からグランドまで
低インピーダンスのパスをもたらします。結果としてデバイスに大電流が流れ、電気的損傷を引
き起こす恐れがあります。
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2-10
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2015.02.09
ホット・ソケット機能の実装
MAX 10 デバイス・ファミリでは、I/O バッファとホット・ソケット回路のデザインによりホッ
ト・ソケット中にラッチ・アップが生じないようにしています。
関連情報
MAX 10 FPGA Device Datasheet
MAX 10 のランプ時間要件、内蔵オシレータのクロック周波数、およびホット・ソケット仕様に
ついて詳しい情報を提供します。
ホット・ソケット機能の実装
ホット・ソケット機能は、パワーアップ中（VCCIO または VCC 電源）やパワーダウン・イベント
中に出力バッファをトライ・ステートにします。ホット・ソケット回路は、パワーアップやパワ
ーダウン時に VCCIO または VCC がしきい値電圧を下回ると内部 HOTSCKT 信号を生成します。
HOTSCKT 信号は、DC 電流がピンを介してリークしないように出力バッファを遮断します（ウィ
ーク・プルアップ抵抗へのリークを除く）。各 I/O ピンが、以下の図で示す回路を有します。コ
ンフィギュレーション中に CONF_DONE および nSTATUS ピンが動作できるようにするために、ホッ
ト・ソケット回路にはれらのピンを含みません。したがって、これらのピンではパワーアップお
よびパワーダウン・シーケンス時に出力駆動が可能です。
図 2-7: MAX 10 デバイスのホット・ソケット回路
Power-On
Reset (POR)
Monitor
VCCIO
Weak
Pull-Up
Resistor
PAD
R
Output Enable
Voltage
Tolerance
Control
Hot-Socket
Output
Pre-Driver
Input Buffer
to Logic Array
POR 回路が、デバイスがユーザー・モードになるまで電源の電圧レベルをモニタリングし、I/O
ピンをトライステートに保ちます。 MAX 10 デバイス I/O エレメント（IOE）のウィーク・プル
アップ抵抗が、I/O ピンがフローティングにならないようにします。電圧トレランス・コントロ
ール回路が、VCCIO および VCC 電源がパワーアップするまで I/O ピンが駆動されないようにしま
す。これにより、デバイスがユーザー・モードではない時に I/O ピンが出力駆動されることを防
ぎます。
アルテラは、ホット・ソケット動作と I/O バッファ・デザインのリファレンスとして GND を使
用しています。正常な動作を保証するために、アルテラは、電源を接続する前にボード間の GND
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MAX 10 パワー・マネージメントの機能とアーキテクチャ
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UG-M10PWR
2015.02.09
ホット・ソケット機能の実装
2-11
を接続することを推奨します。これにより、ボードの GND がボード上の他のコンポーネントを
介した電源へのパスによって意図せずにプルアップされることを防ぎます。GND がプルアップ
されると、アルテラのデバイスで I/O 電圧や電流の状態が仕様から外れたものになる恐れがあり
ます。
MAX 10 パワー・マネージメントの機能とアーキテクチャ
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3
パワー・マネージメント・コントローラ・リ
ファレンス・デザイン
2015.02.09
UG-M10PWR
更新情報
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このリファレンス・デザインは、 MAX 10 デバイスでサポートされている低消費電力機能を使用
します。以下の図にパワー・マネージメント・コントローラ・リファレンス・デザイン内の関連
するブロック図を示します。
図 3-1: パワー・マネージメント・コントローラのブロック図
sleep
rst_n
sleep_status
Internal Oscillator
(altera_int_osc)
PMC
clk_osc (altera_pmc)
I/O Buffer
(altera_gpio_lite)
gpio_pad_output[3:0]
clk_ena
Clock Control Block clk_gated
(clk_control_altclkctrl)
clk
ioe
cnt_value[7:0]
cnt_enter_sleep[7:0]
cnt_exit_sleep[7:0]
User
Logic
以下の表に、リファレンス・デザインの入力ポートと出力ポートを示します。
表 3-1: パワー・マネージメント・コントローラ・リファレンス・デザインの入力ポートと出力ポート
ポート名
入力/出力
概要
sleep
入力
スリープ制御
rst_n
入力
アクティブ Low のリセット信号
clk
入力
クロック信号
sleep_status
出力
システムのスリープ・ステータス
この信号は、システムがスリープ・モー
ド状態に入ると High にアサートされま
す。また、システムがスリープ・モード
状態を完了するとディアサートされま
す。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
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ISO
9001:2008
3-2
UG-M10PWR
2015.02.09
クロック・コントロール・ブロック
ポート名
入力/出力
概要
gpio_pad_output[3:0]
出力
汎用 I/O（GPIO）出力ポート
cnt_value[7:0]
出力
ユーザー・ロジックでの自走カウンタ値
cnt_enter_sleep[7:0]
出力
システムがスリープ・モード状態に入る
際のカウンタ値
cnt_exit_sleep[7:0]
出力
システムがスリープ・モード状態を終了
する際のカウンタ値
パワー・マネージメント・コントローラ・デザインは、グローバル・クロック（GCLK）と I/O
バッファのパワーダウンおよびパワーアップの状態を示す FSM です。内蔵オシレータ、クロッ
ク・コントロール・ブロック、および I/O バッファは、 Quartus II ソフトウェアでサポートされ
る IP（Intellectual Property）であり、これらの IP は、IP カタログからインスタンス化できます。
ユーザー・ロジックは、ロジック・エレメント（LE）、ならびにデザインの DSP や内部メモリと
いったエンベデッド・コンポーネントを使用して実装されるあらゆる論理回路にすることができ
ます。このリファレンス・デザインで使用されるユーザー・ロジックは、自走 8 ビット・カウン
タです。cnt_enter_sleep および cnt_exit_sleep ポートは、ユーザー・ロジックのスリープ・モ
ード開始または終了にあたってデータが破損しないことを保障します。ユーザー・ロジックがス
リープ・モードを開始および終了した後で、cnt_enter_sleep[7:0]と cnt_exit_sleep[7:0]が同
じ値であることが要求されます。システムがスリープ・モードになっている際に、
gpio_pad_output ポートは GPIO のトライ・ステートの状態を示します。
関連情報
PMC Reference Design
クロック・コントロール・ブロック
クロック・コントロール IP コア（clk_control_altclkctrl）は、 Quartus II ソフトウェアで提供
される IP です。この IP を、デバイスでクロック・システムを制御するために使用します。デバ
イスを通して駆動する GCLK は、アクティブ High の ena 信号を制御することにより動的にパワ
ーダウンできます。ena ポートはクロック・コントロール IP ブロックへの入力です。この IP を
インスタンス化する際には、GCLK のコントロールを可能にするために ena ポートを選択しま
す。
I/O バッファ
Altera GPIO Lite IP コア（altera_gpio_lite）は、入力、出力、または双方向 I/O バッファとして
実装されます。これらの I/O バッファのパワーダウンは、入力バッファの nsleep ポート、また
出力バッファの oe ポートを有効にすることにより制御できます。oe および nsleep ポートは、
パワー・マネージメント・コントローラ・デザインにより、スリープ・モード時に I/O バッファ
をパワーダウンするために Low に引き下げられます。アルテラは、一部の I/O バッファがパワ
ーダウンされる必要がない場合には、別個の Altera GPIO Lite IP を使用することを推奨します。
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パワー・マネージメント・コントローラ・リファレンス・デザイン
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UG-M10PWR
2015.02.09
内蔵オシレータ
3-3
内蔵オシレータ
内蔵オシレータ IP コア（altera_in_osc）は、有効にすると自走オシレータになります。このオ
シレータはパワー・マネージメント・コントローラ・デザイン全体で動作します。
パワー・マネージメント・コントローラ
パワー・マネージメント・コントローラは、GCLK ネットワークと I/O バッファのパワーアップ
およびパワーダウン・シーケンスを制御するために、シンプルな FSM を実装します。以下の図
に、パワー・マネージメント・コントローラ・デザインの FSM を示します。
図 3-2: パワー・マネージメント・コントローラの FSM
Awake
clk_ena = 1 &
ioe = 1
Sleep = 1
Exiting
Entering
Sleep = 0
Sleep
clk_ena = 0 &
ioe = 0
Entering ステート
パワー・マネージメント・コントローラがスリープ・イベントを検出すると、FSM は Entering
ステートに遷移し、I/O バッファと GCLK ネットワークでパワーダウン動作を行います。スリー
プ・イベントは、sleep 信号がアサートされると検出されます。スリープ・イベントは、内部か
らまたは外部からのリクエストによりトリガされます。
Sleep ステート
I/O バッファと GCLK ネットワークでのパワーダウン動作後に、FSM は Sleep ステートに遷移し、
ウェイクアップ・イベントまで待機します。このステートはスリープ・モード・ステートです。
Exiting ステート
パワー・マネージメント・コントローラがウェイクアップ・イベントを検出すると、FSM は
Exiting ステートに遷移し、I/O バッファと GCLK ネットワークでパワーアップ動作を行います。
ウェイクアップ・イベントは、sleep 信号がディアサートされると検出されます。ウェイクアッ
パワー・マネージメント・コントローラ・リファレンス・デザイン
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3-4
UG-M10PWR
2015.02.09
Awake ステート
プ・イベントは、割り込みやカウンタのタイムアウトといった、内部からまたは外部からのリク
エストによりトリガされます。
Awake ステート
I/O バッファと GCLK ネットワークでのパワーアップ動作後に、FSM は Awake ステートに遷移
します。
このプロセスは、スリープ・イベントが再び開始される際に繰り返されます。
スリープ・モードの開始と終了
パワーアップおよびコンフィギュレーション・モード時には、sleep が Low になっている必要が
あります。sleep 信号がアサートされると、デバイスは直ちにスリープ・モードに入ります。ス
リープ・モードに入った際には、GCLK ネットワークや I/O バッファといったデバイスの機能
は、ダイナミック消費電力を最小限にするために動的にパワーダウンされます。
スリープ・モードの開始
以下の図に、デバイスがスリープ・モードに入る際のタイミング図を示します。
図 3-3: スリープ・モードに入る際のタイミング図
clk
sleep
current_state
ioe
clk_ena[15:0]
Awake
Entering
T1
Sleep
T2
16’hFFFF
Disabling
16’h0000
sleep_status
以下に、デバイスがスリープ・モードに入る際のシーケンスを示します。
1. 内部からまたは外部からのリクエストにより sleep 信号が High に駆動され、デバイスにスリ
ープ・モードへの突入を強制する。
2. T1 の遅延後に、パワー・マネージメント・コントローラは、/O バッファの oe および nsleep
ポートと接続する ioe 信号のディアサートにより全ての I/O バッファをパワーダウンする。
3. T2 の遅延後に、パワー・マネージメント・コントローラは、LSB から MSB までの
clk_ena[15:0]信号をディアサートすることにより全ての GCLK ネットワークをオフにする。
3 クロック・サイクル後に clk_ena[15:0]信号は完全にディセーブルされ、Sleep ステートに遷
移する。
4. パワー・マネージメント・コントローラは、sleep 信号がディアサートされるまで Sleep ステ
ートを維持する。
5. ユーザー・ロジックは、Sleep ステートに入る前にランニング・カウンタの値をラッチし、
cnt_sleep_enter ポートに出力する。その後にランニング・カウンタは凍結される。
6. ioe がディアサートされると、gpio_pad_output（GPIO）がトライ・ステートになる。
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UG-M10PWR
2015.02.09
スリープ・モードの終了
3-5
スリープ・モードの終了
以下の図に、デバイスがスリープ・モードを終了する際のタイミング図を示します。
図 3-4: スリープ・モードを終了する際のタイミング図
clk
sleep
current_state
Sleep
Exiting
Awake
Enabling
16’hFFFF
T4
ioe
T3
clk_ena[15:0]
16’h0000
sleep_status
以下に、デバイスがスリープ・モードを終了する際のシーケンスを示します。
1. 内部からまたは外部からのリクエストにより sleep 信号が Low に駆動され、デバイスにスリ
ープ・モードの終了を強制する。
2. T3 の遅延後に、パワー・マネージメント・コントローラは、LSB から MSB までの
clk_ena[15:0]信号をイネーブルすることにより全ての GCLK ネットワークをオンにする。3
クロック・サイクル後に clk_ena[15:0]信号は完全にイネーブルされ、全ての GCLK ネットワ
ークがオンになる。
3. T4 の遅延後に、パワー・マネージメント・コントローラは、ioe 信号のアサートにより全て
の I/O バッファをオンにする。
4. パワー・マネージメント・コントローラは、sleep 信号がディアサートされるまで Awake ス
テートを維持する。
5. ユーザー・ロジックは、Awake ステートの前にランニング・カウンタの値をラッチし、
cnt_sleep_exit ポートに出力する。その後にランニング・カウンタの凍結が解除される。
6. ioe がアサートされると、gpio_pad_output（GPIO）が出力値を駆動する。
タイミング・パラメータ
以下の表に、スリープ・モード・タイミング・ダイアグラムの開始、ならびにスリープ・モー
ド・タイミング・ダイアグラムの終了における、T1、T2、T3、および T4 パラメータの定義と最
小値を示します
表 3-2: T1、T2、T3、および T4 パラメータの最小値と定義
パラメータ
幅（ビット）
最小値（10 進数）
概要
T1
6
1
ioe
T2
6
11
clk_ena
ディセーブルのタイミング
T3
6
1
clk_ena
イネーブルのタイミング
T4
6
40
ioe
ディセーブルのタイミング
イネーブルのタイミング
システム要件によって、T1、T2、T3、および T4 が増加することがあります。
パワー・マネージメント・コントローラ・リファレンス・デザイン
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3-6
UG-M10PWR
2015.02.09
ハードウェア実装と電流測定
ハードウェア実装と電流測定
このデザインは、10M50DAF484C8 デバイスを使用して実装されます。また、このデザインは、
いずれの MAX 10 デバイスにも実装可能です。このデザインは MAX 10 開発キット・ボード上で
動作し、ここではユーザー・モードとスリープ・モードでの電流および消費電力を比較すること
ができます。
このデザインのリソース使用率は以下の通りです。
• 42,000 LE（LE 全体の 84%）—トップ・モジュールの Gray カウンタがデバイスの大部分の LE
を使用します。
• 33 I/O（ピン全体の 9%）—入力ピン 3 本と出力ピン 30 本です。
このデザインの電流は、検出抵抗と電流モニタ・コンポーネント（LTC 2290）を使用して測定さ
れます。測定された電流は、MAX II にあらかじめプログラミングされているデザインにより処
理されます。この電流は、PowerMonitor.exe が起動された際に、アルテラ・パワー・モニタ GUI
に表示されます。以下に示す、 MAX 10 デバイスの主要な各電源の電流モニタが表示されます。
•
•
•
•
2.5V_CORE(5)
2.5V_VCCIO
1.5V_VCCIO
1.2V_VCC
デザインを実演することを目的として、スリープ制御向けに押しボタンを使用し、スリープ・ス
テータスに LED を使用しています。このため、これらの信号はピン・レベルで反転されていま
す。スリープ・モードを開始するには、押しボタン USER_PB0 を押した状態を保ちます。デザイ
ンをユーザー・モードに戻すには、押しボタン USER_PB0 を開放します。LED0 はデバイスのス
リープ・ステータスを表示します。デバイスがスリープ・モードに入ると LED0 が点灯し、デバ
イスがユーザー・モードであれば消灯します。スリープ・モードの間は、LED1～LED4 に接続す
る gpio_pad_output ポートはトライ・ステートにされ、次いでオフにされます。
以下の図に各電源の電流モニタを示します。
(5)
2.5V_VCCA です。
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2015.02.09
ハードウェア実装と電流測定
3-7
図 3-5: 各電源の電流モニタ
User Mode
Sleep Mode
User Mode
Sleep Mode
User Mode
Sleep Mode
User Mode
Sleep Mode
以下の表に、デザインのユーザー・モードとスリープ・モードで電流および消費電力を比較した
結果を示します。
表 3-3: 電流および消費電力の比較
電流および消費電力
ユーザー・モード
スリープ・モード
1.2V_ICC（mA）
160
11
2.5V_ICCA（mA）
28
28
1.5V_ICCIO（mA）
1.3
1.0
2.5V_ICCIO（mA）
2.7
1.2
合計電力（mW）
270
88
この比較結果は、スリープ・モードでは、ユーザー・モードとの比較において、コア電流
（1.2V_ICC）の消費で約 93%の削減、I/O 電流（2.5V_ICCIO）の消費で約 56%の削減を示してい
ます。このデザインのスリープ・モードで削減される消費電力の合計は約 68%です。
パワー・マネージメント・コントローラ・リファレンス・デザイン
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Altera Corporation
A
MAX 10 FPGA パワー・マネージメント・ユー
ザー・ガイドの追加情報
2015.02.09
UG-M10PWR
更新情報
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MAX 10 FPGA パワー・マネージメント・ユーザー・ガイドの改訂履歴
日付
バージョン
変更内容
2015 年 2 月
2015.02.09
MAX 10 パワー・マネージメント・コントローラ・リファレン
ス・デザインの章を追加
2014 年 12 月
2014.12.15
• MAX 10 パワー・マネージメントの概要の章を更新
• デュアル電源デバイスの項を更新し、デュアル電源デバイス
の消費電力についての詳細を更新
• 電源デザインの項を更新し、各 MAX 10 シングル電源デバイ
スの最大消費電力を追加
• パワー・マネージメント・コントローラ手法の項を更新し、
スリープ・モードに関する最新情報を追加
2014 年 9 月
2014.09.22
初版
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ISO
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