金属酸化膜半導体集積回路用の最適複合論理 モジュール設計手法 の研究 浅田 邦 博 東京大学 工 学部 電子工学科 助 教授 . は じめ に 今 日の V L S I 技 術 の 中心 の 一 つ は C M O S 技 術 であるが、 この 回路技術上 の特徴 の一 つ は、 論理 ゲ ー ト1 段 で 複雑 な論理関数を実現で きる複合論理回路が 利用 で きることであ る。 これ は■ と して A N D ゲ ー トや O R ゲ ー ト等 の単純 ゲ ー トを 中心 とす るバ イポ ー ラ集積回路技術 と異 な る 点で あ り、 C M O S 技 術 で は複合論理回路 を利用 して高集 積密度 ・低消費電力 の V L S I を で きる。 しか し、 いわゆる日的 に特化 したカスタム集積回路 ( A S I C ) で 実現 は、必 要 とな る論理 機能が多種多様で あ り、あ らか じめ最適の コ ンパ ク トな複合論理 ゲ ー トを ライブラ リと して用意 す ることは事実 上困難であ る3 つ ま り、 ライブラ リと しての使用頻度が低 い ことが 予想 され、通 常、 人手作業で設計 ・金録す るライブラ ￨ ) として は経済性が 低 い。 本研究で は この 問題 に対 し、 複合論理 ゲ ー トの 自動合成 手法を開発す ることで工学 的解決策を 見出す ことを 試みた。具体的 には、 ( 1 ) 論 理記述か らC M O S 複 合論理 回路 トポ ロジーを合成す る 手法 、( 2 ) 合 成 された 複合論理 回路 を使用条件下で最適 化す る手法、および( 3 ) 高 密度 マ ス クパ ター ン生 成手法 の 3 つ の部分 に分け研究 したc 以 下 で は各手法 について報 告 し、最後 に これ らの 手法 を評 価 して ま とめ る. 2 . 複 合論 理 回路 トポ ロ ジー合成 1)1段 禎 合 ゲ ー トの トポ ロジー合成 論理記述 か らC M O S の L u l 路トボ ロジーを合成す る手法 には、従来か ら論理式 レベルで 取 り 扱 う手法が ム 般 的であ る. こ れ は論理式を積和形や因数分解 され た ものに変換 した 上で、 積を 直列l m l 路 、和 をi t コl 卜 1 路で実現す る もので あ る。 合成 され る回路 トポ ロジー は、 直並列回路が 多重 に 人れ 子 にな った 構造 の もの に限 られ る. し か しC ヽ1 0 S 回 路 で は直並列入れ子 構造 の 同 路 だけでな く、排他的論弾和 回路 の よ うにその 他 の部類 に属す る布用なl r l lも多 路 い。 そ こで 本 研究で は この欠点 を 克日 R す るために多値の論理 系で因数分解 ・統 合を再帰 的 に行 う手法 を 、 トボ ロジー 合成 の 出発点 に用いた 、 *function *input XOR8 abcdef Cl:XOR(a,b,C,d,e,9 else C0 IXl l DI夕 1) 吉 己'/1げ 句言 倫Illl和 命コ￨!吉 ,(8ブ 、ブ」!井1也由 a b C d e f g h Ond D汁 妻 江 Single stage 72 FETs IX1 2 l 段 後合 ゲー トとして合成 された 8 入力排他的論 l l f l 和 の手法 で合成 された￨ ￨ 1 路 トボ 図 l は 8 入 力排他的論理和 の論弾記述 の 例であ り、図 2 は _ 1 1 述 ロジーであ る. こ の 例 で は回路 トポ ロジー は規則性 こそ高 い もので あ るが、直並列入れ 子構造 と して は表現で きな い ことに注意 され たい。 ) 使 今回路 トボ ロジーの 多段 分解 1 段 の 使合論F 現ゲー トは多 くの場 合、 ト ラ ンジスタ教が最小であ るが、入力欺 の三ム 乗 にほぼ 比 例 して動 作速度 が悪 化す る欠点が ある. こ の性質か ら動作違度 とチ ッブ面積 との 間 に トレー 、 は段数 の 異 な る同 一 ドオ フ関係が存在す るた 1 / 1 最適設計で 機能 θ) 1 可 路 を比較検討す る必要が あ るこ 多段論理 回路 の 合成手法 と して従来知 られて い る手法 は、 前項 で述 べ た因数 分解法を拡張 し た もので あ るが、通常、単純論理 ゲ ー トの組合せを生成す る もので あ り、直並列入れ子構造以 外を合む、 一 般 の 複合多段論理 ゲ ー トは扱えないを そ こで 本研究で は論理式 レベルでの 囚数分 rB〕 解等 の 取 り扱 いで はな く、回路 トホ ロジー レベ ルで 多段化す る新 たな手法 を開発 した声 CND 図 3 ト ボ ロジー分解 の概念図 図 3 は その手法を説 明 した概念図であ る. 図 に示 され るよ うに この 手法 で は、 C M ① S 回 路 の n ヽ1 0 S 部 分 ( あるいは p M O S 部 分 で もよ い) を 取 り出 し、出力か ら接地点 に至 るほぼ 中 間点で回路 を上 下 2 つ の部分回路 に切断す る。切断点 は一般 には複数 となるが、出力が 接地す る条件が 上部回路 と 下部回路 のそれそ れ の導通条件 の論理積である ことに着 目 し、( 1 ) _部論理、 上 (2)下 部論理、お よび( 3 1 両 者を接続す るための つ な ぎ回路 の 3 つ の部分 に分解で きる。複数 の切 断点があ る ときには上部 回路や下部回路が複数で きるが、それ らの導通条件を切断 された回路 トボ ロジーか ら抽 出 ・整理 し、 相補関係を も考慮 した_ 上 で異 なる論理 だけを前項 で述 べ た 手法 で 再 合成す る. 3 つ の 部分 に対 しそれぞれの入力数が所定 の救以下 になるまで再帰 的 に切断 ・ 再 合成を繰 り返すi Out Gnd 》 昌 酌ヨ (a)2‐stage 76 FETs 図 4 2段 Vdd 義拶 (b)3‐stage 84 FETs 、3段 に多段分解 された 8入 力排他的論理和 図 1 は 木 手法 で図 2 の 1 段 に1 路を多段分解 した例であ る. 分 解 によ り各段 の 入力数 は 8 か ら 4 、 2 と 減少す る反面、回路を構成す るた めの トラ ンジスタ総数 は増 加 して い る。 3 . 多 段複合論 理 回路 の速 度 ・面積 の最適化 一 般 に 1 つ の与 え られた回路 トボ ロジー に対 し、定 め られた負荷容量 と遅延時間内で動作す る よ うな最小面積 の 回路 を設計す る問題 は、 A S I C 応 用で は重要な課題であ る。 この 種 の 問題 で パ は回路 の動作 モデル と面積評価 モデルが重要 となるが、比較的大 きな回路 に対 し多数 の 人カ タ ー ンについて 計算 量 の点か らB l 能な手法 は、前者 について は抵抗 ―容量 回路 モ デ ル ( R C モ デル) で あ り、後者 について は トラ ンジスタのチ ャ ンネ ル 巾の総和 が知 られて い る. 線形 モ デ ル と して は非線形 モデルに比 較 し簡 単であ るが、それ で も遅延を正確 に求 めることは 多 くの 計算 星 を必要 とす る。 しか し、容量 の片方 が常 に接地 された、分岐を含む は しご形 R C 匝 ￨ 路 につ いて は、文献 〔4 , の 近似式が知 られてお り、本研究 で は これを採用 したぅ また回路面積 一 の評価 は レイアウ ト様式 に依存 す る部分が多 く、 般 には評価困難であ るが、ト ラ ンジスタ巾の 総和 を用 い る ことと した。 以 上 の 前提 に立 ち、多段複合論 理 回路 の トラ ンジス タ寸法 を所定 の 負荷容 量 を許容遅延時間 の 1.61 図 2 お よび図 1 の 各 8 入 力排他的論 理和 ゲ ー トに対 し、 もとで 最適化す る手法 を開発 したt ‐ 荷容量 と許容遅延時間 に反 本手法 を適 用 した結 果 を図 5 に 示す。 この 図か ら分か ることは、( 1 ) 負 Total FETs wid ァ タg:θヵ」: Load Cap.(p 図 5 負 荷容量 ・許容遅延時間 と回路面積 との関係 一 路 の段数 に応 じ 比例的 に面積 ( つま リ トラ ンジスタ巾の総和 ) が 大 き くな る 般的傾向 と、( 2 ) 回 ついて は段数が小 さい て それぞれ最 も面積 が小 さ くな る領域が存在す ることの 2 点 で ある。( 2 ) に 回路 は低 負荷容 量か つ 許容遅延時間が長 い場合 に向 いてお り、段数 が大 きい距1 路はその逆で ある ことも分か る. の き 付 報 情 法 寸 タ ス ジ ン ラ 卜 ヽ は 路 回 卜 一 ゲ 合 複 段 成 合 で 法 手 各 の で ま 即 堅 る よ に 手 人 は 常 通 は と こ る す 換 変 に ン 一 夕 パ ク ス マ ジ ン ラ 卜 ヽ 来 従 ｃ る あ も で 分 部 い き 大 が 果 効 の 化 動 自 .こ れ か び よ お ヽ イ レ ア 夕 ス ジ ン ラ 卜 元 次 一 的 典 古 ヽ は に 法 に述 べ た 様 ヽ が る あ は で 能 可 も と こ る す 用 適 を 法 手 の ら れ こ ― ンヘ 変 さ 約 制 で タ ス ジ ン ラ 卜 大 最 が 法 寸 ン 一 タ パ ク ス マ の が知 られ ア タ ス ジ ン ラ ト 元 次 一コ やい 法 Ｆ 各 た ク し り 討 ト 検 マ を ト 法 一 手 ゲ る ヽす は 化 で 小 し適応 す い。 そ こ 圧縮 して る め 夕 等 対 悪 形 あ 初 パ ス に が 変 で の ク ク 法 率 を 網 稿 ス リ 寸 効 れ ヽそ 路 本 マ ト タ 回 ヽら マ ス リ ヽ ク が か ト ジ な に ス い 網 一 ン と と ジ 多 路 ゲ ラ と も ン が 回 元 卜 こ を 卜 レ ス 次 こ 夕 々 る 一一 フ と れ イ な され た C 3 韓 翻 中 中 H障 韓 中 串 l 多 的 手 ｃ 体 究 最 Ｓ 終 に る る 全 研 を 。 申韓韓韓 Ｍ環姉餓む綻裕齢 ３ 生 ン 一 夕 パ ク ス マ 度 軍 吉星 成手 法 4. 図 6 ゲ ー トマ トリク ス くず しの 概 念 図 図 6は ゲ ー トマ トリクスを変形圧縮す る手法 の概念図であ る。 この圧縮 によ り、各 トラ ンジス タは曲げ られ所定 の 巾 につめ こまれ る。 この よ うに圧縮 された トラ ンジスタレイアウ トは接続 す るために グ リッ ドを用 いない多層迷路配線手法 を開発 した。 図 7は 本手法 で合成 された図 2の 8入 力排他的論理和 であ る。 図 7 多 層迷路配線手法 による図 2の 8入 力排他的論 理 和 5 。 まとめ 本研究 で は C M O S 複 合論理回路 モ ジュー ルの 自動合成 のために、論理記述か ら多段複合論理 ゲ ー トの トホ ロジー 合成、与え られた負荷容量 と許容遅延 時間の もとで の 面積 の最適化、 そ して 高密度 マ ス クパ クー ン合成 の 手法を研究 した。各手法 は有機的 に結合 してお り、全体 と して論理 記述か らの 高密度 モ ジュー ル合成手法 とな っている。 また各部を独立 な もの と して、他 の手法 と 組 合せ ることもで きる。 本手法 の 残 され た問題点 と して は、遅延 モ デル、 面積評価 モデルの精密化等が挙げ られ る。 ま た適応回路規模 の 上限は現在 の計算機処理速度で は数百 ∼ 数千 トラ ンジス タのモ ジュール 回路 ま でであ る。今後 は階層的 に本手法を発展 させて い きた い。 なお 木研究 で開発 され たプ ロ グラムの 一部を含む C A D ツ ール ー 式が文献 1 9 1 と して 出版 さ れて い ることを最後に付記 したい。 参考文献 : a MOS ctrcuit synthesis program omploying , way 〔1〕 K.Asada and J.MaVOr, MOSYN “ decompositlon and reduction based on sevcn― valued logic", IEE Proc., Vol. 137, Pt. E. No.6, ヽ ov 1990 Decomposition for Area― minimum Multi―stage Complcx 〔21 Z.〔l.Dai alld K.Asada, Topology “ Cates Synthcsis", IEEE Proc. Custom llltegratcd Circuits Conf。, Boston, pp. 14.2. 1-14.2.5, May 1990 ", 〔3 ! 載 志 堅 、浅 田 邦 博, “F l 路 トポ ロ ジー の 多段 分解 によ る面 積最 少回路 の 一合 成 手法 信学 論 ( A ) , J 7 1 A , N o . 2 . 1 9 9 1 . 2 Signal Delay in RC Tree Networks", Prof. 18th Design 11l P,1)enficld and J.RubinsteinⅢ Ⅲ Automatloll Conf。 , pp.618 617‐Jun 1981 15〕 Z.J.Dai and K.Asada, M OSIZ : A Two―step Transistor Sizing Algorithm based on “ . Optimal Timlllg Assigllment Method for Multi― stage Complex GatesⅢ IEEE Proc, Custom integrated Circuits Conft, San Diego, pp。 17.3.1-17.3.4, May 1989 “ 1 6 〕 戴志 堅 、浅 □ 邦博 ゃ 最大許容遅 延 時間割 付 によ る多段複合 M O S 回 路 の トラ ンジス タ寸 法 Ⅲ の二 段 階最適 化 手法 , 信 学 会 ( A ) , 」 7 3 A , N o . 3 , p p 5 2 6 5 3 5 , 1 9 9 0 . 3 17〕 Y.Sone, S.Suzuki alld K.Asada, A Cate Matrix Deformatlon and 3 Dimcnslonai mazc “ routiong for dense MOS module ganeratlon", IEEE Proc. Custom intcgrated Circuits Collf, San Dicgo, CA, pp.3.5. 1-3.5.4, May 1989 18〕 Z.J,Dal, V.Sonc and K.Asada, “ A Module Ceneratlon System of dense Pseudo― random Lavouts fol・Spccd tuncd MOS circuits"‐ 1「IP Working Conf. VLSI'89, Munich‐ pp.23 i32. Aug 198Cl t91浅 田 邦 博、鈴 木真 、 載志堅、趨 慶録 、藤 島実, ", 東 テム 大 出版会‐ 1991.3 “ MOSES/MOS集 積 1高 1路モ ジュ ー ル 設言￨シ ス
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