UltraScale アーキテ ク チ ャ
PCB デザイ ン
ユーザー ガ イ ド
UG583 (v1.5) 2015 年 11 月 24 日
本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資
料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情
報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
内容
2015 年 11 月 24 日
1.5
UltraScale+ FPGA (第 7 章) と Zynq UltraScale+ MPSoC の情報 (第 8 章) を追加。
2015 年 9 月 16 日
1.4
第 1 章 : 表 1-1 お よ び表 1-2 に VCCO (バン ク 0) の列を追加。
第 2 章 : 章の見出 し と 「概要」 に QDR-IV SRAM を追加。 「 メ モ リ の一般的な配線ガ イ ド
ラ イ ン」 で、 2 番目、 5 番目、 7 番目、 お よ び 8 番目のガ イ ド ラ イ ン を更新 し 、 3 番目、 4
番目、 9 番目、 お よ び 10 番目のガ イ ド ラ イ ン を追加。 図 2-7 を更新。 表 2-2 お よ び表 2-9
の制御信号に reset_b を追加。 表 2-3、 表 2-4、 表 2-10、 表 2-11、 表 2-27、 表 2-29、 お よ
び表 2-35 の L3 ト レ ース 長を更新。 一部の L2 引 き 出 し 線を図 2-12、 図 2-13、 図 2-15、
図 2-16、 図 2-26、 お よ び図 2-34 か ら 削除。 表 2-6、 表 2-13、 表 2-19、 表 2-22、 表 2-32、
表 2-39、 表 2-44、 お よ び表 2-50 で、 表の見出 し と 最大配線長/遅延の制約の列を更新。
表 2-7、 表 2-8、 表 2-14、 表 2-15、 表 2-20、 表 2-21、 表 2-23、 表 2-24、 表 2-33、 表 2-40、
表 2-45、 お よ び表 2-51 に ス キ ュ ーの制約 (mil) の列 と 表の注記を追加。 「DDR3 SDRAM
ア ド レ ス、 コ マ ン ド 、 制御信号の フ ラ イ バ イ 終端」 で、 デバ イ ス を FPGA に置 き 換え。
表 2-14 の見出 し を更新。 表 2-21 の見出 し と デー タ か ら ス ト ロ ーブ ま での ス キ ュ ーの制
約を更新。 表 2-24 を追加。 図 2-23 を更新。 表 2-25 お よ び表 2-34 の説明か ら 挿入 コ メ ン
ト を削除。 表 2-33 に 「qvld to qk_p/n」 の行を追加。 図 2-35 を更新。 「QDR II+ SRAM の
ク ロ ッ ク (K、 K_B、 お よ び BWS) の T 分岐配線お よ び終端」 で、 K_P/N を K お よ び K_B
に置 き 換え。 「QDR II+ SRAM の ク ロ ッ ク お よ びデー タ 信号 (d/k/k_b) のポ イ ン ト ツー ポ
イ ン ト 配線」 で、 k_p/k_n を k/k_b に置 き 換え。 「QDR II+ SRAM の ク ロ ッ ク お よ びデー
タ 信号 (q/cq/cq_b) のポ イ ン ト ツー ポ イ ン ト 配線」 で、 cq_p/cq_n を cq/cq_b に置 き 換え。
表 2-40 に信号グループ 「k to k_b」 お よ び 「q to q_b」 を追加。 表 2-51 に信号グループ
「ck_p to ck_n」 を追加。 「QDR-IV SRAM の PCB ガ イ ド ラ イ ン」 を追加。
第 3 章 : 全体を通 じ て 「ピ ン」 を 「フ ッ ト プ リ ン ト 」 に置 き 換え。 「1. パ ッ ケージ間の
フ ッ ト プ リ ン ト の互換性」 を更新。 73 ページの 「例」 で、 XCVU160 を XCVU190 に置
き 換え。 「MGTRREF と MGTAVTTRCAL」 を追加。
付録 A : 新 し い付録を追加。
2015 年 3 月 9 日
1.3
第 1 章 : 表 1-1 に XCKU035 お よ び XCKU100 デバ イ ス を追加 し 、 0402 2.2µF キ ャ パシ タ
に関す る 説明を削除。 表 1-2 を追加。
第 2 章 : LPDDR2 スループ ッ ト を削除。 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の 4 番目
と 5 番目のガ イ ド ラ イ ン を更新。 イ ン ピ ーダ ン ス、 長 さ 、 ス ペーシ ン グ ガ イ ド ラ イ ン
テーブルの L0 ト レース長を 0.0 ～ 0.8/1.2 に更新。 表 2-4、 表 2-11、 お よ び表 2-16 の L1
ト レース長を ア ド レ ス L1 + 0.25 に更新。 表 2-6、 表 2-13、 表 2-19、 お よ び表 2-22 のア ド
レ ス/ コ マ ン ド /制御信号グループ を更新。表 2-7、表 2-8、表 2-14、表 2-15、表 2-20、表 2-23、
表 2-33、お よ び表 2-40 の ス キ ュ ー制約を更新。表 2-7、表 2-8、表 2-14、表 2-15、表 2-23、
表 2-33、 表 2-40、 お よ び表 2-51 に ス キ ュ ー仕様に関す る 注記を追加。 「 メ モ リ の一般的
な配線ガ イ ド ラ イ ン」 の 5 項目目に関す る 表の注記 を 更新。 表 2-14 お よ び表 2-23 の
「デー タ と ス ト ロ ーブ」 信号グループの ス キ ュ ー仕様を更新。 表 2-33 に差動信号の行を
追加。 表 2-35 のすべての ト レース長を更新。 表 2-38 の L1 ト レース長を 1.0 ～ 4.0 に変
更。 図 2-23 を更新。 図 2-26 の見出 し を更新。 図 2-32 か ら 「R = 50」 ラ ベルを削除。
図 2-33 の CA ラ イ ンにプルア ッ プ抵抗を追加。 図 2-44 お よ び図 2-45 の VTT を VDDQ に
置 き 換え て、 プルア ッ プ抵抗を 120 か ら 60 に変更。 表 2-48 か ら 「ア ド レ ス/ コ マ ン
ド /制御信号間の間隔 (最小値)」 行を削除。
第 3 章 : 新たに章を追加。
第 5 章 : 「入力 し き い値」 の第 2 段落を更新。「VREF 安定化キ ャ パシ タ」 の第 2 段落を更新。
付録 B : 「参考資料」 のバル ク キ ャ パシ タ の リ ス ト を更新。
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UG583 (v1.5) 2015 年 11 月 24 日
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2
日付
バージ ョ ン
内容
2014 年 12 月 1 日
1.2
第 1 章 : ユーザーに よ る パ ワー イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ン実行の推奨を削除。
表 1-1 の注記 1 お よ び 2 の 「必要があ り ます」 を 「 し て く だ さ い」 に変更、 注記 4 を追
加。 表 1-2 : Virtex UltraScale デバ イ ス の電源供給デカ ッ プ リ ン グ キ ャ パシ タ 。 表 1-3 に
470µF の行を追加、 ESL 最大値お よ びキ ャ パシ タ (100µF、 47µF、 4.7µF) の推奨製品番号
を更新。 「PCB バル ク キ ャ パシ タ 」 で、 第 1 段落に 470µF を追加、 第 2 段落で、 酸化ニ
オブを高分子アル ミ ニ ウ ムに変更。
第 2 章 : 「基準ス タ ッ ク ア ッ プ」 の第 1 段落に、内部信号層の伝搬時間に関す る 文を追加。
表 2-1 の 「厚 さ 」 の列を更新。 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 に 2、 5、 6 番目の
ガ イ ド ラ イ ン と 図 2-3 を追加。 文書全体で 「配線長差」 を 「ス キ ュ ー」 に変更。 すべて
の ス キ ュ ー制約の表で、ス キ ュ ー制約の欄の単位を mil か ら ピ コ 秒 (ps) に変更。ス キ ュ ー
制約の表の後の注記 (重要) で、 「配線長」 を 「フ ラ イ ト タ イ ム」 に変更。 「DDR3 SDRAM
の ODT 設定」 と 「DDR4 SDRAM の ODT 設定」 のセ ク シ ョ ン を削除。 L0 ト レース長を
0 ～ 0.6/1.2 に更新。 イ ン ピーダ ン ス、 長 さ 、 お よ び間隔のガ イ ド ラ イ ンのすべての表に、
表の注記を追加。 「DDR3/DDR4 UDIMM/RDRIMM/SODIMM 配線ガ イ ド ラ イ ン」 を追加。
「 ク ラ ム シ ェ ルお よ びフ ラ イ バ イ コ ン フ ィ ギ ュ レーシ ョ ンにおけ る RLDRAM 3 メ モ リ の
ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン」 で、 「深度拡張」 を 「幅の拡張」 に変更。 表 2-26 と
表 2-27 で PCB ビ ア数の最大値を 6 に更新。 表 2-27 の L2 ト レース長を表 2-31 に更新。
図 2-29 の見出 し を更新。 図 2-30 を追加。 表 2-31 で、 Z0 パ ラ メ ー タ ーを追加 し 、 Zdiff お
よ び差動 ト レース の行を削除。 図 2-32 の DATA IN お よ び DATA OUT ポー ト を更新。
図 2-33 を追加。 「T 分岐 コ ン フ ィ ギ ュ レーシ ョ ンにおけ る QDR II+ SRAM の ト ポ ロ ジお
よ び配線ガ イ ド ラ イ ン」 を追加。 「QDRII+ SRAM ク ロ ッ ク (k お よ び cq) の差動ポ イ ン ト
ツー ポ イ ン ト 配線」 のセ ク シ ョ ン を削除。 「QDR II+ SRAM の ク ロ ッ ク (K、 K_B、 お よ
び BWS) の T 分岐配線お よ び終端」 を追加。 「QDR II+ SRAM の ク ロ ッ ク お よ びデー タ 信
号 (d/k/k_b) のポ イ ン ト ツー ポ イ ン ト 配線」 お よ び 「QDR II+ SRAM の ク ロ ッ ク お よ び
デー タ 信号 (q/cq/cq_b) のポ イ ン ト ツー ポ イ ン ト 配線」 に ク ロ ッ ク を追加。 図 2-39 か ら
抵抗を削除。 表 2-40 を更新。 「LPDDR3 メ モ リ のア ド レ ス、 コ マ ン ド 、 制御信号のポ イ
ン ト ツー ポ イ ン ト 配線」 か ら 「 ク ロ ッ ク 」 を削除。 表 2-51 の後に注記 (重要) を追加。
第 4 章 : 「単方向の ト ポグ ラ フ ィ と 終端」 か ら VRN を削除。
第 5 章 : 図 5-5 で、 「 イ ン ダ ク タ ン ス」 を 「 イ ン ピーダ ン ス」 に変更。
2014 年 8 月 28 日
1.1
第 1 章 : 文書全体で 0603 キ ャ パシ タ を 0805 キ ャ パシ タ に変更。「各デバ イ ス の推奨 PCB
キ ャ パシ タ 」 に、 代替ネ ッ ト ワー ク の例、 推奨ア イ コ ン、 表 1-2 を追加。 表 1-1 を更新。
表 1-2 の 4.7µF キ ャ パシ タ のボデ ィ サ イ ズ と 電圧定格を更新。 ESR に関す る 注記 3 を削
除。 「PCB バル ク キ ャ パシ タ 」 の第 1 段落を更新。
第 2 章 : 新たに章を追加。
第 5 章 : 「 ノ イ ズの上限」 の第 1 段落を更新。 低周波数の変動に関する 箇条書き を更新。
「 イ ン ダ ク タ ン ス の役割」 の第 1 段落を更新。 「キ ャ パシ タ の寄生 イ ン ダ ク タ ン ス」 の タ
ン タ ル キ ャ パシ タ の説明を更新。 「キ ャ パシ タ の実装に よ る イ ン ダ ク タ ン ス」 を更新。
「FPGA の実装に よ る イ ン ダ ク タ ン ス」 の ト レー ド オ フ箇条書き の 2 番目の項目を更新。
「 ノ イ ズ量の計測」 の用語を更新。
付録 B : 「参考資料」 に 『UltraScale アーキ テ ク チ ャ GTY ト ラ ン シーバー Advance 仕様
ユーザー ガ イ ド 』 (UG578) を追加。
2013 年 12 月 10 日
1.0
初版
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
japan.xilinx.com
3
目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : 電源分配シ ス テム
UltraScale アーキ テ ク チ ャ の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
PCB デカ ッ プ リ ン グ キ ャ パシ タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
各デバ イ ス の推奨 PCB キ ャ パシ タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
キ ャ パシ タ の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
キ ャ パシ タ を ま と め る 場合の条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
PCB キ ャ パシ タ の配置 と 実装方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
ト ラ ン シーバーの PCB 配線に関す る ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
基準ス タ ッ ク ア ッ プ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
メ モ リ の一般的な配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3 SDRAM の PCB ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3 SDRAM イ ン タ ーフ ェ イ ス信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3 SDRAM の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3 SDRAM の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR4 SDRAM の PCB ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR4 SDRAM イ ン タ ーフ ェ イ ス信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR4 SDRAM の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR4 SDRAM の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3/DDR4 UDIMM/RDRIMM/SODIMM 配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3/DDR4 DIMM の ク ロ ッ ク 信号のポ イ ン ト ツー ポ イ ン ト 配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3/DDR4 DIMM の制御、 コ マ ン ド 、 お よ びア ド レ ス信号の配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3/DDR4 DIMM のデー タ 信号 (DQ、 DQS) の配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR3 UDIMM/RDIMM/SODIMM の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DDR4 UDIMM/RDIMM/SODIMM の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLDRAM 3 メ モ リ の PCB ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLDRAM 3 メ モ リ イ ン タ ーフ ェ イ ス信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ク ラ ム シ ェ ルお よ びフ ラ イ バ イ コ ン フ ィ ギ ュ レーシ ョ ンにおけ る RLDRAM 3 メ モ リ の ト ポ ロ ジお よ び
配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLDRAM 3 メ モ リ の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QDR II+ SRAM の PCB ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QDR II+ SRAM イ ン タ ーフ ェ イ ス信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デュ アル QDR II+ SRAM デバ イ ス のデザ イ ン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
フ ラ イ バ イ コ ン フ ィ ギ ュ レーシ ョ ンにおけ る QDR II+ SRAM の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン . . . . . . .
QDR II+ SRAM のその他の配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QDR II+ SRAM の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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QDR-IV SRAM の PCB ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QDR-IV SRAM イ ン タ ーフ ェ イ ス信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デ ュ アル QDR-IV SRAM デバ イ ス のデザ イ ン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QDR-IV の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QDR-IV SRAM の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LPDDR3 メ モ リ イ ン タ ーフ ェ イ ス信号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
単一デバ イ ス コ ン フ ィ ギ ュ レーシ ョ ンにおけ る LPDDR3 メ モ リ の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン . . . . .
LPDDR3 メ モ リ の配線制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
UltraScale デバ イ ス の移行チ ェ ッ ク リ ス ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1. パ ッ ケージ間の フ ッ ト プ リ ン ト の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2. パ ッ ケージ サ イ ズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3. I/O バン ク お よ び ト ラ ン シーバー ク ワ ッ ド の番号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4. HP/HR の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5. GTH/GTY ト ラ ン シーバーの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6. SLR の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7. モ ノ リ シ ッ ク か ら ス タ ッ ク ド シ リ コ ン デバ イ スへの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8. メ モ リ イ ン タ ーフ ェ イ ス の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9. DCI カ ス ケー ド 接続お よ び内部 VREF 機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10. シ ス テ ム モニ タ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11. デカ ッ プ リ ン グ キ ャ パシ タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12. PCI Express の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13. 統合 さ れてい る 100G Ethernet の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14. Interlaken の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15. 電源 と 熱に関す る 注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
16. パ ッ ケージ間におけ る ピ ンの フ ラ イ ト タ イ ム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 4 章 : SelectIO のシグナ リ ング
イ ン タ ーフ ェ イ ス の種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
シ ン グルエン ド イ ン タ ーフ ェ イ ス と 差動 イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SDR イ ン タ ーフ ェ イ ス と DDR イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
シ ン グルエン ド 方式の信号伝達 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
モー ド と 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
入力 し き い値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ト ポグ ラ フ ィ と 終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 5 章 : PCB 技術の基礎知識
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
PCB の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
ト レース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
プ レーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
ビ ア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
パ ッ ド と ア ンチパ ッ ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
ラ ン ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
PDS の基本的な考え方 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
ノ イ ズの上限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
イ ン ダ ク タ ン ス の役割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
キ ャ パシ タ の寄生 イ ン ダ ク タ ン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
PCB 電流パ ス の イ ン ダ ク タ ン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
プ レーンの イ ン ダ ク タ ン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
キ ャ パシ タ の有効周波数帯域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
キ ャ パシ タ の反共振 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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キ ャ パシ タ の配置に関す る 基礎 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
VREF 安定化キ ャ パシ タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電源の共通化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
未接続の VCCO ピ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
伝送 ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
リ タ ーン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PCB 材料 と ト レース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
目的の帯域幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
誘電損失 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ト レース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ケーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
シ ミ ュ レーシ ョ ン方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PDS の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ノ イ ズ量の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ノ イ ズ スペ ク ト ラ ムの計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デカ ッ プ リ ン グ ネ ッ ト ワー ク の最適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ト ラ ブルシ ュ ーテ ィ ン グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
例 1 : PCB 上のほかのデバ イ ス か ら の ノ イ ズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
例 2 : プ レーン、 ビ ア、 接続 ト レース の寄生 イ ン ダ ク タ ン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
例 3 : PCB の I/O 信号の駆動能力が必要以上に大き い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
例 4 : I/O 信号の リ タ ーン電流のパ ス が最適でない . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
過剰容量 と イ ン ダ ク タ ン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TDR (時間領域反射測定) 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BGA パ ッ ケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SMT パ ッ ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
差動ビ ア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
P/N ク ロ ス オーバー ビ ア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SMA コ ネ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
バ ッ ク プ レーン コ ネ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
マ イ ク ロ ス ト リ ッ プ/ス ト リ ッ プ ラ イ ンの曲げ角度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 7 章 : UltraScale+ FPGA の補足情報
UltraScale+ FPGA の PCB デカ ッ プ リ ン グ キ ャ パシ タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
UltraScale FPGA と UltraScale+ FPGA の間の移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
UltraScale+ FPGA の移行チ ェ ッ ク リ ス ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
第 8 章 : Zynq UltraScale+ MPSoC の補足情報
Zynq UltraScale+ MPSoC の PCB デカ ッ プ リ ン グ キ ャ パシ タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
付録 A : メ モ リ のデ ィ レーテ ィ ング表
付録 B : その他の リ ソ ースおよび法的通知
ザ イ リ ン ク ス リ ソ ース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソ リ ュ ーシ ョ ン セ ン タ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
お読み く だ さ い : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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第 1章
電源分配シ ス テム
UltraScale アーキテ ク チ ャの概要
ザ イ リ ン ク ス ® UltraScale™ アーキ テ ク チ ャ は、 ASIC ク ラ ス初の All Programmable アーキテ ク チ ャ であ り 、 ス マー ト
処理で毎秒数百ギガ ビ ッ ト のシ ス テ ム性能を実現す る と 共に、 チ ッ プ上でデー タ を効率的に配線 し て処理 し ます。
UltraScale アーキ テ ク チ ャ デバ イ ス は、 次世代型の配線、 ASIC と 同等の ク ロ ッ ク 供給、 3D-on-3D IC、 マルチプ ロ セ ッ
サ SoC (MPSoC) テ ク ノ ロ ジ、 新 し い消費電力削減機能な ど の業界最先端の革新的な技術で、 高帯域幅、 高使用率の
幅広いシ ス テ ム要件に対応 し ます。 こ れ ら のデバ イ ス は多 く の構築ブ ロ ッ ク を共通化 し てい る ため、 プ ロ セ ス ノ ー ド
お よ び製品フ ァ ミ リ 間の ス ケー ラ ビ リ テ ィ に優れてお り 、プ ラ ッ ト フ ォーム全体を通 じ たシ ス テ ム レベルの投資を有
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Virtex® UltraScale+™ デバ イ ス は、最大のシ リ アル I/O 帯域幅、信号処理帯域幅、オンチ ッ プ メ モ リ 集積度な ど、FinFET
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ス テ ムに至 る ま で広範なアプ リ ケーシ ョ ンに最適です。
Virtex UltraScale デバ イ ス は、 シ リ アル I/O 帯域幅 と ロ ジ ッ ク 容量を含め、 20nm で最高の性能 と 集積度を提供 し ます。
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規模 ASIC の試作 と エ ミ ュ レーシ ョ ン な ど のアプ リ ケーシ ョ ンに理想的です。
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Kintex UltraScale デバ イ ス は、 ミ ッ ド レ ン ジ デバ イ ス の内で最大の信号処理帯域幅、 次世代型の ト ラ ン シーバー、 性
能 と コ ス ト 効率を最適化 し た低 コ ス ト パ ッ ケージ な ど、 20nm で最 も 優れた価格/性能/消費電力を提供 し ます。 こ の
フ ァ ミ リ は、 100G ネ ッ ト ワーキ ン グのパケ ッ ト 処理、 デー タ セ ン タ ー アプ リ ケーシ ョ ン、 次世代の医療向け画像処
理に必要な DSP に特化 し た処理、 8K4K ビデオ、 ヘテ ロ ジニ ア ス無線 イ ン フ ラ ス ト ラ ク チ ャ に理想的です。
Zynq® UltraScale+ MPSoC デバ イ ス は、 64 ビ ッ ト プ ロ セ ッ サの ス ケー ラ ビ リ テ ィ を提供 し 、 ソ フ ト お よ びハー ド エン
ジ ン に よ る リ アル タ イ ム制御を組み合わせて グ ラ フ ィ ッ ク ス、 ビデオ、 波形、 お よ びパケ ッ ト の処理に対応 し ます。
高度な分析のための ARM® ベース シ ス テ ム と タ ス ク 高速化のためのプ ロ グ ラ マブル ロ ジ ッ ク を統合する こ と で、5G
ワ イ ヤ レ ス、 次世代 ADAS、 IIoT (Industrial Internet of Things) な ど のアプ リ ケーシ ョ ン向けに無限の可能性を創造で き
ます。
こ のユーザー ガ イ ド では、 UltraScale アーキ テ ク チ ャ の PCB デザ イ ンお よ びピ ン配置 リ ソ ース について説明 し ます。
UltraScale アーキ テ ク チ ャ に関す る その他の資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト (japan.xilinx.com/ultrascale) か ら 入
手可能です。
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第 1 章 : 電源分配シ ス テム
概要
こ の章では、 デカ ッ プ リ ン グ キ ャ パシ タ の選択、 配置、 PCB 形状な ど、 UltraScale デバ イ ス の PDS (電源分配シ ス テ
ム) について説明 し ます。 各デバ イ ス用に簡単なデカ ッ プ リ ン グ方法を紹介 し ます。 PDS デザ イ ンの基本原則、 お よ
びシ ミ ュ レーシ ョ ン と 解析の方法について も 説明 し ます。 こ の章には、 次のセ ク シ ョ ンがあ り ます。
•
PCB デカ ッ プ リ ン グ キ ャ パシ タ
•
キ ャ パシ タ の仕様
•
キ ャ パシ タ を ま と め る 場合の条件
•
ト ラ ン シーバーの PCB 配線に関す る ガ イ ド ラ イ ン
PCB デ カ ッ プ リ ン グ キ ャパシ タ
各デバイ スの推奨 PCB キ ャパシ タ
表 1-1 お よ び表 1-2 に、 Kintex お よ び Virtex UltraScale デバ イ ス のシ ンプルな PCB デカ ッ プ リ ン グ ネ ッ ト ワー ク を示
し ます。
表 1-1 お よ び表 1-2 には、 電圧レ ギ ュ レー タ が安定 し た出力電圧を供給 し 、 かつレ ギ ュ レー タ メ ーカーが指定す る 最
小出力容量の要件が満た さ れてい る こ と を前提 と し た、 PCB デカ ッ プ リ ン グ キ ャ パシ タ の最適個数を示 し てい ます。
こ れ ら の表に示 し た以外のデカ ッ プ リ ン グ方法 も 可能ですが、その場合は こ のデカ ッ プ リ ン グ ネ ッ ト ワー ク と 同等ま
たはそれ以上の性能のデカ ッ プ リ ン グ ネ ッ ト ワ ー ク を使用 し て く だ さ い。 別のネ ッ ト ワ ー ク を使用する 場合、 周波数
範囲 100kHz ～約 10MHz の推奨ネ ッ ト ワー ク の イ ン ピーダ ン ス と 同等ま たはそれ以下にす る こ と を推奨 し ます。
デバ イ ス の容量要件は CLB と I/O の使用に よ っ て異な る ため、 PCB のデカ ッ プ リ ン グに関す る ガ イ ド ラ イ ンは、 多
く の使用例に適用 さ れ る よ う に き わめて高い使用率を前提に し たデバ イ ス ご と に示 し てい ます。 リ ソ ース使用率の一
部を次に示 し ます。
•
245MHz におけ る LUT お よ びレ ジ ス タ : 80%
•
491MHz におけ る ブ ロ ッ ク RAM お よ び DSP : 80%
•
500MHz におけ る MMCM : 50%、 PLL : 25%
•
1200/800MHz におけ る SSTL 1.2/1.35 の I/O : 100%
各レールの電流は、 Xilinx Power Estimator (XPE) ツールで計算 し 、 目標 イ ン ピーダ ン ス はデー タ シー ト に規定 さ れた
最大 リ ッ プルを考慮 し て計算 し てい ます。
VCCINT、 VCCAUX、 VCCBRAM の各キ ャ パシ タ はデバ イ ス あ た り の個数、 VCCO キ ャ パシ タ は I/O バン ク あ た り の個数
で指定 さ れてい ます。 こ れ ら の推奨ネ ッ ト ワ ー ク を使用 し た場合、 デバ イ ス を完全に使用 し た場合の性能はど のデバ
イ ス も 等 し く な り ます。
表 1-1 お よ び表 1-2 には GTY ま たは GTH ト ラ ン シーバーの電源に必要なデカ ッ プ リ ン グ ネ ッ ト ワー ク は記載 さ れて
い ません。 こ れ ら については、『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) [参照 1] お
よ び 『UltraScale アーキ テ ク チ ャ GTY ト ラ ン シーバー Advance 仕様ユーザー ガ イ ド 』 (UG578) [参照 2] を参照 し て く
だ さ い。
推奨 : こ のユーザー ガ イ ド の補足 と し て、 回路図レ ビ ュ ー用の包括的なチ ェ ッ ク 項目が 『UltraScale アーキ テ ク チ ャ
回路図レ ビ ュ ーにおけ る 推奨事項』 (XTP344) に記載 さ れてい ます。
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第 1 章 : 電源分配シ ス テム
表 1‐1 : Kintex UltraScale デバイ スの電源供給デ カ ッ プ リ ング キ ャパシ タ
VCCINT/VCCINT_IO(1)
VCCBRAM
VCCAUX/VCCAUX_IO(2)
VCCO (バン ク 0)
HRIO(3)
HPIO(3)
680µF(4)
100µF
4.7µF
47µF
4.7µF
47µF
4.7µF
47µF
47µF
47µF
XCKU025-FFVA1156
1
1
2
1
1
1
2
1
1
1
XCKU035-FBVA676
1
1
3
1
1
1
3
1
1
1
XCKU035-FBVA900
1
1
3
1
1
2
4
1
1
1
XCKU035-FFVA1156
1
1
3
1
1
2
5
1
1
1
XCKU040-FBVA676
1
2
3
1
1
1
3
1
1
1
XCKU040-FBVA900
1
2
3
1
1
2
4
1
1
1
XCKU040-FFVA1156
1
2
3
1
1
2
5
1
1
1
XCKU060-FFVA1156
1
2
4
1
1
2
5
1
1
1
XCKU060-FFVA1517
1
2
4
1
1
3
6
1
1
1
XCKU085-FLVA1517
2
4
7
1
1
3
6
1
1
1
XCKU085-FLVB1760
2
4
7
1
1
3
6
1
1
1
XCKU085-FLVF1924
2
4
7
1
1
3
6
1
1
1
XCKU095-FFVC1517
1
2
4
1
1
2
5
1
1
1
XCKU095-FFVB1760
1
2
4
1
1
3
6
1
1
1
XCKU095-FFVB2104
1
2
4
1
1
3
6
1
1
1
XCKU115-FLVA1517
3
5
9
1
1
3
6
1
1
1
XCKU115-FLVD1517
3
5
9
1
1
1
3
1
1
1
XCKU115-FLVB1760
3
5
9
1
1
3
7
1
1
1
XCKU115-FLVD1924
3
5
9
1
1
4
8
1
1
1
XCKU115-FLVF1924
3
5
9
1
1
3
7
1
1
1
XCKU115-FLVA2104
3
5
9
1
1
4
8
1
1
1
XCKU115-FLVB2104
3
5
9
1
1
3
7
1
1
1
注記 :
1. VCCINT と VCCINT_IO は PCB 上で相互に接続 し て く だ さ い。
2. VCCAUX と VCCAUX_IO は PCB 上で相互に接続 し て く だ さ い。
3. 同 じ 電圧で給電す る 場合、 最大 4 つの HP/HR I/O バン ク に対 し て 47µF のキ ャ パシ タ が 1 つ必要です。
4. 470µF のキ ャ パシ タ を 680µF のキ ャ パシ タ の代わ り に利用で き ます。 その場合、 680µF のキ ャ パシ タ 3 つにつ き 470µF のキ ャ パシ タ 4 つ
を使用 し ます。 470µF のキ ャ パシ タ の仕様は表 1-3 を参照 し て く だ さ い。
5. PCB のデカ ッ プ リ ン グ キ ャ パシ タ は、 電圧レ ギ ュ レー タ の設計に応 じ て約 100kHz を下限 と し て カバー し ます。 680µF お よ び 100µF キ ャ
パシ タ (ま たは、 そのいずれか一方) の要否は 「PCB バル ク キ ャ パシ タ 」 を参照 し て く だ さ い。
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第 1 章 : 電源分配シ ス テム
表 1‐2 : Virtex UltraScale デバイ スの電源供給デ カ ッ プ リ ング キ ャパシ タ
VCCINT/VCCINT_IO(1)
VCCBRAM
VCCAUX/VCCAUX_IO(2)
VCCO (バン ク 0)
HRIO(3)
HPIO(3)
680µF(4)
100µF
4.7µF
47µF
4.7µF
47µF
4.7µF
47µF
47µF
47µF
XCVU065-FFVC1517
1
1
3
1
1
2
5
1
1
1
XCVU080-FFVC1517
1
2
3
1
1
2
5
1
1
1
XCVU080-FFVD1517
1
2
3
1
1
2
3
1
1
1
XCVU080-FFVB1760
1
2
3
1
1
3
7
1
1
1
XCVU080-FFVA2104
1
2
3
1
1
4
8
1
1
1
XCVU080-FFVB2104
1
2
3
1
1
3
7
1
1
1
XCVU095-FFVC1517
1
2
4
1
1
2
5
1
1
1
XCVU095-FFVD1517
1
2
4
1
1
2
3
1
1
1
XCVU095-FFVB1760
1
2
4
1
1
3
7
1
1
1
XCVU095-FFVA2104
1
2
4
1
1
4
8
1
1
1
XCVU095-FFVB2104
1
2
4
1
1
3
7
1
1
1
XCVU095-FFVC2104
1
2
4
1
1
2
4
1
1
1
XCVU125-FLVD1517
2
3
5
1
1
2
3
1
1
1
XCVU125-FLVB1760
2
3
5
1
1
4
7
1
1
1
XCVU125-FLVA2104
2
3
5
1
1
4
8
1
1
1
XCVU125-FLVB2104
2
3
5
1
1
4
7
1
1
1
XCVU125-FLVC2104
2
3
5
1
1
2
4
1
1
1
XCVU160-FLGB2104
2
4
7
1
1
4
7
1
1
1
XCVU160-FLGC2104
2
4
7
1
1
2
4
1
1
1
XCVU190-FLGB2104
3
4
8
1
1
4
7
1
1
1
XCVU190-FLGC2104
3
4
8
1
1
2
4
1
1
1
XCVU190-FLGA2577
3
4
8
1
1
2
4
1
1
1
XCVU440-FLGB2377
5
8
14
1
1
6
13
1
1
1
XCVU440-FLGA2892
5
8
14
1
1
7
14
1
1
1
注記 :
1. VCCINT と VCCINT_IO は PCB 上で相互に接続 し て く だ さ い。
2. VCCAUX と VCCAUX_IO は PCB 上で相互に接続 し て く だ さ い。
3. 同 じ 電圧で給電す る 場合、 最大 4 つの HP/HR I/O バン ク に対 し て 47µF のキ ャ パシ タ が 1 つ必要です。
4. 470µF のキ ャ パシ タ を 680µF のキ ャ パシ タ の代わ り に利用で き ます。 その場合、 680µF のキ ャ パシ タ 3 つにつ き 470µF のキ ャ パシ タ 4 つ
を使用 し ます。 470µF のキ ャ パシ タ の仕様は表 1-3 を参照 し て く だ さ い。
5. PCB のデカ ッ プ リ ン グ キ ャ パシ タ は、 電圧レ ギ ュ レー タ の設計に応 じ て約 100kHz を下限 と し て カバー し ます。 680µF お よ び 100µF キ ャ
パシ タ (ま たは、 そのいずれか一方) の要否は 「PCB バル ク キ ャ パシ タ 」 を参照 し て く だ さ い。
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第 1 章 : 電源分配シ ス テム
キ ャパシ タ の仕様
こ こ では、 表 1-1 に示 し た キ ャ パシ タ の電気的特性について説明 し ます。 まず、 こ れ ら のキ ャ パシ タ 仕様を表 1-3 に
示 し 、 別のキ ャ パシ タ で代用す る 際のガ イ ド ラ イ ンについて も 説明 し ます。 各キ ャ パシ タ の欄に記載 し た ESR (等価
直列抵抗) の範囲は変更可能です。 ただ し その場合、 最終的な電源分配シ ス テ ム の イ ン ピーダ ン ス を解析 し て共振 イ
ン ピーダ ン ス の スパ イ ク が発生 し ない よ う 注意す る 必要があ り ます。
表 1‐3 : PCB キ ャパシ タ の仕様
理想値
値範囲 (1)
ボデ ィ
サイ ズ (2)
コ アの種類
ESL 最大値
ESR の範囲
定格電圧 (3)
推奨製品番号
680µF
C > 680µF
2917/D
/7343
2 端子 タ ン タ ル
2.1nH
5m < ESR < 40m
2.0V
T530X687M006ATE018
470µF
C > 470µF
2917/D
/7343
2 端子高分子
アル ミ ニ ウ ム
1.5nH
3m < ESR < 40m
2.0V
EEF-GX0D471R
100µF
C > 100µF
1210
2 端子 X7R/X7U
ま たは X5R
1.5nH
1m < ESR < 40m
2.0V
GRM32EE70G107ME19
C3216X6S0G107M160AC
47µF
C > 47µF
1210
2端子セ ラ ミ ッ ク
X7R ま たは X5R
1.5nH
1m < ESR < 40m
6.3V
GRM32ER70J476ME20L
C3225X6S0J476M250AC
4.7µF
C > 4.7µF
0805
2端子セ ラ ミ ッ ク
X7R ま たは X5R
1.0nH
1m < ESR < 20m
6.3V
GRM21BR71A475KA73
C1005X5R0J475M
注記 :
1. こ れ ら の値は仕様以上にな る 場合があ り ます。
2. ボデ ィ サ イ ズは仕様以下にな る 場合があ り ます。
3. 定格電圧は仕様以上にな る 場合があ り ます。
PCB バル ク キ ャパシ タ
バル ク キ ャ パシ タ (D、1210) の目的は、電圧レ ギ ュ レー タ の動作周波数の上限か ら オンパ ッ ケージのセ ラ ミ ッ ク キ ャ
パシ タ の動作周波数の下限ま での低周波領域を カバーす る こ と です。 指定 さ れたバル ク キ ャ パシ タ (680µF、 470µF、
100µF、 47µF) は、 約 100kHz を下限 と し て カバー し ます。 レ ギ ュ レー タ の設計に よ っ ては、 こ れ ら のバル ク キ ャ パシ
タ が不要な場合 も あ り ます。 動作周波数の範囲を判断す る 際は、 レ ギ ュ レー タ の メ ーカーにお問い合わせ く だ さ い。
表 1-3 で指定 さ れてい る タ ン タ ルま たは高分子アル ミ ニ ウ ム キ ャ パシ タ は、 安価で低 ESR であ る こ と か ら 選択 さ れ
ま し た。 こ れ ら は RoHS 指令に も 準拠 し てい ます。 その他の メ ーカーの タ ン タ ル、 高分子アル ミ ニ ウ ム、 ま たはセ ラ
ミ ッ ク キ ャ パシ タ を使用す る 場合は、 それ ら が表 1-3 の仕様を満た し 、 シ ミ ュ レーシ ョ ン、 S パ ラ メ ー タ ー寄生素子
抽出、 ま たはベンチ テ ス ト に よ っ て適切に評価 さ れてい る こ と を確認 し て く だ さ い。
PCB 高周波キ ャ パシ タ
表 1-3 に、 0805 パ ッ ケージの 4.7μF キ ャ パシ タ に対す る 要件を示 し ます。 い く つかの特性については代替品を使用で
き ますが、 代替不可の特性 も あ り ます。 詳細は表 1-3 の注記を参照 し て く だ さ い。
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第 1 章 : 電源分配シ ス テム
キ ャパシ タ を ま と める場合の条件
複数の I/O バン ク に 1.8V な ど共通の電圧か ら 電源を供給す る こ と があ り ますが、 推奨ガ イ ド ラ イ ン では こ の よ う な
場合に複数のバル ク キ ャ パシ タ を必要 と し ます。 大規模なデバ イ ス の VCCINT、 VCCAUX、 VCCBRAM について も 同様
です。 こ れ ら の複数のキ ャ パシ タ を値の大 き い少数のキ ャ パシ タ に ま と め る こ と がで き ますが、 その場合、 代用す る
キ ャ パシ タ の電気的特性 (ESR と ESL) が推奨キ ャ パシ タ を並列に接続 し た場合の電気的特性 と 同 じ でなければな り
ません。
通常、 VCCO、 VCCINT、 VCCAUX、 VCCBRAM のキ ャ パシ タ を ま と め る 場合、 ESL と ESR の値が十分に小 さ い大型の タ
ン タ ル キ ャ パシ タ は容易に入手で き ます。
PCB キ ャ パシ タ の配置 と 実装方法
PCB バル ク キ ャパシ タ
バル ク キ ャ パシ タ (D、 1210) はサ イ ズが大き く デバ イ ス の近 く に配置 し に く い こ と があ り ます。 し か し 、 バル ク キ ャ
パシ タ がカバーす る 低周波のエネルギーはキ ャ パシ タ の位置に よ る 影響を受けに く いため、 こ の こ と は大 き な問題に
はな り ません。 バル ク キ ャ パシ タ は PCB の任意の位置に配置で き ますが、 可能な限 り デバ イ ス の近 く に配置 し て く
だ さ い。 キ ャ パシ タ を実装す る 際は、 通常の PCB レ イ ア ウ ト ガ イ ド ラ イ ンに従い、 複数の ビ ア を使用 し てで き る 限
り 広 く 短い形状で電源プ レーンに接続 し ます。
0805 セ ラ ミ ッ ク キ ャ パシ タ
0805 キ ャ パシ タ は中間の周波数領域を カバー し ます。 こ のキ ャ パシ タ は、 配置する 場所に よ っ て性能が変化 し ます。
可能な限 り デバ イ ス の近 く に配置 し て く だ さ い。 デバ イ ス の負荷ポ イ ン ト か ら 電気的な距離で 2 イ ンチ以内に配置 し
て く だ さ い。 キ ャ パシ タ の実装 (はんだ ラ ン ド 、 ト レース、 ビ ア) は イ ン ダ ク タ ン ス が小 さ く な る よ う に最適化す る 必
要があ り ます。 ビ ア と パ ッ ド は直接接す る よ う に配置 し ます。 図 1-1 の (B) に示す よ う にビ アはパ ッ ド の両端に も 配
置で き ますが、 図 1-1 の (C) に示す よ う にパ ッ ド の側面に配置 し た方が よ い結果が得 ら れます。 ビ ア をパ ッ ド の側面
に配置す る と ビ ア相互の誘導性結合が大 き く な り 、 実装に よ る 全体的な寄生 イ ン ダ ク タ ン ス が低減 し ます。 図 1-1 の
(D) に示す よ う にパ ッ ド の両側面に ビ ア を配置す る ダブルビ アにす る と 寄生 イ ン ダ ク タ ン ス を さ ら に抑え る こ と がで
き ます。 な る べ く 、 こ の レ イ ア ウ ト を採用す る こ と を推奨 し ます。
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第 1 章 : 電源分配シ ス テム
X-Ref Target - Figure 1-1
Land Pattern
End Vias
Long Traces
Not Recommended.
Connecting Trace is Too Long
Land Pattern
End Vias
0.61mm
(24 mils)
Land Pattern
Double Side Vias
Land Pattern
Side Vias
1.27 mm
(50 mils)
0.61mm
(24 mils)
0.61mm
(24 mils)
0.61 mm
(24 mils)
0.61mm
(24 mils)
0.61 mm
(24 mils)
1.07 mm
(42 mils)
1.12 mm
(44 mils)
(A)
(B)
(C)
1.12 mm
(44 mils)
(D)
UG583_c1_01_112113
図 1‐1 : 0805 キ ャ パシ タ のラ ン ド と 実装の形状例
ト ラ ン シーバーの PCB 配線に関する ガ イ ド ラ イ ン
『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) [参照 1] お よ び 『UltraScale アーキ テ ク
チ ャ GTY ト ラ ン シーバー Advance 仕様ユーザー ガ イ ド 』 (UG578) [参照 2] を参照 し て く だ さ い。
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第 2章
DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、
LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
概要
ザ イ リ ン ク ス の UltraScale アーキ テ ク チ ャ DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR-IV、 LPDDR3 メ モ リ イ ン タ ー
フ ェ イ ス コ アは、 それぞれの メ モ リ タ イ プ と の接続 ソ リ ュ ーシ ョ ン を提供 し ます。 完全な メ モ リ コ ン ト ロ ー ラ ー ソ
リ ュ ーシ ョ ン と 物理 (PHY) 層のみの ソ リ ュ ーシ ョ ンの両方をサポー ト し ます。 こ の章では、 こ れ ら 各種 メ モ リ に関す
る 重要な PCB ガ イ ド ラ イ ンの概要を説明 し ます。
基準ス タ ッ ク ア ッ プ
電気的な配線の制約はすべて、 基準ス タ ッ ク ア ッ プ (表 2-1) に基づいて定義 さ れます。 実際の ス タ ッ ク ア ッ プは、 こ
の基準ス タ ッ ク ア ッ プ と 異な る 場合があ り ます。 幅や間隔な ど の関連す る 制約は、 基準ス タ ッ ク ア ッ プのデザ イ ン ガ
イ ド に含ま れ る 目標 イ ン ピーダ ン ス と ク ロ ス ト ー ク 要件を満たす よ う に適宜調整す る 必要があ り ます。 参考 と し て、
こ の よ う な ス タ ッ ク ア ッ プでは、 内部信号層の伝搬時間は 169.5ps/in と な り ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐1 : 基準ス タ ッ ク ア ッ プ
レ イヤー (層)
厚 さ (mil) :
銅/
コア
説明
銅重量 (oz)
レ イヤー (層)
0.5
最上位
0.5
電源/グ ラ ン ド
0.5
信号
0.5
電源/グ ラ ン ド
0.5
信号
1.0
電源/グ ラ ン ド
1.0
電源/グ ラ ン ド
1.0
電源/グ ラ ン ド
1.0
電源/グ ラ ン ド
1.0
電源/グ ラ ン ド
1.0
電源/グ ラ ン ド
0.5
信号
0.5
電源/グ ラ ン ド
0.5
信号
0.5
電源/グ ラ ン ド
0.5
最下位
2.5
L1
2.9
0.6
L2
4.5
0.6
L3
4.5
0.6
L4
4.5
0.6
L5
4.5
1.2
L6
8.0
1.2
L7
8.0
1.2
L8
8.0
1.2
L9
8.0
1.2
L10
8.0
1.2
L11
4.5
0.6
L12
4.5
0.6
L13
4.5
0.6
L14
4.5
0.6
L15
2.9
L16
2.5
注記 :
1. こ の基準ス タ ッ ク ア ッ プの材質は、 Tg = High、 FR-4、 Er = 4.0 の Isola 370H です。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
重要 : メ モ リ イ ン タ ーフ ェ イ ス の最高性能を引 き 出すために、 図 2-1 に示す と お り 高速信号はすべて、 L3 や L5 な ど
の上位の信号層に配線す る こ と を推奨 し ます。 こ れに よ っ て、 デバ イ ス ピ ン領域のビ アに よ る ク ロ ス ト ー ク の影響が
最小限に抑え ら れます。下位の信号層 も 使用可能ですが、シ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ
ン を実行 し て信号配線間隔に対す る ト レー ド オ フ を考慮す る 必要があ り ます。
X-Ref Target - Figure 2-1
UG583_c2_11_073014
G
図 2‐1 : レ イヤー 3 の配線例
重要 : 高速信号を よ り 下位の信号層に配線する と 、ボー ド の厚みに応 じ てボー ド ビ アのカ ッ プ リ ン グ ジ ッ タ ーが増加
し ます。 深いボー ド ビ アに よ る ク ロ ス ト ー ク の影響を軽減す る ために、 同一層の信号配線の間隔を広 く す る 必要があ
り ます。
X-Ref Target - Figure 2-2
UG583_c2_12_073014
図 2‐2 : レ イヤー 14 の配線例
ザ イ リ ン ク ス の メ モ リ シ ミ ュ レーシ ョ ンのガ イ ド ラ イ ンに従っ て、 こ のデザ イ ンのシ ス テ ム タ イ ミ ン グ マージ ン を
判断す る には、 シ ス テ ム レベルの メ モ リ シ ミ ュ レーシ ョ ン を実行 し 、 カ ス タ マー固有の レ イ ア ウ ト におけ る 実際の
タ イ ミ ン グ マージ ン を確認す る 必要があ り ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
メ モ リ の一般的な配線ガ イ ド ラ イ ン
1.
信号の ト レース長を決定す る 場合、 配線制約にパ ッ ケージの遅延を含め ます。 パ ッ ケージ遅延の最小値 と 最大値
が既知の場合は、 それ ら の中間値を使用 し ます。
2.
表 2-1 に示すス タ ッ ク ア ッ プに基づいて、 ス キ ュ ー と 長 さ の制約は 169.5ps/in の伝搬時間 と 想定 し ます。 最大 ト
レース長は、 ボー ド の実際の伝搬時間に応 じ て緩和 さ れた り 、 厳 し く な っ た り ます。 変換する には、 指定 さ れた
ト レース長に 169.5ps を掛けてか ら 、 ボー ド の実際の伝搬時間で割 り ます。
3.
ス キ ュ ー制約では、 イ ン タ ーフ ェ イ ス の レー ト は最高速であ る こ と を を想定 し てい ます。 よ り 低速の場合、 一部
の ス キ ュ ー制約は緩和で き ます。 さ ま ざ ま な メ モ リ イ ン タ ーフ ェ イ ス のデ ィ レーテ ィ ン グ表は、 付録 A 「 メ モ
リ のデ ィ レーテ ィ ン グ表」 を参照 し て く だ さ い。
4.
ト レース の幅 と 間隔は、 表 2-1 に示すス タ ッ ク ア ッ プに基づいてい ます。 別の ス タ ッ ク ア ッ プ方式を使用す る 場
合は、 イ ン ピーダ ン ス の目標値に合わせて幅 と 間隔を変更で き ます。
5.
同 じ バ イ ト の DQ と DQS 信号は、 引き 出 し 線領域を除き 、 FPGA か ら DRAM ま で同 じ 層で配線す る 必要があ り
ます。
6.
フ ラ イ バ イ 配線の場合、 ア ド レ ス、 コ マ ン ド 、 制御、 ク ロ ッ ク の各信号は異な る 層に配線で き ます。 ただ し 、 各
信号は、 すべての DRAM において常に同 じ 層に配線 さ れ る 必要があ り ます。 すべての信号層の ス イ ッ チン グ ビ
アには、 50mil 境界範囲内に 1 つのグ ラ ン ド ビ アが必要です。
7.
FPGA の引 き 出 し 線の仕様は、パ ッ ド 間の 2 本の信号配線 と 想定 し ます。パ ッ ド 間に 1 本の信号を配線す る 場合、
ト レース の配線抵抗は 50 ではな く 39 を利用で き ます。 引き 出 し 線の最大長は、 パ ッ ド 間に信号を 2 本配線
す る 場合は 0.8 イ ンチ、 1 本配線す る 場合は 1.2 イ ンチです。 引き 出 し 線領域を 1.2 イ ンチ よ り 長 く す る 必要があ
る 場合は、 L1 ト レース領域での間隔を 3 倍に変更 し ます。
X-Ref Target - Figure 2-3
Two Traces
One Trace
4.0 mil Trace Width
50Ω
6.0 mil Trace Width
39Ω
UG583_c2_50_120114
図 2‐3 : シ ングルエ ン ド 配線によ る FPGA の引き出 し 線の仕様
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
8.
FPGA お よ び メ モ リ の駆動能力は 40 であ る と 想定 し ます。FPGA の DCI お よ び メ モ リ の ODT は 40 であ る と
想定 し ます。
9.
内部 VREF を使用す る 場合は、 VREF ピ ン を 500 の抵抗でグ ラ ン ド に接続 し ます。
注記 : 内部 VREF を使用す る 場合、 こ のピ ンは I/O と し て使用で き ません。
10. 図 2-4 に示す よ う にシ ス テ ム ク ロ ッ ク を終端 し ます。
X-Ref Target - Figure 2-4
VCC1V2_FPGA
C650
SYSCLK_C_P
0.1 µF
25V
XSR
1 2
1
R594
2
1.00K
1/16W
1%
1 R595
1.00K
1/16W
2 1%
SYSCLK_P
1
CLOCK
GENERATOR
2
SYSCLK_C_N
1
2
C651
0.1 µF
25V
XSR
1
R596
2
1.00K
1/16W
1%
R692
100K
1/10W
1%
SYSCLK_N
FPGA
1 R597
1.00K
1/16W
2 1%
GND
UG583_c2_57_060315
図 2‐4 : シ ス テム ク ロ ッ ク
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11. 信号線は、 連続 し た基準プ レーン上に配線 し て く だ さ い。 ボ イ ド (穴) 上を通 る 配線は避けて く だ さ い (図 2-5)。
X-Ref Target - Figure 2-5
UG583_c2_13_050614
図 2‐5 : 連続 し た基準プ レーン上の信号配線
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12. 基準プ レーンの分断部分に配線 し ないで く だ さ い (図 2-6)。
X-Ref Target - Figure 2-6
UG583_c2_14_050614
図 2‐6 : 基準プ レーンの分断部分への信号配線
13. 配線は、 引 き 出 し 線領域を除 き 、 基準プ レーン と ボ イ ド の境界か ら 常に 30mil 以上離 し ます (図 2-5)。
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14. 引 き 出 し 線領域では、 信号線を ビ ア ボ イ ド 開口部の中央に配線 し ます。 ビ ア ボ イ ド 端の配線は避けて く だ さ い
(図 2-7)。
X-Ref Target - Figure 2-7
UG583_c2_15_051915
図 2‐7 : 引き出 し 線領域の配線
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15. グ ラ ン ド ス テ ィ ッ チ ビ ア を可能にす る ために、 シ ェ ブ ロ ン パ タ ーン (山形模様) の配線を使用 し ます (図 2-8)。
X-Ref Target - Figure 2-8
UG583_c2_16_050614
図 2‐8 : グ ラ ン ド ス テ ィ ッ チの例
16. デバ イ ス端部の周囲 と デバ イ ス内側にはで き る だけ多 く のグ ラ ン ド ビ ア を設け、特に コ ーナー部において信号お
よ び電源のグ ラ ン ド リ タ ーン パ ス を強化 し ます。 コ ーナーま たは端部では一般に、 ボールがグ ラ ン ド に割 り 当
て ら れ る こ と は少な く な り ます。
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17. ア ド レ ス/ コ マ ン ド /制御信号の VTT 終端では、 図 2-9 に示す と お り 、 終端抵抗 4 つにつき 1 つの 0.1µF キ ャ パシ
タ を、 抵抗間に物理的に挟まれ る よ う に交互に配置す る 必要があ り ます。
X-Ref Target - Figure 2-9
UG583_c2_17_050614
図 2‐9 : VTT 終端の配置例
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18. 図 2-10 に、 コ ン ポーネ ン ト が 1 つの場合に信号配線を最適化する 推奨配置を示 し ます。
V000
DQ13
DQ15
V550
VDD
V55
VD0Q
V55Q
DQ0
DQ11
V55
DQ2
LDQ5
DQ9
VDDQ
DQ6
LDQ5#
V550
VAEDQ
V000
DQ4
DQQ
NIC
V55
RAS#
LDM
V55
V55Q
V55Q
V55Q
DQ10 UDQS
DQ14 UDQS#
V00Q
V55Q
V00Q
DQ0
V00
V000
V55Q
V555
DQ12
VDDQ
DQ5
V00Q
DQ8
CK
V55
NC
cmd/addr/ctrl routing channel
VDD
CK#
VDD
CKE
DQ7
A10AP
ZQ
NC
NC
VREFCA
dq
V55
BA1 A12BC#
V00
A1
A4
V55
A11
A6
V00
A14
A8
V55
cmd/addr/ctrl
UDM
ODT
VDD
CAS#
VA55Q
NC
CS#
WE#
V55
BA0
BA2
VDD
A3
A0
V55
A5
A1
A7
A9
VDD
RESET
A13
V55
X-Ref Target - Figure 2-10
dq routing channel
FPGA
UG583_c2_18_073014
図 2‐10 : コ ンポーネ ン ト が 1 つの場合の推奨コ ンポーネ ン ト 配置
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重要 : 一般的なシ ス テ ム デザ イ ンで DDR3 SDRAM の最大データ レー ト を達成する には、 こ のセ ク シ ョ ンの配線ガ イ
ド ラ イ ンすべてに従っ て く だ さ い。 一部の規則に限定的に反する、 独自ま たは固有のデザ イ ン も 可能です。 その場合
は リ ス ク を軽減する ために、 ほかの配線パ ラ メ ー タ ーに対 し て設計や配線上の ト レー ド オ フ が求め ら れます。 こ れ ら
の ト レー ド オフ を評価する には、 シ ス テ ム レベルのチ ャ ネル シグナル イ ン テグ リ テ ィ シ ミ ュ レーシ ョ ンが必要です。
こ のセ ク シ ョ ン では、 標準的な DDR3 SDRAM イ ン タ ーフ ェ イ ス の電気的設計ガ イ ド ラ イ ン を、 UltraScale アーキ テ
ク チ ャ のシ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ンに基づいて示 し ます。 代表的なデザ イ ン例 と
し て、 x16 デバ イ ス で DDR3 コ ン ポーネ ン ト を 5 つ使用 し た 80 ビ ッ ト 幅の イ ン タ ーフ ェ イ ス を取 り 上げます。
概要
DDR3 SDRAM の PCB ガ イ ド ラ イ ン
図 2‐11 : コ ンポーネ ン ト が 5 つの場合の推奨コ ンポーネ ン ト 配置
UG583_c2_19_073014
FPGA
dq
UDQS
DQ9
V55Q
UDQS# DQ14
V55
DQ13
V000
DQ15
DQ12
V555
V00Q
V000
dq
DQ8
V55Q
V55
VDDQ
VA55Q
cmd/addr/ctrl
NC
ZQ
CKE
VDD
NIC
NC
VAEDQ
V00Q
A10AP
ODT
NC
V55
VDD
V55
V55
VDD
DQ13
VDD
DQ11
DQQ
V55Q
DQ2
DQ6
V000
V55
VDD
CS#
BA0
A3
A5
A7
RESET
UDQS
DQ9
V55Q
UDQS# DQ14
V55
DQ15
DQ12
V555
V00Q
V000
DQ5
V55
VDD
V00Q
V55Q
VDDQ
LDQ5
DQ0
V55Q
LDM
V550
V00
V55Q
VD0Q
V000
UDM
DQ0
RAS#
WE#
A0
DQ8
CK#
DQ10
V550
V55
CK
DQ7
DQ4
LDQ5#
CAS#
BA2
A1
A9
A13
cmd/addr/ctrl
VD0Q
V000
RAS#
CK#
V55
V55
V55
V00
V55Q
V55
VDDQ
VA55Q
NC
ZQ
CKE
VDD
NIC
NC
VAEDQ
V00Q
V00
BA1
V55
VREFCA
NC
A10AP
A4
A1
A12BC#
A11
A14
A6
A8
ODT
NC
V55
V55
V55
VDD
V00
V55
V55
VDD
DQ13
VDD
DQ11
DQQ
V55Q
DQ2
DQ6
V000
V55
VDD
CS#
BA0
A3
A5
A7
RESET
UDQS
DQ9
V55Q
UDQS# DQ14
V55
DQ15
DQ12
V555
V00Q
V000
DQ5
V55
VDD
V00Q
V55Q
VDDQ
LDQ5
DQ0
V55Q
LDM
V550
V00
V55Q
VD0Q
V000
UDM
DQ0
RAS#
WE#
A0
DQ8
CK#
DQ10
V550
V55
CK
DQ7
DQ4
LDQ5#
CAS#
BA2
A1
A9
A13
cmd/addr/ctrl
V550
V00
V55Q
CAS#
VDD
V00
BA1
VREFCA
NC
A12BC#
A6
A8
V55Q
V55
VDDQ
VA55Q
NC
ZQ
CKE
VDD
NIC
NC
VAEDQ
V00Q
V00
BA1
V55
VREFCA
NC
A10AP
A4
A1
A12BC#
A11
A6
A14
A8
ODT
NC
V55
V55
V55
VDD
V00
V55
V55
VDD
DQ13
VDD
DQ11
DQQ
V55Q
DQ2
DQ6
V000
V55
VDD
CS#
BA0
A3
A5
A7
RESET
DQ15
V55
DQ9
UDM
DQ12
DQ0
VD0Q
V000
DQ10
V550
V55Q
UDQS# DQ14
V555
V00Q
V00Q
V55Q
DQ0
V55Q
V00
V55Q
DQ8
UDQS
V55
CK
DQ5
DQ7
DQ4
V55
VDD
LDQ5#
VDDQ
LDQ5
LDM
RAS#
CAS#
WE#
BA2
A0
A1
A9
A13
cmd/addr/ctrl
DQ0
V55Q
LDM
WE#
CS#
NC
ODT
A0
A4
A1
A11
A14
CK#
V55Q
V000
NIC
NC
VAEDQ
V00Q
A10AP
A4
A1
DQ13
DQ11
V55
CKE
V55
VREFCA
NC
A6
A11
VDD
DQQ
V550
VDDQ
VA55Q
NC
ZQ
VDD
V00
BA1
A12BC#
A8
A14
ODT
NC
V55
V55
V55
VDD
V00
V55
V55
VDD
V55Q
DQ2
DQ6
V000
V55
VDD
CS#
BA0
A3
A5
A7
RESET
DQ15
V55
DQ9
V000
DQ10
V55Q
UDQS# DQ14
DQ12
V555
V00Q
V55
CK
DQ5
DQ7
DQ4
V55
VDD
LDQ5#
V00Q
V55Q
VDDQ
DQ0
V55Q
LDM
V00
V55Q
DQ8
UDQS
UDM
DQ0
LDQ5
RAS#
CAS#
WE#
BA2
A0
A1
A9
A13
cmd/addr/ctrl
V00Q
V55Q
VDDQ
UDM
BA2
BA0
V55
DQ10
V550
V55
A3
VDD
A1
A9
A13
dq
VDD
V550
DQ5
VDD
A5
dq
DQ11
VD0Q
VDDQ
V55
CK
DQ7
DQ4
LDQ5#
A7
dq
DQ0
V55Q
DQQ
V000
DQ6
VA55Q
RESET
dq
LDQ5
DQ2
V55
V550
V55
NIC
VAEDQ
dq
V55
dq
V55
dq
VDD
dq
V55Q
V00Q
V00
BA1
A12BC#
V55
VREFCA
NC
NC
ZQ
A10AP
CKE
VDD
CK#
NC
A8
A14
A6
A11
A4
A1
V55
V00
V55
X-Ref Target - Figure 2-11
図 2-11 に、 コ ン ポーネ ン ト が 5 つの場合の推奨配置を示 し ます。
第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR3 SDRAM イ ン タ ー フ ェ イ ス信号の説明
DDR3 SDRAM の イ ン タ ーフ ェ イ ス は、 表 2-2 に示す ク ロ ッ ク 、 制御、 ア ド レ ス、 コ マ ン ド 、 デー タ の各信号か ら 構
成 さ れます。
表 2‐2 : DDR3 SDRAM イ ン タ ー フ ェ イ ス信号の説明
信号名
説明
ク ロ ッ ク信号
差動 ク ロ ッ ク
ck_p/n[1:0]
制御信号
cke[1:0]
ク ロ ッ ク イ ネーブル
cs_n[1:0]
チッ プ セレ ク ト
odt[1:0]
オン ダ イ 終端 イ ネーブル
reset_b
遠端の SDRAM で 4.7k の抵抗を介 し て Low に接続
ア ド レ ス信号
a[15:0]
メ モ リ ア ド レ ス バス
ba[2:0]
バン ク ア ド レ ス
コ マ ン ド 信号
ras_n
行ア ド レ ス セ レ ク ト
cas_n
列ア ド レ ス セ レ ク ト
we_n
書 き 込み イ ネーブル
デー タ 信号
dq[79:0]
デー タ バ ス
dqs_p/n[9:0]
差動デー タ ス ト ロ ーブ
注記 :
1. デー タ グループには dq と dm が含ま れます。
DDR3 SDRAM の ト ポロ ジおよび配線ガ イ ド ラ イ ン
DDR3 SDRAM ア ド レ ス、 コ マ ン ド 、 制御信号の フ ラ イバイ終端
DDR3 SDRAM の高速信号では、 シ グナル イ ン テ グ リ テ ィ を最適化す る ためにア ド レ ス、 コ マ ン ド 、 制御信号に フ ラ
イ バ イ ト ポ ロ ジ を使用 し ます。 こ れ ら の各信号は、 引 き 出 し 線領域を除 き 、 それぞれの FPGA ピ ン か ら 遠端の終端
ま で連続 し て同 じ 層に配線 し ます。 つま り 、 個々のア ド レ ス、 コ マ ン ド 、 制御信号を、 複数の層に ま たがっ て配線す
る こ と はあ り ません。 図 2-12 に、 DDR3 SDRAM ア ド レ ス信号のフ ラ イ バ イ 終端を示 し ます。
X-Ref Target - Figure 2-12
DRAM #1
Memory
Controller
MAIN
via
P0
PKG Length
L0
Breakout
L1
DRAM #2
via
L2
DRAM #3
via
L3
DRAM #4
via
L3
Breakout
via
L3
VTT
DRAM #5
via
L3
via
L2
L4
Breakout STUB
RTT = 36Ω
UG583_c2_20_073015
図 2‐12 : DDR3 SDRAM ア ド レ スのフ ラ イバイ終端
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2-3 に、 DDR3 SDRAM のア ド レ ス、 コ マ ン ド 、 制御信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン を
示 し ます。
表 2‐3 : DDR3 SDRAM のア ド レ ス、 コ マ ン ド 、 制御信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L2 (DRAM L1 ( メ イ ン PCB)
引き出 し 部)
L0 (デバイ ス
引き出 し 部)
パラ メ ー タ ー
ト レース タ イ プ
L3
L4 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ラ イン
ス ト リ ップ
ライン
-
50±10%
36±10%
50±10%
50±10%
39±10%

ト レース幅
4.0
7.0
4.0
4.0
6.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
0.35 ～ 0.75
0 ～ 1.0
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間
の間隔 (最小値)
4.0
8.0
4.0
8.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
20
20
mil
ほかのグループ信号 と の間隔
(最小値)
8.0
30
30
30
30
mil
シ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
7
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
DDR3 SDRAM ク ロ ッ ク のフ ラ イバイ終端
フ ラ イ バ イ ト ポ ロ ジに本質的に存在す る ク ロ ッ ク と dq 信号間の タ イ ミ ン グ ス キ ュ ーは、 DDR3 SDRAM の ラ イ ト レ
ベ リ ン グ機能に よ っ て低減 し ます (図 2-13)。
X-Ref Target - Figure 2-13
DRAM #1
DRAM #2
DRAM #3
DRAM #4
VCCO
DRAM #5
C = 0.1 µF
Memory
Controller
MAIN
via
via
P0
PKG Length
L0
L1
Breakout
L2
via
L3
via
L3
via
RTT = 30Ω
via
L3
L3
L2
Breakout
RTT = 30Ω
L4
Breakout STUB
MAIN
via
P0
PKG Length
via
L0
Breakout
L1
L2
via
L3
via
L3
via
L3
via
via
L3
Breakout
L2
L4
Breakout STUB
UG583_c2_21_073015
図 2‐13 : DDR3 SDRAM ク ロ ッ ク のフ ラ イバイ終端
表 2-4 に、 DDR3 SDRAM の ク ロ ッ ク 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン を示 し ます。
表 2‐4 : DDR3 SDRAM の ク ロ ッ ク信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
ト レース タ イ プ
ク ロ ッ ク の差動 イ ン ピーダ ン ス
ZDIFF
ト レース幅/間隔/幅
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L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
L4 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
86±10%
76±10%
86±10%
90±10%
76±10%

4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
4.0/5.0/4.0
6.0/6.0/6.0
mil
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27
第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐4 : DDR3 SDRAM の ク ロ ッ ク信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン (続き)
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
L4 (RTT へ)
単位
0.0 ～ 0.8/1.2(1)
アドレス
L1 + 0.25
0.0 ～ 0.1
0.35 ～ 0.75
0 ～ 1.0
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間
の間隔 (最小値)
8.0
20
8.0
20
20
mil
ほかのグループ信号 と の間隔
(最小値)
8.0
30
8
30
30
mil
パラ メ ー タ ー
ト レース長
信号あ た り の PCB ビ アの最大数
7
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
DDR3 SDRAM デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
図 2-14 に、 DDR3 SDRAM のデー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-14
Memory
Controller
DRAM
MAIN
P0
PKG Length
via
L0
L1
via
L2
Breakout
Breakout
UG583_c2_22_073014
図 2‐14 : DDR3 SDRAM デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
表 2-5 に、 DDR3 SDRAM のデー タ 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン を示 し ます。
表 2‐5 : DDR3 SDRAM のデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
dq のシ ン グルエン ド イ ン ピーダ ン ス Z0
50±10%
39±10%
50±10%

dqs の差動 イ ン ピーダ ン ス ZDIFF
86±10%
76±10%
86±10%

4.0
6.0
4.0
mil
4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
mil
1.0 ～ 5.0
0.0 ～ 0.1
inch
パラ メ ー タ ー
ト レース タ イ プ
ト レース幅 (公称値)
差動 ト レース の幅/間隔/幅
ト レース長 (公称値)
0.0 ～
0.8/1.2(1)
バ イ ト 内の間隔 (最小値)
4.0
8.0
4.0
mil
バ イ ト 間の間隔 (最小値)
4.0
20
4.0
mil
dq と ス ト ロ ーブの間隔 (最小値)
4.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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DDR3 SDRAM の配線制約
DDR3 メ モ リ イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
総配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-6 に総配線長/遅延の制約を示 し ます。
表 2‐6 : DDR3 SDRAM の総配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド /制御 :
x1/x2/x3/x4/x5/x6/x7/x8/x9
(パ ッ ケージ配線 P0 を含む)
図 2-12
6.15/6.9/7.65/8.4/9.15/9.9/10.65/11.4/12.15 イ ンチ
1042/1169/1296/1423/1550/1678/1805/1932/2110ps
デー タ 信号 P0+L0+L1+L2
図 2-14
7.0 イ ンチ、 1186ps
表 2-7 お よ び表 2-8 に ス キ ュ ーの制約を示 し ます。
表 2‐7 : DDR3 SDRAM デー タ グループのスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ス ト ロ ーブに対す る デー タ
±5
±29
デー タ
5
29
dqs_p と dqs_n(1)
2
12
-149 ～ 1,796
–879mil ～ 10.6 イ ンチ
ス ト ロ ーブに対す る ク ロ ッ ク
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. デー タ グループには dq と dm が含ま れます。
3. 遅延は 169.5ps/in と し ます。 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 2 項を参照 し て く だ さ い。
4. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
表 2-8 に、 ア ド レ ス、 コ マ ン ド 、 制御グループお よ び ク ロ ッ ク グループの ス キ ュ ーの制約を示 し ます。
表 2‐8 : DDR3 SDRAM ア ド レ ス、 コ マ ン ド 、 制御信号のスキ ュ ーの制約
信号
ア ド レ ス/ コ マ ン ド /制御
ck_p と
ck_n(1)
信号セグ メ ン ト
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
FPGA か ら 各 メ モ リ デバ イ ス
±8
±47
FPGA か ら 各 メ モ リ デバ イ ス
2
12
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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DDR4 SDRAM の PCB ガ イ ド ラ イ ン
概要
こ のセ ク シ ョ ン では、 標準的な DDR4 SDRAM イ ン タ ーフ ェ イ ス の電気的設計ガ イ ド ラ イ ン を、 UltraScale アーキ テ
ク チ ャ のシ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ンに基づいて示 し ます。 代表的なデザ イ ン例 と
し て、 x16 デバ イ ス で DDR4 コ ン ポーネ ン ト を 5 つ使用 し た 80 ビ ッ ト 幅の イ ン タ ーフ ェ イ ス を取 り 上げます。
重要 : 一般的なシ ス テ ム デザ イ ンで DDR4 SDRAM の最大データ レー ト を達成する には、 こ のセ ク シ ョ ンの配線ガ イ
ド ラ イ ンすべてに従っ て く だ さ い。 一部の規則に限定的に反する、 独自ま たは固有のデザ イ ン も 可能です。 その場合
は リ ス ク を軽減する ために、 ほかの配線パ ラ メ ー タ ーに対 し て設計や配線上の ト レー ド オ フ が求め ら れます。 こ れ ら
の ト レー ド オフ を評価する には、 シ ス テ ム レベルのチ ャ ネル シグナル イ ン テグ リ テ ィ シ ミ ュ レーシ ョ ンが必要です。
DDR4 SDRAM イ ン タ ー フ ェ イ ス信号の説明
DDR4 SDRAM の イ ン タ ーフ ェ イ ス は、 表 2-9 に示す ク ロ ッ ク 、 制御、 ア ド レ ス、 デー タ の各信号か ら 構成 さ れます。
表 2‐9 : DDR4 SDRAM の I/O 信号の説明
信号名
説明
ク ロ ッ ク信号
ck_t、 ck_c
差動 ク ロ ッ ク
制御信号
cke
ク ロ ッ ク イ ネーブル
cs_n
チップ セレ ク ト
odt
オン ダ イ 終端 イ ネーブル
reset_b
遠端の SDRAM で 4.7k の抵抗を介 し て Low に接続
ア ド レ ス信号
a[17:0]
ア ド レ ス入力
bg[1:0]
バン ク グループ入力
ba[1:0]
バン ク ア ド レ ス入力
act_n
ア ク テ ィ ベー ト コ マ ン ド 入力
par
コ マ ン ド お よ びア ド レ ス のパ リ テ ィ 入力
デー タ 信号
dq[79:0]
デー タ 入力/出力
dqs_t、 _c[9:0]
デー タ ス ト ロ ーブ (差動)
dm_n/dbi_n
デー タ マ ス ク お よ びデー タ バ ス反転
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR4 SDRAM の ト ポロ ジおよび配線ガ イ ド ラ イ ン
DDR4 SDRAM ア ド レ ス、 コ マ ン ド 、 制御信号の フ ラ イバイ終端
DDR4 SDRAM の高速信号では、 シ グナル イ ン テ グ リ テ ィ を最適化す る ためにア ド レ ス、 コ マ ン ド 、 制御信号に フ ラ
イ バ イ ト ポ ロ ジ を使用 し ます (図 2-15)。 各 SDRAM の ク ロ ッ ク 、 ア ド レ ス、 コ マ ン ド 、 制御ピ ンは、 それぞれが単
一の ト レース に接続 さ れ、 最遠端で終端 さ れます。
X-Ref Target - Figure 2-15
DRAM #1
Memory
Controller
MAIN
via
P0
L0
PKG Length
Breakout
L1
DRAM #2
via
L2
DRAM #3
via
L3
DRAM #4
via
L3
via
L3
VTT
DRAM #5
via
L3
Breakout
via
L2
L4
Breakout STUB
RTT = 39Ω
UG583_c2_23_073015
図 2‐15 : DDR4 SDRAM ア ド レ ス、 コ マ ン ド 、 制御信号のフ ラ イバイ終端
表 2-10 に、 DDR4 SDRAM のア ド レ ス、 コ マ ン ド 、 制御信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン を
示 し ます。
表 2‐10 : DDR4 SDRAM のア ド レ ス、 コ マ ン ド 、 制御信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
L4 (RTT へ)
単位
ス ト リ ップ
ラ イン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ラ イン
ス ト リ ップ
ライン
-
50±10%
36±10%
50±10%
50±10%
39±10%

ト レース幅
4.0
7.0
4.0
4.0
6.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
0.35 ～ 0.75
0～1
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の間隔
(最小値)
4.0
8.0
4.0
8.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
20
20
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
7
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR4 SDRAM ク ロ ッ ク のフ ラ イバイ終端
フ ラ イ バ イ ト ポ ロ ジに本質的に存在す る ク ロ ッ ク と dq 信号間の タ イ ミ ン グ ス キ ュ ーは、 DDR4 SDRAM の ラ イ ト レ
ベ リ ン グ機能に よ っ て低減 し ます (図 2-16)。
X-Ref Target - Figure 2-16
DRAM #1
DRAM #2
DRAM #3
DRAM #4
VCCO
DRAM #5
C = 0.01 µF
Memory
Controller
MAIN
via
P0
L0
L1
Breakout
PKG Length
PKG Length
L0
Breakout
via
via
L3
L3
via
L1
L3
L2
RTT = 36Ω
L4
Breakout STUB
via
L2
RTT = 36Ω
via
via
L3
Breakout
MAIN
via
P0
via
L2
via
L3
via
L3
via
via
L3
via
L3
Breakout
L2
L4
Breakout STUB
UG583_c2_24_073015
図 2‐16 : DDR4 SDRAM ク ロ ッ ク のフ ラ イバイ終端
表 2-11 に、 DDR4 SDRAM の ク ロ ッ ク 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン を示 し ます。
表 2‐11 : DDR4 SDRAM のク ロ ッ ク 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
L4 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
86
76
86
90
76

4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
4.0/5.0/4.0
6.0/6.0/6.0
mil
0.0 ～ 0.8/1.2(1)
アドレス
L1 + 0.25
0.0 ～ 0.1
0.35 ～ 0.75
0 ～ 1.0
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の
間隔 (最小値)
8.0
20
8.0
20
20
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
8.0
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
ク ロ ッ ク の差動 イ ン ピーダ ン ス ZDIFF
ト レース幅/間隔/幅
ト レース長
信号あ た り の PCB ビ アの最大数
7
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR4 SDRAM デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
図 2-17 に、 DDR4 SDRAM のデー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-17
Memory
Controller
DRAM
MAIN
P0
PKG Length
via
L0
L1
via
L2
Breakout
Breakout
UG583_c2_25_073014
図 2‐17 : DDR4 SDRAM デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
表 2-12 に、 DDR4 SDRAM のデー タ 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン を示 し ます。
表 2‐12 : DDR4 SDRAM のデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
50±10%
39±10%
50±10%

dqs の差動 イ ン ピーダ ン ス ZDIFF
86
76
86

ト レース幅 (公称値)
4.0
6.0
4.0
mil
4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
inch
バ イ ト 内の間隔 (最小値)
4.0
8.0
4.0
mil
バ イ ト 間の間隔 (最小値)
4.0
20
4.0
mil
dq と ス ト ロ ーブの間隔 (最小値)
4.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
dq のシ ン グルエン ド イ ン ピーダ ン ス Z0
差動 ト レース の幅/間隔/幅
ト レース長
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR4 SDRAM の配線制約
DDR4 メ モ リ イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
総配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-13 に総配線長/遅延の制約を示 し ます。
表 2‐13 : DDR4 SDRAM の総配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド /制御 :
x1/x2/x3/x4/x5/x6/x7/x8/x9
(パ ッ ケージ ルーテ ィ ン グ P0 を含む)
図 2-15
7.15/7.9/8.65/9.4/10.15/10.9/11.65/12.4/13.15 イ ンチ
1211/1339/1466/1593/1720/1847/1974/2101/2228ps
デー タ 信号 P0+L0+L1+L2
図 2-17
6.0 イ ンチ、 1017ps
表 2-14 お よ び表 2-15 に ス キ ュ ーの制約を示 し ます。
表 2‐14 : DDR4 SDRAM デー タ グループのスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ス ト ロ ーブに対す る デー タ
±5
±29
デー タ
5
29
dqs_p と dqs_n(1)
2
12
-149 ～ 1,796
–879mil ～ 10.59 イ ンチ
ス ト ロ ーブに対す る ク ロ ッ ク
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. デー タ グループには dq と dm_n/dbi_n が含まれます。
3. 遅延は 169.5ps/in と し ます。 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 2 項を参照 し て く だ さ い。
4. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
表 2-15 にデー タ グループの ス キ ュ ーの制約を示 し ます。
表 2‐15 : DDR4 SDRAM ア ド レ ス、 コ マ ン ド 、 制御信号のスキ ュ ーの制約
信号
信号セグ メ ン ト
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ア ド レ ス/ コ マ ン ド /制御
FPGA か ら 各 メ モ リ デバ イ ス
±8
±47
ck_p と ck_n(1)
FPGA か ら 各 メ モ リ デバ イ ス
2
12
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR3/DDR4 UDIMM/RDRIMM/SODIMM 配線ガ イ ド
ライン
DIMM (dual in-line memory module) を 2 つ使用す る 場合は、各 DIMM には専用のポ イ ン ト ツー ポ イ ン ト の ク ロ ッ ク お
よ び制御信号が必要です。 デー タ 、 コ マ ン ド 、 お よ びア ド レ ス信号はフ ラ イ バ イ ト ポ ロ ジで両 DIMM に配線 し ます。
DDR3/DDR4 DIMM のク ロ ッ ク信号のポ イ ン ト ツー ポ イ ン ト 配線
図 2-18 お よ び表 2-16 に、 DDR3/DDR4 DIMM の ク ロ ッ ク 信号の配線 ト ポ ロ ジお よ びガ イ ド ラ イ ン を示 し ます。
X-Ref Target - Figure 2-18
Memory
Controller
MAIN
via
P0
L0
PKG Length
Breakout
MAIN
via
P0
L0
PKG Length
UDIMM
L1
L1
Breakout
UG583_c2_43_102414
図 2‐18 : DDR3/DDR4 DIMM のク ロ ッ ク 信号のポ イ ン ト ツー ポ イ ン ト 配線
表 2‐16 : DIMM ク ロ ッ ク 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
L0 (FPGA 引き出 し 線)
L1 ( メ イ ン PCB)
L2 (DIMM 間)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
86±10%
66±10%
66±10%

4.0/4.0/4.0
8.0/8.0/8.0
8.0/8.0/8.0
mil
0.0 ～ 0.8/1.2(1)
ア ド レ ス L1 + 0.25
<0.5
inch
ア ド レ ス、 コ マ ン ド 、 制御信号 と の間隔
(最小値)
8.0
20
20
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
ト レース タ イ プ
差動 イ ン ピーダ ン ス Z0
ト レース幅/間隔/幅
ト レース長
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR3/DDR4 DIMM の制御、 コ マ ン ド 、 およびア ド レ ス信号の配線
図 2-19、 図 2-20、 お よ び表 2-17 に、 DDR3/DDR4 DIMM のア ド レ ス、 コ マ ン ド 、 制御信号の配線 ト ポ ロ ジお よ びガ
イ ド ラ イ ン を示 し ます。 DIMM コ ネ ク タ の コ マ ン ド /制御信号の ピ ン領域に、 1.0µF の 0402 キ ャ パシ タ を 4 つ配置 し
ます。 すべてのキ ャ パシ タ は VCCO と GND 間に接続 し ます。
X-Ref Target - Figure 2-19
UDIMM
Memory
Controller
MAIN
P0
L0
via
PKG Length
L1
Breakout
UG583_c2_44_102314
図 2‐19 : DDR3/DDR4 DIMM の制御信号のポ イ ン ト ツー ポ イ ン ト 配線
X-Ref Target - Figure 2-20
UDIMM #1
UDIMM #2
Memory
Controller
MAIN
P0
PKG Length
L0
via
L1
L2
Breakout
UG583_c2_45_102314
図 2‐20 : DDR3/DDR4 DIMM の コ マ ン ド /ア ド レ ス信号の フ ラ イバイ配線
表 2‐17 : DIMM ア ド レ ス、 コ マ ン ド 、 制御信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン パラ メ ー タ ー
L0 (FPGA 引き出 し 線)
L1 ( メ イ ン PCB)
L2 (DIMM 間)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
50±10%
39 ± 10%、
34 ± 10% ( コ マ ン ド )
39±10%

ト レース幅
4.0
6.0、 6.9 (コ マ ン ド )
6.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
<0.5
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の
間隔 (最小値)
4.0
12.0、 13.8 (コ マン ド )
12.0、 13.8 (コ マン ド )
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
ア ド レ ス/ コ マ ン ド : 2 (DIMM 1 つの場合)、 3 (DIMM 2 つの場合)
制御信号 : 2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR3/DDR4 DIMM のデー タ 信号 (DQ、 DQS) の配線
図 2-21、図 2-22、お よ び表 2-18 に、DDR3/DDR4 DIMM のデー タ 配線の配線 ト ポ ロ ジお よ びガ イ ド ラ イ ン を示 し ます。
X-Ref Target - Figure 2-21
UDIMM #1
UDIMM #2
Memory
Controller
MAIN
via
P0
L0
PKG Length
L1
L2
Breakout
MAIN
via
P0
L0
PKG Length
DIMM to
DIMM
L1
L2
Breakout
UG583_c2_46_102314
図 2‐21 : DDR3/DDR4 DIMM の DQS のフ ラ イバイ配線
X-Ref Target - Figure 2-22
UDIMM #1
UDIMM #2
Memory
Controller
MAIN
P0
L0
PKG Length
via
L1
L2
Breakout
UG583_c2_47_102314
図 2‐22 : DDR3/DDR4 DIMM の DQ のフ ラ イバイ配線
表 2‐18 : DIMM のデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
L0 (FPGA 引き出 し 線)
L1 ( メ イ ン PCB)
L2 (DIMM 間)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
50±10%
39±10%
39±10%

dqs の差動 イ ン ピーダ ン ス ZDIFF
86
66
66

dq ト レース幅 (公称値)
4.0
6.0
6.0
mil
4.0/4.0/4.0
8.0/8.0/8.0
8.0/8.0/8.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
<0.5
inch
バ イ ト 内の間隔 (最小値)
4.0
15
15
mil
バ イ ト 間の間隔 (最小値)
4.0
30
30
mil
dq と ス ト ロ ーブの間隔 (最小値)
4.0
21
21
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
ト レース タ イ プ
dq のシ ン グルエン ド イ ン ピーダ ン ス Z0
dqs 差動 ト レース の幅/間隔/幅
ト レース長
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐18 : DIMM のデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン (続き)
パラ メ ー タ ー
L0 (FPGA 引き出 し 線)
PCB ビ アの最大数
L1 ( メ イ ン PCB)
単位
L2 (DIMM 間)
2 (DIMM 1 つの場合)、 3 (DIMM 2 つの場合)
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
DDR3 UDIMM/RDIMM/SODIMM の配線制約
DDR3 DIMM イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
総配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-19 に総配線長/遅延の制約を示 し ます。
表 2‐19 : DDR3 DIMM の総配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド /制御信号 : x1/x2
(パ ッ ケージ配線 P0 を含む)
図 2-20
6.15/6.65 イ ンチ、 1042/1127ps
デー タ 信号 P0+L0+L1+L2
図 2-22
7.0 イ ンチ、 1186ps
表 2-20 お よ び表 2-21 に ス キ ュ ーの制約を示 し ます。
表 2‐20 : DDR3 DIMM デー タ グループのスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ス ト ロ ーブに対す る デー タ
±5
±29
デー タ
5
29
dqs_p と dqs_n(1)
2
12
±50
±295
ス ト ロ ーブに対す る ク ロ ッ ク
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. デー タ グループには dq と dm が含ま れます。
3. 遅延は 169.5ps/in と し ます。 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 2 項を参照 し て く だ さ い。
表 2‐21 : DDR3 DIMM ア ド レ ス、 コ マ ン ド 、 制御信号のスキ ュ ーの制約
信号
信号セグ メ ン ト
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
±47
12
ア ド レ ス/ コ マ ン ド /制御
FPGA か ら 各 メ モ リ デバ イ ス
8
ck_p と ck_n(1)
FPGA か ら 各 メ モ リ デバ イ ス
2
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
DDR4 UDIMM/RDIMM/SODIMM の配線制約
DDR4 DIMM イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
総配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-22 に総配線長/遅延の制約を示 し ます。
表 2‐22 : DDR4 DIMM の総配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド /制御信号 : x1/x2
(パ ッ ケージ配線 P0 を含む)
図 2-20
7.15/7.65 イ ンチ
1212/1296ps
デー タ 信号 P0+L0+L1+L2
図 2-22
6.0 イ ンチ
1017ps
表 2-23 お よ び表 2-24 に ス キ ュ ーの制約を示 し ます。
表 2‐23 : DDR4 DIMM のスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ス ト ロ ーブに対す る デー タ
±5
±29
デー タ
5
29
dqs_p と dqs_n(1)
2
12
±50
±295
ス ト ロ ーブに対す る ク ロ ッ ク
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. デー タ グループには dq と dm_n/dbi_n が含ま れます。
3. 遅延は 169.5ps/in と し ます。 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 2 項を参照 し て く だ さ い。
4. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
表 2‐24 : DDR4 DIMM ア ド レ ス、 コ マ ン ド 、 制御信号のスキ ュ ーの制約
信号
信号セグ メ ン ト
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ア ド レ ス/ コ マ ン ド /制御
FPGA か ら 各 メ モ リ デバ イ ス
8
±47
ck_p と ck_n(1)
FPGA か ら 各 メ モ リ デバ イ ス
2
12
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ の PCB ガ イ ド ラ イ ン
概要
こ のセ ク シ ョ ンでは、 標準的な RLDRAM 3 メ モ リ イ ン タ ーフ ェ イ ス の電気的設計ガ イ ド ラ イ ン を、 UltraScale アーキ
テ ク チ ャ のシ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ンに基づいて示 し ます。 代表的なデザ イ ン例
と し て、x36 デバ イ ス で RLDRAM 3 コ ン ポーネ ン ト を 2 つ使用 し た 72 ビ ッ ト 幅の イ ン タ ーフ ェ イ ス を取 り 上げます。
ク ラ ム シ ェ ルお よ びフ ラ イ バ イ ト ポ ロ ジについて検討 し ます。
重要 : 一般的なシ ス テ ム デザ イ ンで RLDRAM 3 メ モ リ イ ン タ ーフ ェ イ ス の最大デー タ レー ト を達成す る には、 こ の
セ ク シ ョ ンの配線ガ イ ド ラ イ ンすべてに従っ て く だ さ い。 一部の規則に限定的に反する 、 独自ま たは固有のデザ イ ン
も 可能です。 その場合は リ ス ク を軽減す る ために、 ほかの配線パ ラ メ ー タ ーに対 し て設計や配線上の ト レー ド オ フ が
求め ら れます。 こ れ ら の ト レー ド オ フ を評価する には、 シ ス テ ム レベルのチ ャ ネル シ グナル イ ン テ グ リ テ ィ シ ミ ュ
レーシ ョ ンが必要です。
RLDRAM 3 メ モ リ イ ン タ ー フ ェ イ ス信号の説明
RLDRAM 3 メ モ リ イ ン タ ーフ ェ イ ス は、 表 2-25 に示す ク ロ ッ ク 、 制御、 ア ド レ ス、 コ マ ン ド 、 デー タ の各信号か ら
構成 さ れます。
表 2‐25 : RLDRAM 3 メ モ リ イ ン タ ー フ ェ イ ス信号の説明
信号名
説明
ク ロ ッ ク信号
ck_p/n[1:0]
コ マ ン ド お よ びア ド レ ス ク ロ ッ ク
dk_p/n[3:0]
書 き 込みデー タ ク ロ ッ ク
qk_p/n[7:0]
読み出 し デー タ ク ロ ッ ク (デバ イ スへ)
制御信号
reset_n
遠端の RLD3 デバ イ ス近 く で 4.7k の抵抗を介 し て Low に接続
ア ド レ ス信号
a[20:0]
メ モ リ ア ド レ ス バス
ba[3:0]
バン ク ア ド レ ス
コ マ ン ド 信号
cs_n
チ ッ プ セ レ ク ト - コ マ ン ド を定義す る ために ref_n お よ び we_n と 併用
ref_n
コ マ ン ド を定義す る ために cs_n お よ び we_n と 併用
we_n
コ マ ン ド を定義す る ために cs_n お よ び ref_n と 併用
デー タ 信号
dq[71:0]
デー タ バ ス
dm[3:0]
書 き 込みデー タ マ ス ク
qvld[3:0]
読み出 し デー タ Valid
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
ク ラムシ ェ ルおよび フ ラ イバイ コ ン フ ィ ギ ュ レーシ ョ ンにおける RLDRAM 3 メ モ リ の ト ポロ ジおよび配線ガ イ ド ラ イ ン
幅を拡張 し た RLDRAM 3 メ モ リ の ク ラ ムシ ェ ル コ ン フ ィ ギ ュ レーシ ョ ン
X-Ref Target - Figure 2-23
MF
ZQ
QK/QK#
QVLD
DQ
DK/DK#
DM
BA/A
WE#/REF#
CS#
FPGA
CK/CK#
RESET#
RLDRAM3 Device 1
Device1 QK/QK#
Device2 QK/QK#
Device1 QVLD
Device2 QVLD
Device1 DQ
Device2 DQ
Device1 DK/DK#
Device2 DK/DK#
Device1 DM
Device2 DM
BA/A
WE#/REF#
VTT
VTT
VTT
CS#
CK/CK#
GND
RESET#
MF
ZQ
QK/QK#
QVLD
DQ
DK/DK#
DM
BA/A
WE#/REF#
CS#
CK/CK#
RESET#
VDDQ
RLDRAM3 Device 2
UG583_c2_26_081415
図 2‐23 : 幅を拡張 し た ク ラ ムシ ェ ル RLDRAM 3 メ モ リ
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
幅を拡張 し た RLDRAM 3 メ モ リ の フ ラ イバイ コ ン フ ィ ギ ュ レーシ ョ ン
X-Ref Target - Figure 2-24
RLDRAM 3 Device 1
DK/DK
QK/QK
D
DM
ZQ
CK/CK A/BA/REF/WE CS
VTT
RLDRAM
RLDRAM 3 3
DEVICE
Device
1
2
RQ
RESET
DK/DK
QK/QK
D
DM
CK/CK A/BA/REF/WE CS
ZQ
RQ
RESET
VTT GND
FPGA
Device 1 DK/DK
Device 2 DK/DK
Device 1 QK/QK
Device 2 QK/QK
Device 1 DQ
Device 2 DQ
Device 1 DM
Device 2 DM
CK/CK
A/BA/REF/WE
CS
RESET
UG583_c2_27_091015
図 2‐24 : 幅を拡張 し た フ ラ イバイ RLDRAM 3 メ モ リ
UltraScale アーキテ ク チ ャ PCB デザイ ン
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ のア ド レ スおよび コ マ ン ド 信号のク ラ ムシ ェ ル配線 と 終端
ク ラ ム シ ェ ル ト ポ ロ ジでは、 RLDRAM 3 デバ イ ス の ミ ラ ー リ ン グ機能に よ り 、 ア ド レ スお よ び コ マ ン ド の各信号が、
ト ポ ロ ジの一致 し た状態で対向す る メ モ リ デバ イ ス に接続 さ れます (図 2-25)。
X-Ref Target - Figure 2-25
VTT
39Ω
STUB
Memory
Controller
L2
MAIN
via
Top Layer
P0
L0
PKG Length
L1
DRAM
Top Layer
L2
Breakout
via
L3
via
Breakout
DRAM
Bottom Layer
UG583_c2_28_073014
図 2‐25 : ク ラ ムシ ェ ル実装 さ れた RLDRAM 3 メ モ リ のア ド レ スおよび コ マ ン ド のク ラ ムシ ェ ル配線
表 2-26 に、 ク ラ ム シ ェ ル配線のア ド レ スお よ び コ マ ン ド 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン
を示 し ます。
表 2‐26 : ク ラ ムシ ェ ル配線のア ド レ スおよび コ マ ン ド 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
50±10%
39±10%
50±10%
39±10%

ト レース幅
4.0
6.0
4.0
6.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.25
0 ～ 1.0
inch
ア ド レ スお よ び コ マ ン ド 信号間の間隔
(最小値)
4.0
8.0
4.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
20
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
6
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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43
第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ のア ド レ スおよび コ マ ン ド 信号のフ ラ イバイ配線 と 終端
フ ラ イ バ イ ト ポ ロ ジ を使用す る 場合、 ア ド レ スお よ び コ マ ン ド の各信号は、 各 メ モ リ デバ イ ス を経由 し なが ら 対応
す る ピ ンに接続 さ れます (図 2-26)。
X-Ref Target - Figure 2-26
DRAM #1
Memory
Controller
DRAM #2
VTT
MAIN
via
via
P0
L2
L0
PKG Length
Breakout
L1
L2
via
L3
Breakout
via
L2
L4
Breakout
STUB
RTT = 39Ω
UG583_c2_29_080315
図 2‐26 : RLDRAM 3 メ モ リ のア ド レ ス、 コ マ ン ド 、 制御信号のフ ラ イバイ終端
表 2-27 に、 RLDRAM 3 メ モ リ フ ラ イ バ イ 配線のア ド レ ス、 コ マ ン ド 、 制御信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関
す る ガ イ ド ラ イ ン を示 し ます。
表 2‐27 : RLDRAM 3 メ モ リ フ ラ イバイ配線のア ド レ ス、 コ マ ン ド 、 制御信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する
ガイ ド ラ イン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
L4 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
50±10%
36±10%
50±10%
50±10%
39±10%

ト レース幅
4.0
7.0
4.0
4.0
6.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.25
0.35 ～ 1.05
0 ～ 1.0
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の
間隔 (最小値)
4.0
8.0
4.0
8.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
20
20
mil
ほかのグループ信号 と の間隔
(最小値)
8.0
30
30
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
6
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ の CK_P/N の ク ラ ムシ ェ ル配線
図 2-27 に、 ク ラ ム シ ェ ル実装 さ れた RLDRAM 3 メ モ リ の ck_p/n 信号の配線を示 し ます。
X-Ref Target - Figure 2-27
VCCO
0.1 µF
36Ω
36Ω
STUB
L2
L3
STUB
Memory
Controller
L2
Breakout
MAIN
Breakout
L1
L2
L3
via
P0
L0
via
DRAM
PKG Length
Top Layer
via
P0
L0
PKG Length
Breakout
L1
L2
MAIN
Breakout
via
DRAM
Bottom Layer
UG583_c2_30_073014
図 2‐27 : ク ラ ムシ ェ ル実装 さ れた RLDRAM 3 メ モ リ の ck_p/n 信号の配線
表 2-28 に、 RLDRAM 3 メ モ リ ク ラ ム シ ェ ル配線の ck_p/n 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン
を示 し ます。
表 2‐28 : RLDRAM 3 メ モ リ ク ラ ムシ ェ ル配線の ck_p/n 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
ト レース タ イ プ
ク ロ ッ ク の差動 イ ン ピーダ ン ス ZDIFF
ト レース幅/間隔/幅
ト レース長
ほかのグループ信号 と の間隔 (最小値)
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3 (終端へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
86±10%
76±10%
86±10%
76±10%

4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
6.0/6.0/6.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 3.0
0.0 ～ 0.25
0 ～ 1.0
inch
8.0
30
30
20
mil
信号あ た り の PCB ビ アの最大数
3
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ の CK_P/N の フ ラ イバイ配線
図 2-28 に、 RLDRAM 3 メ モ リ の ク ロ ッ ク 差動フ ラ イ バ イ 配線を示 し ます。
X-Ref Target - Figure 2-28
DRAM #2
DRAM #1
VCCO
C = 0.1 µF
Memory
Controller
MAIN
L2
L0
Breakout
P0
PKG Length
L1
RTT = 36Ω
via
via
via
L3
L2
Breakout
RTT = 36Ω
via
L2
Breakout
L4
STUB
L2
Breakout
L4
STUB
MAIN
via
P0
PKG Length
L2
L0
Breakout
L1
via
L2
Breakout
via
L3
via
UG583_c2_31_080315
図 2‐28 : RLDRAM 3 メ モ リ のク ロ ッ ク 差動フ ラ イバイ配線
表 2-29 に、 RLDRAM 3 メ モ リ フ ラ イ バ イ 配線の ク ロ ッ ク 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン
を示 し ます。
表 2‐29 : RLDRAM 3 メ モ リ フ ラ イバイ配線の ク ロ ッ ク信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM
引き出 し 部)
L3
L4 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ラ イン
-
86±10%
76±10%
86±10%
90±10%
76±10%

4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
4.0/5.0/4.0
6.0/6.0/6.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 3.0
0.0 ～ 0.25
0.35 ～ 1.05
0 ～ 1.0
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の
間隔 (最小値)
8.0
20
8.0
20
20
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
ク ロ ッ ク の差動 イ ン ピーダ ン ス ZDIFF
ト レース幅/間隔/幅
ト レース長
信号あ た り の PCB ビ アの最大数
4
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ の DK_P/N および QK_P/N の差動ポ イ ン ト ツー ポ イ ン ト 配線
図 2-29 と 図 2-30 に、 RLDRAM 3 メ モ リ の dk_p/n お よ び qk_p/n の差動ポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-29
Memory
Controller
Breakout
P0
MAIN
Breakout
L1
L2
L0
via
via
PKG Length
P0
DRAM
L0
via
PKG Length
Breakout
via
L1
L2
MAIN
Breakout
UG583_c2_32_073014
図 2‐29 : dk_p/n ポ イ ン ト ツー ポ イ ン ト 配線
X-Ref Target - Figure 2-30
Memory
Controller
Breakout
P0
via
MAIN
Breakout
L0
L1
L2
L0
L1
L2
MAIN
Breakout
via
PKG Length
P0
PKG Length
via
Breakout
via
UG583_c2_42_101614
図 2‐30 : qk_p/n ポ イ ン ト ツー ポ イ ン ト 配線
表 2-30 に、 RLDRAM 3 メ モ リ の dk お よ び qk 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン を示 し ます。
表 2‐30 : RLDRAM 3 メ モ リ の dk および qk 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
ト レース タ イ プ
ck/qk の差動 イ ン ピーダ ン ス ZDIFF
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
86±10%
76±10%
86±10%

4.0
6.0
4.0
mil
4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
mil
1.0 ～ 4.0
0.0 ～ 0.25
inch
ト レース幅 (公称値)
差動 ト レース の幅/間隔/幅
ト レース長 (公称値)
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0.0 ～
0.8/1.2(1)
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐30 : RLDRAM 3 メ モ リ の dk および qk 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン (続き)
パラ メ ー タ ー
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
8.0
30
30
mil
ほかのグループ信号 と の間隔 (最小値)
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
RLDRAM 3 メ モ リ のデー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
図 2-31 に、 RLDRAM 3 メ モ リ のデー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-31
Memory
Controller
DRAM
MAIN
P0
PKG Length
via
L0
L1
Breakout
via
L2
Breakout
UG583_c2_33_073014
図 2‐31 : デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
表 2-31 に、 RLDRAM 3 メ モ リ のデー タ 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン を示 し ます。
表 2‐31 : RLDRAM 3 メ モ リ のデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
50±10%
39±10%
50±10%

ト レース幅 (公称値)
4.0
6.0
4.0
mil
ト レース長 (公称値)
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.25
inch
バ イ ト 内の間隔 (最小値)
4.0
8.0
4.0
mil
バ イ ト 間の間隔 (最小値)
4.0
20
4.0
mil
dq か ら dm ま での間隔 (最小値)
4.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
dq の イ ン ピーダ ン ス Z0
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
RLDRAM 3 メ モ リ の配線制約
RLDRAM 3 メ モ リ イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
最大配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-32 に最大配線長/遅延の制約を示 し ます。
表 2‐32 : RLDRAM 3 メ モ リ の最大配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド
図 2-25、
図 2-26
6.0 イ ンチ
1017ps
デー タ 信号 P0+L0+L1+L2
図 2-31
6.0 イ ンチ
1017ps
表 2-33 に ス キ ュ ーの制約を示 し ます。
表 2‐33 : RLDRAM 3 メ モ リ のスキ ュ ーの制約
信号
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
dk_p/n に対す る dq/dm
±5
±29
qk_p/n に対す る dq
±5
±29
qvld か ら qk_p/n ま で
±5
±29
ck_p/n に対す る dk_p/n
±5
±29
ck_p/n に対す る ア ド レ ス/ コ マ ン ド
±5
±29
差動信号 p か ら 差動信号 n ま で (1)
2
12
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
QDR II+ SRAM の PCB ガ イ ド ラ イ ン
概要
こ のセ ク シ ョ ンでは、 標準的な QDR II+ SRAM イ ン タ ーフ ェ イ ス の電気的設計ガ イ ド ラ イ ン を、 UltraScale アーキ テ
ク チ ャ のシ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ンに基づいて示 し ます。 代表的なデザ イ ン例 と
し て、 x18 デバ イ ス で QDR II+ コ ン ポーネ ン ト を 2 つ使用 し た 36 ビ ッ ト 幅の イ ン タ ーフ ェ イ ス を取 り 上げます。
重要 : 一般的な シ ス テ ム デザ イ ン で QDR II+ SRAM の最大デー タ レー ト を達成す る には、 こ のセ ク シ ョ ン の配線ガ
イ ド ラ イ ンすべてに従っ て く だ さ い。
QDR II+ SRAM イ ン タ ー フ ェ イ ス信号の説明
QDR II+ SRAM の イ ン タ ーフ ェ イ ス は、 表 2-34 に示す ク ロ ッ ク 、 制御、 ア ド レ ス、 コ マ ン ド 、 デー タ の各信号か ら 構
成 さ れます。
表 2‐34 : QDR II+ SRAM イ ン タ ー フ ェ イ ス信号の説明
信号名
説明
ク ロ ッ ク信号
k/k_b[1:0]
書 き 込みデー タ /ア ド レ ス/ コ マ ン ド ク ロ ッ ク
cq/cq_b[1:0]
読み出 し デー タ ク ロ ッ ク
制御信号
zq
出力 イ ン ピーダ ン ス整合 (NC と し ない、 ま た GND に接続 し ない)
odt
オン ダ イ 終端の選択
ア ド レ ス信号
a[19:0]
メ モ リ ア ド レ ス バス
コ マ ン ド 信号
wps_n
書 き 込みポー ト の選択
rps_n
読み出 し ポー ト の選択
デー タ 信号
d[35:0]
デー タ 入力バス
bws[3:0]
バ イ ト 書 き 込みの選択
q[35:0]
デー タ 出力バス
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
デ ュ アル QDR II+ SRAM デバイ スのデザイ ン例
図 2-32 に、 幅を拡張 し た QDR II+ SRAM デバ イ ス のデザ イ ン例を示 し ます。
X-Ref Target - Figure 2-32
RQ = 250Ω
ZQ
ODT
SRAM #1
D
CQ/CQ
Q
VT
A RPS WPS BWS K K
R V
T
R
FPGA
ZQ
ODT
SRAM #2
CQ/CQ
Q
RPS WPS BWS K K
D
A
VT
VT
R
VT
R
DATA IN1
DATA IN2
DATA OUT1
DATA OUT2
Address
RPS
WPS
BWS
CLKIN1/CLKIN1
CLKIN2/CLKIN2
Source K
Source K
R
RQ = 250Ω
R
VT
VT = VDDQ/2
UG583_c2_34_021115
図 2‐32 : 幅を拡張 し た QDR II+ SRAM デバイ スのデザイ ン例
図 2-33 に、 シ ン グル QDR II+ SRAM デバ イ ス のデザ イ ン例を示 し ます。
X-Ref Target - Figure 2-33
Q/CQ/CQ# 50Ω
ODT
D/K/K#/BWS#
FPGA
SRAM
RQ
CA
VT
ZQ
250Ω
R
UG583_c2_51_012115
図 2‐33 : シ ングル QDR II+ SRAM デバイ スのデザイ ン例
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
フ ラ イバイ コ ン フ ィ ギ ュ レーシ ョ ンにおける QDR II+ SRAM の
ト ポロ ジおよび配線ガ イ ド ラ イ ン
QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号の フ ラ イバイ配線 と 終端
シグナル イ ン テグ リ テ ィ を最適化する ために、ア ド レ ス と コ マン ド 信号にフ ラ イ バ イ ト ポ ロ ジ を使用し ます (図 2-34)。
X-Ref Target - Figure 2-34
SRAM #1
Memory
Controller
SRAM #2
VTT
MAIN
via
via
P0
L2
L0
L1
PKG Length
Breakout
via
L2
L3
Breakout
via
L2
L4
Breakout
STUB
RTT = 30Ω
UG583_c2_35_080315
図 2‐34 : QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号のフ ラ イバイ配線 と 終端
図 2-35 に、 QDR II+ SRAM のア ド レ スお よ び コ マ ン ド 信号のポ イ ン ト ツー ポ イ ン ト 配線お よ び終端を示 し ます。
X-Ref Target - Figure 2-35
VTT
39Ω
STUB
Memory
Controller
L2
MAIN
P0
L0
via
PKG Length
via
L4
DRAM
L1
L2
via
Breakout
Breakout
UG583_c2_52_051915
図 2‐35 : QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号のポ イ ン ト ツー ポ イ ン ト 配線 と 終端
表 2-35 に、 QDR II+ SRAM のア ド レ スお よ び コ マ ン ド 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン を示
し ます。
表 2‐35 : QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (SRAM 引き出 し 部)
L3 ( メ イ ン)
L4 (RTT へ)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ラ イン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
50±10%
39±10%
50±10%
50±10%
36±10%

ト レース幅
4.0
6.0
4.0
4.0
7.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
0.0 ～ 3.0
0.0 ～ 0.3
0.5 ～ 0.8
0.0 ～ 0.4
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の
間隔 (最小値)
4.0
8.0
4.0
8.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
20
20
mil
パラ メ ー タ ー
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
UltraScale アーキテ ク チ ャ PCB デザイ ン
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐35 : QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン (続き)
パラ メ ー タ ー
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (SRAM 引き出 し 部)
L3 ( メ イ ン)
L4 (RTT へ)
単位
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
30
30
mil
PCB ビ アの最大数
4
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
QDR II+ SRAM のその他の配線ガ イ ド ラ イ ン
T 分岐 コ ン フ ィ ギ ュ レーシ ョ ンにおける QDR II+ SRAM の ト ポロ ジお よび
配線ガ イ ド ラ イ ン
図 2-36 お よ び表 2-36 に、 QDR II+ SRAM のア ド レ スお よ び コ マ ン ド 信号の T 分岐配線、 終端 ト ポ ロ ジ、 お よ び配線
ガ イ ド ラ イ ン を示 し ます。
X-Ref Target - Figure 2-36
SRAM #1
L3
L2
T Section
Breakout
L3
L2
T Section
Breakout
VTT
Memory
Controller
MAIN
P0
PKG Length
via
L0
L1
Breakout
SRAM #2
39Ω
via
L4
via
STUB
UG583_c2_48_102414
図 2‐36 : QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号の T 分岐配線 と 終端
表 2‐36 : QDR II+ SRAM のア ド レ スおよび コ マ ン ド 信号の T 分岐配線 と 終端
L0 (FPGA 引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3 (DRAM 間)
L4 (RTT ま で)
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
マイ ク ロ
ス ト リ ップ
マイ ク ロ
ス ト リ ップ
ス ト リ ップ
ライン
-
50±10%
39±10%
60±10%
60±10%
39±10%

上/下
上/下
表面
表面
上/下
ト レース幅
4.0
6.0
4.0
4.0
6.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
< 3.0
< 0.4
< 0.7
< 0.5
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の
間隔 (最小値)
4.0
12.0
4.0
8.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
12.0
8.0
12.0
12.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
配線層
PCB ビ アの最大数
3
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
QDR II+ SRAM の ク ロ ッ ク (K、 K_B、 お よび BWS) の T 分岐配線お よび終端
各 SRAM に専用の K お よ び K_B を備え る こ と が望ま し いのですが、 それがで き ない場合は、 T 分岐 ト ポ ロ ジにす る
の も 1 つの選択肢です。 図 2-37 お よ び表 2-37 に、 QDR II+ SRAM の ク ロ ッ ク 信号の ト ポ ロ ジお よ び配線ガ イ ド ラ イ
ン を示 し ます。
X-Ref Target - Figure 2-37
Memory
Controller
P0
via
PKG Length
L0
L1
Breakout
SRAM #1
L2
MAIN
Breakout
via
SRAM #2
L2
Breakout
UG583_c2_49_102414
図 2‐37 : QDR II+ SRAM のク ロ ッ ク (K、 K_B) および BWS 信号の T 分岐配線 と 終端
表 2‐37 : ク ロ ッ ク信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
L0 (FPGA 引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
マイ ク ロ ス ト リ ップ
-
50±10%
39±10%
60±10%

上/下
上/下
上/下
ト レース幅
4.0
6.0
4.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
< 4.0
< 0.7
inch
バ イ ト 内の間隔 (最小値)
4.0
12.0
4.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
配線層
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
QDR II+ SRAM の ク ロ ッ ク およびデー タ 信号 (d/k/k_b) のポ イ ン ト ツー ポ イ ン ト
配線
図 2-38 に、 QDR II+ SRAM の ク ロ ッ ク お よ びデー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-38
Memory
Controller
P0
PKG Length
SRAM
MAIN
via
L0
L1
Breakout
L2
via
Breakout
UG583_c2_37_080414
図 2‐38 : ク ロ ッ ク お よびデー タ 信号 (d/k/k_b) のポ イ ン ト ツー ポ イ ン ト 配線
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
QDR II+ SRAM の ク ロ ッ ク およびデー タ 信号 (q/cq/cq_b) のポ イ ン ト ツー ポ イ ン ト
配線
図 2-39 に、 QDR II+ SRAM の ク ロ ッ ク お よ びデー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-39
Memory
Controller
FPGA
SRAM
MAIN
L0
via
L1
Breakout
via
L2
Breakout
UG583_c2_38_101714
図 2‐39 : ク ロ ッ ク およびデー タ 信号 (q/cq/cq_b) のポ イ ン ト ツー ポ イ ン ト 配線
表 2-38 に、 QDR II+ SRAM の ク ロ ッ ク お よ びデー タ 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン を示 し
ます。
表 2‐38 : QDR II+ SRAM の ク ロ ッ ク およびデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (SRAM 引き出 し 部)
ス ト リ ップ
ライン
ス ト リ ップ
ラ イン
ス ト リ ップ
ライン
-
50±10%
39±10%
50±10%

ト レース幅 (公称値)
4.0
6.0
4.0
mil
ト レース長 (公称値)
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.5
inch
バ イ ト 内の間隔 (最小値)
4.0
8.0
4.0
mil
バ イ ト 間の間隔 (最小値)
4.0
20
4.0
mil
CQ_P/N と ほかの配線 と の間隔
4.0
12.0
4.0
mil
K_P/N と ほかの配線 と の間隔
4.0
12.0
4.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
d お よ び q のシ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
2
単位
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
QDR II+ SRAM の配線制約
QDR II+ SRAM イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
最大配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-39 に最大配線長/遅延の制約を示 し ます。
表 2‐39 : QDR II+ SRAM の最大配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド
図 2-34
6.0 イ ンチ
1017ps
デー タ 信号 P0+L0+L1+L2
図 2-39
6.0 イ ンチ
1017ps
重要 : 対応す る 各 QDR II+ SRAM デバ イ ス ま でのア ド レ ス と デー タ 信号の配線長は一致 さ せ る 必要があ り ます。
表 2-40 に ス キ ュ ーの制約を示 し ます。
表 2‐40 : QDR II+ SRAM のスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
ク ロ ッ ク に対す る デー タ (k に対す る d、 cq に対す る q)
±6
±35
デー タ
±5
±29
T 分岐後の信号間
±2
±12
コ マ ン ド /ア ド レ ス (CA)
±6
±35
ク ロ ッ ク に対する コ マ ン ド /ア ド レ ス (CLK ポ イ ン ト ツー ポ イ ン ト と
CA フ ラ イ バ イ )
±6
±35
ク ロ ッ ク に対する コ マ ン ド /ア ド レ ス (CLK T 分岐 と CA フ ラ イ バ イ )
±34
±200
ク ロ ッ ク に対する コ マ ン ド /ア ド レ ス (CLK T 分岐 と CA T 分岐)
±6
±35
k か ら k_b ま で (1)
2
12
q か ら q_b ま で (1)
2
12
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
QDR‐IV SRAM の PCB ガ イ ド ラ イ ン
概要
こ のセ ク シ ョ ン では、 標準的な QDR-IV SRAM イ ン タ ーフ ェ イ ス の電気的設計ガ イ ド ラ イ ン を、 UltraScale アーキ テ
ク チ ャ のシ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ンに基づいて示 し ます。 36 ビ ッ ト 幅の イ ン タ ー
フ ェ イ ス であ る 1 コ ン ポーネ ン ト の QDR-IV を こ の資料の代表的なデザ イ ン例 と し て使用 し ます。
重要 : QDR-IV SRAM イ ン タ ーフ ェ イ ス に対 し て規定 さ れてい る 最大デー タ レー ト を達成する には、 こ のセ ク シ ョ ン
の配線ガ イ ド ラ イ ンすべてに従っ て く だ さ い。
QDR‐IV SRAM イ ン タ ー フ ェ イ ス信号の説明
QDR-IV SRAM イ ン タ ーフ ェ イ ス は、 表 2-41 に示す ク ロ ッ ク 、 制御、 ア ド レ ス、 コ マ ン ド 、 デー タ の各信号か ら 構成
さ れます。
表 2‐41 : QDR‐IV SRAM イ ン タ ー フ ェ イ ス信号の説明
信号名
説明
ク ロ ッ ク信号
CK/CK#
ア ド レ ス/ コ マ ン ド ク ロ ッ ク
DK/DK#
書 き 込みデー タ ク ロ ッ ク
QK/QK#
読み出 し デー タ ク ロ ッ ク
制御信号
ZQ
出力 イ ン ピーダ ン ス整合
ア ド レ ス信号
a[19:0]
メ モ リ ア ド レ ス バス (x18 のデー タ 幅を使用す る 場合は 20:0)
コ マ ン ド 信号
LD#
同期 ロ ー ド 入力
デー タ 信号
DQ[35:0]
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デー タ バ ス
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
デ ュ アル QDR‐IV SRAM デバイ スのデザイ ン例
図 2-40 に、 デ ュ アル QDR-IV SRAM デバ イ ス のデザ イ ン例を示 し ます。
X-Ref Target - Figure 2-40
DK
DQ
ZQ = 220Ω
QDR-IV
SRAM
QK
FPGA
CK
ADDR/CMD
UG583_c2_53_041715
図 2‐40 : QDR‐IV SRAM デバイ スのデザイ ン例
QDR‐IV の ト ポロ ジおよび配線ガ イ ド ラ イ ン
重要 : 規定の性能を達成す る には、 表に記載 さ れたすべての規則に従 う 必要があ り ま す。 こ れには ト レース の種類、
幅、 間隔、 イ ン ピーダ ン ス、 ビ ア数を含みますが、 こ れ ら に限定 さ れません。
QDR‐IV SRAM の DQ/ア ド レ ス/ コ マ ン ド 信号の配線
図 2-41 お よ び表 2-42 に、 QDR-IV SRAM の DQ 、 ア ド レ ス、 コ マ ン ド 信号の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン を示
し ます。
X-Ref Target - Figure 2-41
Memory
Controller
MAIN
P0
PKG Length
via
L0
L1
Breakout
via
L2
SRAM
Breakout
UG583_c2_54_041715
図 2‐41 : QDR‐IV SRAM の DQ/ア ド レ ス/ コ マ ン ド の配線
表 2‐42 : QDR‐IV SRAM の DQ/ア ド レ ス/ コ マ ン ド 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
L0 (FPGA 引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
–
50±10%
39±10%
50±10%

ト レース幅
4.0
6.0
4.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
inch
ア ド レ ス、 コ マ ン ド 、 制御信号間の間隔
(最小値)
4.0
8.0
4.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐42 : QDR‐IV SRAM の DQ/ア ド レ ス/ コ マ ン ド 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン (続き)
パラ メ ー タ ー
L0 (FPGA 引き出 し 部)
PCB ビ アの最大数
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
4 (ア ド レ ス/ コ マ ン ド )
2 DQ
単位
–
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
QDR‐IV SRAM の CK/DK/QK 信号の配線および終端
図 2-42、 図 2-43、 お よ び表 2-43 に、 QDR-IV SRAM の ク ロ ッ ク 信号の ト ポ ロ ジお よ び配線ガ イ ド ラ イ ン を示 し ます。
X-Ref Target - Figure 2-42
Memory
Controller
Breakout
MAIN
Breakout
L1
L2
via
via
P0
L0
PKG Length
SRAM
via
via
P0
L0
PKG Length
Breakout
L1
L2
MAIN
Breakout
UG583_c2_55_041715
図 2‐42 : QDR‐IV SRAM の DK 信号 と CK 信号の配線
X-Ref Target - Figure 2-43
Memory
Controller
Breakout
MAIN
Breakout
L1
L2
via
via
P0
L0
PKG Length
SRAM
via
via
P0
PKG Length
L0
Breakout
L1
L2
MAIN
Breakout
UG583_c2_56_041715
図 2‐43 : QDR‐IV SRAM の QK 信号の配線
表 2‐43 : QDR‐IV SRAM の CK/DK/QK 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
ト レース タ イ プ
ク ロ ッ ク の差動 イ ン ピーダ ン ス ZDIFF
ト レース幅/間隔/幅
ト レース長
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L0 (FPGA 引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
–
86±10%
76±10%
86±10%
4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 3.0
0.0 ～ 0.1
inch
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
表 2‐43 : QDR‐IV SRAM の CK/DK/QK 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン (続き)
パラ メ ー タ ー
L0 (FPGA 引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ア ド レ ス、 コ マ ン ド 、制御信号間の間隔
(最小値)
8.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
信号あ た り の PCB ビ アの最大数
2
–
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
QDR‐IV SRAM の配線制約
QDR-IV SRAM イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
最大配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-44 に最大配線長/遅延の制約を示 し ます。
表 2‐44 : QDR‐IV SRAM の最大配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド 信号 P0+L0+L1+L2
図 2-41
6.0 イ ンチ
1017ps
デー タ 信号 P0+L0+L1+L2
図 2-41
6.0 イ ンチ
1017ps
表 2-45 に ス キ ュ ーの制約を示 し ます。
表 2‐45 : QDR‐IV SRAM のスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
DQ か ら ク ロ ッ ク ま で (DQ か ら DK ま で、 DQ か ら QK ま で)
±5
±29
ア ド レ ス/ コ マ ン ド か ら CK ま で
±6
±35
DQ (最低速か ら 最高速ま で)
2
12
ア ド レ ス/ コ マ ン ド (最低速か ら 最高速ま で)
2
12
ク ロ ッ ク か ら ク ロ ッ ク # ま で (CK/DK/QK)(1)
2
12
CK か ら DK ま で
50
295
CK か ら QK ま で
50
295
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
概要
こ のセ ク シ ョ ンでは、 標準的な LPDDR3 メ モ リ イ ン タ ーフ ェ イ ス の電気的設計ガ イ ド ラ イ ン を、 UltraScale アーキ テ
ク チ ャ のシ ス テ ム レベルのシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ンに基づいて示 し ます。 代表的なデザ イ ン例 と
し て、 x32 デバ イ ス で LPDDR3 コ ン ポーネ ン ト を 1 つ使用 し た 32 ビ ッ ト 幅の イ ン タ ーフ ェ イ ス を取 り 上げます。
重要 : 一般的なシ ス テ ム デザ イ ンで LPDDR3 メ モ リ イ ン タ ーフ ェ イ ス の最大デー タ レー ト を達成する には、 こ のセ
ク シ ョ ンの配線ガ イ ド ラ イ ンすべてに従っ て く だ さ い。 一部の規則に限定的に反す る 、 独自ま たは固有のデザ イ ン も
可能です。 その場合は リ ス ク を軽減す る ために、 ほかの配線パ ラ メ ー タ ーに対 し て設計や配線上の ト レー ド オ フ が求
め ら れ ま す。 こ れ ら の ト レ ー ド オ フ を評価す る には、 シ ス テ ム レベルのチ ャ ネル シ グナル イ ン テ グ リ テ ィ シ ミ ュ
レーシ ョ ンが必要です。
LPDDR3 メ モ リ イ ン タ ー フ ェ イ ス信号の説明
LPDDR3 DRAM の イ ン タ ーフ ェ イ ス は、 表 2-46 に示す ク ロ ッ ク 、 制御、 ア ド レ ス、 コ マ ン ド 、 デー タ の各信号か ら
構成 さ れます。
表 2‐46 : LPDDR3 メ モ リ イ ン タ ー フ ェ イ ス信号の説明
信号名
説明
ク ロ ッ ク信号
ck_p/n
差動 ク ロ ッ ク
制御信号
cke
ク ロ ッ ク イ ネーブル
cs_n
チッ プ セレ ク ト
odt
オン ダ イ 終端 イ ネーブル
zq
オン ダ イ 終端
コ マ ン ド /ア ド レ ス信号
ca[9:0]
コ マ ン ド /ア ド レ ス バ ス
デー タ 信号
dq[31:0]
デー タ バ ス
dm[3:0]
デー タ マ ス ク
dqs_p/n[3:0]
差動デー タ ス ト ロ ーブ
UltraScale アーキテ ク チ ャ PCB デザイ ン
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
単一デバイ ス コ ン フ ィ ギ ュ レーシ ョ ンにおける LPDDR3 メ モ リ の
ト ポロ ジおよび配線ガ イ ド ラ イ ン
LPDDR3 メ モ リ のア ド レ ス、 コ マ ン ド 、 制御信号のポ イ ン ト ツー ポ イ ン ト 配線
シ グナル イ ン テ グ リ テ ィ を最適化す る ために、 ア ド レ ス、 コ マ ン ド 、 制御信号にポ イ ン ト ツー ポ イ ン ト ト ポ ロ ジ を
使用 し ます (図 2-44)。
X-Ref Target - Figure 2-44
VDDQ
Memory
Controller
FPGA
L2
L0
via
L1
Breakout
60Ω
L3
via
DRAM
MAIN
P0
STUB
L2
via
Breakout
PKG Length
UG583_c2_39_030615
図 2‐44 : ポ イ ン ト ツー ポ イ ン ト ト ポロ ジ
表 2-47 に、 LPDDR3 メ モ リ のア ド レ ス、 コ マ ン ド 、 制御信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関す る ガ イ ド ラ イ ン
を示 し ます。
表 2‐47 : LPDDR3 メ モ リ のア ド レ ス/ コ マ ン ド /制御信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
単位
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
ス ト リ ップ
ライン
-
50±10%
39±10%
50±10%
50±10%

ト レース幅
4.0
6.0
4.0
4.0
mil
ト レース長
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
0.35 ～ 0.55
inch
ア ド レ ス/ コ マ ン ド /制御信号間の間隔 (最小値)
4.0
8.0
4.0
8.0
mil
ク ロ ッ ク 信号 と の間隔 (最小値)
8.0
20
8.0
20
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
シ ン グルエン ド イ ン ピーダ ン ス Z0
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
LPDDR3 メ モ リ ク ロ ッ ク信号の差動ポ イ ン ト ツー ポ イ ン ト 配線
図 2-45 に、 LPDDR3 メ モ リ の ク ロ ッ ク の差動ポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-45
DRAM
VDDQ
C = 0.1 µF
Memory
Controller
MAIN
L2
L0
Breakout
PO
PKG Length
RTT = 60Ω
via
via
L1
L2
Breakout
L2
Breakout
L3
STUB
via
L2
Breakout
L2
Breakout
L3
STUB
RTT = 60Ω
via
MAIN
via
PO
PKG Length
L2
L0
Breakout
L1
via
UG583_c2_40_030615
図 2‐45 : ク ロ ッ クの差動ポ イ ン ト ツー ポ イ ン ト 配線
表 2-48 に、 LPDDR3 メ モ リ の ク ロ ッ ク 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン を示 し ます。
表 2‐48 : LPDDR3 メ モ リ の ク ロ ッ ク信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
パラ メ ー タ ー
ト レース タ イ プ
ク ロ ッ ク の差動 イ ン ピーダ ン ス ZDIFF
ト レース幅/間隔/幅
ト レース長
ほかのグループ信号 と の間隔 (最小値)
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
L3
単位
ス ト リ ップ
ラ イン
ス ト リ ップラ イン
ス ト リ ップ
ライン
ス ト リ ップ
ラ イン
-
86±10%
76±10%
86±10%
90±10%

4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
4.0/5.0/4.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
0.35 ～ 0.55
inch
8.0
30
30
30
mil
信号あ た り の PCB ビ アの最大数
3
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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第 2 章 : DDR3、 DDR4、 RLDRAM 3、 QDR II+、 QDR‐IV、 LPDDR3 メ モ リ の PCB ガ イ ド ラ イ ン
LPDDR3 メ モ リ デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
図 2-46 に、 LPDDR3 メ モ リ デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線を示 し ます。
X-Ref Target - Figure 2-46
Memory
Controller
DRAM
MAIN
P0
PKG Length
via
L0
L1
via
L2
Breakout
Breakout
UG583_c2_41_073014
図 2‐46 : デー タ 信号のポ イ ン ト ツー ポ イ ン ト 配線
表 2-49 に、 LPDDR3 メ モ リ のデー タ 信号の イ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン を示 し ます。
表 2‐49 : LPDDR3 メ モ リ のデー タ 信号のイ ン ピーダ ン ス、 長 さ 、 間隔に関する ガ イ ド ラ イ ン
L0 (デバイ ス
引き出 し 部)
L1 ( メ イ ン PCB)
L2 (DRAM 引き出 し 部)
単位
ス ト リ ップラ イン
ス ト リ ップラ イン
ス ト リ ップラ イン
-
dq のシ ン グルエン ド イ ン ピーダ ン ス Z0
50±10%
39±10%
50±10%

dqs の差動 イ ン ピーダ ン ス Zdiff
86±10%
76±10%
86±10%

4.0
6.0
4.0
mil
4.0/4.0/4.0
6.0/6.0/6.0
4.0/4.0/4.0
mil
0.0 ～ 0.8/1.2(1)
1.0 ～ 4.0
0.0 ～ 0.1
inch
バ イ ト 内の間隔 (最小値)
4.0
8.0
4.0
mil
バ イ ト 間の間隔 (最小値)
4.0
20
4.0
mil
dq と ス ト ロ ーブの間隔 (最小値)
4.0
20
8.0
mil
ほかのグループ信号 と の間隔 (最小値)
8.0
30
30
mil
パラ メ ー タ ー
ト レース タ イ プ
ト レース幅 (公称値)
差動 ト レース の幅/間隔/幅
ト レース長 (公称値)
PCB ビ アの最大数
2
-
注記 :
1. 「 メ モ リ の一般的な配線ガ イ ド ラ イ ン」 の第 5 項を参照 し て く だ さ い。
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LPDDR3 メ モ リ の配線制約
LPDDR3 メ モ リ イ ン タ ーフ ェ イ ス の各信号グループには、 次の 2 つの制約要件があ り ます。
•
最大配線長/遅延の制約
•
ス キ ュ ーの制約
表 2-50 に最大配線長/遅延の制約を示 し ます。
表 2‐50 : LPDDR3 メ モ リ の最大配線長/遅延の制約
信号グループ
参照図
最大配線長/遅延の制約
ア ド レ ス/ コ マ ン ド /制御
図 2-44
6.0" (1017ps)。 1600Mb/s 動作の場合、 L1 では 2.5 ～ 3.5"
(423 ～ 593ps) を避け る
デー タ 信号 P0+L0+L1+L2
図 2-46
6.0" (1017ps)。 1600Mb/s 動作の場合、 L1 では 2.5 ～ 3.5"
(423 ～ 593ps) を避け る
終端 さ れていないチ ャ ネル環境で発生 し 得 る 共振を回避す る ため、 LPDDR3 メ モ リ の周波数が異なれば配線長/遅延
の要件 も 異な り ます。 チ ャ ネルの性能を保証す る には、 シ グナル イ ン テ グ リ テ ィ のシ ミ ュ レーシ ョ ンが必要です。
表 2-51 に ス キ ュ ーの制約を示 し ます。
表 2‐51 : LPDDR3 メ モ リ のスキ ュ ーの制約
信号グループ
スキ ュ ーの制約 (ps)
スキ ュ ーの制約 (mil)
dqs_p/n に対す る Dq/dm
±8
±47
ck_p/n に対す る dqs_p/n
±12
±71
2
12
ck_p/n に対す る ア ド レ ス/制御
±12
±71
アド レス
16
94
ck_p か ら ck_n ま で (1)
2
12
dqs_p と dqs_n(1)
注記 :
1. ス キ ュ ー計算ではパ ッ ケージの遅延 (P0) を考慮 し ません。
2. ス キ ュ ー仕様に関 し ては、 2 つ目の信号が基準点だ と 考え て く だ さ い。
重要 : パ ッ ケージ フ ラ イ ト タ イ ムは、総配線長お よ びス キ ュ ーの両方の制約に含め る 必要があ り ます。パ ッ ケージ遅
延の最小値 と 最大値が既知の場合は、 それ ら の中間値を使用 し ます。
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第 3章
UltraScale デバイスおよびパッ ケージ間の移行
UltraScale デバ イ ス間でデザ イ ン を移行す る 場合は、 2 つのデバ イ ス間に存在 し 得 る 違いに注意する 必要があ り ます。
次のチ ェ ッ ク リ ス ト を参照 し て く だ さ い。 各項目の詳細は、 その後のセ ク シ ョ ンで説明 し ます。
UltraScale デバイ スの移行チ ェ ッ ク リ ス ト
1.
ボ ンデ ィ ン グ さ れてい る バン ク と ボ ンデ ィ ン グ さ れていないバン ク な ど を考慮 し た、 フ ッ ト プ リ ン ト の互換性を
確認す る 。
2.
パ ッ ケージ サ イ ズ (高 さ 、 オーバーハン グ な ど) を確認する 。
3.
I/O お よ び ト ラ ン シーバー ク ワ ッ ド の番号/位置を確認する 。
4.
HPIO か ら HRIO へ、 HRIO か ら HPIO への移行を確認す る 。
5.
GTH か ら GTY へ、 GTY か ら GTH への ト ラ ン シーバーの移行を確認す る 。
6.
SLR (Super Logic Region) の境界を確認す る 。
7.
コ ン フ ィ ギ ュ レーシ ョ ン バン ク が関連す る ため、 モ ノ リ シ ッ ク か ら ス タ ッ ク ド シ リ コ ンへの移行を確認す る
8.
バン ク グループ を維持す る ために、 メ モ リ イ ン タ ーフ ェ イ ス の位置を確認す る 。
9.
DCI カ ス ケー ド 接続お よ び内部 VREF の要件を確認する 。
10. シ ス テ ム モニ タ ーの要件お よ びピ ンの違い を確認する 。
11. デカ ッ プ リ ン グ キ ャ パシ タ の要件を確認する 。
12. PCI Express® の要件お よ びブ ロ ッ ク の位置を確認する 。
13. 統合 さ れた 100G Ethernet の要件お よ びブ ロ ッ ク の位置を確認す る 。
14. Interlaken の要件お よ びブ ロ ッ ク の位置を確認す る 。
15. 電源 と 熱の要件を確認す る 。
16. 各デバ イ ス の ピ ンの フ ラ イ ト タ イ ムの違い を確認する 。
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
1. パ ッ ケージ間のフ ッ ト プ リ ン ト の互換性
同 じ フ ッ ト プ リ ン ト 識別子 コ ー ド を持つ任意の 2 つのパ ッ ケージは、 フ ッ ト プ リ ン ト 互換性があ り ます。 フ ッ ト プ リ
ン ト 識別子 コ ー ド は、 パ ッ ケージ識別子 コ ー ド と BGA の ピ ン数情報 (A2104、 B2104、 C2104 な ど) で構成 さ れます。
特定パ ッ ケージの 2 つのデバ イ ス間で ピ ン互換性が必要な場合は、 電気的に互換 と な る よ う 設計で き る よ う に、 フ ッ
ト プ リ ン ト に互換性があ る パ ッ ケージ を選択す る 必要があ り ます。 同 じ パ ッ ケージの大規模デバ イ ス か ら 小規模デバ
イ スへ移行す る 場合、 小規模デバ イ ス では一部の I/O お よ び ト ラ ン シーバー バン ク と それ ら に関連す る ピ ン がボ ン
デ ィ ン グ さ れていない、 ま たは存在 し ない可能性があ り ます。 『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ
ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 3] の表 ( 「フ ッ ト プ リ ン ト の互換性」、「I/O バン ク の移行」、「 ト
ラ ン シーバー ク ワ ッ ド の移行」 を参照 し て、 UltraScale デバ イ ス間におけ る フ ッ ト プ リ ン ト の互換性や、 ボ ンデ ィ ン
グ さ れていないバン ク 、 存在 し ないバン ク な ど を確認 し て く だ さ い。
例
図 3-1 は、 『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) の
表 「フ ッ ト プ リ ン ト の互換性」 の一部 を示 し て い ま す。 A1156 (1) パ ッ ケージ の XCKU035 は、 A1156 パ ッ ケージ の
XCKU040 お よ び XCKU060 と のみ互換性があ り 、 A1517 のいかな る デバ イ ス と も 互換性があ り ません。 A1156 パ ッ
ケージの XCKU035 で作成 さ れたデザ イ ンは、 それ よ り 大 き い A1156 デバ イ ス と フ ッ ト プ リ ン ト 互換性があ り ます。
X-Ref Target - Figure 3-1
UG583_c3_14_022515
図 3‐1 : フ ッ ト プ リ ン ト の互換性の表の一部
同 じ パ ッ ケージで大規模デバ イ ス か ら 小規模デバ イ スへ移行す る 場合、 小規模デバ イ ス では一部の I/O お よ び ト ラ ン
シーバー バン ク がボ ンデ ィ ン グ さ れていない、 ま たは存在 し ない可能性があ り ます。 図 3-2 は、 『Kintex UltraScale お
よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) の表 「 ト ラ ン シーバー ク ワ ッ ド
の移行」 の一部を示 し てい ます。 ト ラ ン シーバー バン ク 120、 121、 122、 220、 221、 お よ び 222 は、 XCVU160 お よ
び XCVU190 C2104 デバ イ ス にあ り ますが、XCVU080、XCVU095、お よ び XCVU125 C2104 デバ イ ス にはあ り ません。
X-Ref Target - Figure 3-2
UG583_c3_15_022515
図 3‐2 : C2104 パ ッ ケージにおける ト ラ ン シーバー ク ワ ッ ド の有無
2. パ ッ ケージ サイ ズ
UltraScale デバ イ ス のパ ッ ケージ サ イ ズはパ ッ ケージに よ っ て異な る ため、 長 さ 、 幅、 高 さ な ど の変更に よ っ てシ ス
テ ム内のその他の コ ン ポーネ ン ト に影響を及ぼ さ ない よ う に注意 し て シ ス テ ム を設計す る 必要が あ り ま す。 一部の
パ ッ ケージは、 ピ ン数が同等のその他のデバ イ ス よ り も 長 さ /幅が ピ ン ア レ イ の範囲を越え る オーバーハ ン グ パ ッ
ケージ と な り ます。 小規模パ ッ ケージか ら 大規模パ ッ ケージへ移行する 場合は、 キ ャ パシ タ やその他の コ ン ポーネ ン
ト が大規模パ ッ ケージのア ウ ト ラ イ ンに干渉 し ない よ う に、 適切な キープア ウ ト エ リ ア を確保す る 必要があ り ます。
UltraScale デバ イ ス の さ ま ざ ま なパ ッ ケージ サ イ ズの詳細は、 『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ
ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 3] の第 4 章 「機械的図面」 を参照 し て く だ さ い。
1. フ ッ ト プ リ ン ト の互換性お よ び移行性を把握す る には、 パ ッ ケージ名の最後の文字のみを参照 し ます。 た と えば、 FFVA2104 と
FLVA2104 は、 最後の文字が両方 と も A であ る こ と か ら 、 フ ッ ト プ リ ン ト の互換性お よ び移行性は基本的に同 じ です。
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
例
『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) の 「機械的図
面」 に よ る と 、 XCKU035 お よ び XCKU040 (図 3-3) に使用 さ れ る FFVA1156 パ ッ ケージの高 さ は、 XCKU060 に使用
さ れ る FFVA1156 パ ッ ケージ よ り 低 く な っ てい ます (図 3-4)。
X-Ref Target - Figure 3-3
UG583_c3_16_022515
図 3‐3 : FFVA1156 パ ッ ケージの図面の一部 (XCKU035 および XCKU040)
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
X-Ref Target - Figure 3-4
UG583_c3_17_022515
図 3‐4 : FFVA1156 パ ッ ケージの図面の一部 (XCKU035 および XCKU040)
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
3. I/O バン ク および ト ラ ン シーバー ク ワ ッ ド の番号
1 つのパ ッ ケージで フ ッ ト プ リ ン ト に互換性のあ る UltraScale デバ イ ス で も 、 同 じ パ ッ ケージ ピ ンに関連付け ら れて
い る I/O バン ク お よ び ト ラ ン シーバー ク ワ ッ ド の番号が異な る 場合があ り ます。 こ れ ら のバン ク が物理的にダ イ 上の
ど こ に配置 さ れてい る かに よ っ て、 デバ イ ス間の移行にあ た っ てマルチバン ク イ ン タ ーフ ェ イ ス ( メ モ リ ま たは ト ラ
ン シーバーな ど) が影響を受け る 可能性があ り ま す。 バン ク 番号の変更でバン ク がダ イ 上の別の列へ移動す る 場合、
両方のバン ク が同 じ 列内に存在す る 必要があ る マルチバン ク イ ン タ ーフ ェ イ ス が影響を受け ます。
バン ク お よ び ト ラ ン シーバー ク ワ ッ ド の番号の違いについては、 『Kintex UltraScale お よ び Virtex UltraScale FPGA の
パ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 3] の表 「I/O バン ク の移行」 お よ び 「 ト ラ ン シーバー ク
ワ ッ ド の移行」 を参照 し て く だ さ い。ダ イ 上のバン ク の位置を判断す る には、『Kintex UltraScale お よ び Virtex UltraScale
FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) の 「ダ イ レベルのバン ク 番号付けの概要」 を参照 し て
く だ さ い。
次の例は、 バン ク 番号が異な り 、 ま た 2 つのデバ イ ス間で異な る 列にバン ク があ る 場合の適切な移行パ ス を示 し てい
ます。
例 : バン ク 番号の変更に備え る
図 3-5 に示す よ う に、 XCVU095-FFVD1517 のバン ク 69、 70、 71 は、 XCVU125-FLVD1517 のバン ク 71、 72、 73 と 同
じ ピ ンに接続 さ れます。 図 3-6 では、 各ダ イ で位置が異な っ てい る に も かかわ ら ず、 マルチバン ク イ ン タ ーフ ェ イ ス
がその ま ま維持 さ れてい る こ と を示 し てい ます。 こ れ ら の 3 つのバン ク は、 それぞれのダ イ 上で連続配置 さ れてい ま
す。 し たがっ て、 こ れ ら のバン ク を使用す る イ ン タ ーフ ェ イ ス は問題な く 移行で き 、 相違点はピ ンのフ ラ イ ト タ イ ム
のみ と な り ます。
X-Ref Target - Figure 3-5
UG583_c3_18_022515
図 3‐5 : 表 「I/O バン ク の移行」 の一部
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
X-Ref Target - Figure 3-6
UG583_c3_19_022515
図 3‐6 : XCVU095 (L) および XCVU125 (R) のバン クの位置
4. HP/HR の移行
ご く 稀ですが、 デバ イ ス の HR バン ク が、 移行に よ っ て フ ッ ト プ リ ン ト 互換パ ッ ケージの HP バン ク にな る 場合があ
り ます (その逆 も あ る )。 設計初期段階で移行を視野に入れてい る 場合は、 HR か ら HP への変更に よ る 影響を受けな
い よ う に 1.8V I/O 規格のみを使用す る こ と を推奨 し てい ます。 こ れがで き ない場合は、 HP バン ク に移行す る 可能性
があ る HR バン ク を回避 し て く だ さ い。影響を受け る バン ク を判断す る には、『Kintex UltraScale お よ び Virtex UltraScale
FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) の表 「I/O バン ク の移行」、 ま たは表 3-1 を参照 し て く
だ さ い。
表 3‐1 : 影響を受ける HP および HR バン ク
パ ッ ケージ
バン ク
HP
HR
A2104
70
XCVU125
XCKU115
ま た、 HP I/O と HR I/O は、 DCI 機能の有無 (HP のみ) や I/O 規格の有無な ど の機能性が異な り ます。 各 I/O で有効な
機能お よ び I/O 規格の詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) [参照 4] の表
「HR お よ び HP I/O バン ク がサポー ト す る 機能」 を参照 し て く だ さ い。
HR バン ク か ら HP バン ク への移行を回避で き ない場合は、 最大出力が 1.8V と な る ため、 新 し い HP I/O の電圧レベル
を 変換す る 必要が あ り ま す。 詳細は、 『7 シ リ ー ズ FPGA の HP I/O バ ン ク を 2.5V/3.3V I/O 規格 と 接続す る 方法』
(XAPP520) [参照 5] を参照 し て く だ さ い。 こ のアプ リ ケーシ ョ ン ノ ー ト では、 高電圧 I/O を持つ HP I/O と イ ン タ ー
フ ェ イ スす る 際の さ ま ざ ま な方法を示 し てい ます。
5. GTH/GTY ト ラ ン シーバーの移行
GTH/GTY ト ラ ン シーバーは、 ピ ンの移行に対応す る ため、 全 く 同 じ 差動信号 と 基準 ク ロ ッ ク のボ ンデ ィ ン グ を備え
てい ます。 Virtex UltraScale デバ イ ス でのみ使用可能な GTY ト ラ ン シーバーは、 GTH ト ラ ン シーバー よ り 高い性能を
提供す る ため、 動作特性が異な り ます。 た と えば、 GTY ト ラ ン シーバーは最大 30.5Gb/s ラ イ ン レー ト をサポー ト し
ま すが、 GTH ト ラ ン シーバーは最大 16.375Gb/s ラ イ ン レー ト を サポー ト し ま す。 GTH/GTY ト ラ ン シーバー間を移
行す る 場合は、 こ れ ら の違いを考慮す る 必要があ り ます。 各 ト ラ ン シーバーの性能の詳細は、 『Virtex UltraScale FPGA
デー タ シー ト : DC 特性お よ び AC ス イ ッ チ特性』 (DS893) [参照 6]、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー
ユーザー ガ イ ド 』 (UG576) [参照 1]、 お よ び 『UltraScale アーキ テ ク チ ャ GTY ト ラ ン シーバー Advance 仕様ユーザー
ガ イ ド 』 (UG578) [参照 2] を参照 し て く だ さ い。
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71
第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
GTH/GTY ト ラ ン シーバーの移行が必要 と な る 移行パ ス を 判断す る には、 『Kintex UltraScale お よ び Virtex UltraScale
FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 3] の表 「 ト ラ ン シーバー ク ワ ッ ド の移行」 を参
照 し て く だ さ い。
例
図 3-7 は、 『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) の
表 「 ト ラ ン シーバー ク ワ ッ ド の移行」 の一部を示 し てい ま す。 XCKU115 A2104 デバ イ ス の ト ラ ン シーバー バ ン ク
126、 127、 128、 131、 132、 お よ び 133 は GTH ト ラ ン シーバー と な り ますが、 XCVU080、 XCVU095、 お よ び XCVU125
A2104 デバ イ ス の対応す る ト ラ ン シーバー バン ク は GTY ト ラ ン シーバーです。 ト ラ ン シーバー バン ク の番号の違い
に注目 し て く だ さ い。 こ れ ら は、 同 じ ピ ンにボ ンデ ィ ン グ さ れ る 異な る ト ラ ン シーバー ク ワ ッ ド であ る こ と を示 し て
い ます (70 ページの 「3. I/O バン ク お よ び ト ラ ン シーバー ク ワ ッ ド の番号」 参照)。
X-Ref Target - Figure 3-7
UG583_c3_20_022515
図 3‐7 : 表 「 ト ラ ン シーバー ク ワ ッ ド の移行」 の一部 (GTY は太字)
MGTRREF と MGTAVTTRCAL
パ ッ ケージの フ ッ ト プ リ ン ト が同 じ でデバ イ ス が異な る 場合、一部の MGTRREF ピ ンお よ び MGTAVTTRCAL ピ ンの
ラ ベルが若干異な る 場合があ り ます。 た と えば、 B1760 パ ッ ケージの ピ ン A39 には、 デバ イ ス に応 じ て
MGTAVTTRCAL_L ま たは MGTAVTTRCAL_LN と い う ラ ベルが付 き ま す。 ピ ン の機能は変わ り ませんが、 ラ ベルが
変わ る 点には注意が必要です。
6. SLR の移行
UltraScale デバ イ ス の中には、 ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト (SSI) テ ク ノ ロ ジで実装 さ れてい る も のがあ り 、
一部の イ ンプ リ メ ン テーシ ョ ンは 1 つの SLR 内に し か含め る こ と がで き ません。 SLR はパ ッ シブ シ リ コ ン イ ン タ ー
ポーザーで分割 さ れてい ます。 複数 SLR に ま たが る 移行は推奨 さ れてい ません。 た と えば、 最大デー タ レー ト で動
作す る DDR4 イ ン タ ーフ ェ イ ス は、 1 つの SLR 内に含め る 必要があ り ます。 イ ン タ ーポーザーが既存の イ ンプ リ メ ン
テーシ ョ ン を分割で き る 特殊な例については、75 ページの 「8. メ モ リ イ ン タ ーフ ェ イ ス の移行」 を参照 し て く だ さ い。
『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) のバン ク 図
は、 イ ン タ ーポーザーで接続 さ れた SLR を表 し てい ます。
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
例
図 3-8 に、 シ リ コ ン イ ン タ ーポーザーで分割 さ れてい る XCVU190 デバ イ ス の 3 つの SLR を示 し ます。
X-Ref Target - Figure 3-8
PLL[28:29]
PLL[58:59]
PLL[26:27]
PLL[56:57]
PLL[24:25]
PLL[54:55]
GTY Quad 133 CMAC Bank 53 CMT Bank 73 CMT PCIe GTH Quad 233
X0Y56−X0Y59 X0Y8 HP I/O MMCM[14] HP I/O MMCM[29] X0Y5 X1Y56−X1Y59
GTY Quad 132 CMAC Bank 52 CMT Bank 72 CMT ILKN GTH Quad 232
X0Y52−X0Y55 X0Y7 HP I/O MMCM[13] HP I/O MMCM[28] X1Y8 X1Y52−X1Y55
GTY Quad 131
X0Y48−X0Y51
ILKN Bank 51 CMT Bank 71 CMT
X0Y7 HP I/O MMCM[12] HP I/O MMCM[27]
PLL[22:23]
PLL[52:53]
PLL[20:21]
PLL[50:51]
SYSMON
CFG
GTY Quad 130 CMAC Bank 50 CMT Bank 70 CMT CFG
X0Y44−X0Y47 X0Y6 HP I/O MMCM[11] HP I/O MMCM[26]
GTY Quad 129
X0Y40−X0Y43
GTH Quad 231
X1Y48−X1Y51
GTH Quad 230
X1Y44−X1Y47
ILKN Bank 49 CMT Bank 69 CMT PCIe GTH Quad 229
X0Y6 HP I/O MMCM[10] HP I/O MMCM[25] X0Y4 X1Y40−X1Y43
SLR Crossing
PLL[18:19]
PLL[48:49]
PLL[16:17]
PLL[46:47]
PLL[14:15]
PLL[44:45]
GTY Quad 128 CMAC Bank 48 CMT Bank 68 CMT PCIe GTH Quad 228
X0Y36−X0Y39 X0Y5 HP I/O MMCM[09] HP I/O MMCM[24] X0Y3 X1Y36−X1Y39
GTY Quad 127 CMAC Bank 47 CMT Bank 67 CMT ILKN GTH Quad 227
X0Y32−X0Y35 X0Y4 HP I/O MMCM[08] HP I/O MMCM[23] X1Y5 X1Y32−X1Y35
GTY Quad 126
X0Y28−X0Y31
ILKN
X0Y4
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[07] HP I/O MMCM[22]
PLL[12:13]
SYSMON
CFG
PLL[42:43]
GTY Quad 125 CMAC Bank 45 CMT Bank 65 CMT CFG
X0Y24−X0Y27 X0Y3 HP I/O MMCM[06] HP I/O MMCM[21]
GTY Quad 124
X0Y20−X0Y23
ILKN
X0Y3
PLL[10:11]
Bank 44 CMT
HP I/O MMCM[05]
Bank
84/94
HR I/O
PLL[40:41]
CMT
MMCM[20]
PCIe
X0Y2
(tandem)
GTH Quad 226
X1Y28−X1Y31
GTH Quad 225
X1Y24−X1Y27
GTH Quad 224
X1Y20−X1Y23
SLR Crossing
PLL[08:09]
PLL[38:39]
PLL[06:07]
PLL[36:37]
PLL[04:05]
PLL[34:35]
GTY Quad 123 CMAC Bank 43 CMT Bank 63 CMT PCIe GTH Quad 223
X0Y16−X0Y19 X0Y2 HP I/O MMCM[04] HP I/O MMCM[19] X0Y1 X1Y16−X1Y19
GTY Quad 122 CMAC Bank 42 CMT Bank 62 CMT ILKN GTH Quad 222
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] HP I/O MMCM[18] X1Y2 X1Y12−X1Y15
GTY Quad 121
X0Y8−X0Y11
ILKN
X0Y1
Bank 41 CMT Bank 61 CMT
HP I/O MMCM[02] HP I/O MMCM[17]
PLL[02:03]
PLL[32:33]
PLL[00:01]
PLL[30:31]
SYSMON
CFG
GTY Quad 120 CMAC Bank 40 CMT Bank 60 CMT CFG
X0Y4−X0Y7
X0Y0 HP I/O MMCM[01] HP I/O MMCM[16]
GTY Quad 119
X0Y0−X0Y3
ILKN
X0Y0
GTH Quad 221
X1Y8−X1Y11
GTH Quad 220
X1Y4−X1Y7
Bank 39 CMT Bank 59 CMT PCIe GTH Quad 219
HP I/O MMCM[00] HP I/O MMCM[15] X0Y0
X1Y0−X1Y3
UG583_c3_21_022515
図 3‐8 : SLR を示す XCVU190 のバン クの図
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
7. モ ノ リ シ ッ ク から ス タ ッ ク ド シ リ コ ン デバイ スへの移行
すべての UltraScale デバ イ ス には、 I/O バン ク 0 の中に コ ン フ ィ ギ ュ レーシ ョ ン機能専用の ピ ンがあ り ます。 その他、
バン ク 65 (多目的 コ ン フ ィ ギ ュ レーシ ョ ン バン ク ) の中には多目的 (汎用) ピ ン と 呼ばれ る I/O ピ ンがあ り 、 こ れ ら は
コ ン フ ィ ギ ュ レーシ ョ ンに も 使用で き ますが、コ ン フ ィ ギ ュ レーシ ョ ン完了後には通常の I/O ピ ンへ切 り 替わ り ます。
さ ら に、 SSI デバ イ ス のバン ク 60 お よ びバン ク 70 の中の ピ ンは、 多目的ピ ン と 同様に コ ン フ ィ ギ ュ レーシ ョ ン中に
は制限があ り ます。 ただ し 、 こ れ ら のバン ク 内の ピ ンは、 いかな る コ ン フ ィ ギ ュ レーシ ョ ン機能 も 備え てい ません。
こ れ ら の ピ ンのビヘ イ ビ アーがデザ イ ンに与え る 影響については、『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ
ン ユーザー ガ イ ド 』 (UG570) [参照 7] の第 9 章 「 コ ン フ ィ ギ ュ レーシ ョ ンの詳細」 を参照 し て く だ さ い。
例 : モ ノ リ シ ッ ク XCKU060 か ら A1517 パ ッ ケージの SSI XCKU115 への移行
図 3-9 に、 モ ノ リ シ ッ ク XCKU060 デバ イ ス のバン ク の図を示 し ます。 多目的 コ ン フ ィ ギ ュ レーシ ョ ン バン ク (65) は
丸で囲っ て あ り ます。 図 3-10 に、 SSI XCKU115 デバ イ ス のバン ク の図を示 し ます。 多目的 コ ン フ ィ ギ ュ レーシ ョ ン
バン ク (65) と バン ク 70 は丸で囲っ て あ り ます。 バン ク 65 は、 実際の多目的コ ン フ ィ ギ ュ レーシ ョ ン バン ク と な り 、
バン ク 70 は コ ン フ ィ ギ ュ レーシ ョ ン中に同様の制限を共有 し ます。
X-Ref Target - Figure 3-9
PLL[12:13]
PLL[22:23]
PLL[10:11]
PLL[20:21]
PLL[08:09]
PLL[18:19]
GTH Quad 128
X0Y16−X0Y19
Bank 48 CMT Bank 68 CMT PCIe
HP I/O MMCM[06] HP I/O MMCM[11] X0Y1
GTH Quad 127
X0Y12−X0Y15
Bank 47 CMT Bank 67 CMT CMAC GTH Quad 227
HP I/O MMCM[05] HP I/O MMCM[10] X0Y0 X1Y12−X1Y15
GTH Quad 126
X0Y8−X0Y11
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[04] HP I/O MMCM[09]
PLL[02:03]
PLL[06:07]
PLL[16:17]
PLL[00:01]
PLL[04:05]
PLL[14:15]
SYSMON
CFG
Bank 25 CMT Bank 45 CMT Bank 65 CMT CFG
HP I/O MMCM[01] HP I/O MMCM[03] HR I/O MMCM[08]
Bank 24 CMT Bank 44 CMT Bank 64 CMT
HP I/O MMCM[00] HP I/O MMCM[02] HR I/O MMCM[07]
PCIe
X0Y0
(tandem)
GTH Quad 228
X1Y16−X1Y19
GTH Quad 226
X1Y8−X1Y11
GTH Quad 225
X1Y4−X1Y7
GTH Quad 224
X1Y0−X1Y3
UG583_c3_22_022515
図 3‐9 : 多目的 コ ン フ ィ ギ ュ レーシ ョ ン バン ク 65 を示す XCKU060 のバン ク の図
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
X-Ref Target - Figure 3-10
PLL[26:27]
PLL[46:47]
PLL[24:25]
PLL[44:45]
PLL[22:23]
PLL[42:43]
GTH Quad 133
X0Y36−X0Y39
Bank 53 CMT Bank 73 CMT PCIe
HP I/O MMCM[13] HP I/O MMCM[23] X0Y3
GTH Quad 233
X1Y36−X1Y39
GTH Quad 132
X0Y32−X0Y35
Bank 52 CMT Bank 72 CMT CMAC GTH Quad 232
HP I/O MMCM[12] HP I/O MMCM[22] X0Y1 X1Y32−X1Y35
GTH Quad 131
X0Y28−X0Y31
Bank 51 CMT Bank 71 CMT
HP I/O MMCM[11] HP I/O MMCM[21]
SYSMON
CFG
GTH Quad 231
X1Y28−X1Y31
CFG
GTH Quad 230
X1Y24−X1Y27
Bank 29 CMT Bank 49 CMT Bank 69 CMT PCIe
HP I/O MMCM[02] HP I/O MMCM[09] HR I/O MMCM[19] X0Y2
GTH Quad 229
X1Y20−X1Y23
PLL[06:07]
PLL[20:21]
PLL[40:41]
Bank 30 CMT Bank 50 CMT Bank 70 CMT
HP I/O MMCM[03] HP I/O MMCM[10] HR I/O MMCM[20]
PLL[04:05]
PLL[18:19]
PLL[38:39]
SLR Crossing
PLL[16:17]
PLL[36:37]
PLL[14:15]
PLL[34:35]
PLL[12:13]
PLL[32:33]
GTH Quad 128
X0Y16−X0Y19
Bank 48 CMT Bank 68 CMT PCIe
HP I/O MMCM[08] HP I/O MMCM[18] X0Y1
GTH Quad 127
X0Y12−X0Y15
Bank 47 CMT Bank 67 CMT CMAC GTH Quad 227
HP I/O MMCM[07] HP I/O MMCM[17] X0Y0 X1Y12−X1Y15
GTH Quad 126
X0Y8−X0Y11
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[06] HP I/O MMCM[16]
PLL[02:03]
PLL[10:11]
PLL[00:01]
PLL[08:09]
SYSMON
CFG
GTH Quad 226
X1Y8−X1Y11
CFG
GTH Quad 225
X1Y4−X1Y7
PCIe
X0Y0
(tandem)
GTH Quad 224
X1Y0−X1Y3
PLL[30:31]
Bank 25 CMT Bank 45 CMT Bank 65 CMT
HP I/O MMCM[01] HP I/O MMCM[05] HR I/O MMCM[15]
PLL[28:29]
Bank 24 CMT Bank 44 CMT Bank 64 CMT
HP I/O MMCM[00] HP I/O MMCM[04] HR I/O MMCM[14]
GTH Quad 228
X1Y16−X1Y19
UG583_c3_23_022515
図 3‐10 : 多目的 コ ン フ ィ ギ ュ レーシ ョ ン バン ク 65 と バン ク 70 を示す XCKU115 のバン クの図
8. メ モ リ イ ン タ ー フ ェ イ スの移行
2 つのデバ イ ス間で メ モ リ イ ン タ ーフ ェ イ ス を移行す る 場合、 すべての ピ ン配置 と バン ク 制約がその ま ま有効にな る
こ と を検証す る こ と が重要です。 た と えば、 ほ と ん ど の メ モ リ イ ン タ ーフ ェ イ ス は、 1 つの列内に連続す る 2 つま た
は 3 つのバン ク が必要です。 さ ら に、 UltraScale デバ イ ス の メ モ リ イ ン タ ーフ ェ イ ス は SLR の境界を超え てはいけ ま
せん。 UltraScale メ モ リ フ ェ イ ス の適切な生成お よ び検証に関する 詳細ガ イ ド は、 『LogiCORE IP UltraScale アーキ テ
ク チ ャ FPGA メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン製品ガ イ ド 』 (PG150) [参照 8] を参照 し て く だ さ い。
例
バン ク 47、 48、 お よ び 49 に ま たが る XCVU095 (図 3-11) の メ モ リ イ ン タ ーフ ェ イ ス は、 バン ク 48 と 49 が SLR で分
割 さ れてい る XCVU125 (図 3-12) へ移行で き ません。 こ の メ モ リ イ ン タ ーフ ェ イ ス の可能な移行オプシ ョ ンは、 両方
のデバ イ ス でバン ク が連続 し てい る バン ク 44、 45、 お よ び 46 と な り ます。
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75
第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
X-Ref Target - Figure 3-11
PLL[14:15]
PLL[30:31]
PLL[12:13]
PLL[28:29]
PLL[10:11]
PLL[26:27]
PLL[08:09]
PLL[24:25]
PLL[06:07]
PLL[22:23]
PLL[04:05]
PLL[20:21]
GTY Quad 131 CMAC Bank 51 CMT Bank 71 CMT PCIe
X0Y28−X0Y31 X0Y3 HP I/O MMCM[07] HP I/O MMCM[15] X0Y3
GTY Quad 130
X0Y24−X0Y27
ILKN
X0Y4
Bank 50 CMT Bank 70 CMT ILKN
HP I/O MMCM[06] HP I/O MMCM[14] X1Y4
GTY Quad 129 CMAC Bank 49 CMT Bank 69 CMT PCIe
X0Y20−X0Y23 X0Y2 HP I/O MMCM[05] HP I/O MMCM[13] X0Y2
GTY Quad 128
X0Y16−X0Y19
ILKN
X0Y3
Bank 48 CMT Bank 68 CMT PCIe
HP I/O MMCM[04] HP I/O MMCM[12] X0Y1
GTY Quad 127 CMAC Bank 47 CMT Bank 67 CMT ILKN
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] HP I/O MMCM[11] X1Y2
GTY Quad 126
X0Y8−X0Y11
ILKN
X0Y1
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[02] HP I/O MMCM[10]
PLL[02:03]
GTY Quad 124
X0Y0−X0Y3
ILKN
X0Y0
PLL[00:01]
Bank 44 CMT
HP I/O MMCM[00]
Bank
84/94
HR I/O
PLL[16:17]
CMT
MMCM[08]
GTH Quad 230
X1Y24−X1Y27
GTH Quad 229
X1Y20−X1Y23
GTH Quad 228
X1Y16−X1Y19
GTH Quad 227
X1Y12−X1Y15
SYSMON
CFG
GTH Quad 226
X1Y8−X1Y11
CFG
GTH Quad 225
X1Y4−X1Y7
PCIe
X0Y0
(tandem)
GTH Quad 224
X1Y0−X1Y3
PLL[18:19]
GTY Quad 125 CMAC Bank 45 CMT Bank 65 CMT
X0Y4−X0Y7
X0Y0 HP I/O MMCM[01] HP I/O MMCM[09]
GTH Quad 231
X1Y28−X1Y31
UG583_c3_24_022515
図 3‐11 : バン ク 47、 48、 49 が連続 し ている XCVU095 のバン ク の図
X-Ref Target - Figure 3-12
PLL[18:19]
PLL[38:39]
PLL[16:17]
PLL[36:37]
PLL[14:15]
PLL[34:35]
GTY Quad 133 CMAC Bank 53 CMT Bank 73 CMT PCIe
X0Y36−X0Y39 X0Y5 HP I/O MMCM[09] HP I/O MMCM[19] X0Y3
GTY Quad 132 CMAC Bank 52 CMT Bank 72 CMT ILKN
X0Y32−X0Y35 X0Y4 HP I/O MMCM[08] HP I/O MMCM[18] X1Y5
GTY Quad 131
X0Y28−X0Y31
ILKN
X0Y4
Bank 51 CMT Bank 71 CMT
HP I/O MMCM[07] HP I/O MMCM[17]
GTH Quad 231
X1Y28−X1Y31
CFG
GTH Quad 230
X1Y24−X1Y27
Bank 49 CMT Bank 69 CMT PCIe
HP I/O MMCM[05] HR I/O MMCM[15] X0Y2
GTH Quad 229
X1Y20−X1Y23
PLL[12:13]
ILKN
X0Y3
GTH Quad 232
X1Y32−X1Y35
SYSMON
CFG
PLL[32:33]
GTY Quad 130 CMAC Bank 50 CMT Bank 70 CMT
X0Y24−X0Y27 X0Y3 HP I/O MMCM[06] HP I/O MMCM[16]
GTY Quad 129
X0Y20−X0Y23
GTH Quad 233
X1Y36−X1Y39
PLL[10:11]
PLL[30:31]
SLR Crossing
PLL[08:09]
PLL[28:29]
PLL[06:07]
PLL[26:27]
PLL[04:05]
PLL[24:25]
GTY Quad 128 CMAC Bank 48 CMT Bank 68 CMT PCIe
X0Y16−X0Y19 X0Y2 HP I/O MMCM[04] HP I/O MMCM[14] X0Y1
GTY Quad 127 CMAC Bank 47 CMT Bank 67 CMT ILKN
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] HP I/O MMCM[13] X1Y2
GTY Quad 126
X0Y8−X0Y11
ILKN
X0Y1
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[02] HP I/O MMCM[12]
PLL[02:03]
GTY Quad 124
X0Y0−X0Y3
ILKN
X0Y0
PLL[00:01]
Bank 44 CMT
HP I/O MMCM[00]
Bank
84/94
HR I/O
PLL[20:21]
CMT
MMCM[10]
GTH Quad 227
X1Y12−X1Y15
SYSMON
CFG
GTH Quad 226
X1Y8−X1Y11
CFG
GTH Quad 225
X1Y4−X1Y7
PCIe
X0Y0
GTH Quad 224
X1Y0−X1Y3
PLL[22:23]
GTY Quad 125 CMAC Bank 45 CMT Bank 65 CMT
X0Y4−X0Y7
X0Y0 HP I/O MMCM[01] HP I/O MMCM[11]
GTH Quad 228
X1Y16−X1Y19
UG583_c3_25_022515
図 3‐12 : バン ク 47、 48、 49 が連続 し ている XCVU125 のバン クの図
UltraScale アーキテ ク チ ャ PCB デザイ ン
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76
第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
9. DCI カ スケー ド 接続および内部 VREF 機能
DCI カ ス ケー ド と 内部 VREF は、 HPIO 列内の複数バン ク を使用す る 機能です。 移行で、 1 つのバン ク (複数バン ク ) が
別の列へ移動、 ま たは SLR/ イ ン タ ーポーザーの境界を超え る 場合、 そのバン ク は元の DCI カ ス ケー ド 接続ま たは内
部 VREF に利用で き な く な り ま す。 各 SLR には、 固有の DCI と VREF 回路が含 ま れ ま す。 こ れ ら の機能の詳細は、
『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) [参照 4] の 「DCI カ ス ケー ド 接続」 お よ び 「内
部 VREF」 を参照 し て く だ さ い。
例
図 3-13 に、 XCVU095 の HPIO 列をハ イ ラ イ ト 表示 し てい ます。 DCI カ ス ケー ド 接続ま たは内部 VREF は、 こ の列内
の こ れ ら のバン ク をすべて ま たは一部使用 し ます。 XCVU125 デバ イ スへ移行す る 場合、 DCI カ ス ケー ド 接続ま たは
内部 VREF は図 3-14 に示す よ う に、イ ン タ ーポーザーに よ っ て隔て ら れたバン ク 48 と 49 を ま た ぐ こ と がで き ません。
X-Ref Target - Figure 3-13
PLL[14:15]
PLL[30:31]
PLL[12:13]
PLL[28:29]
PLL[10:11]
PLL[26:27]
PLL[08:09]
PLL[24:25]
PLL[06:07]
PLL[22:23]
PLL[04:05]
PLL[20:21]
GTY Quad 131 CMAC Bank 51 CMT Bank 71 CMT PCIe
X0Y28−X0Y31 X0Y3 HP I/O MMCM[07] HP I/O MMCM[15] X0Y3
GTY Quad 130
X0Y24−X0Y27
ILKN
X0Y4
Bank 50 CMT Bank 70 CMT ILKN
HP I/O MMCM[06] HP I/O MMCM[14] X1Y4
GTY Quad 129 CMAC Bank 49 CMT Bank 69 CMT PCIe
X0Y20−X0Y23 X0Y2 HP I/O MMCM[05] HP I/O MMCM[13] X0Y2
GTY Quad 128
X0Y16−X0Y19
ILKN
X0Y3
Bank 48 CMT Bank 68 CMT PCIe
HP I/O MMCM[04] HP I/O MMCM[12] X0Y1
GTY Quad 127 CMAC Bank 47 CMT Bank 67 CMT ILKN
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] HP I/O MMCM[11] X1Y2
GTY Quad 126
X0Y8−X0Y11
ILKN
X0Y1
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[02] HP I/O MMCM[10]
PLL[02:03]
GTY Quad 124
X0Y0−X0Y3
ILKN
X0Y0
PLL[00:01]
Bank 44 CMT
HP I/O MMCM[00]
Bank
84/94
HR I/O
PLL[16:17]
CMT
MMCM[08]
GTH Quad 230
X1Y24−X1Y27
GTH Quad 229
X1Y20−X1Y23
GTH Quad 228
X1Y16−X1Y19
GTH Quad 227
X1Y12−X1Y15
SYSMON
CFG
GTH Quad 226
X1Y8−X1Y11
CFG
GTH Quad 225
X1Y4−X1Y7
PCIe
X0Y0
(tandem)
GTH Quad 224
X1Y0−X1Y3
PLL[18:19]
GTY Quad 125 CMAC Bank 45 CMT Bank 65 CMT
X0Y4−X0Y7
X0Y0 HP I/O MMCM[01] HP I/O MMCM[09]
GTH Quad 231
X1Y28−X1Y31
UG583_c3_26_022515
図 3‐13 : HPIO 列を示す XCVU095
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
X-Ref Target - Figure 3-14
PLL[18:19]
PLL[38:39]
PLL[16:17]
PLL[36:37]
PLL[14:15]
PLL[34:35]
GTY Quad 133 CMAC Bank 53 CMT Bank 73 CMT PCIe
X0Y36−X0Y39 X0Y5 HP I/O MMCM[09] HP I/O MMCM[19] X0Y3
GTY Quad 132 CMAC Bank 52 CMT Bank 72 CMT ILKN
X0Y32−X0Y35 X0Y4 HP I/O MMCM[08] HP I/O MMCM[18] X1Y5
GTY Quad 131
X0Y28−X0Y31
ILKN
X0Y4
Bank 51 CMT Bank 71 CMT
HP I/O MMCM[07] HP I/O MMCM[17]
GTH Quad 231
X1Y28−X1Y31
CFG
GTH Quad 230
X1Y24−X1Y27
Bank 49 CMT Bank 69 CMT PCIe
HP I/O MMCM[05] HR I/O MMCM[15] X0Y2
GTH Quad 229
X1Y20−X1Y23
PLL[12:13]
ILKN
X0Y3
GTH Quad 232
X1Y32−X1Y35
SYSMON
CFG
PLL[32:33]
GTY Quad 130 CMAC Bank 50 CMT Bank 70 CMT
X0Y24−X0Y27 X0Y3 HP I/O MMCM[06] HP I/O MMCM[16]
GTY Quad 129
X0Y20−X0Y23
GTH Quad 233
X1Y36−X1Y39
PLL[10:11]
PLL[30:31]
SLR Crossing
PLL[08:09]
PLL[28:29]
PLL[06:07]
PLL[26:27]
PLL[04:05]
PLL[24:25]
GTY Quad 128 CMAC Bank 48 CMT Bank 68 CMT PCIe
X0Y16−X0Y19 X0Y2 HP I/O MMCM[04] HP I/O MMCM[14] X0Y1
GTY Quad 127 CMAC Bank 47 CMT Bank 67 CMT ILKN
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] HP I/O MMCM[13] X1Y2
GTY Quad 126
X0Y8−X0Y11
ILKN
X0Y1
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[02] HP I/O MMCM[12]
PLL[02:03]
GTY Quad 124
X0Y0−X0Y3
ILKN
X0Y0
PLL[00:01]
Bank 44 CMT
HP I/O MMCM[00]
Bank
84/94
HR I/O
PLL[20:21]
CMT
MMCM[10]
GTH Quad 227
X1Y12−X1Y15
SYSMON
CFG
GTH Quad 226
X1Y8−X1Y11
CFG
GTH Quad 225
X1Y4−X1Y7
PCIe
X0Y0
GTH Quad 224
X1Y0−X1Y3
PLL[22:23]
GTY Quad 125 CMAC Bank 45 CMT Bank 65 CMT
X0Y4−X0Y7
X0Y0 HP I/O MMCM[01] HP I/O MMCM[11]
GTH Quad 228
X1Y16−X1Y19
UG583_c3_27_022515
図 3‐14 : HPIO 列を示す XCVU125
10. シ ス テム モ ニ タ ー
各 I/O バン ク は、 シ ス テ ム モニ タ ーの最大 16 の差動補助アナ ロ グ入力ペアへのア ク セ ス を提供 し ます。 一部のバン
ク ではフル ア ク セ ス が許可 さ れていないため、 デバ イ ス移行で必要な シ ス テ ム モニ タ ーのアナ ロ グ入力ペアが利用
で き る よ う に注意 し てバン ク を選択 し て く だ さ い。
16 の差動補助アナ ロ グ入力ペアへの フルア ク セ ス が許可 さ れていない UltraScale バン ク の概要は、 表 3-2 を参照 し て
く だ さ い。 こ こ に リ ス ト さ れていないデバ イ ス/バン ク は、 そのバン ク の フルア ク セ ス が許可 さ れてい る と 考え る こ と
がで き ます。
表 3‐2 : アナログ入力ペア を利用で き ないバン ク
パ ッ ケージ
制限 さ れたシス テム モ ニ タ ー アナログ ア ク セス (バン ク (1))
D1517
XCKU115 (67)
XCVU095 (67)
XCVU125 (67)
B1760
XCKU115 (53)
XCVU095 (51)
XCVU125 (53)
B2104
XCKU115 (68)
XCVU095 (68)
XCVU125 (68)
XCVU190 (68)
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
表 3‐2 : アナログ入力ペア を利用で き ないバン ク (続き)
パ ッ ケージ
制限 さ れたシス テム モ ニ タ ー アナログ ア ク セス (バン ク (1))
A2577
XCVU190 (66(2)、 68)
注記 :
1. 特記 さ れない限 り 、 0、 1、 2、 3、 8、 9、 10、 11 ペアへはア ク
セ ス で き ません。
2. すべてのペアへア ク セ ス で き ません。
さ ら に、 補助アナ ロ グ入力ペアへのア ク セ ス については、 各デバ イ ス のパ ッ ケージ フ ァ イ ルで確認で き ます。
UltraScale デバ イ ス のパ ッ ケージ フ ァ イ ルへの リ ン ク に関 し ては、 『Kintex UltraScale お よ び Virtex UltraScale FPGA の
パ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 3] の第 2 章 「パ ッ ケージ フ ァ イ ル」 を参照 し て く だ さ い。
補助アナ ロ グ ピ ンは、 ピ ン名の 「_ADxP_」 部分で判断で き ます。
例
図 3-15 に、 パ ッ ケージ フ ァ イ ルの一部を示 し ます。 ピ ン名の赤枠部分は、 こ れ ら の特定ピ ンがア ク セ ス で き る 補助
アナ ロ グ ペア を示 し てい ます。
X-Ref Target - Figure 3-15
UG583_c3_28_022515
図 3‐15 : アナログ ペアのア ク セス を示すパ ッ ケージ フ ァ イル
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
11. デ カ ッ プ リ ング キ ャパシ タ
新 し いデバ イ スへ移行す る 際にデザ イ ン を変更 し ない場合は、 同 じ デカ ッ プ リ ン グ方式を使用で き ます。 ロ ジ ッ ク を
追加す る 場合は、 新 し い デバ イ ス と デザ イ ン に適切 な デ カ ッ プ リ ン グ 方式 を 使用す る こ と を 推奨 し て い ま す。
UltraScale デバ イ ス のデカ ッ プ リ ン グ キ ャ パシ タ ガ イ ド ラ イ ンは、第 1 章 「電源分配シ ス テ ム」 を参照 し て く だ さ い。
例
図 3-16 は、 「Kintex UltraScale デバ イ ス の電源供給デカ ッ プ リ ン グ キ ャ パシ タ 」 の一部 を 示 し て い ま す。 XCU040FFVA1156 でデザ イ ン を開始 し て XCU060-FFVA1156 へ移行す る 際に、 デザ イ ン の変更を行わない場合は、 XCU040
キ ャ パシ タ を使用 し ます。 XCU060 への移行時に ロ ジ ッ ク を追加する 場合は、 そのデバ イ ス に適切なデカ ッ プ リ ン グ
方式を使用す る こ と を推奨 し ます。
X-Ref Target - Figure 3-16
UG583_c3_28_022615
図 3‐16 : Kintex のデ カ ッ プ リ ング キ ャパシ タ の推奨値 (一部)
12. PCI Express の移行
PCI Express レーンの割 り 当ては、 デバ イ ス に よ っ て異な る 可能性があ り ます。 さ ら に、 Tandem ブー ト と し て使用 さ
れ る ブ ロ ッ ク も デバ イ ス に よ っ て異な る 可能性があ り ます。UltraScale デバ イ ス コ アのピ ン配置の詳細は、『UltraScale
Architecture Gen3 Integrated Block for PCI Express LogiCORE IP 製品ガ イ ド 』 (PG156) [参照 9] の付録 「 コ アの ピ ン配置」
を参照 し て く だ さ い。
13. 統合 さ れている 100G Ethernet の移行
100G Ethernet IP コ アは、 100Gb/s MAC お よ び PCS ロ ジ ッ ク 機能を提供す る 専用ブ ロ ッ ク です。 こ のブ ロ ッ ク には多
く の専用 ロ ケーシ ョ ン が あ り 、 デバ イ ス に よ っ て異な る 場所に配置 さ れ ま す。 こ れ ら の専用ブ ロ ッ ク を特定 ト ラ ン
シーバーの ロ ケーシ ョ ンに接続す る 際にはい く つかの規則があ り 、 ほかのデバ イ スへ移行す る 際に影響を及ぼす可能
性があ り ます。 ま た、 CAUI-4 お よ び切 り 換え可能な CAUI-10/CAUI-4 モー ド は、 GTY ト ラ ン シーバーが必要です。
100G Ethernet コ ア を使用す る デザ イ ン の包括的な説明を示 し た 『LogiCORE IP UltraScale Architecture Integrated Block
for 100G Ethernet 製品ガ イ ド 』 (PG165) [参照 10] を参照 し 、 特に 「 ト ラ ン シーバーの選択に関する 規則」 の説明に留意
し て く だ さ い。
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第 3 章 : UltraScale デバイ スおよびパ ッ ケージ間の移行
14. Interlaken の移行
ザ イ リ ン ク ス UltraScale アーキ テ ク チ ャ の Interlaken 用統合ブ ロ ッ ク は、 プ ロ ト コ ル ロ ジ ッ ク 転送用に最大総帯域幅
150Gb/s ま で対応で き る高度に コ ン フ ィ ギ ュ レーシ ョ ン可能な IP コ アです。 こ の コ アは、 GTH ト ラ ン シーバーの場合
は最大 12.5Gb/s の指定レー ト でシ リ アル ト ラ ン シーバーへ接続 し 、GTY ト ラ ン シーバーの場合は最大 25.78125Gb/s で
接続 し ます。 こ のブ ロ ッ ク には多 く の専用 ロ ケーシ ョ ンがあ り 、 デバ イ ス に よ っ て異な る 場所に配置 さ れます。 こ れ
ら の専用ブ ロ ッ ク を特定 ト ラ ン シーバーの ロ ケーシ ョ ンに接続す る 際にはい く つかの規則があ り 、 ほかのデバ イ スへ
移行す る 際に影響を及ぼす可能性があ り ます。 UltraScale デバ イ ス で Interlaken イ ン タ ーフ ェ イ ス を適切に生成お よ び
検証する ための包括的なガ イ ド 『LogiCORE IP UltraScale Architecture Integrated IP Core for Interlaken 製品ガ イ ド 』 (PG169)
[参照 11] を参照 し、 特に 「 ト ラ ン シーバー イ ン タ ーフ ェ イ ス」 の説明に留意 し て く だ さ い。
15. 電源 と 熱に関する注意事項
デバ イ ス間の移行で、 特に小規模デバ イ ス か ら 大規模デバ イ スへ移行する 場合には、 ス タ テ ィ ッ ク 消費電力が高 く な
る ため、 熱問題の対応 と レ ギ ュ レー タ ーに よ る 電圧制御が必要にな り ます。 消費電力 と 熱に関す る 要件を概算す る に
は、 XPE (Xilinx Power Estimator) を使用 し て実際のデザ イ ンの最大値を入力 し て く だ さ い。
16. パ ッ ケージ間における ピ ンの フ ラ イ ト タ イ ム
デザ イ ン と PCB の点で 2 つのデバ イ ス が フ ッ ト プ リ ン ト 互換であ っ て も 、 パ ッ ケージ フ ラ イ ト タ イ ムはデバ イ ス に
よ っ て異な る ため、 こ れ ら を考慮す る 必要があ り ます。 フ ラ イ ト タ イ ムの詳細は、 Vivado ツールで I/O プ ラ ン ニ ン グ
中、 ま たは合成後の [Package Pins] タ ブで確認で き ます。 ピ ンの フ ラ イ ト タ イ ムの違いを考慮す る 最 も 効果的な方法
は、 新 し いデバ イ スへ移行す る 際にプ リ ン ト 基板の ス キ ュ ー調整を行 う こ と です。 こ れがで き ない場合は、 長期的に
シ ス テ ム性能を最大化す る つ も り で最終デバ イ ス を使用 し てプ リ ン ト 基板を レ イ ア ウ ト す る こ と を推奨 し てい ます。
最初のデバ イ ス を使用 し た場合のシ ス テ ム性能は低 く な る はずです。 最終的に フ ラ イ ト タ イ ムの中間点を選択 し 、 そ
の値に基づいてボー ド の配線を行 う こ と で最適な結果を生み出す こ と がで き ます。 ただ し 、 こ の方法では、 最大のシ
ス テ ム性能を達成す る こ と が難 し く な り ます。
例
ピ ンの フ ラ イ ト タ イ ムに関す る 情報は、 Vivado ツールで I/O プ ラ ン ニ ン グ中ま たは合成後に [Package Pins] タ ブで確
認で き ます (図 3-17)
X-Ref Target - Figure 3-17
UG583_c3_30_022515
図 3‐17 : ピ ンのフ ラ イ ト タ イムを示す Vivado 画面の例
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第 4章
SelectIO のシグナ リ ング
UltraScale アーキ テ ク チ ャ の SelectIO リ ソ ース は、 汎用 I/O と その各種設定を集めた も のです。 SelectIO は多数の I/O
規格に対応 し 、 規格ご と に数百種類 も の異な る 設定が用意 さ れてい る ため、 I/O イ ン タ ーフ ェ イ ス を柔軟に選択 し て
設計で き ます。
こ の章では、 I/O 規格、 ト ポ ロ ジ、 終端を選択す る 際の指針、 そ し て よ り 詳細なデザ イ ン決定 と 検証を行 う 際のシ ミ ュ
レーシ ョ ン と 計測方法について説明 し ます。 一般に、 使用す る I/O イ ン タ ーフ ェ イ ス は、 ほかのデバ イ ス の選択や標
準規格のサポー ト な ど、高次レベルのシ ス テ ム要件に よ っ て決定 し ます。その よ う な制約が定義 さ れていない場合は、
シ ス テ ム設計者がシ ス テ ムの目的に合わせて I/O イ ン タ ーフ ェ イ ス規格を選択 し 、 最適化 し ます。
こ の章には、 次のセ ク シ ョ ンがあ り ます。
•
イ ン タ ーフ ェ イ ス の種類
•
シ ン グルエン ド 方式の信号伝達
イ ン タ ー フ ェ イ スの種類
イ ン タ ーフ ェ イ ス には多 く の種類があ り ますが、 具体的な検討に入 る 前に イ ン タ ーフ ェ イ ス を大別 し て整理す る と 理
解 し やす く な り ます。 こ こ では次の 2 つの点に着目 し た分類を紹介 し ます。
•
シ ン グルエン ド イ ン タ ーフ ェ イ ス と 差動 イ ン タ ーフ ェ イ ス
•
SDR イ ン タ ーフ ェ イ ス と DDR イ ン タ ーフ ェ イ ス
シ ングルエ ン ド イ ン タ ー フ ェ イ ス と 差動イ ン タ ー フ ェ イ ス
伝統的なデジ タ ル ロ ジ ッ ク では、 シ ン グルエン ド 方式の信号伝達を使用 し てい ま し た。 こ れは、 1 本の信号線お よ び
ド ラ イ バー と レ シーバーに共通の GND を使用 し て信号を伝送する 方式です。 こ の イ ン タ ーフ ェ イ ス では、 GND を基
準 と し た固定の電圧 し き い値に対す る 信号の相対電圧レベルに基づいて信号を アサー ト (High ま たは Low) し ます。
信号の電圧が し き い値 VIH よ り も 高い状態を High と 見な し 、 信号の電圧が し き い値 VIL よ り も 低い状態を Low と 見
な し ます。 シ ン グルエン ド 方式の主な I/O 規格に TTL があ り ます。
イ ン タ ーフ ェ イ ス の高速化 と ノ イ ズ マージ ン確保のために、 GND と は別に専用の基準電圧を使用する シ ン グルエン
ド I/O 規格 も あ り ます。 VREF を利用 し て ロ ジ ッ ク レベルを決定 し てい る I/O 規格の例 と し て、 HSTL や SSTL があ り
ます。 VREF は、 固定 さ れた コ ンパレー タ 入力 と 考え る こ と がで き ます。
最近の高速 イ ン タ ーフ ェ イ ス では、 主に差動信号が使用 さ れます。 こ れは、 お互いを基準電圧 と す る 2 つの相補信号
を伝送す る 方式です。差動 イ ン タ ーフ ェ イ ス では、2 つの相補信号の相対電圧レベルに基づいて信号を アサー ト (High
ま たは Low) し ます。 信号 P の電圧が信号 N の電圧 よ り も 高い状態を High と 見な し 、 信号 N の電圧が信号 P の電圧
よ り も 高い状態を Low と 見な し ます。 通常、 信号 P と N の電圧幅は同 じ で、 GND よ り 高い電位の同相電圧を使用 し
ます (実際にはそ う でない こ と も あ る )。 差動 I/O 規格の代表例に LVDS があ り ます。
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第 4 章 : SelectIO のシグナ リ ン グ
SDR イ ン タ ー フ ェ イ ス と DDR イ ン タ ー フ ェ イ ス
SDR (シ ン グル デー タ レー ト ) イ ン タ ーフ ェ イ ス と DDR (ダブル デー タ レー ト ) イ ン タ ーフ ェ イ ス の違いは、 バ ス に
おけ る デー タ 信号 と ク ロ ッ ク 信号の関係にあ り ます。 SDR シ ス テ ム では、 ク ロ ッ ク の立ち上が り エ ッ ジ ま たは立ち下
が り エ ッ ジのいずれか一方でのみ、 受信デバ イ ス の入力フ リ ッ プ フ ロ ッ プにデー タ が入力 さ れます。 こ の場合、 1 ク
ロ ッ ク 周期が 1 ビ ッ ト 時に相当 し ます。 DDR シ ス テ ム では、 ク ロ ッ ク の立ち上が り エ ッ ジ と 立ち下が り エ ッ ジの両
方で受信側デバ イ ス の入力フ リ ッ プ フ ロ ッ プにデー タ が入力 さ れます。 こ の場合、 1 ク ロ ッ ク 周期は 2 ビ ッ ト 時に相
当 し ます。 SDR であ る か DDR であ る かは、 信号を伝送す る I/O 規格がシ ン グルエン ド 方式か差動方式か と は関係あ
り ません。 シ ン グルエン ド 方式の SDR や DDR も あれば、 差動方式の SDR や DDR も あ り ます。
シ ン グルエ ン ド 方式の信号伝達
UltraScale アーキ テ ク チ ャ の I/O では、 さ ま ざ ま なシ ン グルエン ド I/O 規格を使用で き ます。 サポー ト 対象の I/O 規格
の全 リ ス ト お よ び各規格の詳細情報は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) [参
照 4] の 「SelectIO リ ソ ース」 の章を参照 し て く だ さ い。こ の章の最後には、サポー ト 対象の各 I/O 規格に対 し て DRIVE
属性、 SLEW 属性、 双方向バ ッ フ ァ ー、 DCI オプシ ョ ンの対応可否を ま と めた表を掲載 し て あ り ます。 ま た、 それぞ
れの I/O 規格を使用可能な I/O バン ク タ イ プ、 HP (High Performance)/HR (High Range) も 示 し て あ り ます。
モー ド と 属性
I/O 規格には、 単方向モー ド で し か使用で き ない も の と 、 双方向 と 単方向の両モー ド で使用で き る も のがあ り ます。
I/O 規格に よ っ ては、 駆動能力 と スルー レー ト 、 ウ ィ ー ク プルア ッ プ ま たはプルダ ウ ンお よ びウ ィ ー ク キーパー回路
(並列終端には使用 し ない) の有無な ど を属性で設定で き ます。駆動能力 と スルー レー ト を指定 し て イ ン タ ーフ ェ イ ス
を調整す る と 、 信号のオーバー ド ラ イ ブ を避けて適切な速度を得る こ と がで き ます。 ウ ィ ー ク プルア ッ プ、 ウ ィ ー ク
プルダ ウ ン、 ウ ィ ー ク キーパーを使用す る と 、 フ ロ ーテ ィ ン グ状態ま たは ト ラ イ ス テー ト の信号を既知の レベルま た
は安定 し た レベルにす る こ と がで き ます。 こ れ ら の属性が ど の規格でサポー ト さ れてい る かは、 『UltraScale アーキ テ
ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) [参照 4] の 「SelectIO リ ソ ース」 の章で説明 し てい ます。 詳細は、
こ のユーザー ガ イ ド を参照 し て く だ さ い。
DRIVE 属性を 6mA、 ス ルーを FAST に設定 し た LVCMOS は出力 イ ン ピーダ ン ス が 50 に近いため、 制御 イ ン ピー
ダ ン ス ド ラ イ バー と し て使用で き ます。 ただ し 、 ウ ィ ー ク ド ラ イ バー と 伝送 ラ イ ンの イ ン ピーダ ン ス整合は近似で
あ り 、 電圧 と 温度に よ っ て変動 し ます。 一方、 LVDCI と HSLVDCI は優れた イ ン ピーダ ン ス制御 ド ラ イ バー と し て機
能す る ため、 適合性や イ ン ピーダ ン ス整合の精度が高 く 、 電圧 と 温度が変化 し て も 安定 し てい ます。
入力 し き い値
シ ン グルエン ド 規格の入力回路は、 入力 し き い値が固定の も の と VREF 電圧に よ っ て設定 さ れ る も のの 2 種類に分類
さ れます。 VREF を使用す る こ と には、 次の 3 つの利点があ り ます。
•
入力 し き い値の レベルを よ り 厳密に制御で き る
•
ダ イ GND を し き い値の基準電圧 と し て使用する 必要がない
•
入力 し き い値を近い値に設定で き る ので、 入力レ シーバーの信号の電圧幅を小 さ く で き る
こ れ ら の利点を持つ 1.8V I/O 規格 と し て LVCMOS18 と SSTL18 Class 1 の 2 つがあ り ます。1.8V LVCMOS の し き い値
は 0.63V と 1.17V に設定 さ れ、 論理が遷移す る には レ シーバー側で 540mV 以上の信号の振幅が必要に な り ま す。
SSTL18 Class 1 の し き い値は VREF - 0.125V と VREF + 0.125V に設定 さ れます。 つま り 、 VREF の公称値が 0.9V の場合
は 0.775V と 1.025V に設定 さ れ、 論理が遷移す る には レ シーバー側で 250mV 以上の信号の振幅があれば よ い こ と に
な り ます。 こ の よ う に信号の電圧幅を小 さ く で き る ため、 イ ン タ ーフ ェ イ ス全体の動作周波数を引 き 上げ る こ と がで
き ます。 ド ラ イ バー側に と っ て も 、 電圧幅が小 さ い と 必要な DC 電力が少な く な り 、 過渡電流を抑え ら れ る と い う 利
点があ り ます。 UltraScale アーキ テ ク チ ャ デバ イ ス では、 基準電圧 と し て、 専用の VREF ピ ン を使用す る か、 新 し い
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第 4 章 : SelectIO のシグナ リ ン グ
内部 VREF 機能を使用 し て内部生成で き ます。内部 VREF の詳細は、『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユー
ザー ガ イ ド 』 (UG571) [参照 4] の 「SelectIO リ ソ ース」 の章を参照 し て く だ さ い。 VREF デカ ッ プ リ ン グお よ びその他
電源のデカ ッ プ リ ン グの詳細は、 第 1 章 「電源分配シ ス テ ム」 を参照 し て く だ さ い。
ト ポグ ラ フ ィ と 終端
ト ポグ ラ フ ィ と は、 あ る イ ン ターフ ェ イ スにおけ る ド ラ イ バー、 レ シーバー、 イ ン ターコ ネ ク ト 、 終端の配置を表す一
般的な用語です。 単方向の ト ポグ ラ フ ィ と 双方向の ト ポグ ラ フ ィ では使用する手法が異な る ため、 別々に解説し ます。
SelectIO 規格は、 シ ス テ ム要件に応 じ て さ ま ざ ま な ト ポグ ラ フ ィ で使用で き ます。 SSTL や LVCMOS な ど特定の規格
に準拠 し た SelectIO ド ラ イ バー と レ シーバーは、 EIA/TIA や JEDEC な ど の標準化団体が発行す る 標準規格書に従っ
て使用す る こ と も 、 その他の標準規格の ド ラ イ バーやレ シーバー と 組み合わせてハ イ ブ リ ッ ド I/O と し て使用す る こ
と も で き ます。 I/O 規格に よ っ ては、 レ シーバーの VIL と VIH し か定義 さ れていない も の も あれば、 ド ラ イ バーの イ
ン ピーダ ン ス と スルー レー ト 、 PCB ト レース長 と ト ポグ ラ フ ィ 、 受動終端の値 と 位置、 レ シーバーの最大入力容量、
レ シーバーの最大数な ど、 イ ン タ ーフ ェ イ ス の詳細がすべて規定 さ れてい る も の も あ り ます。
SelectIO を使用す る 場合、 シ ス テ ムに対 し て規格を ど の よ う に適用す る かは設計者の判断 と な り ます。 ト ポグ ラ フ ィ
と 終端に関 し ては多 く の決定事項があ り 、それ ら に よ っ て イ ン タ ーフ ェ イ ス のシ グナル イ ン テ グ リ テ ィ が左右 さ れま
す。 各 イ ン タ ーフ ェ イ ス のシ グナル イ ン テ グ リ テ ィ は、 シ ミ ュ レーシ ョ ン と 計測の両面で検証す る こ と が非常に重要
です。
終端 と は、イ ン タ ーフ ェ イ ス におけ る シ グナル イ ン テ グ リ テ ィ を維持す る ために イ ン ピーダ ン ス を整合ま たは補償す
る デバ イ ス を総称 し た用語です。 終端器には、 抵抗、 キ ャ パシ タ 、 ダ イ オー ド な ど さ ま ざ ま な素子を使用で き ますが、
こ こ では抵抗を使用 し た終端についてのみ説明 し ます。 一般に、 キ ャ パシ タ やダ イ オー ド を使用 し た終端は複雑にな
り ます。
単方向の ト ポグ ラ フ ィ と 終端
単方向 ト ポグ ラ フ ィ は、 ポ イ ン ト ツー ポ イ ン ト と マルチ ド ロ ッ プの 2 種類に大別で き ます。 一対の ド ラ イ バー と レ
シーバーで構成 さ れ る も のを ポ イ ン ト ツー ポ イ ン ト と 呼び、1 つの ド ラ イ バー と 複数の レ シーバーで構成 さ れ る も の
を マルチ ド ロ ッ プ と 呼びます。 ト ポ グ ラ フ ィ がポ イ ン ト ツー ポ イ ン ト かマルチ ド ロ ッ プかに よ っ て イ ン タ ーフ ェ イ
ス の特性が異な り 、 最適な終端方法 も 異な っ て き ます。
単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ
単方向 ト ポ グ ラ フ ィ で最 も 単純なのがポ イ ン ト ツー ポ イ ン ト 型です。 こ の ト ポ グ ラ フ ィ では、 ド ラ イ バー と レ シー
バーが 1 つずつ し かあ り ません。 終端を使用す る 場合は、 図 4-1 の よ う に レ シーバー側で並列終端 と す る か、 図 4-2
の よ う に ド ラ イ バー側で直列終端 と す る か、 ま たは図 4-3 や図 4-4 の よ う に イ ン ピーダ ン ス制御 ド ラ イ バーを使用す
る 方法があ り ます。 こ れ ら 終端に最適な抵抗の値、 VTT 電圧レベル、 VRP 基準抵抗値は IBIS シ ミ ュ レーシ ョ ン で決
定 し て く だ さ い。
X-Ref Target - Figure 4-1
VTT
RP = Z0 = 50Ω
RO = 25Ω
Z0 = 50Ω
UG583_c2_01_112113
図 4‐1 : 単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の並列終端
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第 4 章 : SelectIO のシグナ リ ン グ
X-Ref Target - Figure 4-2
RO = 25Ω
RS = Z0 – R0 = 25Ω
Z0 = 50Ω
UG583_c2_02_112113
図 4‐2 : 単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の直列終端
X-Ref Target - Figure 4-3
LVDCI
RO = RVRP > Z0 = 50Ω
Z0 = 50Ω
UG583_c2_03_102914
図 4‐3 : 単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の DCI イ ン ピーダ ン ス制御 ド ラ イバー
X-Ref Target - Figure 4-4
LVCMOS (DRIVE = 6, SLEW = FAST)
RO ≈ Z0 ~ 50Ω
Z0 = 50Ω
UG583_c2_04_112113
図 4‐4 : 単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の 「ウ ィ ー ク ド ラ イバー」
一般に、 並列抵抗終端 (RP) の値は、 終端す る 伝送 ラ イ ンの特性 イ ン ピーダ ン ス (Z0) と 同 じ 値にな り ます。 直列抵抗
終端 (RS) の値は、 伝送 ラ イ ンの特性 イ ン ピーダ ン ス (Z0) か ら 終端を接続す る ド ラ イ バーの出力 イ ン ピーダ ン ス (RO)
を引いた値にな り ます。 イ ン ピーダ ン ス制御 ド ラ イ バーは、 ド ラ イ バーの出力 イ ン ピーダ ン ス (RO) と 終端す る 伝送
ラ イ ンの特性 イ ン ピーダ ン ス (Z0) が同 じ にな る よ う に調整 し ます。
伝送 ラ イ ンの特性イ ン ピーダ ン ス が 50 で、ド ラ イ バーの出力イ ン ピーダ ン ス (RO) が 25 と する と 、直列終端 (図 4-2)
では 25、 並列終端 (図 4-1) では 50 と する のが適切です。 DCI ま たは ウ ィ ー ク LVCMOS ド ラ イ バーを使用 し た イ ン
ピーダ ン ス制御 ド ラ イ バーの場合は、 出力イ ン ピーダ ン ス (RO) が 50 と な る よ う に調整 し ます。 つま り 、 DCI の場合
は VRP 抵抗が 50 と な り ます。 駆動能力 6mA ～ 8mA の ウ ィ ー ク LVCMOS ド ラ イ バーは、 出力イ ン ピーダ ン ス がほ
ぼ 50 と な り ます (図 4-3)。
一般に、 並列終端のパフ ォーマ ン スは、 VTT (並列終端抵抗に接続 さ れた電圧源) が信号電圧の半分の と き に最 も よ く
な り ます。 2.5V 信号 (VCCO = 2.5V) の場合、 VTT の理想値は 1.25V です。 こ の電圧が利用で き ない場合は、 テブナン
並列終端を使用す る 方法があ り ます。 こ の終端は、 伝送 ラ イ ン の特性 イ ン ピーダ ン ス (通常は 50) に等 し い並列等
価抵抗 (RPEQ) を持つ分圧回路で構成 さ れ ます。 分圧点の電圧が VTT と な る よ う に し ます。 図 4-5 に示 し た テブナン
並列終端は、 2.5V の VCCO を電源 と し て 2 つの 100 抵抗で構成 さ れ、 VTT が 1.25V、 並列等価抵抗 (RPEQ) が 50 と
な っ てい ます。
ただ し 並列終端は消費電力が大 き く 、 こ の点で直列終端や イ ン ピーダ ン ス制御 ド ラ イ バー よ り も 不利にな り ます。 ト
ポ ロ ジ間の ト レー ド オ フ を比較 し て、 イ ン タ ーフ ェ イ ス に最適な終端 ト ポグ ラ フ ィ を判断 し て く だ さ い。
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第 4 章 : SelectIO のシグナ リ ン グ
X-Ref Target - Figure 4-5
VCCO = 2.5V
RPT = 2 x Z0 = 100Ω
RO = 25Ω
Z0 = 50Ω
VTTEQ = 1.25V
Parallel Equivalent Resistance
RPT = 2 x Z0 = 100Ω
RPEQ = (
1 )–1 = 50Ω
1
+
100Ω
100Ω
UG583_c2_05_112113
図 4‐5 : テ ブナン並列終端
表 4-1 に、 単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ で使用で き る I/O イ ン タ ーフ ェ イ ス の種類を示 し ます。
表 4‐1 : 単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ で使用で き る I/O イ ン タ ー フ ェ イ スの種類
LVTTL
LVCMOS
LVDCI
SSTL Class I
HSTL Class I
LVTTL と LVCMOS では、 標準的な終端方法は規定 さ れてい ません。 ド ラ イ バー側の直列終端、 ま たはレ シーバー側
の並列終端のいずれを使用 し て も か ま い ません。
LVDCI では、 イ ン ピーダ ン ス制御 ド ラ イ バーに よ る 終端を使用す る のが一般的です。 レ シーバー側には終端は必要あ
り ません。
I/O 規格ご と に終端方法に対す る 要件が異な る 場合があ り ます。 I/O 規格に よ っ ては、 仕様で終端 ト ポ ロ ジ を厳密に規
定 し てい る も のがあ り ます。 厳密な要件がな く 、 単に終端 ト ポ ロ ジの例を示 し てい る だけの規格 も 存在 し ます。 具体
的な終端要件を規定 し てい る 規格の例が HSTL です。HSTL Class I は、 レ シーバー側の並列終端を推奨す る 単方向 I/O
規格です。 HSTL Class I では終端電圧 VTT は電源電圧 VCC の半分 と 定義 さ れ、 終端を ま っ た く 使用 し ないか、 別の終
端方法を使用す る かは、 設計者が選択で き ます。 シ ス テ ム設計において こ れ ら の選択を設計者が行え る こ と には、 多
く の利点があ り ます。 レ シーバー側でのシ グナル イ ン テ グ リ テ ィ が適切か ど う かは、 シ ミ ュ レーシ ョ ンや計測に よ る
確認が必要です。
SSTL 規格は終端 ト ポ ロ ジに厳密な要件を規定 し ない傾向にあ り ます。 こ れに対 し て、 JEDEC の仕様は主 と し て一般
的に使用 さ れ る ト ポグ ラ フ ィ を終端方法の例 と し て示 し てい ます。『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユー
ザー ガ イ ド 』 (UG571) [参照 4] の 「SelectIO リ ソ ース」 の章には、 SSTL 規格をは じ め と する 各 I/O 規格の終端方法の
例が記載 さ れてお り 、 使用す る I/O 規格を検討する 際に使用で き ます。 HSTL と 同様に、 レ シーバー側のシ グナル イ
ン テ グ リ テ ィ が適切か ど う かは、 シ ミ ュ レーシ ョ ンや測定に よ る 確認が必要です。
単方向マルチ ド ロ ッ プ ト ポグ ラ フ ィ
こ の ト ポグ ラ フ ィ は さ ら に複雑で、 1 つの ド ラ イ バーで複数の レ シーバーを駆動 し ます。 各レ シーバーは、 ス タ ブ を
経由 し て伝送 ラ イ ンに負荷 と し て接続 さ れます。 こ の よ う な場合、 シ グナル イ ン テ グ リ テ ィ の観点か ら は、 1 本の長
い伝送 ラ イ ンの片方の端に ド ラ イ バー、 も う 一方の端に並列終端を配置 し 、 その間に短い ス タ ブで レ シーバーを メ イ
ン の ト レース に接続す る と い う ト ポ グ ラ フ ィ が最適です。 こ の よ う な ト ポ グ ラ フ ィ を、 一般に フ ラ イ バ イ マルチ ド
ロ ッ プ ト ポグ ラ フ ィ と 呼びます。
こ の ト ポグ ラ フ ィ には注意すべ き 点が 2 つあ り ます。 1 つは、 伝送 ラ イ ンの片方の端に並列終端を 1 つだけ使用す る
と い う 点です。 ド ラ イ バー側の直列終端や イ ン ピーダ ン ス 制御 ド ラ イ バーを使用 し ないで く だ さ い。 こ の ト ポ グ ラ
フ ィ で使用で き る 終端は、 並列終端のみです。 も う 1 つの注意すべ き 点は、 各レ シーバーを接続す る ス タ ブの長 さ で
す。 こ れ ら の ス タ ブは遅延時間が信号の立ち上が り 時間に比べて十分に短縮 さ れ る よ う に短 く す る 必要があ り ます。
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第 4 章 : SelectIO のシグナ リ ン グ
一般的な信号立ち上が り 時間が 600ps の場合、 ス タ ブの長 さ は 700ps/4 = 150ps、 すなわち 0.9 イ ンチ (22.86mm) 以内
でなければな り ません。 ス タ ブが こ れ よ り 長い と 、 信号が伝送 ラ イ ン を移動す る 際の イ ン ピーダ ン ス の不整合性が大
き く な り 、 反射 も 大 き く な り ます。 こ の よ う な イ ン ピーダ ン ス の不整合性はシ グナル イ ン テ グ リ テ ィ を劣化 さ せま
す。 負荷の数が増え、 ス タ ブが長 く な る と 、 十分なシ グナル イ ン テ グ リ テ ィ が維持で き な く な り ます。
ス タ ー型 ト ポグ ラ フ ィ は推奨 し てい ません。こ の ト ポグ ラ フ ィ で高いシ グナル イ ン テ グ リ テ ィ を維持す る には さ ま ざ
ま な設計上の制約を満たす必要があ り ますが、 こ れについては こ の文書では説明を割愛 し ます。
「単方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ 」 で も 述べた と お り 、 並列抵抗終端の値は、 終端す る 伝送 ラ イ ンの特性
イ ン ピーダ ン ス と 同 じ であ る のが理想的です。 パフ ォーマ ン ス が最 も よ いのは VTT が信号電圧の半分の と き ですが、
こ の電圧を利用で き ない場合は前のセ ク シ ョ ンで説明 し た テブナン並列終端の使用を推奨 し ます。
図 4-6 に示 し たテブナン並列終端は、 VCCO を電源 と し て 2 つの 100 抵抗で構成 さ れ、 VTT が VCCO/2、 並列等価抵
抗が 50 と な っ てい ます。 こ の図に示 し た ト ポグ ラ フ ィ では、 1 つの ド ラ イ バー (LVCMOS ド ラ イ バー ) と 4 つの レ
シーバーを使用 し てい ます。 こ の図では、 ド ラ イ バーが左側にあ り 、 50 伝送 ラ イ ンの中間にそれぞれ間隔を置いて
レ シーバーが接続 さ れ、 100 抵抗を 2 つ使用 し た テブナン並列終端が右側にあ り ます。
X-Ref Target - Figure 4-6
Input 4
Output
Main Transmission Line
Z0 = 50Ω
Z0 = 50Ω
Z0 = 50Ω
Z0 = 50Ω
Z0 = 50Ω
Z0 = 50Ω
length < 8mm
Z0 = 50Ω
length < 8mm
Z0 = 50Ω
length < 8mm
VCCO
2 x Z0 = 100Ω
Input 1
Input 2
Input 3
2 x Z0 = 100Ω
UG583_c2_06_112113
図 4‐6 : 基本的なマルチ ド ロ ッ プ ト ポグ ラ フ ィ
メ イ ンの伝送 ラ イ ンは可能な限 り 短 く し ます。 ト レース の イ ン ピーダ ン ス を正確に維持 し 、 ク ロ ス ト ー ク 源を避けて
いれば、 ほ と ん ど の I/O 規格で 20 イ ンチ以上の長 さ を使用で き ます。 メ イ ンの伝送 ラ イ ン に対 し て レ シーバーを等
間隔に接続す る 必要はな く 、 間隔は任意に決め る こ と がで き ます。 レ シーバーにおけ る 信号の遅延量は、 メ イ ンの伝
送 ラ イ ンへの接続位置に よ っ て異な り ますが、 信号の立ち上が り 時間はど の位置で も 同 じ です。
メ イ ン の伝送 ラ イ ン と 各 レ シーバーを接続す る ス タ ブの長 さ も 可能な限 り 短 く し ま す。 こ れ ら の ス タ ブ を長 く す る
と 、 レ シーバーが受け取 る 波形の品質が劣化 し ます。 各レ シーバーでのシ グナル イ ン テ グ リ テ ィ はシ ミ ュ レーシ ョ ン
や計測に よ る 確認が必要です。
表 4-2 に、 単方向マルチ ド ロ ッ プ ト ポグ ラ フ ィ で使用で き る I/O イ ン タ ーフ ェ イ ス の種類を示 し ます。
表 4‐2 : 単方向マルチ ド ロ ッ プ I/O ト ポグ ラ フ ィ で使用で き る I/O イ ン タ ー フ ェ イ スの種類
LVTTL
LVCMOS
HSTL
SSTL
LVTTL と LVCMOS では、 標準的な終端方法は規定 さ れてい ません。 長い伝送 ラ イ ンの端に並列終端を使用す る 方法
が、 適切な終端方法です。
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第 4 章 : SelectIO のシグナ リ ン グ
双方向の ト ポグ ラ フ ィ と 終端
双方向 ト ポグ ラ フ ィ は、 ポ イ ン ト ツー ポ イ ン ト と マルチポ イ ン ト の 2 種類に大別で き ます。 ポ イ ン ト ツー ポ イ ン ト
は 2 つの ト ラ ン シーバー ( ド ラ イ バー と レ シーバーが 1 本のデバ イ ス ピ ン を共用 し た も の) で構成 さ れ、3 つ以上の ト
ラ ン シーバーで構成 さ れ る も の を マルチポ イ ン ト と 呼び ま す。 ト ポ グ ラ フ ィ がポ イ ン ト ツ ー ポ イ ン ト かマルチ ド
ロ ッ プかに よ っ て イ ン タ ーフ ェ イ ス の特性が異な り 、 最適な終端方法 も 異な っ て き ます。
双方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ
双方向 ト ポグ ラ フ ィ で最 も 単純なのがポ イ ン ト ツー ポ イ ン ト 型です。 こ れは、 2 つの ト ラ ン シーバーを 1 本の伝送 ラ
イ ンで接続 し た構成です。 双方向 イ ン タ ーフ ェ イ ス はど ち ら の方向で も 同 じ 動作が要求 さ れ る ため、 ト ポグ ラ フ ィ の
対称性が重視 さ れます。非対称の ト ポグ ラ フ ィ で も 良好なシ グナル イ ン テ グ リ テ ィ を確保で き ないわけではあ り ませ
んが、 ト ポグ ラ フ ィ を対称に し た方がその作業はは る かに容易にな り ます。 し たがっ て、 リ ン ク の片側に終端を使用
し た場合は、 同 じ 終端を リ ン ク の反対側に も 使用 し ます。 双方向 イ ン タ ーフ ェ イ ス では直列終端 (図 4-8) はほ と ん ど
使用 し ません。 こ れは、 入力信号が受信側 ト ラ ン シーバーの直列抵抗に よ っ て減衰する ためです。 ほぼ例外な く 、 並
列終端 (図 4-7) の方が両方の レ シーバーでの信号レベルはは る かに良好 と な り ます。 イ ン ピーダ ン ス制御 ド ラ イ バー
( ウ ィ ー ク LVCMOS ド ラ イ バーに よ る 大ま かな制御、 ま たは LVDCI や HSLVDCI に よ る 適応型制御を含む) で も 良好
な結果が得 ら れ る こ と が、 図 4-9 (低駆動能力の LVCMOS ド ラ イ バーで実装) か ら わか り ます。 こ れ ら の終端に最適
な抵抗値、 VTT 電圧レベル、 お よ び VRP 基準抵抗値は IBIS シ ミ ュ レーシ ョ ンで決定 し て く だ さ い。
X-Ref Target - Figure 4-7
VTT
VTT
RP = Z0 = 50Ω
RP = Z0 = 50Ω
RO = 25Ω
Z0 = 50Ω
RO = 25Ω
UG583_c2_07_112113
図 4‐7 : 双方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の並列終端
X-Ref Target - Figure 4-8
RO = 25Ω
RS = Z0 – R0 = 25Ω
Z0 = 50Ω
RS = Z0 – R0 = 25Ω
RO = 25Ω
UG583_c2_08_112113
図 4‐8 : 双方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の直列終端 ‐ 推奨 さ れていない
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第 4 章 : SelectIO のシグナ リ ン グ
X-Ref Target - Figure 4-9
RO ≈ Z0 = 50Ω
LVCMOS (DRIVE = 6, SLEW = FAST)
Z0 = 50Ω
RO ≈ Z0 = 50Ω
LVCMOS_6F
UG583_c2_09_112113
図 4‐9 : 双方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ の 「ウ ィ ー ク ド ラ イバー」
一般に、 並列抵抗終端 (RP) の値は、 終端す る 伝送 ラ イ ン の特性 イ ン ピーダ ン ス (Z0) と 同 じ 値にな り ます。 DDR2 メ
モ リ イ ン タ ーフ ェ イ ス な ど、 一部の イ ン タ ーフ ェ イ ス ではデー タ のア イ を開 く ために 50 ではな く 75 の終端抵抗
を使用 し ます。 こ の場合、 ア イ の振幅は大 き く な り ますが、 イ ン ピーダ ン ス の不連続に よ っ てやや信号が反射す る と
い う ト レー ド オ フ があ り ます。 イ ン ピーダ ン ス制御 ド ラ イ バーは、 ド ラ イ バーの出力 イ ン ピーダ ン ス (RO) と 終端す
る 伝送 ラ イ ンの特性 イ ン ピーダ ン ス (Z0) が同 じ にな る よ う に調整 し ます。
伝送 ラ イ ンの特性 イ ン ピーダ ン ス が 50 で ド ラ イ バーの出力 イ ン ピーダ ン ス が 25 の場合、 50 の並列終端を使用
し ます (図 4-7)。 DCI ま たは ウ ィ ー ク LVCMOS ド ラ イ バーを使用 し た イ ン ピーダ ン ス制御 ド ラ イ バーの場合は、 出力
イ ン ピーダ ン ス (RO) が 50 と な る よ う に調整 し ます。 イ ン ピーダ ン ス制御 ド ラ イ バーの使用例 と し て LVDCI_15 I/O
規格があ り ます。 駆動能力 6mA ～ 8mA の ウ ィ ー ク LVCMOS ド ラ イ バーは、 出力 イ ン ピーダ ン ス がほぼ 50 と な り
ます (図 4-9)。
並列終端のパフ ォーマ ン ス は、VTT (並列終端抵抗に接続 さ れた電圧源) が信号電圧の半分の と き に最 も よ く な り ます。
こ れは、 一般的に こ の電圧がデー タ ア イ の中心電圧 と な る ためです。 2.5V 信号 (VCCO = 2.5V) の場合、 VTT の理想値
は 1.25V です。 こ の電圧が利用で き ない場合は、 テブナン並列終端を使用す る 方法があ り ます。 こ の終端は、 伝送 ラ
イ ンの特性 イ ン ピーダ ン ス (通常は 50) に等 し い並列抵抗を持つ分圧回路で構成 さ れます。 分圧点の電圧が VTT と
な る よ う に し ます。 図 4-10 に示 し た テブナン並列終端は、 2.5V の VCCO を電源 と し て 2 つの 100 抵抗で構成 さ れ、
VTT が 1.25V、 並列等価抵抗 (RPEQ) が 50 と な っ てい ます。
ただ し 並列終端は消費電力が大 き く 、 こ の点で直列終端や イ ン ピーダ ン ス制御 ド ラ イ バー よ り も 不利にな り ます。 ト
ポ ロ ジ間の ト レー ド オ フ を比較 し て、 イ ン タ ーフ ェ イ ス に最適な終端 ト ポグ ラ フ ィ を判断 し て く だ さ い。
X-Ref Target - Figure 4-10
VCCO = 2.5V
RPT = 2 x Z0 = 100Ω
VCCO = 2.5V
RPT = 2 x Z0 = 100Ω
RO = 25Ω
Z0 = 50Ω
RPT = 2 x Z0 = 100Ω
RPT = 2 x Z0 = 100Ω
RO = 25Ω
VTTEQ = 1.25V
UG583_c2_10_112113
図 4‐10 : 双方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ のテ ブナン並列終端
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第 4 章 : SelectIO のシグナ リ ン グ
表 4-3 に、 双方向ポ イ ン ト ツー ポ イ ン ト ト ポグ ラ フ ィ で使用で き る I/O イ ン タ ーフ ェ イ ス の種類を示 し ます。
表 4‐3 : 双方向ポ イ ン ト ツー ポ イ ン ト I/O ト ポグ ラ フ ィ で使用で き る I/O イ ン タ ー フ ェ イ スの種類
LVTTL
LVCMOS
LVDCI
HSLVDCI
SSTL15
SSTL15 DCI
SSTL18 CLASS II
SSTL18 CLASS II DCI
HSTL CLASS II
HSTL CLASS II DCI
LVTTL と LVCMOS では、 標準的な終端方法は規定 さ れてい ません。 双方向 イ ン タ ーフ ェ イ ス では直列終端は推奨 さ
れませんが、 並列終端 と ウ ィ ー ク ド ラ イ バーはど ち ら も 使用可能です。
LVDCI と HSLVDCI では、 イ ン ピーダ ン ス制御 ド ラ イ バーに よ る 終端を使用する のが一般的です。
HSTL Class II では、 両方の ト ラ ン シーバーに並列終端を使用す る よ う 規定 さ れてい ます。 終端電圧 VTT は電源電圧
VCCO の半分 と 定義 さ れてい ます。 終端を ま っ た く 使用 し ないか、 別の終端方法を使用す る かは、 設計者が選択で き
ます。レ シーバー側でのシ グナル イ ン テ グ リ テ ィ が適切か ど う かは、シ ミ ュ レーシ ョ ンや計測に よ る 確認が必要です。
SSTL の JEDEC 仕様には直列終端 と 並列終端の両方の例が記載 さ れてい ます。終端電圧 VTT は電源電圧 VCCO の半分
と 定義 さ れてい ます。 仕様書には ド ラ イ バー側での直列終端の例が示 さ れてい ますが、 その目的は ド ラ イ バー と 伝送
ラ イ ンの イ ン ピーダ ン ス を一致 さ せ る こ と にあ る 点に注意が必要です。UltraScale アーキ テ ク チ ャ の SSTL ド ラ イ バー
は約 40 ～ 50 の出力 イ ン ピーダ ン ス を目標に設計 さ れてい る ため、 外部を ソ ース と す る 直列終端を使用せずに よ り
優れた シ グナル イ ン テ グ リ テ ィ が得 ら れます。 可能であれば、 ト ラ イ ス テー ト の DCI I/O 規格 (T_DCI) の適用か ら 検
討す る こ と を推奨 し ます。 こ の規格では、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト の場合のみ、 内部の並列終端抵抗が接続
さ れます。 ザ イ リ ン ク ス デバ イ ス で使用す る I/O 規格、 駆動能力、 イ ン タ ーフ ェ イ ス に含まれ る ほかのデバ イ ス (通
常 DRAM IC) のオ ン ダ イ 終端 (ODT) のオプシ ョ ン、 終端 ト ポ ロ ジは、 十分な シ ミ ュ レーシ ョ ン と 測定に基づいて設
計者が慎重に選定す る 必要が あ り ま す。 利用可能な I/O 規格 と オ プ シ ョ ン の詳細は、 『UltraScale ア ー キ テ ク チ ャ
SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) [参照 4] を参照 し て く だ さ い。
双方向マルチポ イ ン ト ト ポグ ラ フ ィ
こ の ト ポグ ラ フ ィ は さ ら に複雑で、マルチポ イ ン ト バ ス の任意の ト ラ ン シーバーか ら 残 り すべての ト ラ ン シーバーに
送信を行い ます。 マルチポ イ ン ト ト ポグ ラ フ ィ では非常に遅い信号立ち上が り 時間 (10ns ～ 50ns) し かサポー ト さ れ
ないため、 一般には非常に低い ク ロ ッ ク レー ト での動作 と な り ます。 こ の ト ポグ ラ フ ィ は、 利点 よ り も 欠点の方が大
き いため、 一部の限 ら れた用途で し か使用 さ れません。 こ の ト ポグ ラ フ ィ で良好なシ グナル イ ン テ グ リ テ ィ を確保す
る ための設計上の制約については、 こ の文書では説明を割愛 し ます。
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第 5章
PCB 技術の基礎知識
概要
プ リ ン ト 回路基板 (PCB) は、 そ こ に実装 さ れ る 個別部品やデバ イ ス と 同 じ く ら い複雑な電気的特性を持つ電気的シ ス
テ ム です。 PCB の大部分は、 PCB 設計者が自由に決定で き ますが、 技術的な理由に よ っ て形状 (ジオ メ ト リ ) や最終
的な電気的特性に制約を受け る こ と があ り ます。 こ こ では、 FPGA デバ イ ス を使用 し た PCB デザ イ ンについて、 自由
に決定で き る 部分 と 制約を受け る 部分、 設計手法な ど を説明 し ます。
こ の章には、 次のセ ク シ ョ ンがあ り ます。
•
PCB の構造
•
伝送 ラ イ ン
•
リ タ ーン電流
PCB の構造
PCB の技術は数十年前か ら ほ と ん ど変わ っ てい ません。絶縁体 と な る 基板材料 (通常は FR4 と 呼ばれ る ガ ラ ス エポキ
シ基板) の両面に銅め っ き を施 し 、 銅箔の一部を エ ッ チン グで除去 し て導体の配線を形成 し ます。 め っ き やエ ッ チン
グ を施 し た基板層を、絶縁基板を間に挟んで貼 り 合わせて積層 し ます。そ し て こ の積層基板に ド リ ルで穴を空けた後、
こ れ ら の穴に導電性のめっ き を施 し 、 エ ッ チン グ さ れた銅箔を選択的に層間接続 し ます。
材料の特性、 使用す る 基板層数、 形状、 ド リ ル加工技術 (一部の基板層のみを貫通す る 穴加工技術な ど) の よ う に、
PCB 技術自体に進歩はあ り ますが、 PCB の基本構造は昔か ら 変わ っ てい ません。 PCB 技術に よ っ て形成 さ れ る 構造
は、 物理的/電気的に ト レース、 プ レーン (ま たはプ レーン レ ッ ト )、 ビ ア、 パ ッ ド に大 き く 分類 さ れます。
ト レース
ト レース と は、 PCB の X-Y 座標上の 2 つ以上の点を電気的に接続する 金属製 (通常は銅) の物理的な線状パ タ ーン を
いい ます。 ト レース は、 こ れ ら 点 と 点の間で信号を伝達す る 役割を果た し ます。
プ レーン
プ レーン と は、 PCB の基板層全体を連続 し た面状の金属で覆っ た も のをいい ます。 こ れ と 類似 し た も ので、 PCB 基板
層の一部のみを連続 し た面状の金属で覆っ た も のを プ レーン レ ッ ト と いい ます。通常、1 つの基板層には複数のプ レー
ン レ ッ ト があ り ます。 プ レ ーン と プ レ ーン レ ッ ト は、 PCB 上の複数の地点に電源を供給す る 役割を果た し ま す。 ま
た、 こ れ ら は リ タ ーン電流の伝送媒体 と な る ため、 ト レース に よ る 信号伝送に も 非常に重要な意味を持ち ます。
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第 5 章 : PCB 技術の基礎知識
ビア
ビ アは、 PCB の 2 つ以上の点を Z 方向で電気的に接続す る ための金属です。 ビ アは、 PCB の層間で信号や電力を伝
達す る 役割を果た し ます。 現在のめっ き スルーホール (PTH) 技術では、 PCB を ド リ ルで貫通 し た穴の表面にめっ き を
施 し て ビ ア を形成 し ます。 HDI (高密度配線接続) と も 呼ばれ る 最新のマ イ ク ロ ビ ア技術では、 レーザーを用いて基板
材料を切除 し 、 導電性のめっ き を変形 し て ビ ア を形成 し ます。 マ イ ク ロ ビ アは 1、 2 層程度 し か貫通で き ませんが、 ス
タ ッ ク ド ビ アやス タ ッ ガー ド ビ アの場合は基板全体の厚 さ に ま たが る ビ ア を形成で き ます。
パ ッ ド と ア ン チパ ッ ド
めっ き スルーホール ビ アはビ アの全長にわた っ て導電性があ る ため、 PCB の特定の基板層の ト レース、 プ レーン、 プ
レーン レ ッ ト のみを選択的に電気接続す る には何 ら かの方法が必要 と な り ます。 こ の役割を果たすのがパ ッ ド と ア ン
チパ ッ ド です。
パ ッ ド と は、 あ ら か じ め指定 さ れた形状に配置 し た小 さ な銅箔部分をいい ます。 ア ンチパ ッ ド と は、 あ ら か じ め指定
し た形状に銅箔を取 り 除いた小 さ な部分をいい ます。 パ ッ ド は、 ビ ア と 組み合わせ る こ と で、 基板表面層で表面実装
部品を取 り 付け る ための導体 と し て使用す る 場合があ り ます。 ア ンチパ ッ ド は主に ビ ア と 組み合わせて使用 し ます。
パ ッ ド は、 ビ ア と ト レース ま たは特定の基板層のプ レーン形状 と を電気的に接続する ために使用 し ます。 ビ ア と PCB
基板層の ト レース を確実に接続す る には、 パ ッ ド を使用 し て機械的安定性を確保する 必要があ り ます。 パ ッ ド のサ イ
ズは、 ド リ ルの許容公差/位置合わせの制約に合わせ る 必要があ り ます。
ア ンチパ ッ ド はプ レーンで使用 し ます。 プ レーン と プ レーン レ ッ ト の銅箔は連続 し た面状 と な っ てい る ため、 こ の銅
箔を ビ アが貫通す る と 電気的に接続 さ れて し ま い ます。 ビ ア と プ レーン ま たはプ レーン レ ッ ト を電気的に接続 し た く
ない場合は、 その層のビ アが貫通す る 部分の周囲に、 銅箔を除去 し た ア ンチパ ッ ド を設け ます。
ラン ド
表面実装部品をはんだ付けす る ために表面層に設けたパ ッ ド を、 特に ラ ン ド ま たははんだ ラ ン ド と 呼びます。 通常、
ラ ン ド への電気的な接続にはビ アが必要です。 め っ き スルーホールの場合、 製造上の制約に よ り ラ ン ド 領域の内部に
ビ ア を配置す る こ と はほぼ不可能です。 そ こ で、 めっ き スルーホールの場合は短い ト レース を使用 し て表面パ ッ ド と
接続 し ます。 接続 ト レース の最小長 さ は、 PCB メ ーカーか ら 提供 さ れ る 最小寸法仕様に よ っ て決定 し ます。 マ イ ク ロ
ビ アには こ の制約はな く 、 はんだ ラ ン ド 領域の内部にビ ア を直接配置で き ます。
寸法
PCB の寸法を決め る 大 き な要因 と し ては、 PCB 製造上の制約、 FPGA パ ッ ケージの形状、 シ ス テ ム要件な ど があ り ま
す。 こ れ以外に、 DFM (設計容易化設計) や信頼性な ど の要因 も 制約 と な り ますが、 こ れ ら は各アプ リ ケーシ ョ ン に
よ っ て異な る ため、 こ のユーザー ガ イ ド では取 り 上げません。
こ の項 ( 「PCB の構造」 ) で説明す る PCB 構造物の形状は、 FPGA パ ッ ケージの寸法 と PCB 製造上の制約に よ っ て直
接的ま たは間接的にほぼ決定 し ます。 し たがっ て、 PCB 設計者は数多 く の制約を受け る こ と にな り ます。 ラ ン ド パ ッ
ド の レ イ ア ウ ト はパ ッ ケージのボール ピ ッ チ (FF パ ッ ケージの場合 1.0mm) に よ っ て決ま り ます。 ま た、 現在の PCB
技術では、 表面実装の最小フ ィ ーチ ャ ー サ イ ズに よ っ てデバ イ ス直下のビ ア配置が決定 し ます。 最小ビ ア直径、 お よ
びビ ア周囲のキープア ウ ト エ リ アは各 PCB メ ーカーに よ っ て定義 さ れてい ます。 こ れ ら の直径が明確にな る と 、 デ
バ イ ス直下のビ ア配列部分で入出力信号の配線に利用で き る ビ ア間の スペース の大 き さ も 決ま り ます。 ま た、 デバ イ
ス の引 き 出 し 線の最大 ト レース幅 も こ れ ら の直径に よ っ て規定 さ れてい ます。 最小 ト レース幅 と 最小間隔は PCB 製
造上の制約に よ っ て決定 し ます。
FPGA の実装に必要な PCB 基板層の数は、 信号層の数 と プ レーン層の数に よ っ て定義 さ れます。
•
信号層の数は、 FPGA パ ッ ケージの I/O 信号 ト レース の数に よ っ て決ま る (通常、 パ ッ ケージのユーザー I/O の総
数に従 う )
•
プ レーン層の数は、 FPGA への電源供給に必要な電源プ レーン と グ ラ ン ド プ レーン、 お よ び信号層の基準電圧 と
絶縁用に必要な電源プ レーン と グ ラ ン ド プ レーンの数に よ っ て決定する
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第 5 章 : PCB 技術の基礎知識
大規模な FPGA では、 12 層～ 22 層程度の PCB を使用す る のが一般的です。
通常、 基板全体の厚 さ はシ ス テ ム要件に よ っ て決定 し ます。 使用す る 基板の層数 も 決ま っ てい る ため、 各層の最大厚
さ 、 そ し て信号層やプ レーン層同士の Z 方向の間隔 も 明確にな り ます。 信号 ト レース層同士の Z 方向の間隔は ク ロ ス
ト ー ク に影響を与え、 信号 ト レース層 と 基準プ レーン層の Z 方向の間隔は、 信号 ト レース の イ ン ピーダ ン ス に影響を
与え ます。 ま た、 プ レーン層同士の Z 方向の間隔は電源シ ス テ ムの寄生 イ ン ダ ク タ ン ス に影響を与え ます。
信号 ト レー ス層 と 基準プ レーン層の Z 方向の間隔 (基板全体の厚 さ と 基板層数に よ っ て決定) は ト レース の イ ン ピー
ダ ン ス を決定す る 大 き な要因 と な り ます。ト レース幅 (FPGA パ ッ ケージのボール ピ ッ チ と PCB ビ ア メ ーカーの制約
に よ っ て決定) も ト レース の イ ン ピーダ ン ス に影響を与え ます。特に FPGA 直下のビ ア配列部分では、設計者が ト レー
ス の イ ン ピーダ ン ス を調整す る 余地はほ と ん ど あ り ません。 ビ ア配列の外では、 ト レース を太 く し て目標 と す る イ ン
ピーダ ン ス (通常はシ ン グルエン ド で 50) に調整で き ます。
デカ ッ プ リ ン グ キ ャ パシ タ お よ び個別の終端抵抗の配置 も ト レー ド オ フ で最適化す る 必要があ り ます。 DFM の制約
に よ り 、 FPGA (デバ イ ス の フ ッ ト プ リ ン ト ) の周囲には個別部品を配置で き ないキープア ウ ト エ リ アが定め ら れてい
る こ と があ り ます。 こ のエ リ アは、 組み立てや修正の際の スペース を確保する ための も のです。 こ のため、 キープア
ウ ト エ リ アの外側には多 く の部品が密集す る こ と にな り ます。 ど の部品を優先 し て配置する かは PCB 設計者が判断
し ます。 デカ ッ プ リ ン グ キ ャ パシ タ の配置制約は、 第 1 章 「電源分配シ ス テ ム」 で説明 し ます。 ま た、 終端抵抗の配
置制約は、 IBIS や SPICE を使用 し たシ グナル イ ン テ グ リ テ ィ シ ミ ュ レーシ ョ ン を行っ て指定する 必要があ り ます。
PDS の基本的な考え方
こ こ では、 PDS の目的お よ び各部品の特性について説明 し ます。 キ ャ パシ タ の配置 と 実装、 PCB 形状、 PCB の推奨
ス タ ッ ク ア ッ プな ど の要点について も 説明 し ます。
ノ イ ズの上限
シ ス テ ム内のデバ イ ス には電源シ ス テ ムに よ っ て消費 さ れ る 電流量の要件があ る の と 同様に、 ク リ ーン な電源に関す
る 要件 も あ り ます。こ の用件では、電源に含まれ る ノ イ ズの最大値を規定 し てお り 、こ れは通常 リ ッ プル電圧 (VRIPPLE)
と 呼ばれます。 ほ と ん ど のデジ タ ル デバ イ ス と 同様、 Kintex UltraScale お よ び Virtex UltraScale FPGA で も VCC 電源の
変動はデバ イ ス デー タ シー ト に規定 さ れてい る 仕様以内でなければな り ません。
デジ タ ル デバ イ ス が消費す る 電力は時間に よ っ て変動 し ますが、 こ の変動はあ ら ゆ る 周波数帯で発生する ため、広帯
域の PDS に よ っ て電圧の安定性を維持する こ と が必要にな り ます。
•
消費電力変動の低周波成分は、 通常すべてのデバ イ ス ま たはデバ イ ス の大部分が有効化 ま たは無効化 さ れた場
合、 ま たはデー タ ト ラ フ ィ ッ ク やデー タ 処理な ど の イ ベン ト が発生 し た場合に生 じ ます。 こ の大 き さ は短い も の
で数 ミ リ 秒、 長い も ので数日の幅があ り ます。
•
消費電力変動の高周波成分は、デバ イ ス内部の個々の ス イ ッ チン グ イベン ト に よ っ て発生 し ます。 こ れは、 ク ロ ッ
ク 周波数およびその最初の数次高調波 (最大約 5GHz) で発生し ます。
デバ イ ス の VCC の電圧レベルは一定であ る ため、必要な電力量の変化は必要な電流量の変化 と し て現れます。PDS で
は、 電源電圧の変化が最小限にな る よ う に電流変動を調整す る 必要があ り ます。
実際にデバ イ ス が要求す る 電流量が変化 し た場合、 PDS はその変動に即座には反応で き ません。 こ のため、 PDS が反
応す る ま での短時間に、 デバ イ ス側での電圧が変化 し ます。 PDS が反応す る ま でに時差が発生す る 主な要因は 2 つあ
り 、 PDS の 2 つの主要部品であ る 電圧レ ギ ュ レー タ と デカ ッ プ リ ン グ キ ャ パシ タ が こ れ ら に該当 し ます。
PDS を構成す る 中心的な部品 と な る のが電圧レ ギ ュ レー タ です。 電圧レ ギ ュ レー タ は出力電圧を監視 し 、 供給電流量
を調整す る こ と に よ っ て出力電圧を一定に保ち ます。 一般的な電圧レ ギ ュ レー タ は、 こ の調整を ミ リ 秒か ら マ イ ク ロ
秒単位で行い ます。 電圧レ ギ ュ レー タ は、 種類に も よ り ますが DC か ら 数百 kHz ま ですべての周波数の イ ベン ト に対
し て出力電圧を一定に維持す る 効果があ り ます (数 MHz ま で整流効果のあ る レ ギ ュ レー タ も あ る )。 こ の範囲を超え
る 周波数で発生す る 過渡状態では、 新たに必要 と な っ た電流レベルに対す る 応答に遅延が生 じ ます。
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た と えば、 デバ イ ス が要求す る 電流レベルが数百ピ コ 秒の間に増加 し た場合、 電圧レ ギ ュ レー タ に よ っ て必要な レベ
ルの電流が供給 さ れ る ま で、 デバ イ ス の電圧が低下 し ます。 こ の遅延は数マ イ ク ロ 秒か ら 数 ミ リ 秒に及ぶ こ と があ り
ます。 そ こ で、 こ の遅延の間、 電圧の降下を防ぐ ために レ ギ ュ レー タ の役割を果たす部品が別途必要にな り ます。
PDS を構成す る も う 1 つの主要な部品 と な る のが、 デカ ッ プ リ ン グ キ ャ パシ タ (バ イ パス キ ャ パシ タ ) です。 デカ ッ
プ リ ン グ キ ャ パシ タ はデバ イ ス の近 く でエネルギーを局所的に蓄え る 役割を果た し ます。ただ し キ ャ パシ タ が蓄え る
エネルギーは少量なので、 DC 電力は供給で き ません (DC 電力は電圧レ ギ ュ レー タ か ら 供給 さ れ る )。 局所的にエネル
ギーを貯蔵す る こ と に よ っ て、 電流要求レベルの変化にすばや く 反応 し ます。 キ ャ パシ タ が電源電圧を維持で き る の
は、 数百 kHz ～数百 MHz ( ミ リ 秒か ら ナ ノ 秒) の範囲です。 こ の範囲外では個別デカ ッ プ リ ン グ キ ャ パシ タ は有効で
はあ り ません。
た と えば、 デバ イ ス が要求す る 電流レベルが数ピ コ 秒の間に増加 し た場合、 デカ ッ プ リ ン グ キ ャ パシ タ が必要な電流
をデバ イ ス に供給で き る ま で、 デバ イ ス の電圧が低下 し ます。 デバ イ ス内の電流に対す る 要求が変化 し 、 その状態が
数 ミ リ 秒続 く 場合は、 バ イ パス キ ャ パシ タ と 同時に機能 し てい る 電圧レ ギ ュ レー タ の出力が変化 し 、 新 し い電流を供
給 し ます。
図 5-1 に、 PDS の主な構成要素であ る 電圧レ ギ ュ レー タ 、 デカ ッ プ リ ン グ キ ャ パシ タ 、 電力の供給を受け る ア ク テ ィ
ブなデバ イ ス (FPGA) を示 し ます。
X-Ref Target - Figure 5-1
LREGULATOR
LDECOUPLING
+
Voltage
Regulator
V
CDECOUPLING
FPGA
UG583_c3_01_112113
図 5‐1 : PDS 回路の簡略図
図 5-2 に、 さ ら に単純化 し た PDS 回路を示 し ます。 こ の図には、 周波数に依存す る 抵抗に分解 し たすべての無効成分
を示 し てい ます。
X-Ref Target - Figure 5-2
ltransient
ZP(f)
+
V
+
VRIPPLE
−
FPGA
UG583_c3_02_112113
図 5‐2 : さ ら に簡略化 し た PDS 回路図
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イ ン ダ ク タ ン スの役割
イ ン ダ ク タ ン ス と は、 磁界の変動に よ っ て電磁力ま たは電圧を発生する 導体の電気的特性です。 こ の磁界は電流パ ス
内の電流の変化を妨げます。 過渡電流や、 有効範囲 よ り 高い周波数で発生 し た変化にキ ャ パシ タ が瞬時に反応で き な
いのは、 こ の イ ン ダ ク タ ン ス が原因です。
イ ン ダ ク タ ン ス は電荷の運動量 と 考え る こ と がで き ます。 電荷が導体を移動す る と 、 電流が流れ ます。 電流レベルが
変化す る と 、 電荷の移動速度が変化 し ます。 こ の電荷には運動量 (蓄え ら れた磁界エネルギー ) があ る ため、 電荷の
速度が変化す る には時間 と エネルギーが必要です。 イ ン ダ ク タ ン ス が大 き いほ ど電荷変化に対す る 抵抗が大 き く な
り 、 電流レベルの変化に時間が必要 と な り ます。 そ し て、 電流レベルが変化す る 際に、 イ ン ダ ク タ ン ス の両端に電圧
が発生 し ます。
PDS は、 レ ギ ュ レー タ と 数段のデカ ッ プ リ ン グ キ ャ パシ タ で構成 さ れ、 デバ イ ス の要求電流レベルの変化に可能な
限 り すばや く 反応す る こ と で電圧を仕様範囲内に維持 し ます。 要求 さ れ る レベルの電流を供給で き ない と 、 デバ イ ス
の電源の両端にかか る 電圧が変化 し ます。 こ れが ノ イ ズ と し て観察 さ れます。 キ ャ パシ タ の電流パ ス に大 き な イ ン ダ
ク タ ン ス があ る と デカ ッ プ リ ン グ キ ャ パシ タ は要求 さ れ る 電流レベルの変化にすばや く 反応で き な く な る ため、最小
限に抑え る 必要があ り ます。
図 5-2 に示 し た よ う に、 イ ン ダ ク タ ン ス は FPGA デバ イ ス と キ ャ パシ タ の間、 そ し て キ ャ パシ タ と 電圧レ ギ ュ レー タ
の間に発生 し ます。 こ れ ら の イ ン ダ ク タ ン ス は、 キ ャ パシ タ 内お よ びすべての PCB 電流パ ス に対 し て寄生 イ ン ダ ク
タ ン ス と し て発生す る ため、 各 イ ン ダ ク タ ン ス を最小にす る こ と が重要です。
キ ャ パシ タ の寄生イ ン ダ ク タ ン ス
通常、 キ ャ パシ タ で最 も 重要な特性 と 考え ら れ る のが容量です。 電源シ ス テ ム アプ リ ケーシ ョ ンでは、 寄生 イ ン ダ ク
タ ン ス (ESL) も それに劣 ら ず重要な特性 と さ れます。 寄生 イ ン ダ ク タ ン ス の量は、 キ ャ パシ タ のパ ッ ケージ寸法 (ボ
デ ィ サ イ ズ) に よ っ て決定 し ます。 一般に、 物理的なサ イ ズが小 さ いキ ャ パシ タ ほ ど寄生 イ ン ダ ク タ ン ス の値が小 さ
く な り ます。
デカ ッ プ リ ン グ キ ャ パシ タ は、 次の基準で選択 し ます。
•
容量が決ま っ てい る 場合は、 パ ッ ケージ サ イ ズが最小の も のを選択する
ま たは
•
パ ッ ケージ サ イ ズが決ま っ てい る 場合は (すなわち イ ン ダ ク タ ン ス が同 じ )、 容量が最大の も のを選択す る
キ ャ パシ タ の中で最 も 小型なのはチ ッ プ型の表面実装キ ャ パシ タ です。個別デカ ッ プ リ ン グ キ ャ パシ タ を使用す る 場
合は こ の タ イ プの も のを選択す る よ う に し て く だ さ い。
•
0.01µF の き わめて容量の小 さ い も のを含め、 100µF 以下の容量には、 一般にセ ラ ミ ッ ク X7R ま たは X5R タ イ プ
のキ ャ パシ タ を使用 し ます。 こ れ ら のキ ャ パシ タ は寄生 イ ン ダ ク タ ン ス と ESR が小 さ く 、 温度特性 も 条件を満
た し ます。
•
47µF ～ 1000µF の大 き な容量では、 タ ン タ ル キ ャ パシ タ を使用する のが一般的です。 こ れ ら のキ ャ パシ タ は寄生
イ ン ダ ク タ ン ス が小 さ く 、 ESR は中程度です。 こ のため Q フ ァ ク タ ーが小 さ く 、 き わめて広範囲の周波数で効
果があ り ます。
タ ン タ ル キ ャ パシ タ が入手で き ない、 あ る いは何 ら かの理由で使用で き ない場合は、 低 ESR、 低 イ ン ダ ク タ ン ス の
電解キ ャ パシ タ を使用で き ますが、 ESR と ESL が タ ン タ ル キ ャ パシ タ と 同等でなければな り ません。 特性が同 じ な
ら 、 その他の新技術に よ る キ ャ パシ タ (Os-Con、 POSCAP、 ポ リ マー電解 SMT な ど) も 利用で き ます。 電界キ ャ パシ
タ や タ ン タ ル キ ャ パシ タ は電圧レ ギ ュ レー タ のデザ イ ン に一般的に含ま れ ます。 こ れ ら は電圧レ ギ ュ レー タ の制御
ループの一部 と 見な さ れ、 電圧レ ギ ュ レー タ ま たは制御フ ァ ーム ウ ェ アの設定 と 併せて設計す る 必要があ り ます。 こ
れ ら のキ ャ パシ タ の ESR が、 レ ギ ュ レー タ の FET お よ び出力 イ ン ダ ク タ ーのデザ イ ン と 共に、 ス イ ッ チン グ レ ギ ュ
レー タ の リ ッ プル と ス イ ッ チン グ ノ イ ズの限界値を決定 し ます。
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ど の よ う な種類のキ ャ パシ タ も 、 実際には容量以外に イ ン ダ ク タ ン ス と 抵抗 と い う 特性があ り ます。 図 5-3 に、 実際
のキ ャ パシ タ の寄生モデルを示 し ます。 実際のキ ャ パシ タ は、 抵抗 (R)、 イ ン ダ ク タ ー (L)、 キ ャ パシ タ (C) を直列に
接続 し た RLC 回路 と し て扱 う 必要があ り ます。
X-Ref Target - Figure 5-3
ESR
ESL
C
UG583_c3_03_112113
図 5‐3 : 理想ではな く 実際のキ ャパシ タ の寄生モデル
図 5-4 は、 実際のキ ャ パシ タ の イ ン ピーダ ン ス特性を示 し た も のです。 グ ラ フ には、 キ ャ パシ タ の容量 と 寄生 イ ン ダ
ク タ ン ス (ESL) を表す線 も 示 し てい ます。 こ れ ら 2 つの線を組み合わせる と 、 RLC 回路の全 イ ン ピーダ ン ス特性が得
ら れ、 その先端の鋭 さ はキ ャ パシ タ の ESR に よ っ て決定 し ます。
X-Ref Target - Figure 5-4
Total Impedance Characteristic
Impedance
Inductive
Contribution (ESL)
Capacitive
Contribution (C)
Frequency
UG583_c3_04_112113
図 5‐4 : 全イ ン ピーダ ン ス特性に対する寄生成分の影響
容量が大 き く な る と 容量を表す線は左下方向へ移動 し ます。 一方、 寄生 イ ン ダ ク タ ン ス が小 さ く な る と 、 イ ン ダ ク タ
ン ス を表す線は右下方向へ移動 し ます。 パ ッ ケージが同 じ な ら キ ャ パシ タ の寄生 イ ン ダ ク タ ン ス は一定であ る ため、
イ ン ダ ク タ ン ス を表す線は固定 さ れます。
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第 5 章 : PCB 技術の基礎知識
し たがっ て、 同一パ ッ ケージで異な る キ ャ パシ タ を選択す る 場合、 容量を表す線は図 5-5 に示 し た よ う に固定 さ れた
イ ン ダ ク タ ン ス の線に沿っ て上下に移動 し ます。
X-Ref Target - Figure 5-5
Z Value at F2 is Equal
0805
0.47 µF
Impedance (Z)
0805
4.7 µF
Inductive
Portion
F2
Frequency
UG583_c3_05_111114
図 5‐5 : 実効周波数の例
低周波帯域におけ る キ ャ パシ タ の イ ン ピーダ ン ス を小 さ く す る には、 キ ャ パシ タ を大き く し ます。 高周波帯域の イ ン
ピーダ ン ス を小 さ く す る には、 キ ャ パシ タ の イ ン ダ ク タ ン ス を小 さ く し ます。 同 じ パ ッ ケージで容量の大 き な も のを
指定可能な場合があ り ますが、 あ る パ ッ ケージでキ ャ パシ タ の イ ン ダ ク タ ン ス を小 さ く する には、 キ ャ パシ タ を追加
し て並列に接続す る 必要があ り ます。 キ ャ パシ タ を並列に接続する と その分寄生 イ ン ダ ク タ ン ス が分割 さ れ、 同時に
容量 も 増加 し ます。 こ う す る と 、 高周波帯域 と 低周波帯域の イ ン ピーダ ン ス を同時に小 さ く で き ます。
PCB 電流パスのイ ン ダ ク タ ン ス
PCB の電流パス におけ る 寄生 イ ン ダ ク タ ン ス の原因には、 次の 3 つがあ り ます。
•
キ ャ パシ タ の実装
•
PCB の電源プ レーン と グ ラ ン ド プ レーン
•
FPGA の実装
キ ャ パシ タ の実装に よ る イ ン ダ ク タ ン ス
キ ャ パシ タ の実装 と は、 PCB 上でのキ ャ パシ タ のはんだ ラ ン ド 、 ラ ン ド と ビ アの間の ト レース (ない こ と も あ る)、 ビ
ア をいい ます。
具体的なパ ッ ド 配線、 ビ ア構造、 PCB ス タ ッ ク ア ッ プに も よ り ますが、 2 端子キ ャ パシ タ の場合、 ビ ア、 ト レース、
キ ャ パシ タ 実装パ ッ ド に よ っ て 300pH ～ 4nH の イ ン ダ ク タ ン ス が生 じ ます。
電流パ ス の イ ン ダ ク タ ン ス は電流が流れ る ループの面積に比例す る ため、 こ の面積を最小にす る こ と が重要です。
図 5-6 に示す よ う に、 ループは一方の電源プ レーンか ら ビ ア、 接続 ト レース、 ラ ン ド を通っ て キ ャ パシ タ へ至 り 、 そ
こ か ら も う 一方の ラ ン ド 、 接続 ト レース、 ビ ア を通っ て も う 一方のプ レーンに至 る ま でのパ ス で形成 さ れます。
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X-Ref Target - Figure 5-6
0402 Capacitor Body
Surface Trace
Via
Solderable End Terminal
Capacitor Solder Land
Power and
Ground Planes
GND
VCC
PCB
Mounted Capacitor Current Loop
UG583_c3_06_112113
図 5‐6 : キ ャ パシ タ を実装 し た PCB の断面図 (例)
接続 ト レース の長 さ は実装に よ る 寄生 イ ン ダ ク タ ン ス に特に大 き な影響を与え る ため、 使用す る 場合はで き る 限 り 広
く 短 く し ます。 可能な限 り 接続のための ト レース は避け、 ビ ア と ラ ン ド を直接接す る よ う に配置 し て く だ さ い。 キ ャ
パシ タ の ラ ン ド 側面にビ ア を配置す る か、 ビ ア数を倍にする と 、 実装に よ る 寄生 イ ン ダ ク タ ン ス を さ ら に抑え る こ と
がで き ます。
PCB 製造工程に よ っ ては、 寄生 イ ン ダ ク タ ン ス を抑え る 形状 と し てパ ッ ド 内にビ ア を配置で き る 場合があ り ます。
1 つの ラ ン ド に複数の ビ ア を使用す る 方法は、 キ ャ パシ タ 本体の端ではな く 側面に太い端子を配置 し た逆ア スペ ク ト
比のキ ャ パシ タ な ど、 超低 イ ン ダ ク タ ン ス のキ ャ パシ タ で特に重要にな り ます。
複数のキ ャ パシ タ で 1 つビ ア を共用 し 、 狭い面積に多 く の部品を実装 し よ う と す る PCB レ イ ア ウ ト を よ く 見かけ ま
すが、 こ う し た手法はいかな る 場合において も 使用 し ないで く だ さ い。 既にキ ャ パシ タ が接続 さ れてい る ビ アに別の
キ ャ パシ タ を接続 し て も 、 PDS の特性はほ と ん ど改善 さ れません。 さ ら に改善す る には、 キ ャ パシ タ の総数を最適化
し 、 実装ビ アの イ ン ダ ク タ ン ス パス を改良 し ます。
一般に、 キ ャ パシ タ の実装 ( ラ ン ド 、 ト レース、 ビ ア) に よ る イ ン ダ ク タ ン ス は、 キ ャ パシ タ 自体の寄生自己 イ ン ダ ク
タ ン ス と 同 じ かそれ以上にな り ま す。 実装ビ アの構造が最適化 さ れていない と 、 PDS に対す る キ ャ パシ タ の効果が
ま っ た く 得 ら れない場合があ り ます。
プ レーンのイ ン ダ ク タ ン ス
PCB の電源プ レーン と グ ラ ン ド プ レーンか ら も イ ン ダ ク タ ン ス が発生 し ます。 こ の大 き さ は、プ レーンの形状に よ っ
て決定 し ます。
電源お よ びグ ラ ン ド プ レーンでは、 電流はあ る 1 点か ら 別の 1 点へ と 流れ る 際に広が り なが ら 進みます ( こ れは表皮
効果 と 似た特性に よ る も の)。 こ のため、 プ レーン の イ ン ダ ク タ ン ス は拡散 イ ン ダ ク タ ン ス (単位は H/square) で表 さ
れます。 こ の イ ン ダ ク タ ン ス の大 き さ はプ レーンのサ イ ズではな く 形状に よ っ て決定する ため、 面積は重要ではあ り
ません。
拡散 イ ン ダ ク タ ン ス は通常の イ ン ダ ク タ ン ス と 同 じ よ う に作用 し 、電源プ レーン (導体) の電流量の変化に抵抗を与え
ます。 イ ン ダ ク タ ン ス があ る と デバ イ ス の過渡電流に対する キ ャ パシ タ の反応が遅 く な る ため、 こ の値を可能な限 り
小 さ く す る 必要があ り ます。 プ レーンの X-Y 方向の形状は設計者では調整で き ないため、拡散 イ ン ダ ク タ ン ス値を調
整 し ます。 こ の値は、 電源プ レーン と グ ラ ン ド プ レーン を絶縁 し てい る 誘電体の厚 さ に よ っ て決定 し ます。
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高周波の電源分配シ ス テ ムの場合、 電源プ レーン と グ ラ ン ド プ レーンはペア と し て作用 し 、 それぞれの イ ン ダ ク タ ン
ス が一体化 し て存在 し ます。 こ のペアの拡散 イ ン ダ ク タ ン スは、 電源プ レーン と グ ラ ン ド プ レーンの間隔に よ っ て決
定 し ま す。 間隔が近い (誘電体の厚 さ が薄い) ほ ど拡散 イ ン ダ ク タ ン ス は小 さ く な り ま す。 表 5-1 に、 厚 さ の異な る
FR4 誘電体の拡散 イ ン ダ ク タ ン ス の概算値を示 し ます。
表 5‐1 : 厚 さ の異な る FR4 誘電体の電源プ レーン と グ ラ ン ド プ レーンの間の容量および拡散イ ン ダ ク タ ン ス
誘電体の厚 さ
イ ンダ ク タ ンス
容量
( ミ ク ロ ン)
(mil)
(pH/square)
(pF/in2)
(pF/cm2)
102
4
130
225
35
51
2
65
450
70
25
1
32
900
140
VCC プ レーン と GND プ レーンの間隔が近いほ ど拡散 イ ン ダ ク タ ン ス の値は小 さ く な る ため、 PCB ス タ ッ ク ア ッ プで
は、 可能な限 り VCC プ レーン と GND プ レーン を隣接 さ せて く だ さ い。 VCC プ レーン と GND プ レーン を隣接 さ せた
構造を サ ン ド イ ッ チ と 呼ぶ こ と があ り ま す。 従来の技術 ( リ ー ド フ レ ーム、 ワ イ ヤボ ン ド パ ッ ケージ) では VCC と
GND のサ ン ド イ ッ チ構造は必ず し も 必要あ り ませんで し たが、 高速、 高密度のデバ イ ス で要求 さ れ る 速度 と 電力に
対応す る ために最近では必要 と な る ケース が増え てい ます。
Kintex UltraScale お よ び Virtex UltraScale FPGA は、 基板上にデカ ッ プ リ ン グ キ ャ パシ タ が実装 さ れてい る ため、 PCB
上のデカ ッ プ リ ン グ キ ャ パシ タ に要求 さ れ る 高速過渡電流量を緩和で き ます。 つま り 、 誘電体層厚を 50µm (2mil) 未
満に し て も ほ と ん ど メ リ ッ ト はあ り ません。Kintex UltraScale お よ び Virtex UltraScale FPGA の場合、VCC 層 と GND 層
の間の誘電体層厚は 50µm ま たは 75µm で十分です。
電源プ レーン と グ ラ ン ド プ レーン を サ ン ド イ ッ チ構造にす る と 、 電流パ ス の イ ン ダ ク タ ン ス が小 さ く な る だけでな
く 、 高周波のデカ ッ プ リ ン グ容量が大 き く な り ます。 こ れは、 プ レーンの面積が大 き く な り 、 電源プ レーン と グ ラ ン
ド プ レ ー ン の 間隔が 狭 く な る た め で す。 表 5-1 に は、 平方 イ ン チ あ た り の 容量 の 値 も 示 し て あ り ま す。 ま た、
Kintex UltraScale お よ び Virtex UltraScale FPGA には基板上にデカ ッ プ リ ン グ キ ャ パシ タ が実装 さ れてい る ため、 こ の
よ う に PCB の電源プ レーン と グ ラ ン ド プ レーン をペアに し て も それほ ど大き な容量は発生 し ません。
FPGA の実装に よ る イ ン ダ ク タ ン ス
FPGA の電源ピ ン (VCC と GND) を接続する PCB のはんだ ラ ン ド と ビ ア も 、 全体的な電源回路におけ る 寄生 イ ン ダ ク
タ ン ス の要因 と な り ます。 従来の PCB 技術では、 はんだ ラ ン ド の形状 と ド ッ グボーン形状はほぼ固定 さ れてお り 、 こ
れ ら の寄生 イ ン ダ ク タ ン ス はほ と ん ど変化 し ません。 ビ アの寄生 イ ン ダ ク タ ン ス は、 ビ アの長 さ と 反対方向の電流パ
ス同士の間隔に よ っ て決定 し ます。
こ こ でのビ アの長 さ と は、 FPGA のはんだ ラ ン ド か ら VCC ま たは GND プ レーン ま で過渡電流を伝達す る ビ アの長 さ
をいい ます。 ビ アのその他の部分 (電源プ レーン か ら PCB 裏面ま で) はビ アの寄生 イ ン ダ ク タ ン ス には影響 し ません
(はんだ ラ ン ド か ら 電源プ レーン ま での ビ アの長 さ が短いほ ど寄生 イ ン ダ ク タ ン ス は小 さ く な る )。 FPGA の実装に よ
る ビ アの寄生 イ ン ダ ク タ ン ス を小 さ く す る には、 VCC プ レーン と GND プ レーン を で き る 限 り FPGA に近接 (PCB ス
タ ッ ク ア ッ プの表面に近づけ る ) さ せます。
反対方向の電流パ ス同士の間隔は、 デバ イ ス の ピ ン配置に よ っ て決定 し ます。 VCC と GND ビ アのペアに流れ る 電流
な ど、 反対方向の電流には常に イ ン ダ ク タ ン ス が発生 し ます。 2 つの反対方向のパ ス同士の誘導性結合が大 き いほ ど、
ループの総 イ ン ダ ク タ ン ス は小 さ く な り ます。 し たがっ て、 可能な限 り VCC と GND の ビ ア を近 く に配置 し ます。
FPGA 直下の ビ ア領域には多 く の VCC お よ び GND ビ アがあ り 、 総 イ ン ダ ク タ ン スはビ ア同士の間隔に よ っ て決定 し
ます。
•
コ ア VCC 電源 (VCCINT お よ び VCCAUX) の場合、 VCC ピ ン と GND ピ ンが反対方向の電流 と な る
•
I/O の VCC 電源 (VCCO) の場合、 任意の I/O と その リ タ ーン電流のパ ス (VCCO ま たは GND ピ ン) が反対方向の電
流となる
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寄生 イ ン ダ ク タ ン ス を小 さ く す る には、 次の方法があ り ます。
•
VCCINT や VCCAUX な ど の コ ア VCC ピ ンがチ ェ ッ カーボー ド パ タ ーンにな る よ う に配置す る
•
VCCO ピ ン と GND ピ ン を I/O ピ ンの間に分散 し て配置す る
Kintex UltraScale お よ び Virtex UltraScale FPGA では、 ど の I/O ピ ン も リ タ ーン電流ピ ンの近 く に配置 さ れてい ます。
PCB ビ アの配置は FPGA の ピ ン配置に よ っ て決定 さ れ ます。 PCB 設計者は反対方向の電流パ ス の間隔を決定で き ま
せんが、 キ ャ パシ タ の実装に よ る イ ン ダ ク タ ン ス と FPGA の実装に よ る イ ン ダ ク タ ン ス の ト レー ド オ フ に よ っ て調整
で き ます。
•
ど ち ら の実装に よ る イ ン ダ ク タ ン ス も 、 電源プ レーン を PCB ス タ ッ ク ア ッ プの上半分に配置 し 、 キ ャ パシ タ を
PCB 表面に配置 し て キ ャ パシ タ のビ ア長を短 く する こ と で小 さ く で き ます。
•
電源プ レーン を PCB ス タ ッ ク ア ッ プの下半分に配置する 場合は、 PCB の裏面にキ ャ パシ タ を配置す る こ と を推
奨 し ます。 こ の場合、 FPGA 実装用の ビ アが長 く な る ので、 キ ャ パシ タ を PCB 表面に配置 し て キ ャ パシ タ 実装用
ビ ア も 長 く す る のは得策ではあ り ません。 PCB 裏面 と 電源プ レーンの距離が短いため、 キ ャ パシ タ は裏面に実装
す る よ う に し ます。
PCB ス タ ッ ク ア ッ プ と 基板層の順序
VCC と GND プ レーン を PCB ス タ ッ ク ア ッ プの ど こ に配置す る か (基板層の順序) に よ っ て電流パ ス の寄生 イ ン ダ ク
タ ン ス は大 き く 変化 し ます。 こ のため、 基板層の順序はデザ イ ンの初期段階で十分に検討 し てお く 必要があ り ます。
•
優先度の高い電源は FPGA の近 く (PCB ス タ ッ ク の上) に配置す る
•
優先度の低い電源は FPGA か ら 遠 く (PCB ス タ ッ ク の下) に配置す る
電源の過渡電流が大 き い場合は、 VCC プ レーン を PCB ス タ ッ ク ア ッ プの表面 (FPGA 側) 近 く に配置 し ます。 こ れに
よ り 、電流が VCC お よ び GND プ レーンに到達す る ま でに流れ る VCC ビ ア と GND ビ アの長 さ (垂直方向の距離) を短
く で き ます。 拡散 イ ン ダ ク タ ン ス を小 さ く す る には、 PCB ス タ ッ ク ア ッ プ内のすべての VCC プ レーンの隣に GND プ
レーン を配置 し ます。 高周波電流は表皮効果に よ っ て密に結合 し 、 VCC プ レーンに隣接す る GND プ レーンには、VCC
プ レーン と 対にな る 電流の大半が流れ る よ う にな り ます。 こ のため、 隣接する VCC プ レーン と GND プ レーンはペア
と し て扱われます。
一般に、PCB ス タ ッ ク は誘電体の厚 さ と エ ッ チン グ後の銅箔エ リ ア を中心 と し て対称でなければな ら ない と い う 製造
上の制約があ る ため、VCC プ レーン と GND プ レーンのペア をすべて PCB ス タ ッ ク ア ッ プの上半分に配置で き ない場
合があ り ます。 そ こ で、 PCB 設計者は VCC と GND プ レーンのペアの優先度を決定す る 必要があ り ます。 過渡電流の
大 き なペアの優先度を高 く し て ス タ ッ ク ア ッ プので き る 限 り 上に配置 し 、 過渡電流の小 さ なペア (ま たは ノ イ ズ耐性
の高いペア) の優先度を低 く し て ス タ ッ ク ア ッ プの下半分に配置 し ます。
キ ャ パシ タ の有効周波数帯域
すべてのキ ャ パシ タ で、 デカ ッ プ リ ン グ キ ャ パシ タ と し て有効周波数帯域は限 ら れてい ます。 こ の周波数帯の中心周
波数を キ ャ パシ タ の自己共振周波数 (FRSELF) と いい ます。 有効な周波数帯域はキ ャ パシ タ ご と に異な り ます。 キ ャ パ
シ タ の ESR に よ っ て キ ャ パシ タ の Q フ ァ ク タ ーが決定 し 、 Q フ ァ ク タ ーに よ っ て有効な周波数帯域が決定 し ます。
•
一般に、 タ ン タ ル キ ャ パシ タ は有効周波数帯域が非常に広い
•
セ ラ ミ ッ ク チ ッ プ キ ャ パシ タ は ESR が小 さ く 、 有効周波数帯域が非常に狭い傾向があ る
理想的な キ ャ パシ タ は容量成分のみで構成 さ れますが、現実のキ ャ パシ タ は こ の よ う に ESL (寄生 イ ン ダ ク タ ン ス) や
ESR (寄生抵抗) の成分 も 含みます。 こ れ ら の寄生成分が直列に作用 し て RLC 回路が形成 さ れます (図 5-4)。 RLC 回路
の共振周波数がキ ャ パシ タ の自己共振周波数 と な り ます。
RLC 回路の共振周波数は式 5-1 で求め ら れます。
1
F = --------------2 LC
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式 5‐1
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自己共振周波数を求め る も う 1 つの方法 と し て、 等価 RLC 回路の イ ン ピーダ ン ス曲線の最小点を見つけ ます。 イ ン
ピーダ ン ス曲線は、 SPICE シ ミ ュ レー タ で周波数ス イ ープを用いて計算ま たは生成で き ます。 イ ン ピーダ ン ス曲線を
求め る その他の方法については、 109 ページの 「シ ミ ュ レーシ ョ ン方法」 を参照 し て く だ さ い。
キ ャ パシ タ の自己共振周波数 と 、 キ ャ パシ タ を シ ス テ ムの一部 と し て実装 し た場合の実効共振周波数 (FRIS) は区別 し
て考え る 必要があ り ます。 後者は、 キ ャ パシ タ の寄生 イ ン ダ ク タ ン ス に加え、 ビ ア、 プ レーン、 そ し て キ ャ パシ タ と
FPGA を接続す る ト レース の イ ン ダ ク タ ン ス を含めた共振周波数を表 し ます。
キ ャ パシ タ の自己共振周波数 FRSELF 値 (キ ャ パシ タ のデー タ シー ト に記載) は、 シ ス テ ムに実装後の実効共振周波数
FRIS よ り も かな り 高 く な り ます。 重要なのは実装 し た場合のキ ャ パシ タ の性能であ る ため、 PDS で使用す る キ ャ パシ
タ を評価す る 際は実効共振周波数を使用 し ます。
実装後の寄生 イ ン ダ ク タ ン ス は、 キ ャ パシ タ 自体の寄生 イ ン ダ ク タ ン ス のほかに、 PCB の ラ ン ド 、 接続 ト レース、 ビ
ア、 電源プ レーンの イ ン ダ ク タ ン ス を合計 し た も のです。 キ ャ パシ タ を PCB の裏面に実装 し た場合は、 PCB ス タ ッ
ク ア ッ プの厚 さ と 同 じ 長 さ のビ ア を通っ てデバ イ ス に接続 さ れます。最終的な厚 さ が 1.524mm (60mil) の PCB の場合、
ビ ア同士の間隔に も よ り ますが約 300pH ～ 1,500pH がキ ャ パシ タ の実装に よ る 寄生 イ ン ダ ク タ ン ス (LMOUNT) と し て
生 じ ます。 ビ ア同士の間隔 と PCB の厚 さ が広 く な る と 、 イ ン ダ ク タ ン ス が大 き く な り ます。
シ ス テ ムにおけ る キ ャ パシ タ の総寄生 イ ン ダ ク タ ン ス (LIS) を求め る には、 キ ャ パシ タ の寄生 イ ン ダ ク タ ン ス (LSELF)
と 実装に よ る 寄生 イ ン ダ ク タ ン ス (LMOUNT) を合計 し ます。
LIS = LSELF + LMOUNT 式 5‐2
た と えば、 0402 サ イ ズの X7R セ ラ ミ ッ ク チ ッ プ キ ャ パシ タ を使用 し た場合は次の よ う にな り ます。
C = 0.01F (ユーザーが選択)
LSELF = 0.9nH (キ ャ パシ タ のデー タ シー ト に記載 さ れたパ ラ メ ー タ ー )
FRSELF = 53MHz (キ ャ パシ タ のデー タ シー ト に記載 さ れたパ ラ メ ー タ ー )
LMOUNT = 0.8nH (PCB 実装の形状に基づ く )
シ ス テ ムにおけ る 実効寄生 イ ン ダ ク タ ン ス (LIS) を求め る には、 ビ アの寄生成分を加え ます。
LIS = LSELF + LMOUNT = 0.9nH + 0.8nH LIS = 1.7nH 式 5‐3
例に示 し た値を使用 し て、 実装後のキ ャ パシ タ の共振周波数 (FRIS) を求め ます。 式 5-4 よ り 、 次の よ う にな り ます。
1
F RIS = -----------------2 L IS C
式 5‐4
1
6
F RIS = -------------------------------------------------------------------- = 38 10 Hz
–9
–6
2  1.7 10 H    0.01 10 F 
式 5‐5
FRSELF は 53MHz ですが、 FRIS はそれ よ り も 低い 38MHz と な り ます。 実装に よ る イ ン ダ ク タ ン ス を加え る と 、 実効
周波数帯域は低 く な り ます。
デカ ッ プ リ ン グ キ ャ パシ タ は、共振周波数付近の狭い周波数帯域でのみ有効であ る ため、 複数のキ ャ パシ タ を組み合
わせてデカ ッ プ リ ン グ ネ ッ ト ワ ー ク を形成する 際は、 共振周波数を考慮 し て キ ャ パシ タ を選択す る 必要があ り ます。
こ の よ う に、 キ ャ パシ タ の実効周波数は本来の共振周波数 よ り も は る かに高 く な っ た り 低 く な っ た り し ます。 前述の
よ う に、 キ ャ パシ タ は容量が異な っ て も パ ッ ケージが同一の場合は イ ン ダ ク タ ン ス曲線が同 じ にな り ます。 図 5-5 に
示す よ う に、 キ ャ パシ タ が イ ン ダ ク タ ー と し て働 く 部分の周波数特性はすべてのキ ャ パシ タ で同 じ です。
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キ ャ パシ タ の反共振
FPGA の PDS で複数のキ ャ パシ タ を組み合わせた場合、PDS 全体の イ ン ピーダ ン ス に反共振スパ イ ク が生 じ る と い う
問題があ り ます。 こ の ス パ イ ク は、 PDS 内のエネルギー蓄積素子 (固有容量、 個別キ ャ パシ タ 、 寄生 イ ン ダ ク タ ン ス、
電源/グ ラ ン ド プ レーン) の不適切な組み合わせに よ っ て発生 し ます。
反共振は、 高周波 PCB キ ャ パシ タ と PCB プ レーンの容量の間な ど、 電源分配シ ス テ ムの連続す る 2 区間で発生 し ま
す。 一般に、 電源プ レーン と グ ラ ン ド プ レーン間の容量は Q フ ァ ク タ ーが高 く な り ます。 高周波 PCB キ ャ パシ タ の
Q フ ァ ク タ ー も 高い と 、 高周波の個別キ ャ パシ タ と プ レーンの容量が交差す る 点で高 イ ン ピーダ ン ス の反共振ピー ク
が発生す る こ と があ り ます。 こ の周波数で FPGA が (ス テ ィ ミ ュ ラ ス と し て) 大 き な過渡電流を必要 と す る 場合、 ノ イ
ズ電圧が大 き く な り ます。
こ の問題を解決す る には、 高周波の個別キ ャ パシ タ の特性ま たは VCC と GND プ レーンの特性を変更する か、 あ る い
は FPGA のア ク テ ィ ビ テ ィ を共振周波数か ら 離れた別の周波数に移動す る 必要があ り ます。
キ ャ パシ タ の配置に関する基礎
デカ ッ プ リ ン グ機能を有効にす る には、 キ ャ パシ タ をデカ ッ プ リ ン グ対象のデバ イ ス の近 く に配置する 必要があ り
ます。
FPGA と デカ ッ プ リ ン グ キ ャ パシ タ の間隔が大 き く な る と 、 電源プ レーン と グ ラ ン ド プ レーン で電流の流れ る 距離
が長 く な り 、 デバ イ ス と キ ャ パシ タ 間の電流パ ス の イ ン ダ ク タ ン ス も 大 き く な り ます。
こ の電流パ ス (キ ャ パシ タ の VCC 側か ら FPGA の VCC ピ ン、 そ し て FPGA の GND ピ ンか ら キ ャ パシ タ の GND 側へ
と 電流が流れ る ループ) の イ ン ダ ク タ ン ス は、 ループの面積に比例 し ます。 こ の面積を小 さ く す る と イ ン ダ ク タ ン ス
も 小 さ く な り ます。
デバ イ ス と デカ ッ プ リ ン グ キ ャ パシ タ の距離を短 く する と イ ン ダ ク タ ン ス が小 さ く な り 、過渡電流が流れやす く な り
ます。 ただ し 一般的な PCB のサ イ ズ を考え る と 、 こ の横方向の移動 よ り も FPGA の ノ イ ズ源 と 実装済みキ ャ パシ タ
の位相関係の方が重要にな り ます。
キ ャ パシ タ が ど の程度有効であ る かは、FPGA の ノ イ ズ源 と 実装済みキ ャ パシ タ の位相関係に よ っ て決定 し ます。キ ャ
パシ タ が特定の周波数 (た と えばキ ャ パシ タ の共振周波数) で過渡電流を供給で き る よ う にす る には、 FPGA か ら キ ャ
パシ タ ま で電流が流れた距離を基準 と し た位相関係が、 その周波数に対応す る 周期の整数分の 1 以内でなければな り
ません。
キ ャ パシ タ の配置に よ っ て、 キ ャ パシ タ と FPGA の伝送 ラ イ ン と な る イ ン タ ー コ ネ ク ト ( こ の場合は電源プ レーン と
グ ラ ン ド プ レーンのペア) の長 さ が決定 し ます。 こ の イ ン タ ー コ ネ ク ト で生 じ る 伝搬遅延が重要な要素 と な り ます。
FPGA の ノ イ ズはい く つかの周波数帯域で発生 し ますが、デカ ッ プ リ ン グ キ ャ パシ タ が対応す る 周波数帯域はそのサ
イ ズに よ っ て異な り ます。 キ ャ パシ タ の配置条件は、 各キ ャ パシ タ の有効周波数に基づいて決定 し ます。
FPGA の要求電流レベルが変化す る と 、 電源プ レーン と グ ラ ン ド プ レーン のあ る 一点で局所的に PDS 電圧にわずか
な乱れが生 じ ます。 こ れに対処す る には、 デカ ッ プ リ ン グ キ ャ パシ タ は まず電圧の変化を検知する 必要があ り ます。
FPGA の電源ピ ン で電圧に変化が生 じ てか ら キ ャ パシ タ がそれを検知す る ま での間には有限の遅延 (式 5-6) が発生 し
ます。
遅延 =
FPGA の電源ピ ンから キ ャ パシ タ ま での距離
FR4 誘体中の信号の伝搬距離
式 5‐6
FR4 は、 電源プ レーンが埋め込まれてい る PCB の誘電体です。
こ れ と は別に、 補償電流がキ ャ パシ タ か ら FPGA に流れ る 際に も 同 じ 長 さ の遅延が発生 し ます。 つま り 、 FPGA で過
渡電流が発生 し てか ら 、 FPGA 側でその過渡状態が解消 さ れ る ま でに、 往復分の遅延が生 じ る こ と にな り ます。
•
配置要求 さ れ る 周波数の波長の 1/4 よ り も 間隔が広い場合、 FPGA にはほ と ん ど エネルギーが伝達 さ れません。
•
FPGA に伝達 さ れ る エネルギーは、 波長の 1/4 で 0% で、 距離が 0 の と き に 100％ と な り ます。
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第 5 章 : PCB 技術の基礎知識
•
FPGA 電源ピ ンか ら 波長の 1/4 の整数分の 1 にあ た る 距離にキ ャ パシ タ を配置する と 、 FPGA に効果的にエネル
ギーが伝達 さ れます。 こ の波長の 1/4 に対す る 比率は小 さ い値 と す る 必要があ り ます。 こ れは、 キ ャ パシ タ は共
振周波数をわずかに越え る 周波数 (短い波長) で も 有効であ る ためです。
実際のアプ リ ケーシ ョ ンでは、 1/4 波長の 1/10 が目安 と な り ます。 つま り 、 デカ ッ プ リ ン グ対象 と な る 電源ピ ン波長
の 1/40 以内の距離にキ ャ パシ タ を配置 し ます。 こ の波長は、 実装済みキ ャ パシ タ の共振周波数 FRIS に対応 し ます。
多数の外付け終端抵抗や ト ラ ン シーバーの受動電源フ ィ ル タ ーを使用す る 場合は、デカ ッ プ リ ン グ キ ャ パシ タ よ り も
こ れ ら の配置を優先 し ます。 デバ イ ス を中心 と する 同心円状に、 まず終端抵抗 と ト ラ ン シーバー電源フ ィ ル タ ーをデ
バ イ ス の最 も 近 く に配置 し 、 次にデカ ッ プ リ ン グ キ ャ パシ タ を値の小 さ い も のか ら 順に配置 し ます。
VREF 安定化キ ャ パシ タ
VREF 電源を安定化す る には、 各ピ ンに 1 つのキ ャ パシ タ を使用 し 、 で き る 限 り VREF ピ ンの近 く に配置 し ます。 キ ャ
パシ タ は、 0.022µF ～ 0.47µF の範囲の も の を使用 し ます。 VREF キ ャ パシ タ の最大の役割は、 VREF ノ ー ド の イ ン ピー
ダ ン ス を抑え、 こ れに よ っ て ク ロ ス ト ー ク のカ ッ プ リ ン グ を低減 さ せる こ と にあ り ます。 低周波のエネルギーは不要
なため、 値の大 き な キ ャ パシ タ は必要あ り ません。
ただ し 、 こ れは内部 VREF を使用 し ない場合に限 り ます。 内部 VREF は UltraScale アーキ テ ク チ ャ の機能で、 基準電圧
レールが内部生成 さ れます。 内部 VREF の詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』
(UG571) [参照 4] を参照 し て く だ さ い。
電源の共通化
Kintex UltraScale お よ び Virtex UltraScale FPGA のデザ イ ンでは、1.8V の VCCO と VCCAUX を共通の PCB プ レーンか ら
供給で き ま す。 ただ し 、 電源 ノ イ ズに十分な注意が必要です。 特に、 VCCO レール上の ノ イ ズに よ っ て、 VCCAUX 電
源が推奨動作条件範囲を外れない よ う に し て く だ さ い。 動作条件の詳細は、 デー タ シー ト を参照 し て く だ さ い。
未接続の VCCO ピ ン
FPGA の I/O ピ ン数がデザ イ ン で必要な ピ ン数 よ り も は る かに多い場合な ど、FPGA の I/O バン ク が 1 つ以上未使用の
ま ま と な る こ と があ り ます。 こ の よ う な と き は、 そのバン ク に関連す る VCCO ピ ン を未接続の ま ま にす る 方が、 PCB
レ イ ア ウ ト の制約が緩和 さ れ る 場合があ り ます (電源お よ びグ ラ ン ド プ レ ーン に ビ ア ア ン チパ ッ ド に よ る ク リ ア ラ
ン ス が少な く な る 、 ピ ン付近での入出力信号パ ス の障害物が少な く な る 、 プ レーン層 と し て使用 し ていた銅箔をほか
のプ レーン レ ッ ト に使用で き る な ど)。
未使用の I/O バン ク の VCCO ピ ン を フ ロ ーテ ィ ン グ状態に し てお く と 、 こ れ ら の ピ ンやバン ク 内の I/O ピ ンに対す る
ESD 保護の レベルが低下 し ます。 未使用のバン ク の ESD 保護レベルを最大限に高め る には、 そのバン ク のすべての
VCCO お よ び I/O ピ ン を同 じ 電位 (グ ラ ン ド 、 有効な VCCO、 ま たはフ ロ ーテ ィ ン グ プ レーン) に接続 し て く だ さ い。
伝送ラ イ ン
信号 ト レース と 基準プ レーン を組み合わせた も のが伝送 ラ イ ン と な り ます。 PCB シ ス テ ム内の I/O 信号はすべて伝送
ラ イ ン を通っ て進みます。
シ ン グルエン ド I/O イ ン タ ーフ ェ イ ス の場合、 PCB 上の 2 点間で信号を伝送す る には信号 ト レース と 基準プ レーンの
両方が必要です。 差動 I/O イ ン タ ーフ ェ イ ス では、 2 本の ト レース と 基準プ レーンで伝送 ラ イ ンが形成 さ れます。 差
動信号では厳密には基準プ レーンは不要ですが、 実際の PCB に差動 ト レース を実装す る 際には必要にな り ます。
PCB シ ス テ ム で良好な シ グナル イ ン テ グ リ テ ィ を得 る には、 伝送 ラ イ ンの イ ン ピーダ ン ス を制御す る 必要があ り ま
す。 イ ン ピーダ ン ス は、 ト レース の形状お よ び信号 ト レース周囲の材料や信号 ト レース と 基準プ レーン間の材料の誘
電率に よ っ て決定 し ます。
ト レース と 基準プ レーン間の材料の誘電率は、 PCB 絶縁層の材料の特性で決定 し ます。 基板表面の ト レース の場合は
PCB を取 り 囲む気体ま たは液体の特性で決定 し ます。 一般に、 PCB 積層板には FR4 の一種が使用 さ れますが、 それ
以外の場合 も あ り ます。
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第 5 章 : PCB 技術の基礎知識
絶縁層の誘電率は基板に よ っ て異な り ますが、 同一基板内ではほぼ一定です。 し たがっ て、 PCB の伝送 ラ イ ンの相対
イ ン ピーダ ン ス は ト レース の形状 と 許容値の影響を最 も 強 く 受け る こ と にな り ます。 積層板を使用 し た絶縁層の各局
所にガ ラ ス が存在す る か ど う かに よ っ て イ ン ピーダ ン ス のば ら つ き が生 じ ますが、 こ れは高速 (6Gb/s を超え る ) イ ン
タ ーフ ェ イ ス以外ではほ と ん ど問題にな り ません。
リ タ ーン電流
伝送 ラ イ ン と そのシ グナル イ ン テ グ リ テ ィ を考え る 際に見落 と し がちなのが、 リ タ ーン電流です。 信号 ト レース だけ
で伝送 ラ イ ンが形成 さ れ る わけではあ り ません。 電流が信号 ト レース を流れ る 際は、 その下の基準プ レーンに も 同量
の対 と な る 電流が反対方向に流れます。 ト レース と 基準プ レーンに よ っ て形成 さ れ る 伝送 ラ イ ンの特性 イ ン ピーダ ン
ス は、 ト レース と 基準プ レーンの相対的な電圧 と 電流の関係に よ っ て決定 し ます。 ト レース の下にあ る 基準プ レーン
の連続性が途切れて も 信号 ト レース が分断 さ れ る こ と はあ り ませんが、 伝送 ラ イ ンの性能や基準プ レーン を共用 し て
い る すべてのデバ イ ス の性能に影響が及びます。
基準プ レーンの連続性 と リ タ ーン電流のパ ス には十分な注意が必要です。 穴、 ス ロ ッ ト 、 絶縁分割な ど に よ っ て基準
プ レーンの連続性が妨害 さ れ る と 、 信号 ト レース の イ ン ピーダ ン ス に大き な不整合性が生 じ ます。 基準プ レーンの不
連続性は ク ロ ス ト ー ク の大 き な要因 と な る ほか、 電源分配シ ス テ ム (PDS) の ノ イ ズ源に も な り ます。 リ タ ーン電流の
パ ス は非常に重要なので、 十分に注意 し て く だ さ い。
PCB 材料 と ト レース
PCB 材料やケーブルの種類な ど、 使用す る 伝送媒体に よ っ てシ ス テ ム性能は大 き く 左右 さ れます。 ど の よ う な伝送媒
体で も GHz の高周波では損失が大 き く な り ますが、 こ の章では、 信号劣化を抑え て個々のアプ リ ケーシ ョ ン で最大
限の性能を引 き 出すためのガ イ ド ラ イ ン を紹介 し ます。
目的の帯域幅
信号のエ ッ ジ には、 高調波 と 呼ばれ る 周波数成分が含 ま れ ま す。 高調波は信号の周波数の整数倍の周波数 を 持ち、
式 5-7 で求め ら れ る 周波数ま では大 き な振幅があ り ます。
0.35
f  --------T
式 5‐7
こ こ で、
f = 周波数 (GHz)
T = 信号の立ち上が り 時間 (Tr) ま たは立ち下が り 時間 (Tf) の小 さ い方 (ns)
PCB の誘電損失は周波数に よ っ て変化する ため、PCB の全損失を求め る には、 まず目的の帯域幅を決定 し てお く 必要
があ り ます。 こ れは、 動作周波数を下限 と し 、 式 5-7 で求め ら れ る 周波数を上限 と す る 帯域幅 と な り ます。 た と えば
10Gb/s の信号で立ち上が り 時間が 10ps の場合、 考慮すべ き 帯域幅は 10GHz ～ 35GHz と な り ます。
誘電損失
誘電体中で失われ る 信号エネルギーの量は、 材料の特性に よ っ て異な り ます。 材料の特性を表すパ ラ メ ー タ ーには、
比誘電率  r (ま たは誘電率) や誘電正接があ り ます。 ラ イ ン速度が GHz の高周波領域では、 表皮効果 も エネルギーの
損失に大 き な影響を与え ます。
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比誘電率
比誘電率 と は、 誘電体が導体の容量に与え る 影響を表 し た も のです。 比誘電率が高いほ ど信号は低速に ト レース を移
動 し 、 その ト レース形状の イ ン ピーダ ン ス は低 く な り ます。 基本的には、  r の値は小 さ いほ ど よ い と いえ ます。
どの よ う な材料で も 比誘電率は周波数に よ っ て変化 し ますが、 FR4 では  r の値は周波数に よ っ て特に大き く 変化し ま
す。  r は イ ン ピーダ ン ス に直接影響する ため、 FR4 では周波数が高 く な る と ト レース の イ ン ピーダ ン ス も 大き く な り
ます。こ の よ う な イ ン ピーダ ン ス の増加は 1.125Gb/s ではそれほど目立ち ませんが、10Gb/s では大き な問題にな り ます。
誘電正接
誘電正接は、 電磁エネルギーが伝送 ラ イ ン を伝搬する 際にどれだけ誘電体中で失われ る か を表 し た も のです。 誘電正
接が小 さ いほ ど信号劣化は少な く な り 、 よ り 多 く のエネルギーが受信側へ到達 し ます。
周波数が高いほ ど エネルギー損失の度合い も 大 き く な る ため、 信号エ ッ ジの高調波成分は、 周波数の高い も のほ ど劣
化が顕著にな り ます。 こ れは、 立ち上が り お よ び立ち下が り 時間の劣化 と い う 形で現れます。
表皮効果 と 抵抗損失
表皮効果 と は、 電流が導体の表面近 く のみを流れ る よ う にな る こ と をいい ます。 こ れは、 高周波信号では磁界の発生
に よ っ て電流が導体の中心か ら 外周方向へ押 し や ら れ る のが主な原因です。
表面付近の電流密度が高 く な る と 、 電流が流れ る 有効断面積が減少 し ます。 導体の有効断面積が小 さ く な る と 、 抵抗
が大 き く な り ます。 表皮効果は高周波で特に顕著なため、 デー タ レー ト が上昇する と 抵抗損失が大き く な り ます。
抵抗損失 も 誘電正接 と 同様の影響を信号に与え ます。 最 も 周波数の高い も のか ら 順に高次の高調波成分の振幅が小 さ
く な る ため、 立ち上が り お よ び立ち下が り 時間が長 く な り ます。 10Gb/s の信号の場合、 FR4 では基本周波数に も やや
劣化が生 じ ます。
た と えば幅 8mil の ト レース の場合、 1MHz 時の抵抗は約 0.06/ イ ンチですが、 10Gb/s 時の抵抗は 1/ イ ンチを超え
る こ と も あ り ます。 ト レース長が 10 イ ンチで電圧幅が 1.6V の場合、 高調波の損失や誘電損失は別に し て、 基本周波
数の抵抗損失だけで 160mV の電圧降下が生 じ ます。
基板材料の選択
基板材料は、 個々のアプ リ ケーシ ョ ンで性能 と コ ス ト のバ ラ ン ス が最適 と な る よ う に選択す る 必要があ り ます。
PCB 基板材料 と し て最 も 一般的な FR4 で良好な シ ス テ ム性能を得 る には、 シ ス テ ム デザ イ ンに十分な注意が必要で
す。 ト レース長が長い場合やデー タ レー ト が高い場合は、 誘電損失の少ない よ り 高価な基板材料を使用す る 必要があ
り ます。
Nelco な ど の基板は誘電損失が少な く GHz 領域での信号劣化 も 非常に少ないため、 PCB の最大帯域幅が拡大 し ます。
3.125Gb/s の場合、 FR4 よ り も Nelco の方が電圧幅のマージ ンが大き く 、 ト レース長を長 く で き る と い う 利点があ り ま
す。 10Gb/s の信号を扱 う 場合は、 高速 ト レース の長 さ が き わめて短い場合を除 き 、 Nelco な ど誘電損失の少ない基板
が必要 と な り ます。
使用す る 基板材料は、 高速 ト レース の全長 と シ グナ リ ン グ レー ト に よ っ て決定 し ます。
HSPICE シ ミ ュ レーシ ョ ンでは、 誘電率や誘電正接な ど PCB 基板材料の さ ま ざ ま なパ ラ メ ー タ ーを変化 さ せて Whatif 分析を行い、 各種 PCB 基板材料を評価で き ます。 こ のシ ミ ュ レーシ ョ ンでア イ パ タ ーンの品質への影響を判定 し 、
よ り 高価な材料を使用すべ き か ど う か を決定 し ま す。 銅箔の厚 さ な ど、 その他のパ ラ メ ー タ ーの影響 も シ ミ ュ レ ー
シ ョ ンで検討で き ます。
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ト レース
ト レースの形状
すべての ト レ ー ス で、 その特性 イ ン ピーダ ン ス は ス タ ッ ク ア ッ プの形状 と ト レ ー ス の形状に左右 さ れ ま す。 差動 ト
レース の場合は、 密結合ペア間の誘導性お よ び容量性結合 も ト レース の特性 イ ン ピーダ ン ス に影響を与え ます。
ト レース の イ ン ピーダ ン ス は、 ト レース と その近 く の導体 と の誘導性お よ び容量性結合に よ っ て決定 し ます。 こ れ ら
の導体 と し ては、 プ レ ーン、 ビ ア、 パ ッ ド 、 コ ネ ク タ 、 ほかの ト レ ー ス (差動ペアの ト レー ス を含む) な ど が あ り ま
す。 基板の特性、 導体の特性、 リ ン ケージ エ リ ア、 近 く にあ る 導体 と の距離に よ っ て結合の大 き さ が決定 し 、 こ れに
よ っ て最終的な イ ン ピーダ ン ス が決定 し ます。
こ れ ら の複雑な相互作用を解決 し て ト レース の最終的な イ ン ピーダ ン ス を計算す る には、 2D フ ィ ール ド ソ ルバーが
必要です。 既存の ト レース形状を検証す る ツール と し て も 、 2D フ ィ ール ド ソ ルバーは役立ち ます。
ト レース の幅を広 く す る と 電流の流れ る 断面積が大 き く な り 、 高速 イ ン タ ーフ ェ イ ス におけ る 抵抗損失が小 さ く な り
ます。 スペース の制約の範囲内で可能な限 り 幅の広い ト レース を使用 し て く だ さ い。 ト レース幅の許容値は絶対項で
表現 さ れ る ため、 ト レース の幅を広 く す る と ト レース の製造ば ら つき の割合を最小限に抑え る こ と がで き 、 伝送 ラ イ
ンの イ ン ピーダ ン ス を よ り 厳密に制御で き ます。
ま た、 マ イ ク ロ ス ト リ ッ プ よ り も ス ト リ ッ プ ラ イ ン を使用 し た方が よ い こ と も あ り ます。 こ れは、 ト レース の両側が
基準プ レーンでシール ド さ れ、 放射が抑え ら れ る ためです。 マ イ ク ロ ス ト リ ッ プは最上層ま たは最下層に配線 さ れ る
ため、 基準プ レーンでシール ド さ れ る のは片側のみで、 も う 片側は環境に露出 し てい ます。
最善の結果を求め る な ら 、 2D ま たは 3D フ ィ ール ド ソ ルバーを用いて検証 し て く だ さ い。
高速 ト ラ ン シーバーにおける ト レースの特性イ ン ピーダ ン ス デザイ ン
ト ラ ン シーバーは差動信号を使用す る ため、 ト レース構成 と し ては差動エ ッ ジ結合ス ト リ ッ プ ラ イ ンや差動マ イ ク ロ
ス ト リ ッ プ を用い ます。 一部のバ ッ ク プ レーンでは差動ブ ロ ー ド サ イ ド 結合ス ト リ ッ プ ラ イ ンの構成を と る こ と も あ
り ますが、 P ビ ア と N ビ アが非対称で コ モン モー ド の不完全性が生 じ る ため、 動作速度が 10Gb/s の場合は推奨で き
ません。
一部の例外を除 き 、 チ ャ ネル内の伝送 ラ イ ンには 50 の特性 イ ン ピーダ ン ス (Z0) を使用 し ます。 一般に、 ト レース
の幅 と 間隔の比 (W/S 比) が 0.4 (た と えば ト レ ー ス 幅 8mil で間隔 20mil) よ り 大 き い と 、 P 信号 と N 信号の結合が ト
レース の イ ン ピーダ ン ス に影響 し ます。 こ の場合、 差動 ト レース の奇モー ド イ ン ピーダ ン ス (Z0O) を 50 と な る よ
う に設計す る 必要があ り ます。 差動 イ ン ピーダ ン ス (ZDIFF) は ZDIFF = 2 x Z0O なので、 100 と な り ます。
ま た、 Z0O が 50 の場合に W/S 比を 0.8 以上 と す る と ト レース同士の強い結合が生 じ 、 よ り 幅が狭 く 損失の大 き い ト
レ ー ス を使用 し な く てはな ら ないため、 W/S 比を 0.8 未満に抑え る 必要が あ り ま す。 つ ま り 、 Z0O が 50 の場合は
60 以下の偶モー ド イ ン ピーダ ン ス (Z0E) が推奨 さ れます。
図 5-7 か ら 図 5-10 に、 差動構造の断面図の例を示 し ます。
X-Ref Target - Figure 5-7
h
w
s
w
Er
t
d=2h+t
h
UG583_c3_07_112113
図 5‐7 : 差動エ ッ ジ結合対称型ス ト リ ッ プ ラ イ ン
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X-Ref Target - Figure 5-8
h
w
h
d=3h+2t
t
orthogonal lines
s
w
t
Er
h
UG583_c3_08_112113
図 5‐8 : 差動エ ッ ジ結合オ フ セ ッ ト (非対称型) ス ト リ ッ プ ラ イ ン
X-Ref Target - Figure 5-9
w
h
t
Er
2h
d=4h+2t
t
h
UG583_c3_09_112113
図 5‐9 : 対称型ブ ロー ド サイ ド 結合ス ト リ ッ プ ラ イ ン
X-Ref Target - Figure 5-10
t
w
s
w
h
Er = 1
Er
UG583_c3_10_112113
図 5‐10 : 差動マ イ ク ロ ス ト リ ッ プ
一流の PCB メ ーカーは イ ン ピーダ ン ス制御の重要性を十分に理解 し てお り 、 50 の Z0O を得 ら れ る よ う に ラ イ ン幅
の微調整に も 対応 し てい ます。 PCB メ ーカーか ら は、 個々の PCB レ イ ア ウ ト に必要なパ ラ メ ー タ ー も 提供 さ れます。
一部のパ ラ メ ー タ ーは、 例に示 し たガ イ ド ラ イ ンか ら 計算ま たはシ ミ ュ レーシ ョ ンで求め る こ と がで き ます。 通常は
Z0O の許容値を ±10% と す る こ と で十分な性能が得 ら れます。 許容値を こ れ よ り も 小 さ く す る と チ ャ ネルの性能は向
上 し ますが、 コ ス ト も 増加 し ます。
ト レース配線
高速シ リ アル差動 ト レース は特に重要な ト レース なので、 こ れ ら が最適なパス と な る よ う に優先的に配線 し ます。 こ
れに よ り 、 ト レース の曲げやビ アが最小限ですむため、 イ ン ピーダ ン ス の不整合の可能性を最小化で き ます。 ト レー
ス はで き る 限 り 短 く ま っす ぐ に配線 し 、 層間接続 も 少な く す る 必要があ り ます。 ビ アの影響については、 124 ページ
の 「差動ビ ア」 で説明 し ます。
高速 ト レース は、 ほかの ト レースや ノ イ ズ源 と な る 可能性があ る も のの近 く に配線 し ない よ う 注意 し ます。 隣接す る
信号層の ト レース は直角に交わ る よ う に し て、 ク ロ ス ト ー ク を最小限に抑え ます。
最上部ま たは最下部の ス ト リ ッ プ ラ イ ン層は、ビ ア ス タ ブ を最小にす る ために可能な限 り ス ト リ ッ プ ラ イ ン を使用 し
て く だ さ い。 ス タ ッ ク ア ッ プ を使用す る 予定があ る 場合は、 こ れ ら の層を で き る 限 り 基板の最上層お よ び最下層近 く
に配置す る 必要があ り ます。
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デザ イ ン上の制約に よ り 、 BGA か ら 配線を引 き 出 し た り 、 ビ ア と コ ネ ク タ ラ ンチ ま たは SMT パ ッ ド を接続す る ため
にマ イ ク ロ ス ト リ ッ プが必要 と な る こ と があ り ます。 こ の よ う な場合は、 マ イ ク ロ ス ト リ ッ プ ト レース を で き る 限 り
短 く す る 必要があ り ます。
ト レース の曲げ角は 90° ではな く 、 45° と し て く だ さ い。 90° で曲げ る と 、 ト レース の有効幅が変化 し 、 導体面積の増
加分 と 基準プ レーンの容量性結合に よ っ て イ ン ピーダ ン ス の不整合性が生 じ ます。
差動ペアの 2 本の ト レースは、 長 さ を短縮 し て ス キ ュ ーを抑え る 必要があ り ます。 ス キ ュ ーは コ モン モー ド の不一致
の原因 と な り 、 こ の結果、 差動電圧幅が小 さ く な っ て し ま い ます。
プ レーン分割
信号の基準プ レーンには、 ノ イ ズの多い電源プ レーンではな く グ ラ ン ド プ レーン を使用する よ う に し ます。 ト レース
配線の下でプ レーンが分割 さ れてい る と イ ン ピーダ ン ス の不整合性が生 じ る ため、 基準プ レーンは ト レース の長 さ 全
体にわた っ て連続 し てい る 必要があ り ます。 プ レーン を分割する と 、 その部分で ト レース と 基準プ レーンの結合が急
激に変化す る ため、 ト レース の イ ン ピーダ ン ス も 変化 し ます。
リ タ ーン電流
ト レース配線の直下にプ レーン分割があ る と 、 リ タ ーン電流に も 問題が生 じ ます。 104 ページの 「誘電損失」 で説明
し た よ う に、 高速信号は表皮効果に よ り ト レース の表面付近を流れます。 同時に、 リ タ ーン電流 も 密結合 し た基準プ
レーンの表面付近を流れます。
ト レース と 基準プ レーンの密結合に よ り 、 リ タ ーン電流は信号の伝送 ラ イ ン と な っ てい る ト レース の近 く を流れ よ う
と し ます。 し か し プ レーンに分割があ る と 、 その部分で リ タ ーン電流は ト レース と 並行 し たパ ス を流れ る こ と がで き
な く な り 、 別の経路が必要 と な り ます。
プ レーン分割があ る と 電流の リ タ ーン パス が最適でな く な り 、電流ループ面積が大き く な る ため、 プ レーン分割部分
で ト レース の イ ン ダ ク タ ン ス が増大 し 、 ト レース の イ ン ピーダ ン ス が変化 し ます。
損失性伝送ラ イ ンのシ ミ ュ レーシ ョ ン
回路シ ミ ュ レー タ には周波数領域の も のや時間領域の も のな ど さ ま ざ ま な種類があ り 、 それぞれモデルの実装方法 も
異な る ため、 モデルが実際の損失を正確に反映 し てい る か ど う か を確認する こ と が重要です。 モデル と 公表 さ れてい
る 既知の構成を比較す る の も 1 つの方法です。
ケーブル
ケーブルは、 導体 と 誘電体の物理寸法がケーブルの長 さ 全体で一定 し てい る ため、 イ ン ピーダ ン ス が制御 さ れた伝送
ラ イ ン と いえ ます。 最高品質のケーブルは こ れ ら の寸法にほ と ん どば ら つき がな く 、 高周波で も 損失が少な く 広い帯
域幅が得 ら れます。
コネク タ
高周波アプ リ ケーシ ョ ンの場合、 ケーブルに接続 さ れた コ ネ ク タ は、 寄生 イ ン ダ ク タ ン ス、 寄生容量、 ク ロ ス ト ー ク
の少ない も のでなければな り ません。
導体間のスキ ュ ー
ケーブルを選択す る 際は、 ケーブル内の導体間の ス キ ュ ーの仕様を確認する 必要があ り ます。 導体の長 さ が一致 し て
いない場合、 コ モン モー ド に ス キ ュ ーが発生 し 、 ア イ パ タ ーンの高 さ に直接影響を及ぼ し ます。
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シ ミ ュ レーシ ョ ン方法
PDS の特性を予測す る ためのシ ミ ュ レーシ ョ ン方法には、 非常にシ ン プルな も のか ら 複雑な も の ま で さ ま ざ ま です。
正確なシ ミ ュ レーシ ョ ン結果を得 る には、 非常に高度なシ ミ ュ レー タ で長時間のシ ミ ュ レーシ ョ ン を行 う 必要があ り
ます。
最 も シ ン プルなシ ミ ュ レーシ ョ ン方法の 1 つに、 基本的な RLC を一括 し て扱 う シ ミ ュ レーシ ョ ン があ り ます。 こ の
方法では PDS の分布定数モデル と し ては考慮 さ れ ませんが、 大 き な反共振が起 こ ら ない よ う にデカ ッ プ リ ン グ キ ャ
パシ タ の選択 と 検証を行 う 用途には役立ち ます。 RLC を一括 し て扱 う シ ミ ュ レーシ ョ ンは、 表 1-3 以外の代用キ ャ パ
シ タ を評価す る 場合な ど、 デカ ッ プ リ ン グ ネ ッ ト ワ ー ク の等価モデルを求め る のに適 し た手法です。
RLC を一括 し て扱 う シ ミ ュ レーシ ョ ンは、SPICE な ど の回路シ ミ ュ レー タ を用いて行 う 方法 と 、MathCAD や Microsoft
Excel な ど の数学系ツールを用いて行 う 方法があ り ます。 Istvan Novak 氏は、 RLC を一括 し て扱 う シ ミ ュ レーシ ョ ン
のための無償 Excel ス プ レ ッ ド シー ト を は じ め、 PDS シ ミ ュ レ ーシ ョ ン に役立つ各種ツールを次の ウ ェ ブサ イ ト の
Tool Download セ ク シ ョ ンで公開 し てい ます。
http://www.electrical-integrity.com
表 5-2 に も 示す よ う に、 EDA ツール ベン ダーか ら も PDS のデザ イ ン と シ ミ ュ レーシ ョ ン用の ツールが提供 さ れてい
ます。 こ れ ら の ツールは、 簡単な も のか ら 複雑な も の ま で さ ま ざ ま な種類があ り ます。
表 5‐2 : PDS のデザイ ン と シ ミ ュ レーシ ョ ンのための EDA ツール
ツール
ベン ダー
ウ ェ ブサイ ト
ADS
Agilent
http://www.agilent.com
SIwave、 HFSS
Ansoft
http://www.ansys.com/
Specctraquest Power Integrity
Cadence
http://www.cadence.com
Speed 2000、 PowerSI、 PowerDC
Sigrity
http://www.sigrity.com
Hyperlynx PI
Mentor
http://www.mentor.com
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PDS の計測
PDS が適切か ど う かは、 計測に よ っ て判断で き ます。 PDS の ノ イ ズ計測は非常に特殊な作業であ り 、 多 く の特別な手
法が開発 さ れてい ます。 こ こ では、 ノ イ ズの大 き さ と スペ ク ト ラ ムの計測について説明 し ます。
ノ イ ズ量の計測
ノ イ ズの計測は、 現実に即 し た テ ス ト パ タ ーン を実行中のデザ イ ン に対 し て、 広帯域のオシ ロ ス コ ープ (3GHz 以上
のオシ ロ ス コ ープ と 1.5GHz のプ ロ ーブ ま たは同軸ケーブルに よ る 直接接続) を用いて行 う 必要があ り ます。デバ イ ス
の電源ピ ン で計測す る 場合 (ス パ イ ホール計測 と 呼ばれ る )、 ま たは High/Low に駆動 し た未使用の I/O で計測す る 場
合があ り ます。
VCCINT と VCCAUX は PCB の裏面にあ る ビ アでのみ計測可能です。 VCCO も こ の方法で計測で き ますが、 同一のバン
ク の未使用 I/O ピ ンで静的 ( ロ ジ ッ ク レベルの固定 さ れた) 信号を計測 し た方が正確な結果が得 ら れます。
PCB の裏面で ノ イ ズ を計測す る 際は、 計測点 と FPGA の間のパ ス にあ る ビ アの寄生要素を考慮する 必要があ り ます。
こ のパ ス で発生す る 電圧降下は、 オシ ロ ス コ ープでは計測で き ません。
それは、 デカ ッ プ リ ン グ キ ャ パシ タ がデバ イ ス直下に実装 さ れてい る こ と が多 く 、 その場合、 キ ャ パシ タ の ラ ン ド が
PCB 表面の ト レー ス で VCC お よ び GND ビ アに直接接続 さ れてい る と い う 点です。 こ れ ら のキ ャ パシ タ は、 高周波
AC 電流のシ ョ ー ト 回路 と し て作用す る ため、 計測が難 し く な り ます。 こ の よ う な キ ャ パシ タ を計測サ イ ト か ら 取 り
除 き 、 計測時にシ ョ ー ト し ない よ う に し て く だ さ い (その他のキ ャ パシ タ は、 実際のシ ス テ ムの動作を反映す る ため
に残す)。
VCCO ノ イ ズは、 ロ ジ ッ ク 1 ま たは ロ ジ ッ ク 0 を駆動す る よ う 設定 し た I/O ピ ン で計測で き ます。 通常、 こ の計測に
はバン ク 内のほかの信号 と 同 じ I/O 規格を使用 し て く だ さ い。 静的な ロ ジ ッ ク 0 を計測す る と 、 ビ ク テ ィ ム側に発生
し た ク ロ ス ト ー ク (ビ ア フ ィ ール ド 、 PCB 配線、 パ ッ ケージ配線) を観察で き ます。 静的な ロ ジ ッ ク 1 を計測 し て も
同 じ ク ロ ス ト ー ク 成分を見 る こ と がで き ますが、 それ以外に I/O バン ク の VCCO ネ ッ ト に存在す る ノ イ ズ も 観察で き
ます。静的 ロ ジ ッ ク 1 で計測 し た ノ イ ズか ら 静的 ロ ジ ッ ク 0 で計測 し た ノ イ ズ を (時間の一貫性を維持 し た ま ま) 差 し
引 く と 、 ダ イ におけ る VCCO の ノ イ ズがわか り ます。 正確な結果を得る には、 静的 ロ ジ ッ ク 0 と 静的 ロ ジ ッ ク 1 の ノ
イ ズ を同 じ I/O で計測す る 必要があ り ます。つま り 、両 ロ ジ ッ ク 状態の時間領域の波形情報を保存 し てお き 、MATLAB
や Excel な ど の数値計算ツールで後処理を行い、 2 つの波形の減算を実行 し ます。
オシ ロ ス コ ープ での計測方法
オシ ロ ス コ ープで電源シ ス テ ムの ノ イ ズ を計測す る には基本的に 2 つの方法があ り ますが、 こ れ ら はそれぞれ目的が
異な り ます。 1 つは可能性のあ る すべての ノ イ ズ イ ベン ト を調べる 方法で、 も う 1 つは個々の ノ イ ズ源を調べ る のに
役立つ方法です。
•
オシ ロ ス コ ープ を無限残光モー ド に設定 し 、 長時間 (数秒～数分) の ノ イ ズ をすべて計測 し ます。 デザ イ ンに複数
のモー ド があ り 、 使用す る リ ソ ース の種類や量が異な る 場合は、 オシ ロ ス コ ープで ノ イ ズ を計測中に こ れ ら すべ
てのモー ド で動作 さ せ、 それぞれの状態での ノ イ ズ を計測す る 必要があ り ます。
•
オシ ロ ス コ ープ を アベレージ モー ド に設定 し 、 既知のア グ レ ッ サー イ ベン ト で ト リ ガー し ます。 こ れに よ り ア
グ レ ッ サー イ ベン ト と 相関のあ る ノ イ ズ量がわか り ま す (ア グ レ ッ サーに対 し て非同期の イ ベン ト はすべて平
均化処理に よ っ て削除 さ れ る )。
電源シ ス テ ムの ノ イ ズは、局所的な ノ イ ズ現象の影響を除去す る ため、FPGA のい く つかの位置で計測 し て く だ さ い。
サンプル デザ イ ンの VCCO ピ ンの ノ イ ズ を アベレージ モー ド で計測 し た結果を図 5-11 に示 し ます。 こ の例では、 I/O
バ ス イ ン タ ーフ ェ イ ス の ク ロ ッ ク を ト リ ガー と し て、 250Mb/s で 1-0-1-0 パ タ ーン を送出 し てい ます。
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第 5 章 : PCB 技術の基礎知識
X-Ref Target - Figure 5-11
UG583_c3_11_112113
図 5‐11 : 複数の I/O によ っ て 250Mb/s でパ タ ーン を送出 し 、 VCCO 電源を アベ レージ モー ド で計測 し た結果
同 じ デザ イ ンで さ ら に多 く の種類の I/O パ タ ーン を送出 し 、無限残光モー ド で ノ イ ズ を計測 し た結果を図 5-12 に示 し
ま す。 無限残光モー ド では、 プ ラ イ マ リ ア グ レ ッ サー と の相関の有無にかかわ ら ず長時間にわた る すべての ノ イ ズ
イ ベン ト が計測 さ れ る ため、 電源シ ス テ ムのすべての逸脱が表示 さ れます。
X-Ref Target - Figure 5-12
UG583_c3_12_112113
図 5‐12 : 同 じ 電源を無限残光モー ド で計測 し た結果
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第 5 章 : PCB 技術の基礎知識
図 5-11 と 図 5-12 に示 し た計測結果は、 Peak-to-Peak の ノ イ ズ を表 し てい ます。 こ の ノ イ ズが仕様の許容電圧範囲 (デー
タ シー ト に記載 さ れた VCC の ±5%) を超えてい る場合、 デカ ッ プ リ ン グ ネ ッ ト ワー ク が不適切であ る か、 PCB レ イ ア
ウ ト に問題があ る こ と にな り ます。
ノ イ ズ スペ ク ト ラ ムの計測
デカ ッ プ リ ン グ ネ ッ ト ワ ー ク を改善す る には、 ノ イ ズの量を計測す る だけでは不十分です。 ノ イ ズが発生す る 周波数
を特定す る には、 ノ イ ズの電源スペ ク ト ラ ム を計測する 必要があ り ます。 こ れは、 スペ ク ト ラ ム アナ ラ イ ザー、 ま た
は広帯域のオシ ロ ス コ ープ と 数学手法の FFT の組み合わせに よ っ て行い ます。
FFT 数学関数をオシ ロ ス コ ープに組み込む こ と も で き ますが、 多 く の場合、 こ れ ら の関数では十分な分解能が得 ら れ
ず、 ノ イ ズ スペ ク ト ラ ム を明確に把握で き ません。 も う 1 つの方法 と し て、 オシ ロ ス コ ープで時間領域のデー タ を長
時間にわた っ て収集 し 、 MATLAB な ど FFT を サポー ト し た ソ フ ト ウ ェ アで後処理を行い周波数領域に変換 し ま す。
こ の方法には、 ユーザーの目的に合わせて自由に分解能を設定で き る と い う 利点があ り ます。 こ れ ら の数学的方法を
利用で き ない場合は、 時間領域の波形を観測 し て ノ イ ズ個々の周期性を推定 し 、 ノ イ ズの周波数成分を近似的に求め
る こ と がで き ます。
スペ ク ト ラ ム アナ ラ イ ザーは、 入力 さ れた電圧信号の周波数を示す周波数領域用の測定器です。 こ れを使用す る と 、
PDS の不適切な周波数帯域を正確に特定で き ます。
あ る 特定の周波数で ノ イ ズが過剰な場合、 その周波数ではデバ イ ス の過渡電流条件に対 し て PDS の イ ン ピーダ ン ス
が高すぎ る こ と を示 し てい ます。 こ の情報を利用 し て、 PDS がその周波数での過渡電流に適切に対応す る よ う にデザ
イ ン を変更で き ます。 具体的には、 実効周波数が ノ イ ズの周波数に近いキ ャ パシ タ を追加す る か、 ま たは ク リ テ ィ カ
ルな周波数におけ る PDS の イ ン ピーダ ン ス を小 さ く し ます。
ノ イ ズ スペ ク ト ラ ムの計測 も 、 Peak-to-Peak の ノ イ ズ計測 と 同様、 デバ イ ス の直下で静的な High ま たは Low に駆動
す る よ う 設定 さ れてい る I/O で行い ます。スペ ク ト ラ ム アナ ラ イ ザーでは、ア ク テ ィ ブ プ ロ ーブではな く 50 のケー
ブルで計測デー タ を取 り 込みます。
•
計測ケーブルを接続す る 場合、同軸 コ ネ ク タ をデバ イ ス近 く の電源プ レーン と グ ラ ン ド プ レーンに接続す る と い
う 方法が考え ら れます。 し か し 実際に こ の方法を利用で き る こ と はほ と ん ど あ り ません。
•
も う 1 つの方法 と し て、 デバ イ ス近 く のデカ ッ プ リ ン グ キ ャパシ タ を 1 つ取 り 除き、 その ラ ン ド に計測ケーブルを
接続 し ます。 ケーブルの芯線 と シール ド はキ ャ パシ タ の ラ ン ド に直接はんだ付け し ます。 あ る いは、 プ ロ ーブ ス
テーシ ョ ン を用いて 50 の RF プ ロ ーブでデカ ッ プ リ ン グ キ ャ パシ タ の ラ ン ド に触れ る と い う 方法 も あ り ます。
スペ ク ト ラ ム アナ ラ イ ザーの フ ロ ン ト エ ン ド 回路は敏感なため、 保護のために DC ブ ロ ッ キ ン グ キ ャ パシ タ ま たは
減衰器を直列に挿入 し ます。 こ れに よ り 、 スペ ク ト ラ ム アナ ラ イ ザーがデバ イ ス の電源電圧か ら 保護 さ れます。
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第 5 章 : PCB 技術の基礎知識
図 5-13 は、 複数の I/O か ら 100MHz でパ タ ーン を送出 し た場合の VCCO 電源におけ る ノ イ ズ を スペ ク ト ラ ム アナ ラ
イ ザーで測定 し た も のです。
X-Ref Target - Figure 5-13
UG583_c3_13_112113
図 5‐13 : スペ ク ト ラ ム アナ ラ イザーによ る VCCO の計測画面
デ カ ッ プ リ ング ネ ッ ト ワー クの最適化
高度に最適化 さ れた PDS が必要な場合は、 プ ロ ト タ イ プ シ ス テ ムの計測お よ びシ ミ ュ レーシ ョ ン結果を PDS デザ イ
ンに反映す る よ う に し ます。 プ ロ ト タ イ プ シ ス テ ム で発生す る ノ イ ズ スペ ク ト ラ ム、 お よ びシ ス テ ムの電源シ ス テ
ムの イ ン ピーダ ン ス を把握す る こ と で、デザ イ ン固有の過渡電流を決定 し て、それに対応で き る PDS が設計で き ます。
デザ イ ンの動作時の ノ イ ズ スペ ク ト ラ ム を計測す る には、 スペ ク ト ラ ム アナ ラ イ ザーを使用す る か、 オシ ロ ス コ ー
プ と FFT を組み合わせて使用 し ます。電源シ ス テ ムの イ ン ピーダ ン スは計測ま たはシ ミ ュ レーシ ョ ン で直接求め る こ
と も で き ますが、 多 く の変数や未知数があ る ので こ れ ら 2 つを組み合わせて求め る 場合 も あ り ます。
ノ イ ズ スペ ク ト ラ ム と イ ン ピーダ ン ス はど ち ら も 周波数の関数です。 こ れ ら 2 つの比を求め る と 、 周波数の関数 と し
ての過渡電流が得 ら れます (式 5-8)。
V  f  From Spectrum Analyzer
I  f  = --------------------------------------------------------------------Z  f  From Network Analyzer
式 5‐8
デー タ シー ト に記載 さ れてい る 最大 リ ッ プル電圧の値を使用す る と 、 すべての周波数で必要な イ ン ピーダ ン ス の値を
求め る こ と がで き ます。 こ れに よ り 、 周波数の関数 と し ての目標 イ ン ピーダ ン ス を得 る こ と がで き ます。 こ の結果を
使用す る と 、 デザ イ ンの過渡電流に適切に対応す る よ う にキ ャ パシ タ ネ ッ ト ワー ク を設計で き ます。
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ト ラ ブルシ ュ ーテ ィ ン グ
こ れま でに説明 し て き た方法で も 、 デザ イ ンで ノ イ ズの問題が解消 さ れない こ と があ り ます。 こ こ では、 可能性 と し
て考え ら れ る 原因 と その解決方法を紹介 し ます。
例 1 : PCB 上のほかのデバイ スか ら の ノ イ ズ
グ ラ ン ド /電源プ レーン を複数デバ イ ス で共用 し てい る 場合、適切にデカ ッ プ リ ン グ さ れていないデバ イ ス か ら の ノ イ
ズがほかのデバ イ ス の PDS に影響を与え る こ と があ り ます。 一般的な ノ イ ズ源 と し ては次の も のがあ り ます。
•
メ モ リ イ ン タ ーフ ェ イ ス。一時的な競合の周期的な発生ま たは大電流 ド ラ イ バーに よ り 、 過渡電流が非常に大 き
く な る 傾向があ り ます。
•
大型の ASIC
こ れ ら デバ イ ス で許容量を超え る ノ イ ズが計測 さ れ る 場合、 部分的な PDS と そのデカ ッ プ リ ン グ ネ ッ ト ワ ー ク を解
析す る 必要があ り ます。
例 2 : プ レーン、 ビ ア、 接続 ト レースの寄生イ ン ダ ク タ ン ス
デカ ッ プ リ ン グ ネ ッ ト ワ ー ク の容量が十分で も 、 キ ャ パシ タ か ら FPGA ま でのパ ス に大 き な イ ン ダ ク タ ン ス が生 じ
てい る 場合があ り ます。
こ れには、 次の原因が考え ら れます。
•
デカ ッ プ リ ン グ キ ャ パシ タ の接続 ト レース の形状ま たははんだ ラ ン ド の形状が適切でない
•
キ ャ パシ タ か ら FPGA ま でのパ ス が長すぎ る
ま たは
•
PCB ス タ ッ ク ア ッ プの厚 さ が大 き く 、 電源ビ アの電流パス が長すぎ る
接続 ト レース の形状 と キ ャ パシ タ ラ ン ド の形状が適切でない場合は、 電流パ ス のループ イ ン ダ ク タ ン ス を確認 し ま
す。デカ ッ プ リ ン グ キ ャ パシ タ 用のビ ア と PCB 上にあ る キ ャ パシ タ のはんだ ラ ン ド の間隔が数 ミ リ メ ー ト ルあ る と 、
電流のループ面積が必要以上に大 き く な り ます。
電流のループ面積を小 さ く す る には、 ビ アがキ ャ パシ タ のはんだ ラ ン ド に直接接する よ う に配置 し ます。 ビ ア と ラ ン
ド を ト レース で接続す る こ と は避けて く だ さ い。
図には示 し てい ませんが、 形状を改善す る 方法 と し ては、 パ ッ ド の中に ビ ア を作成 し た り (実際には、 はんだ ラ ン ド
の下にビ ア を配置す る )、 ビ ア を ラ ン ド の端ではな く 横に配置 し た り し ます。 ま た、 2 つの ビ ア を使用する と 、 接続 ト
レース の形状 と キ ャ パシ タ ラ ン ド の形状を改善で き ます。
基板が非常に厚い (3.2mm ま たは 127mil 以上) 場合、 ビ アの寄生 イ ン ダ ク タ ン ス が大 き く な り ます。
寄生 イ ン ダ ク タ ン ス を小 さ く す る には、 問題 と な る VCC プ レーン と GND プ レーンのサン ド イ ッ チを FPGA が配置 さ
れてい る PCB 表面近 く に し 、 キ ャ パシ タ を PCB 表面に配置 し ます。
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第 5 章 : PCB 技術の基礎知識
例 3 : PCB の I/O 信号の駆動能力が必要以上に大き い
PDS を調整 し て も ま だ VCCO ノ イ ズが大 き すぎ る 場合は、 I/O イ ン タ ーフ ェ イ ス の スルー レー ト や駆動能力を小 さ く
し ます。 こ の手法は、 FPGA か ら の出力 と FPGA への入力の両方に対 し て行 う こ と がで き ますが、 場合に よ っ ては、
FPGA への入力で過剰なオーバーシ ュ ー ト が発生 し て IOB の ク ラ ン プ ダ イ オー ド に逆バ イ ア ス がかか り 、 VCCO の
PDS に電流が流れ る 可能性があ り ます。
VCCO に大量の ノ イ ズが発生す る 場合は、 こ れ ら イ ン タ ーフ ェ イ ス の駆動能力を小 さ く す る か、 入力ま たは出力パ ス
に別の終端を使用す る よ う に し ます。
例 4 : I/O 信号の リ タ ーン電流のパスが最適で ない
I/O 信号の リ タ ーン電流 も PDS の大 き な ノ イ ズ源 と な る こ と があ り ます。 デバ イ ス か ら PCB (そ し て最終的には別の
デバ イ ス) に信号が伝送 さ れ る と 、 同 じ 大 き さ で反対方向の電流が PCB か ら デバ イ ス の電源/グ ラ ン ド シ ス テ ムに流
れます。 低 イ ン ピーダ ン ス のパ ス がない場合、 リ タ ーン電流は よ り イ ン ピーダ ン ス の大 き な最適でないパ ス を流れま
す。 I/O 信号の リ タ ーン電流が最適でないパ ス を流れ る と 、 PDS で電圧変動が誘発 さ れ、 信号は ク ロ ス ト ー ク の影響
を受け ます。 こ れを改善す る には、 すべての信号の近 く に不連続性のない リ タ ーン パス を確保 し ます。
リ タ ーン電流のパ ス の最適化には次の方法があ り ます。
•
信号が流れ る 配線層の数を少な く し 、 不連続性のない検証 さ れた リ タ ーン電流パ ス を確保する
•
基準プ レーン間を流れ る AC 電流に低 イ ン ピーダ ン ス のパ ス を確保す る (PCB の基板層が変わ る 場所に高周波デ
カ ッ プ リ ン グ キ ャ パシ タ を配置す る )
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第 6章
高速信号 ト ラ ンジシ ョ ン を考慮し たデザイ ン
チ ャ ネル内では、 ど の ト ラ ン ジシ ョ ン も リ ン ク 性能への影響を最小限に抑え る よ う に設計する 必要があ り ます。 こ の
章では、 伝送 ラ イ ン終端の イ ン タ ーフ ェ イ ス について説明 し ます。
伝送 ラ イ ンには、 その全長にわた っ て特定の特性 イ ン ピーダ ン ス が定義 さ れてい ます。 し か し 、 伝送 ラ イ ン と 接続 さ
れ る 3 次元構造物の場合、 信号パス全体にわた る イ ン ピーダ ン ス を定義 し た り 一定に保っ た り す る こ と は容易ではあ
り ません。 伝送 ラ イ ンの特性 イ ン ピーダ ン ス のみの場合 2D フ ィ ール ド ソ ルバーで十分ですが、 10Gb/s の信号が こ れ
ら 構造物を通過す る 際の信号か ら 見た イ ン ピーダ ン ス を計算す る には、 3D フ ィ ール ド ソ ルバーな ど の ソ フ ト ウ ェ ア
ツールが必要です。
こ の章では、 PCB 設計者が こ れ ら のチ ャ ネルを設計する 際の参考 と な る よ う に、 解析結果や例を紹介 し ます。 こ の章
で取 り 上げ ら れていないケース については、 さ ら にシ ミ ュ レーシ ョ ン と 解析が必要 と な る こ と があ り ます。
過剰容量 と イ ン ダ ク タ ン ス
多 く の場合、 差動信号の ト ラ ン ジシ ョ ンでは容量が過剰にな り ます。 P と N のパ ス が互いに結合 し て、 大 き な容量を
形成す る ためです。 多 く の ト ラ ン ジシ ョ ンが、 広い周波数帯域にわた っ て集中容量 と 同 じ 周波数応答を示 し ます。
デザ イ ン上、 イ ン ダ ク タ ン ス を大き く する と 過剰容量を打ち消す こ と がで き ますが、 密度や物理的な制約があ る 場合
は こ の方法は使用で き ません。 ブ ラ イ ン ド ビ ア を使用する、 はんだボールのピ ッ チを大き く する、 ビ ア パ ッ ド を小 さ
く する な どの方法で容量を抑え る こ と はで き ますが、 実際のデザ イ ンで こ れ ら の方法が利用で き る と は限 り ません。
シ ミ ュ レーシ ョ ン ま たは計測に よ る TDR (時間領域反射測定) 法を利用す る と 、 ト ラ ン ジ シ ョ ンにおけ る 過剰な容量
や イ ン ダ ク タ ン ス を特定で き ます。
TDR (時間領域反射測定) 法
TDR 法に よ る計測では、 イ ン タ ーコ ネ ク ト に ス テ ッ プ入力を印加 し ます。 階段波形の電圧が イ ン ターコ ネ ク ト を進む
際に過剰な容量やイ ン ダ ク タ ン ス があ る場合に、 反射信号を観察する こ と でその位置 と 大き さ を知る こ と がで き ます。
分路 (シ ャ ン ト ) 容量 (図 6-1) があ る と イ ン ピーダ ン ス が瞬間的に低下 し 、 直列 イ ン ダ ク タ ン ス (図 6-2) があ る と 反対
方向に イ ン ピーダ ン ス不整合が発生 し ます。 Td は伝送 ラ イ ンの前半 (左側) の伝搬遅延です。 イ ン ピーダ ン ス不整合
に よ る 反射波が TDR ポー ト に戻 る ま でには 2 * Td の時間がかか り ま す。 伝送 ラ イ ン におけ る 信号の伝搬速度がか
か っ ていれば、 チ ャ ネル内で過剰容量や イ ン ダ ク タ ン ス のあ る 位置を計算で求め ら れます。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
X-Ref Target - Figure 6-1
Td
C
50Ω
2Td
UG583_c4_01_112113
図 6‐1 : 分路容量がある場合の TDR 波形
X-Ref Target - Figure 6-2
50Ω
UG583_c4_02_112113
図 6‐2 : 直列イ ン ダ ク タ ン スがある場合の TDR 波形
こ の過剰容量 (C) ま たは イ ン ダ ク タ ン ス (L) の大 き さ は、 ト ラ ン ジシ ョ ンの TDR 応答を正規化 し た面積を積分す る こ
と で、 TDR 波形か ら 求め る こ と も で き ます。 次に、 容量 と イ ン ダ ク タ ン ス を求め る 式を それぞれ示 し ます。
2
C = – ---Z0
L = 2Z 0
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t2

t1
t2

t1
V tdr  t  – V step
---------------------------- dt
V step
式 6‐1
V tdr  t  – V step
----------------------------- dt
V step
式 6‐2
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117
第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
図 6-3 に、 正規化後の TDR 面積の積分を示 し ます。
X-Ref Target - Figure 6-3
t1
t2
Shaded area goes into the
integral for Equation 5-2
UG583_c4_03_112113
図 6‐3 : 正規化後の TDR 面積の積分
こ れ ら の式で求めた結果は立ち上が り 時間のば ら つ き の影響を受けず、 両端に接続 さ れてい る 伝送 ラ イ ンがほぼ 50
であれば、 シ ミ ュ レーシ ョ ンに よ る TDR 測定に も 有効です。 ただ し 、 実際の計測精度は Z0 に大 き く 依存 し ます。
BGA パ ッ ケージ
BGA パ ッ ケージ内の各信号パ ス は、 シ グナル イ ン テ グ リ テ ィ が最適にな る よ う 注意深 く 設計 さ れてい ます。 シ ン グ
ルエ ン ド I/O を サポー ト す る ト レース 設計は、 公称 50 の ト レース イ ン ピーダ ン ス を目標 と し てい ます。 こ れに対
し 、 高速 SERDES I/O 向けの ト レース は、 公称 100 の差動 イ ン ピーダ ン ス が得 ら れ る よ う に設計 さ れてい ます。 信
号パ ス の設計では、 はんだボールや基板ビ ア な ど の不連続点を最適化 し 、 こ れ ら がシ グナル イ ン テ グ リ テ ィ に与え る
影響を最小限に抑え る ために特に注意が払われてい ます。 こ のために、 パ ッ ケージ性能のモデル化お よ び測定には、
3 次元の全波電磁界 ソ ルバーやベ ク タ ー ネ ッ ト ワー ク アナ ラ イ ザーを使用 し てい ます。
SMT パ ッ ド
ト ラ ン ス ミ ッ タ ー と レ シーバーの間に AC カ ッ プ リ ン グが必要な アプ リ ケーシ ョ ン では、 チ ャ ネルに SMT パ ッ ド を
挿入 し て カ ッ プ リ ン グ キ ャ パシ タ を実装 し ます。 標準の SMT パ ッ ド には、 近接 し た基準プ レーン と の間でプ レー ト
容量が発生す る ため、 容量が過剰にな り ます。 図 6-4 は、 厚 さ 3mil の FR4 誘電体の上で 5mil 幅の ト レース (Z0 = 50)
を 28mil 幅の 0402 SMT パ ッ ド に接続 し た ト ラ ン ジシ ョ ンの例を示 し た も のです。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
X-Ref Target - Figure 6-4
5 Mil Trace
Line
-
5.2 mils wide over 3 mil FR4 Dielectric
L = 288 nH/m
C = 116 pF/m
Zo = 50Ω
28 Mil Pad
Pad
-
28 mils wide over 3 mil FR4
L = 98 nH/m
C = 404 pF/m
Zo = 16Ω
UG583_c4_04_112113
図 6‐4 : 2D フ ィ ール ド ソルバーによ る 5mil ト レース と 28mil パ ッ ド の解析
上記の寸法で 2D フ ィ ール ド ソ ルバーを使用する と 、5mil ト レース は Z0 が 50 と な り ます。0402 パ ッ ド の Z0 は 16
です。 イ ン ピーダ ン ス が 50 を下回っ てい る のは、 パ ッ ド の容量が非常に大 き く イ ン ダ ク タ ン ス が非常に小 さ いため
です。 こ の ト ラ ン ジシ ョ ンの性能を最適化す る には、 2 つの方法があ り ます。
1 つは、 ト レース と パ ッ ド の幅を同 じ に し て、 グ ラ ン ド プ レーン を ス タ ッ ク ア ッ プの下層に移動す る こ と に よ っ て ト
ラ ン ジシ ョ ンの Z0 を 50に維持す る と い う 方法です。 こ の方法は特別な解析は不要ですが、 SMT キ ャ パシ タ 本体の
フ リ ン ジ容量に よ っ て誤差が生 じ る 場合があ り ます。 ただ し ト レース の幅が 28mil と な る ため、 ト レース密度の点で
は不利にな り ます。
も う 1 つは、 図 6-5 に示 し た よ う に、 パ ッ ド 直下のグ ラ ン ド プ レーン を取 り 除 き 、 パ ッ ド と グ ラ ン ド プ レーン間の
プ レー ト 容量に よ っ て生 じ る 過剰な容量を大幅に除去す る と い う 方法です。 こ の方法は最初の方法に比べ ト レース密
度を高 く で き ますが、 3D フ ィ ール ド ソ ルバーに よ る 解析や計測が必要で、 所望の性能を得 る には PCB のデザ イ ン を
繰 り 返す必要があ り ます。
X-Ref Target - Figure 6-5
28 Mil Pad
- L = 241 nH/m
- C = 89 pF/m
- Zo = 52Ω
UG583_c4_05_112113
図 6‐5 : ト ラ ン ジ シ ョ ンの最適化
2D フ ィ ール ド ソ ルバーの例を見 る と 、パ ッ ド フ ッ ト プ リ ン ト 直下のグ ラ ン ド プ レーン を除去する こ と に よ っ て 50
に近い値を達成で き る こ と がわか り ます。 次に 3D フ ィ ール ド ソ ルバーを使用 し て こ の結果を検証 し 、 さ ら に精度を
高め ます。
図 6-6 は、 2D シ ミ ュ レーシ ョ ンの場合 と ま っ た く 同様にグ ラ ン ド プ レーン を除去 し た様子を示 し てい ます。 HFSS に
よ る 周波数領域解析で も 、 こ の手法に よ っ て リ タ ーン ロ ス が 20dB (10 倍) 改善 さ れ る こ と がわか り ます。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
X-Ref Target - Figure 6-6
Z
Y
X
UG583_c4_06_112113
図 6‐6 : パ ッ ド 下部を除去 し たモデル (Ansoft HFSS)
図 6-7 は、 0402 パ ッ ド 構造の リ タ ーン ロ ス を線形ス ケールで比較 し た も のです。
X-Ref Target - Figure 6-7
0
dB(S(3,3))
dB(S(1,1))
Uncleared Planes
-20
Cleared Planes
-40
-60
0
2
4
6
Frequency, GHz
8
10
UG583_c4_07_112113
図 6‐7 : 0402 パ ッ ド 構造の リ タ ーン ロ スの比較
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
図 6-8 に見 ら れ る よ う に、 約 -40dB/decade の傾 き は集中キ ャ パシ タ の周波数応答 と ほぼ同 じ です。
X-Ref Target - Figure 6-8
+40dB/Decade RL Slope Shows a
Good Fit to Lumped Capacitance
dB(S(3,3))
dB(S(1,1))
0
-20
-40
-60
1E8
1E9
Frequency, Hz
1E10
UG583_c4_08_112113
図 6‐8 : 対数 (周波数) スケールでの 0402 パ ッ ド 構造の リ タ ーン ロ スの比較
次に、 HFSS でモデル化 さ れた同 じ ト ラ ン ジシ ョ ンのシ ミ ュ レーシ ョ ンに よ る 計測結果を使用 し 、 こ の ト ラ ン ジシ ョ
ンの時間領域の性能を計測 し ます。 そのために、 先ほ ど の周波数領域解析の S パ ラ メ ー タ ーの結果に対 し て TDR を
実行 し ます。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
図 6-9 と 図 6-10 に示 し た赤い曲線は SMT パ ッ ド 直下のグ ラ ン ド プ レーン を除去 し ていない場合の波形で、容量性の
降下が顕著に見 ら れます。 青い曲線はグ ラ ン ド プ レーン を除去 し た場合の波形で、 過剰容量が大幅に低減 し てい る こ
と がわか り ます。 こ の改善の大 き さ は、 式 6-1 と 式 6-2 で計算で き ます。
X-Ref Target - Figure 6-9
VtdrPlaneNotCleared, mV
VtdrPlaneCleared, mV
600
500
400
300
200
100
0
0.0
0.5
1.0
1.5
2.0
Time, ns
2.5
3.0
UG583_c4_09_112113
図 6‐9 : 0402 パ ッ ド 構造の TDR 結果の比較
X-Ref Target - Figure 6-10
VtdrPlaneNotCleared, mV
VtdrPlaneCleared, mV
550
500
450
400
350
300
0.55 0.60 0.65 0.70 0.75 0.80 0.85 0.90 0.95 1.00 1.05
Time, ns
UG583_c4_10_112113
図 6‐10 : 0402 パ ッ ド 構造の TDR 結果の比較
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
図 6-11 と 図 6-12 に示す よ う に、 SMT パ ッ ド 直下のグ ラ ン ド プ レーン を除去す る こ と に よ っ て SMT パ ッ ド の ト ラ ン
ジシ ョ ン性能は大 き く 改善 さ れます。 過剰な容量は 1/15 に低減 し 、 リ タ ーン ロ スは 20dB 向上 し ます。
X-Ref Target - Figure 6-11
550
VtdrPlaneNotCleared, mV
VtdrPlaneCleared, mV
m1
m2
500
450
400
350
300
0.55
0.60
0.65
0.70
0.75
0.80
0.85
0.90
Time, ns
0.95
1.00
UG583_c4_11_112113
図 6‐11 : 840fF の過剰容量 (グ ラ ン ド プ レーン除去前)
X-Ref Target - Figure 6-12
550
VtdrPlaneNotCleared, mV
VtdrPlaneCleared, mV
m1
m2
500
450
400
350
300
0.55
0.60
0.65
0.70
0.75
0.80
0.85
0.90
Time, ns
0.95
1.00
UG583_c4_12_112113
図 6‐12 : 57fF の過剰容量 (グ ラ ン ド プ レーン除去前)
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
差動ビ ア
差動ビ アは最 も 一般的な ト ラ ン ジシ ョ ンで、 信号ペアは上層の ス ト リ ッ プ ラ イ ン ま たは最上層のマ イ ク ロ ス ト リ ッ プ
か ら 下層の ス ト リ ッ プ ラ イ ン ま たは最下層のマ イ ク ロ ス ト リ ッ プへ接続す る 際に必ず ト ラ ン ジシ ョ ンが発生 し ます。
図 6-13 に、 GSSG (Ground-Signal-Signal-Ground) タ イ プの差動ビ ア を示 し ます。 グ ラ ン ド ビ アは ス タ ッ ク ア ッ プの各
グ ラ ン ド プ レーンに接続 さ れてい ますが、 信号層は信号の入口 と 出口の層に し かパ ッ ド があ り ません。
X-Ref Target - Figure 6-13
Via Diameter = 12 mils (0.012 inches)
Pad Diameter = 22 mils
Annular Ring = 5 mils
GSSG Via Pitch = 40 mils
Oblong Antipads = ~55 mils x 95 mils,
aligned with ground pads
UG583_c4_13_112113
図 6‐13 : 差動ビ アのサン プル デザイ ン
GSSG ビ アの主な利点は、 信号の リ タ ーン電流が信号ビ ア近 く のグ ラ ン ド ビ ア を流れ る ため、 過剰な イ ン ダ ク タ ン ス
を抑制で き る こ と です。 信号パ ス も 差動信号の P と N で対称にな っ てお り 、 こ の こ と が P/N の不均衡に よ る コ モン
モー ド の悪影響を抑え る 上で大 き な意味を持っ てい ます。
長円形の大 き なア ンチパ ッ ド に よ り 、ビ ア本体 と 周囲のプ レーン エ ッ ジ間に発生す る 過剰な フ リ ン ジ容量が抑え ら れ
ます。 未使用のパ ッ ド は削除 し てい ます。
図 6-13 は、 80mil 基板の差動ビ ア サ ン プル デザ イ ン です。 デザ イ ン を開始す る 際は、 まず こ の寸法を使用す る と よ
いで し ょ う 。 こ こ に示 し た寸法は、 それぞれの値の比を一定に維持 し さ えすれば、 密度の制約の有無に よ っ て拡大ま
たは縮小で き ます。比を維持 し て拡大/縮小する と 、差動ビ アの イ ン ピーダ ン ス性能を維持 し た ま ま個々のアプ リ ケー
シ ョ ンに合わせて全体のサ イ ズ を調整で き ます。 最終的な寸法は、 製造性 と 密度の制約に よ っ て決定 し ます。
実際の厚 さ に合わせて ビ ア長を 80mil の場合の値か ら 微調整する こ と はで き ますが、ビ ア長 と ほかの寸法の比が変わ る
と ビ アの イ ン ピーダ ン ス が変化 し て し ま い ます。 こ の よ う な場合を含め、 差動ビ アの構成については 3D フ ィ ール ド
ソ ルバーを用いてモデルのシ ミ ュ レーシ ョ ン を行い、 目標の性能が満た さ れてい る こ と を確認する のが理想的です。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
X-Ref Target - Figure 6-14
From Pin L11, Exiting at Lower Layer
From Pin L6, Exiting at Middle Layer
UG583_c4_14_112113
図 6‐14 : 16 層 PCB のピ ン L11 お よび L6 からの差動 GSSG ビ ア
一般的な原則 と し て、 P と N のパ ス は ト ラ ン ジシ ョ ン部分で等長配線 と する 必要があ り ます。 信号は可能な限 り ビ ア
の全長を通 る よ う に し て、 ビ ア ス タ ブ を可能な限 り 残 さ ない よ う に し ます。 図 6-15 は、 コ モン モー ド 応答 (SCC11)
と 差動応答 (SDD11) の場合で S パ ラ メ ー タ ーの リ タ ーン ロ ス を比較 し た解析結果です。
X-Ref Target - Figure 6-15
dB(Sdd11_L6)
dB(Sdd11_L11)
dB(Scc11_L6)
dB(Scc11_L11)
0
-20
-40
-60
-80
1E8
1E9
Frequency, Hz
1E10
UG583_c4_15_112113
図 6‐15 : L11 および L6 からの GSSG ビ ア で差動モー ド と コ モ ン モー ド の リ タ ーン ロ ス を比較 し た
シ ミ ュ レーシ ョ ン結果
図 6-15 のグ ラ フ を見 る と 、 コ モン モー ド 応答の リ タ ーン ロ ス の方が 20dB 大 き い こ と がわか り ます。 こ の よ う に差
動応答に比べて コ モ ン モー ド 応答の方が損失が大 き いため、 ト ラ ン ジ シ ョ ン に入 る 前に P/N の ス キ ュ ーを可能な限
り 小 さ く す る こ と が非常に重要 と な り ま す。 ご く 大 ま かな経験則 と し て、 1GHz では 40dB の リ タ ーン ロ ス が生 じ 、
その結果 60fF の過剰容量が発生 し ます。 過剰容量の応答は極値が 1 つなので、 単純な外挿法を利用で き ます。 た と
えば リ タ ーン ロ ス を 34dB にシ フ ト す る と 、 過剰容量は 2 倍にな り ま す。 GSSG ビ アは性能特性に優れてい る ため、
ビ ア ス タ ブが長 く な っ て も 差動ビ アの容量は最大で 2 倍に し かな り ません。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
P/N ク ロ スオーバー ビ ア
一部の ト ラ ン シーバーには、 ト ラ ン ス ミ ッ タ ー と レ シーバーの信号ペアの極性を個別に切 り 替え る 機能があ り ます。
こ の機能に よ っ て P/N 信号を ボー ド レベルで交差 さ せ る 必要がな く な る ため、 シ グナル イ ン テ グ リ テ ィ が大幅に向
上 し ます。 ト ラ ン シーバーの極性切 り 替え機能があ る 場合はそれを利用 し 、 P/N ク ロ ス オーバー ビ アは使用 し ないで
く だ さ い。
SMA コ ネ ク タ
適切に設計 さ れた SMA コ ネ ク タ を使用す る と デバ ッ グ時間が短縮 さ れ、 高性能チ ャ ネルを手戻 り 作業な し に 1 回で
正 し く 設計で き ます。 SMA コ ネ ク タ を 10Gb/s で使用 し て良好な性能を得る には、 目標の性能を満たす よ う にシ ミ ュ
レーシ ョ ン、 デザ イ ン、 製造を行 う 必要があ り ます。 個々の基板で コ ネ ク タ が十分な性能を発揮で き る よ う 、 デザ イ
ン サービ ス を提供 し てい る ベン ダー も あ り ます。指定どお り の性能を達成する には、 コ ネ ク タ と 基板の嵌合プ ロ セ ス
を十分に管理す る ためのアセ ンブ リ ガ イ ド ラ イ ンが不可欠です。
ザ イ リ ン ク ス では、 Rosenberger 社な ど コ ネ ク タ メ ーカー数社の高精度 SMA コ ネ ク タ を採用 し てい ます。 こ れ ら の製
品は性能が優れてい る こ と は も ち ろん、 上記の条件をすべて満た し てい ます。
バ ッ ク プ レーン コ ネ ク タ
バ ッ ク プ レーン コ ネ ク タ には、 シ グナル イ ン テ グ リ テ ィ に関 し て次の よ う な問題があ り ます。
•
P/N 信号の ス キ ュ ー
•
ク ロ ス ト ーク
•
コ ネ ク タ ピ ンに よ る ス タ ブ
コ ネ ク タ メ ーカーに よ っ ては、 自社製 コ ネ ク タ の S パ ラ メ ー タ ー、 モデル、 レ イ ア ウ ト ガ イ ド ラ イ ン だけでな く 、
デザ イ ン サポー ト 、 セ ミ ナー、 ト レーニ ン グ を提供 し てい ます。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
マ イ ク ロ ス ト リ ッ プ/ス ト リ ッ プ ラ イ ンの曲げ角度
PCB 上で ト レース を曲げた部分 も ト ラ ン ジシ ョ ン と な り ます。 差動 ト レース を 90° で曲げ る と 、 外側の ト レース の方
が長 く な り 、 P/N の不均衡が生 じ ます。 1 本の ト レー ス の内部で も 、 信号の電流は コ ーナーの内周に沿っ て流れ よ う
と す る ため、 ト レース を曲げた部分での実際の遅延は さ ら に小 さ く な り ます。
P と N のパ ス の ス キ ュ ーを最小にす る には、 マ イ ク ロ ス ト リ ッ プやス ト リ ッ プ ラ イ ン を 90° に曲げ る のではな く 、45°
ずつ 2 回に分けて曲げ る マ イ タ ーベン ド と し ます。 等長配線には、 ジ ョ グ ア ウ ト を追加する 方法 も あ り ます。 図 6-16
に、 こ の よ う な方法で ト レース を曲げた例を示 し ます。
X-Ref Target - Figure 6-16
Plane
Cut-Outs
Jog-Out
Two
45°
Turns
UG583_c4_16_112113
図 6‐16 : ト レース を 90° 曲げる場合のサン プル デザイ ン
ト レース を 90° で曲げ る と 、 ト レース の幅が 41% 広 く な る ために容量が増加 し ます。 45° で曲げ る と 、 容量の増加を
8% に抑え ら れます。 こ れに加え、 プ レーン を深 さ 30mil ま で除去する と 過剰容量を さ ら に抑え る こ と がで き ます。 プ
レーン を除去 し た場合、 ト レース を広 く し な く て も 50 を維持で き ま し た。
45° のマ イ タ ーベン ド にジ ョ グ ア ウ ト と プ レーンの除去を組み合わせて シ ミ ュ レーシ ョ ン し た と こ ろ、 過剰容量が低
減 し 、 P/N の長 さ と 位相の不一致が大 き く 改善 さ れてい ます。 ジ ョ グ ア ウ ト な し の場合は、 P/N の長 さ に 16mil の不
一致が生 じ ます。 FR4 材料の場合、 16mil の不一致に よ り 5GHz で 4.8°、 すなわち 10Gb/s で 2.68ps (0.0268UI) の位相
のずれが生 じ ます。
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
図 6-17 か ら 図 6-19 に示す と お り 、 ジ ョ グ ア ウ ト を使用する と 位相のずれは 0.75°、 ジ ョ グ ア ウ ト と プ レーン除去を併
用す る と 0.3° に ま で抑え る こ と がで き ます。ジ ョ グ ア ウ ト と プ レーン除去を両方使用 し てシ ミ ュ レーシ ョ ン し た と こ
ろ、 こ の構造物の過剰容量は 65fF に ま で低減 さ れてい ます。
2 つの ラ イ ンが分離 し てお り 、 あ ま り 強 く 結合 し ていないため、 ラ イ ン を広 く し て特性 イ ン ピーダ ン ス の増加を抑え
よ う と す る ケース が よ く 見 ら れます。 し か し 、 ラ イ ン を広 く し ていない状態で も コ ーナー と ジ ョ グ ア ウ ト を含めた部
分はま だ容量が過剰なため、 結合 し ていないジ ョ グ ア ウ ト の部分を広 く す る こ と は避け る 必要があ り ます。
X-Ref Target - Figure 6-17
2.5
2.0
vtdr_dutn2, V
vtdr_dutp2, V
vtdr_dutp, V
vtdr_dutn, V
1.5
1.0
0.5
0.0
-0.5
0.0
0.2
0.4
0.8
0.6
Time, ns
1.0
UG583_c4_17_112113
図 6‐17 : 45° で曲げてジ ョ グアウ ト を併用 し た場合の TDR シ ミ ュ レーシ ョ ン結果
X-Ref Target - Figure 6-18
-10
dB(Sdd11x)
dB(Sdd11)
-20
-30
-40
-50
-60
1E8
1E9
Frequency, Hz
1E10
5E10
UG583_c4_18_112113
図 6‐18 : 45° で曲げてジ ョ グアウ ト を併用 し た場合の リ タ ーン ロ ス シ ミ ュ レーシ ョ ン結果
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第 6 章 : 高速信号 ト ラ ン ジ シ ョ ン を考慮 し たデザイ ン
X-Ref Target - Figure 6-19
Phase(S(8,6))
Phase(S(7,5))
Phase(S(4,2))
Phase(S(3,1))
-75
-76
-77
4.95
5.00
Frequency, GHz
UG583_c4_19_112113
図 6‐19 : 45° で曲げてジ ョ グアウ ト を併用 し た場合の位相応答シ ミ ュ レーシ ョ ン結果
図 6-20 に示す よ う に、 広い ト レース ではカーブ し た配線 も 効果的です。
X-Ref Target - Figure 6-20
No Jog-outs
50 mV, 200 ps Per Div.
With Jog-outs
With Jog-outs
No Jog-outs
Turns & Jog-outs
Turns
10 mV, 100 ps Per Div.
Skew
UG583_c4_20_112113
図 6‐20 : 45° で曲げて ジ ョ グアウ ト を併用 し た場合 と し ない場合の TDR 実測結果
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第 7章
UltraScale+ FPGA の補足情報
UltraScale+ FPGA の PCB デ カ ッ プ リ ング キ ャパシ タ
Kintex UltraScale+ お よ び Virtex UltraScale+ FPGA におけ る PCB キ ャ パシ タ の推奨値は、 表 7-1 と 表 7-2 を参照 し て く
だ さ い。 消費電力お よ びパ ッ ケージのモデル化は継続中のため、 こ れ ら の数値は暫定値で変更 さ れ る 可能性があ り ま
す。
表 7‐1 : Kintex UltraScale+ FPGA のデ カ ッ プ リ ング キ ャパシ タ の推奨値
VCCINT/VCCINT_IO(1)
VCCBRAM/VCCINT_IO(2)
VCCAUX/VCCAUX_IO
HRIO
HPIO
680µF
100µF
4.7µF
47µF
4.7µF
47µF
4.7µF
47µF
47µF
XCKU3P-SFVB784
1
1
2
1
1
1
3
1
1
XCKU3P-FFVC676
1
1
2
1
1
1
3
1
1
XCKU5P-FFVB676
1
2
3
1
1
1
3
1
1
XCKU7P-FFVC676
1
2
3
1
1
1
3
1
1
XCKU7P-FBVD900
1
2
3
1
1
2
4
1
1
XCKU7P-FFVE1156
1
2
3
1
1
3
5
1
1
XCKU9P-FFVE900
1
2
4
1
1
1
3
1
1
XCKU11P-FFVD900
1
2
4
1
1
2
4
1
1
XCKU11P-FFVD1156
1
2
4
1
1
3
5
1
1
XCKU11P-FFVE1156
1
2
4
1
1
3
5
1
1
XCKU11P-FFVE1517
1
2
4
1
1
3
5
1
1
XCKU13P-FFVE900
2
3
5
1
1
1
3
1
1
XCKU15P-FFVD1156
2
2
5
1
1
3
6
1
1
XCKU15P-FFVE1517
2
2
5
1
1
3
5
1
1
XCKU15P-FFVE1760
2
2
5
1
1
3
7
1
1
XCKU15P-FFVA1760
2
2
5
1
1
3
5
1
1
注記 :
1. -3、 -2、 -1 ス ピー ド グ レー ド では VCCINT_IO は VCCINT に接続 し て く だ さ い。
2. -2L、 -1L ス ピー ド グ レー ド では VCCINT_IO は VCCBRAM に接続 し て く だ さ い。
3. VCCINT、 VCCINT_IO、 VCCBRAM は、 こ れ ら 3 つの電源が同 じ 電圧で動作 し てい る 場合、 共に接続で き ます。
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第 7 章 : UltraScale+ FPGA の補足情報
表 7‐2 : Virtex UltraScale+ FPGA のデ カ ッ プ リ ング キ ャ パシ タ の推奨値
VCCINT/VCCINT_IO(1)
VCCBRAM/VCCINT_IO(2)
VCCAUX/VCCAUX_IO
HRIO
HPIO
680µF
100µF
4.7µF
47µF
4.7µF
47µF
4.7µF
47µF
47µF
XCVU3P-FFVC1517
1
2
4
1
1
3
5
1
1
XCVU5P-FLVA2104
2
4
6
1
1
4
8
1
1
XCVU5P-FLVB2104
2
4
6
1
1
4
7
1
1
XCVU5P-FLVC2104
2
4
6
1
1
2
4
1
1
XCVU7P-FLVA2104
3
5
8
1
1
4
8
1
1
XCVU7P-FLVB2104
3
5
8
1
1
4
7
1
1
XCVU7P-FLVC2104
3
5
8
1
1
2
4
1
1
XCVU9P-FLVA2104
4
7
13
1
1
4
8
1
1
XCVU9P-FLVB2104
4
7
13
1
1
4
7
1
1
XCVU9P-FLVC2104
4
7
13
1
1
2
4
1
1
XCVU9P-FLVA2577
4
7
13
1
1
2
4
1
1
XCVU11P-FLVF1924
5
8
14
1
1
3
6
1
1
XCVU11P-FLVB2104
5
8
14
1
1
3
6
1
1
XCVU11P-FLVC2104
5
8
14
1
1
2
4
1
1
XCVU11P-FLVA2577
5
8
14
1
1
2
4
1
1
XCVU13P-FHVA2104
6
10
19
1
1
4
8
1
1
XCVU13P-FHVB2104
6
10
19
1
1
4
7
1
1
XCVU13P-FHVC2104
6
10
19
1
1
2
4
1
1
XCVU13P-FLVA2577
6
10
19
1
1
2
4
1
1
注記 :
1. -3、 -2、 -1 ス ピー ド グ レー ド では VCCINT_IO は VCCINT に接続 し て く だ さ い。
2. -2L、 -1L ス ピー ド グ レー ド では VCCINT_IO は VCCBRAM に接続 し て く だ さ い。
3. VCCINT、 VCCINT_IO、 VCCBRAM は、 こ れ ら 3 つの電源が同 じ 電圧で動作 し てい る 場合、 共に接続で き ます。
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第 7 章 : UltraScale+ FPGA の補足情報
UltraScale FPGA と UltraScale+ FPGA の間の移行
UltraScale FPGA 間 で デ ザ イ ン を 移行す る 場合、 2 つ の FPGA 間 に 存在 し 得 る 違 い に 注意す る 必要 が あ り ま す。
UltraScale フ ァ ミ リ 内の移行に関す る 一般的な注意事項は、 第 3 章 「UltraScale デバ イ スお よ びパ ッ ケージ間の移行」
で説明 し てい ます。 こ のセ ク シ ョ ン では、 UltraScale FPGA か ら UltraScale+ FPGA への移行 と UltraScale+ FPGA か ら
UltraScale+ FPGA へ移行す る 際の注意事項について説明 し ます。
UltraScale+ FPGA の基本アーキ テ ク チ ャ は UltraScale FPGA のそれ と 同 じ です。 つま り 、 CLB、 配線 リ ソ ース、 DSP ス
ラ イ ス、 ブ ロ ッ ク RAM を含むほ と ん ど の IP は同 じ であ る こ と を意味 し ます。 『UltraScale アーキ テ ク チ ャ お よ び製品
概要』 (DS890) [参照 12] に UltraScale お よ び UltraScale+ FPGA で利用可能な全 リ ソ ース が記載 さ れてい ます。
UltraScale FPGA を適切に移行す る ために、 次に示すチ ェ ッ ク リ ス ト お よ びシナ リ オを活用 し て く だ さ い。
UltraScale+ FPGA の移行チ ェ ッ ク リ ス ト
UltraScale フ ァ ミ リ 内の移行に関す る 一般的な注意事項については、 第 3 章 「UltraScale デバ イ スお よ びパ ッ ケージ間
の移行」 のチ ェ ッ ク リ ス ト を確認 し ます。
1.
UltraScale FPGA か ら UltraScale+ FPGA へのパ ッ ケージ移行の表を確認す る 。
2.
UltraScale FPGA と UltraScale+ FPGA 間の電源電圧の違い確認す る 。
3.
VCCINT_IO の接続要件を確認す る 。
4.
UltraScale FPGA と UltraScale+ FPGA 間の I/O の違い を確認する 。
5.
UltraScale FPGA と UltraScale+ FPGA 間の ト ラ ン シーバーの違いを確認す る 。
6.
UltraScale+ FPGA に関す る コ ン フ ィ ギ ュ レーシ ョ ンの詳細を確認する 。
7.
メ モ リ イ ン タ ーフ ェ イ ス の PCB 配線に関する ガ イ ド ラ イ ン を確認する 。
8.
UltraScale+ FPGA の新 し い SMBAlert 信号を確認する 。
9.
UltraScale FPGA と UltraScale+ FPGA のブ ロ ッ ク RAM/UltraRAM 容量を確認す る 。
10. UltraScale+ FPGA の ESD 要件を確認する 。
11. UltraScale+ FPGA の PERSTN1 ピ ンの削除を確認す る 。
12. UltraScale FPGA と UltraScale+ FPGA 間の移行例を確認す る 。
13. 移行プ ロ セ ス の理解を深め る ために移行シナ リ オを確認す る 。
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第 7 章 : UltraScale+ FPGA の補足情報
1. UltraScale FPGA から UltraScale+FPGA へのパ ッ ケージの移行
表 7-3 に示すパ ッ ケージは、 UltraScale FPGA か ら UltraScale+ FPGA への移行に対応 し ます。
表 7‐3 : UltraScale FPGA か ら UltraScale+ FPGA へのパ ッ ケージ別の移行パス
パ ッ ケージ
UltraScale FPGA
UltraScale+ FPGA
C1517
KU095(1)
VU065(1)
VU080(1)
VU095(1)
VU3P(1)
F1924
KU085(1)
KU115
VU11P(2)
A2104
KU115
VU080(1)
VU095(1)
VU125
VU5P
VU7P
VU9P
VU13P
B2104
KU095(1)
KU115
VU080(1)
VU095(1)
VU125
VU160
VU190
VU5P
VU7P
VU9P
VU11P
VU13P
C2104
VU095(1)
VU125
VU160
VU190
VU5P
VU7P
VU9P
VU11P
VU13P
A2577
VU190
VU9P
VU11P
VU13P
注記 :
1. モ ノ リ シ ッ ク デバ イ ス ま たは SSI デバ イ ス です。
2. F1924 パ ッ ケージの VU11P GTY ト ラ ン シーバーは最大 16.3Gb/s で動作 し ます。
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第 7 章 : UltraScale+ FPGA の補足情報
2. UltraScale FPGA と UltraScale+ FPGA の間の電圧の違い
UltraScale FPGA と UltraScale+ FPGA 間の VCCINT、 VCCINT_IO、 VCCBRAM、 AVCC 電圧の違いに特に注意を払い ます
(表 7-4)。
表 7‐4 : UltraScale FPGA と UltraScale+ FPGA 間の電圧の違い
UltraScale FPGA (V)
UltraScale+ FPGA (V)
AVCC
1.0
0.9
AVTT
1.2
1.2
AVCCPLL
1.8
1.8
VCCINT (-3)
1.0
0.90
VCCINT (-2、 -1)
0.95
0.85
VCCINT (-2L)
N/A
0.72 ま たは 0.85
VCCINT (-1L)
0.90
0.72 ま たは 0.85
VCCINT_IO (-3)
1.0
0.90
VCCINT_IO (-2、 -1)
0.95
0.85
VCCINT_IO (-2L)
N/A
0.85
VCCINT_IO (-1L)
0.90
0.85
VCCBRAM (-3)
1.0
0.90
VCCBRAM (-2、 -1)
0.95
0.85
VCCBRAM (-2L)
N/A
0.85
VCCBRAM (-1L)
0.95
0.85
VCCAUX
1.80
1.80
VCCAUX_IO
1.80
1.80
電圧
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第 7 章 : UltraScale+ FPGA の補足情報
3. 電源電圧レ ベル と VCCINT_IO 接続
-3、 -2、 -1 のいずれかの ス ピー ド グ レー ド の UltraScale お よ び UltraScale+ FPGA では、 VCCINT_IO を VCCINT に接
続す る 必要があ り ます。 ただ し 、 UltraScale+ -2L お よ び -1L FPGA では、 VCCINT_IO を VCCBRAM に接続 し ます。
こ の要件に対応す る ため、 図 7-1 と 表 7-5 に示す方法を推奨 し ます。 -2L ま たは -1L デバ イ ス を使用す る 場合、
VCCBRAM プ レーンは VCCINT_IO の負荷の追加に対応で き る よ う に適切な大 き さ に し てお く 必要があ り ます。
-2 ま たは -1 デバ イ ス を使用す る 場合は、 VCCINT、 VCCINT_IO、 VCCBRAM は同 じ 電圧であ る ため共に接続で き ま
す。 -2L ま たは -1L デバ イ ス では、 VCCINT が常時 0.85V で動作 し ていれば VCCINT、 VCCINT_IO、 VCCBRAM は共
に接続で き ます。
表 7‐5 : VCCINT/VCCINT_IO/VCCBRAM 接続マ ト リ ッ ク ス
‐3、 ‐2、 ‐1
‐2L、 ‐1L
VCCINT_IO の接続
VCCINT
VCCBRAM
VCCINT セ ン ス ラ イ ンの接続
VCCINT_IO と 平均化
VCCINT に単独で接続
VCCBRAM セ ン ス ラ イ ンの接続
VCCBRAM に単独で接続
VCCINT_IO と 平均化
R1
使用 し ない
0 0603
R2
0 0603
使用 し ない
R3
10 0603
10 0603
R4
10 0603
使用 し ない
R5
使用 し ない
10 0603
R6
10 0603
10 0603
X-Ref Target - Figure 7-1
10Ω
VCCINT_SNS
VCCINT
10Ω
10Ω
VCCINT_IO
VCCBRAM_SNS
10Ω
VCCBRAM
UG583_c7_01_081315
図 7‐1 : VCCINT/VCCINT_IO/VCCBRAM 接続マ ト リ ッ ク スに対応する レ イ アウ ト の参考例
4. UltraScale FPGA から UltraScale+ FPGA への I/O の変更
UltraScale FPGA の HRIO バン ク は Virtex UltraScale+ FPGA の HPIO バン ク にな り ます。
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第 7 章 : UltraScale+ FPGA の補足情報
5. UltraScale FPGA から UltraScale+ FPGA への ト ラ ン シーバーの変更
•
UltraScale FPGA の GTH ト ラ ン シーバーは Virtex UltraScale+ FPGA の GTY ト ラ ン シーバーにな り ます。
•
表 7-4 に示す よ う に、 UltraScale FPGA か ら UltraScale+ FPGA に移行する こ と で、 GTY ト ラ ン シーバーの一部の
電圧レベルが変わ り ます。
•
フ ッ ト プ リ ン ト の互換性は保たれますが、 一部のデバ イ ス には同 じ パ ッ ケージの小 さ なダ イ のデバ イ ス にはない
1 つま たは複数の RCAL お よ び RREF ピ ンがあ り ます。小規模デバ イ ス では こ れ ら の ピ ンは NC ピ ン であ る ため、
同 じ パ ッ ケージの小 さ なダ イ のデバ イ ス か ら 大き なダ イ のデバ イ スへ移行する 場合、 RCAL お よ び RREF ピ ン を
後に使用で き る よ う に予約済みに し てお く こ と を推奨 し ます。
•
F1924 パ ッ ケージの例外事項を次に示 し ます。
標準 GTY ト ラ ン シーバーは 32.75Gb/s で動作す る のに対 し 、 VU11P-FLVF1924 GTY ト ラ ン シーバーは最大
16.3Gb/s です。
°
UltraScale KU085/115 F1924 デバ イ ス の 2 つのグ ラ ン ド ピ ン (G9 と G10) は移行後、 UltraScale+ VU11P F1924
デバ イ ス の RREF (G9) お よ び RCAL (G10) ピ ンにな り ます。 こ れ ら を使用する 設計では、 図 7-2 と 表 7-6 に
示す図表を利用す る こ と を推奨 し ます。 KU085/115 F1924 では、 G9 お よ び G10 ピ ンはグ ラ ン ド 接続 し 、 抵
抗は未使用の ま ま にで き ます。 VU11P で RCAL お よ び RREF ピ ンがあ る 場合、 両方の抵抗を接続 し ます。
°
X-Ref Target - Figure 7-2
Trace length from the resistor pins to the
FPGA pins MGTRREF and MGTVTTRCAL
must be equal in length
0Ω
100Ω
Jumper
Connection
to AVTT
G10
G9
UG583_c7_02_081315
図 7‐2 : F1924 での RCAL および RREF ピ ンの予約
表 7‐6 : F1924 で RCAL および RREF ピ ン を予約する方法
F1924
KU085/KU115
VU11P
G9
G10
抵抗
GND
GND
接続 し ない
MGTRREF
MGTAVTTRCAL
接続す る
6. コ ン フ ィ ギ ュ レーシ ョ ン
•
UltraScale+ FPGA はバン ク 0 での 3.3V 動作をサポー ト し ません。
°
•
高性能 I/O バン ク と 2.5V/3.3V I/O 規格間の レベル変換方法は、 『7 シ リ ーズ FPGA の HP I/O バン ク を
2.5V/3.3V I/O 規格 と 接続す る 方法』 (XAPP520) [参照 5] を参照 し て く だ さ い。
UltraScale+ FPGA は、 マ ス ター SelectMAP およびマ ス ター シ リ アル コ ン フ ィ ギ ュ レーシ ョ ン モー ド をサポー ト し
ません。
°
マ ス タ ー SelectMAP の代わ り に、 外部供給 ク ロ ッ ク を用い る ス レーブ SelectMAP が使用可能です。
°
マ ス タ ー シ リ アル モー ド の代わ り に、 外部供給 ク ロ ッ ク を用い る SPIx1 ま たは ス レーブ シ リ アルが使用可
能です。
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第 7 章 : UltraScale+ FPGA の補足情報
7. メ モ リ イ ン タ ー フ ェ イ スの PCB 配線
こ のユーザー ガ イ ド の メ モ リ イ ン タ ーフ ェ イ ス の PCB 配線のガ イ ド ラ イ ンは、 各ピ ンのパ ッ ケージ遅延を考慮 し て
規定 し てい ます。 ただ し 、 現時点では UltraScale+ FPGA パ ッ ケージの多 く では利用可能でないため、 パ ッ ケージ遅延
を考慮で き ません。 UltraScale+ FPGA のパ ッ ケージ ス キ ュ ー情報が入手で き ない場合、 ス キ ュ ー制約を設定す る 際に
パ ッ ケージ配線遅延を含めない こ と を推奨 し ます。その他はすべて こ のユーザー ガ イ ド のガ イ ド ラ イ ンに従っ て配線
し て く だ さ い。
表 7-7 に、シ ン グル ラ ン ク コ ン ポーネ ン ト に移行 し た場合の UltraScale+ FPGA DDR4 SDRAM の性能推定値を示 し ま
す。 Virtex UltraScale+ フ ァ ミ リ のパ ッ ケージ設計は継続中であ る ため、 こ の表は暫定的な も のです。
表 7‐7 : UltraScale+ FPGA の DDR4 SDRAM の性能 (シ ングル ラ ン ク コ ンポーネ ン ト に移行 し た場合)
Virtex Ultrascale+ VCCINT = 0.85V
Virtex Ultrascale+ VCCINT = 0.72V
VCCINT = 0.9V
UltraScale FPGA の DDR4 の
‐3 ‐2LE ‐1LI ‐2I、 ‐2LE ‐1E、 ‐1I、 ‐1LI デー タ レー ト
(最大値 = 2667Mb/s) (最大値 = 2667Mb/s) (最大値 = 2400Mb/s) (最大値 = 2400Mb/s) (最大値 = 2133Mb/s)
-3 @ 2400
2133
2133
1866
1866
1866
-3 @ 2133
2133
2133
1866
1866
1866
-3 @ 1866
1866
1866
1866
1866
1866
-2E、 -2I @ 2400
2133
2133
1866
1866
1866
-2E、 -2I @ 2133
2133
2133
1866
1866
1866
-2E、 -2I @ 1866
1866
1866
1866
1866
1866
-1、 -1I @ 2133
2133
2133
1866
1866
1866
-1、 -1I @ 1866
1866
1866
1866
1866
1866
8. シ ス テム モニ タ ー I2C
UltraScale+ FPGA には SMBAlarm ピ ンが 新 し く 追加 さ れま し た。 UltraScale FPGA か ら UltraScale+ FPGA への移行の
際に こ の機能を使用す る 場合、 UltraScale FPGA の対応す る ピ ン を予約済みに し てお く 必要があ り ます。
9. ブ ロ ッ ク RAM
一般にデバ イ ス の集積度が大規模にな る と 、 ブ ロ ッ ク RAM の容量 も 増加 し ます。 ただ し 、 一部、 集積度が小規模な
デバ イ ス よ り ブ ロ ッ ク RAM の容量が少 な い UltraScale+ デバ イ ス が あ り ま す。 こ れは Virtex UltraScale+ FPGA に
UltraRAM リ ソ ース が追加 さ れてい る ためです。 UltraRAM があ る ため、 全体のビ ッ ト 数は UltraScale FPGA よ り 増加
し てい ますが、 利用可能なブ ロ ッ ク RAM リ ソ ース は少な く な り ます。 ザ イ リ ン ク スは、 ブ ロ ッ ク RAM と UltraRAM
の両方の機能を使用す る よ う メ モ リ を コ ーデ ィ ン グす る こ と を推奨 し ます。ツールは適切であれば、UltraRAM を タ ー
ゲ ッ ト に し ます。
10. ESD 要件
UltraScale+ FPGA は、 UltraScale FPGA 以上に ESD の取 り 扱い要件が厳格です。 UltraScale FPGA の ESD 取 り 扱い要件
は、 JEDEC の JEP155 (www.jedec.org/standards-documents/docs/jep-155) お よ び Industry Council ESD-CDM Target Levels の
JEP157 (www.esdindustrycouncil.org/ic/en) に基づいてい ます。
11. PCI Express
一部の UltraScale+ FPGA は PCI リ セ ッ ト ピ ン (PERSTN0) を 1 つ し か備え てい ません。 PERSTN1 は使用で き ません。
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第 7 章 : UltraScale+ FPGA の補足情報
12. 移行例
こ のセ ク シ ョ ンでは、 移行を評価す る 手順を説明す る ために、 複雑性が異な る 2 つの例を示 し ます。
例 1 : C2104 パ ッ ケージの VU125 から VU7P
図 7-3 に、 C2104 パ ッ ケージの VU125 デザ イ ンにおけ る チ ッ プ レベルの フ ロ アプ ラ ン を示 し ます。 こ のデザ イ ンに
は、 複数の メ モ リ イ ン タ ー フ ェ イ ス と 、 100G Ethernet イ ン タ ー フ ェ イ ス、 Interlaken 12x12.5G イ ン タ ー フ ェ イ ス、
Tandem PCI イ ン タ ーフ ェ イ ス が 1 つずつ含まれます。 各 イ ン タ ーフ ェ イ ス が利用する バン ク は、 ブ ロ ッ ク の位置に合
わせて色別に示 し てい ます。
X-Ref Target - Figure 7-3
72-bit
DDR4
PLL[18:19]
GTY Quad 133
X0Y36−X0Y39
CMAC Bank 53 CMT
X0Y5 HP I/O MMCM[09]
GTY Quad 132
X0Y32−X0Y35
CMAC Bank 52 CMT
X0Y4 HP I/O MMCM[08]
PLL[16:17]
HMC 1
16x15G
PLL[14:15]
GTY Quad 131
X0Y28−X0Y31
ILKN Bank 51 CMT
X0Y4 HP I/O MMCM[07]
GTY Quad 130
X0Y24−X0Y27
CMAC Bank 50 CMT
X0Y3 HP I/O MMCM[06]
GTY Quad 129
X0Y20−X0Y23
ILKN Bank 49 CMT
X0Y3 HP I/O MMCM[05]
PLL[12:13]
PLL[10:11]
PLL[38:39]
Bank 73 CMT PCIe
HP I/O MMCM[19] X0Y3
GTH Quad 233
X0Y36−X0Y39
PLL[36:37]
Bank 72 CMT ILKN
HP I/O MMCM[18] X1Y5
GTH Quad 232
X0Y32−X0Y35
PLL[34:35]
Bank 71 CMT
HP I/O MMCM[17]
SYSMON
CFG
GTH Quad 231
X0Y28−X0Y31
CFG
GTH Quad 230
X0Y24−X0Y27
Bank 69 CMT PCIe
HR I/O MMCM[15] X0Y2
GTH Quad 229
X0Y20−X0Y23
HMC 2
16x15G
PLL[32:33]
Bank 70 CMT
HP I/O MMCM[16]
PLL[30:31]
SLR Crossing
PLL[08:09]
100G
Ethernet
4x25G
GTY Quad 128
X0Y16−X0Y19
CMAC Bank 48 CMT
X0Y2 HP I/O MMCM[04]
GTY Quad 127
X0Y12−X0Y15
CMAC Bank 47 CMT
X0Y1 HP I/O MMCM[03]
GTY Quad 126
X0Y8−X0Y11
ILKN Bank 46 CMT
X0Y1 HP I/O MMCM[02]
GTY Quad 125
X0Y4−X0Y7
CMAC Bank 45 CMT
X0Y0 HP I/O MMCM[01]
GTY Quad 124
X0Y0−X0Y3
ILKN Bank 44 CMT
X0Y0 HP I/O MMCM[00]
PLL[06:07]
PLL[04:05]
PLL[02:03]
PLL[00:01]
PLL[28:29]
Bank 68 CMT PCIe
HP I/O MMCM[14] X0Y1
PLL[26:27]
Bank 67 CMT ILKN
HP I/O MMCM[13] X1Y2
GTH Quad 228
X0Y16−X0Y19
GTH Quad 227
X0Y12−X0Y15
Interlaken
12x12.5G
PLL[24:25]
Bank 66 CMT
HP I/O MMCM[12]
SYSMON
CFG
GTH Quad 226
X0Y8−X0Y11
CFG
GTH Quad 225
X0Y4−X0Y7
PCIe
CMT X1Y0
MMCM[10]
GTH Quad 224
X0Y0−X0Y3
PLL[22:23]
Bank 65 CMT
HP I/O MMCM[11]
Bank
84/94
HR I/O
72-bit
SRAM
PLL[20:21]
52
HRIOs
Tandem
PCIe
4 x 8G
UG583_c7_03_081315
図 7‐3 : VU125 デザイ ンのフ ロ ア プ ラ ン例
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第 7 章 : UltraScale+ FPGA の補足情報
図 7-4 に、 各 イ ン タ ーフ ェ イ ス を同 じ C2104 パ ッ ケージの VU7P デバ イ ス に ど の よ う に移行す る か を示 し ます。 すべ
ての イ ン タ ーフ ェ イ ス は、 ブ ロ ッ ク 位置に関す る すべての要件 (例 : MAC、 Interlaken、 PCI バン ク ダ イ 上の各位置の
同一行内に配置す る ) に従っ て、 それぞれ同 じ バン ク ( と 対応す る ピ ン) に割 り 当て る 必要があ り ます。 こ の例では、
2 つのデバ イ ス の フ ロ アプ ラ ンがほ と ん ど等 し く 、 バン ク お よ びのブ ロ ッ ク 位置、 そ し て SLR の境界 も 大 き な違いは
あ り ません。
X-Ref Target - Figure 7-4
72-bit
DDR4
PLL[18:19]
GTY Quad 133
X0Y36−X0Y39
CMAC Bank 53 CMT
X0Y5 HP I/O MMCM[09]
GTY Quad 132
X0Y32−X0Y35
CMAC Bank 52 CMT
X0Y4 HP I/O MMCM[08]
GTY Quad 131
X0Y28−X0Y31
ILKN Bank 51 CMT
X0Y4 HP I/O MMCM[07]
GTY Quad 130
X0Y24−X0Y27
CMAC Bank 50 CMT
X0Y3 HP I/O MMCM[06]
GTY Quad 129
X0Y20−X0Y23
ILKN Bank 49 CMT
X0Y3 HP I/O MMCM[05]
GTY Quad 128
X0Y16−X0Y19
CMAC Bank 48 CMT
X0Y2 HP I/O MMCM[04]
GTY Quad 127
X0Y12−X0Y15
CMAC Bank 47 CMT
X0Y1 HP I/O MMCM[03]
GTY Quad 126
X0Y8−X0Y11
ILKN Bank 46 CMT
X0Y1 HP I/O MMCM[02]
GTY Quad 125
X0Y4−X0Y7
CMAC Bank 45 CMT
X0Y0 HP I/O MMCM[01]
GTY Quad 124
X0Y0−X0Y3
ILKN Bank 44 CMT
X0Y0 HP I/O MMCM[00]
PLL[16:17]
HMC 1
16x15G
PLL[14:15]
PLL[12:13]
PLL[10:11]
PLL[38:39]
Bank 73 CMT PCIe
HP I/O MMCM[19] X0Y5
GTY Quad 233
X1Y36−X1Y39
PLL[36:37]
Bank 72 CMT ILKN
HP I/O MMCM[18] X1Y4
GTY Quad 232
X1Y32−X1Y35
PLL[34:35]
Bank 71 CMT
HP I/O MMCM[17]
SYSMON
CFG
GTY Quad 231
X1Y28−X1Y31
CFG
GTY Quad 230
X1Y24−X1Y27
Bank 69 CMT PCIe
HP I/O MMCM[15] X1Y1
GTY Quad 229
X1Y20−X1Y23
HMC 2
16x15G
PLL[32:33]
Bank 70 CMT
HP I/O MMCM[16]
PLL[30:31]
SLR Crossing
PLL[08:09]
100G
Ethernet
4x25G
PLL[06:07]
PLL[04:05]
PLL[02:03]
PLL[00:01]
72-bit
SRAM
PLL[28:29]
Bank 68 CMT PCIe
HP I/O MMCM[14] X1Y2
PLL[26:27]
Bank 67 CMT ILKN
HP I/O MMCM[13] X1Y1
PLL[24:25]
Bank 66 CMT
HP I/O MMCM[12]
GTY Quad 228
X1Y16−X1Y19
GTY Quad 227
X1Y12−X1Y15
SYSMON
CFG
GTY Quad 226
X1Y8−X1Y11
CFG
GTY Quad 225
X1Y4−X1Y7
Bank 64 CMT PCIe
HP I/O MMCM[10] X1Y0
GTY Quad 224
X1Y0−X1Y3
Interlaken
12x12.5G
PLL[22:23]
Bank 65 CMT
HP I/O MMCM[11]
PLL[20:21]
52 HPIOs with
Level Shifter
Tandem
PCIe
4x8G
UG583_c7_04_081315
図 7‐4 : VU125 から 移行する場合の VU7P のフ ロ ア プ ラ ン
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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第 7 章 : UltraScale+ FPGA の補足情報
例 2 : A2577 パ ッ ケージの VU190 から VU13P
図 7-5 に、 A2577 パ ッ ケージの VU190 デザ イ ンにおけ る チ ッ プ レベルの フ ロ アプ ラ ン を示 し ます。 こ のデザ イ ンに
は 「例 1 : C2104 パ ッ ケ ー ジ の VU125 か ら VU7P」 のデザ イ ン と 同様、 複数の メ モ リ イ ン タ ー フ ェ イ ス と 、 100G
Ethernet イ ン タ ーフ ェ イ ス、 Interlaken 12x12.5G イ ン タ ーフ ェ イ ス、 Tandem PCI イ ン タ ーフ ェ イ ス が 1 つずつ含ま れ
ます。
X-Ref Target - Figure 7-5
72-bit
DDR4
PLL[28:29]
PLL[58:59]
PLL[26:27]
PLL[56:57]
PLL[24:25]
PLL[54:55]
GTY Quad 133 CMAC Bank 53 CMT Bank 73 CMT PCIe GTH Quad 233
X0Y56−X0Y59 X0Y8 HP I/O MMCM[14] HP I/O MMCM[29] X0Y5 X1Y56−X1Y59
GTY Quad 132 CMAC Bank 52 CMT Bank 72 CMT ILKN GTH Quad 232
X0Y52−X0Y55 X0Y7 HP I/O MMCM[13] HP I/O MMCM[28] X1Y8 X1Y52−X1Y55
GTY Quad 131 ILKN Bank 51 CMT Bank 71 CMT
X0Y48−X0Y51 X0Y7 HP I/O MMCM[12] HP I/O MMCM[27]
PLL[22:23]
PLL[52:53]
PLL[20:21]
PLL[50:51]
GTY Quad 130 CMAC Bank 50 CMT Bank 70 CMT
X0Y44−X0Y47 X0Y6 HP I/O MMCM[11] HP I/O MMCM[26]
SYSMON
CFG
Interlaken
12x12.5G
GTH Quad 231
X1Y48−X1Y51
CFG GTH Quad 230
X1Y44−X1Y47
GTY Quad 129 ILKN Bank 49 CMT Bank 69 CMT PCIe GTH Quad 229
X0Y40−X0Y43 X0Y6 HP I/O MMCM[10] HP I/O MMCM[25] X0Y4 X1Y40−X1Y43
SLR Crossing
PLL[18:19]
PLL[48:49]
PLL[16:17]
PLL[46:47]
PLL[14:15]
PLL[44:45]
GTY Quad 128 CMAC Bank 48 CMT Bank 68 CMT PCIe GTH Quad 228
X0Y36−X0Y39 X0Y5 HP I/O MMCM[09] HP I/O MMCM[24] X0Y3 X1Y36−X1Y39
100G
Ethernet
4x25G
GTY Quad 127 CMAC Bank 47 CMT Bank 67 CMT ILKN GTH Quad 227
X0Y32−X0Y35 X0Y4 HP I/O MMCM[08] HP I/O MMCM[23] X1Y5 X1Y32−X1Y35
GTY Quad 126 ILKN
X0Y28−X0Y31 X0Y4
Bank 46 CMT Bank 66 CMT
HP I/O MMCM[07] HP I/O MMCM[22]
PLL[12:13]
PLL[42:43]
GTY Quad 125 CMAC Bank 45 CMT Bank 65 CMT
X0Y24−X0Y27 X0Y3 HP I/O MMCM[06] HP I/O MMCM[21]
GTY Quad 124 ILKN
X0Y20−X0Y23 X0Y3
PLL[10:11]
Bank 44 CMT
HP I/O MMCM[05]
Bank
84/94
HR I/O
PLL[40:41]
CMT
MMCM[20]
SYSMON
CFG
GTH Quad 226
X1Y28−X1Y31
CFG GTH Quad 225
X1Y24−X1Y27
PCIe
X0Y2
(tandem)
GTH Quad 224
X1Y20−X1Y23
SLR Crossing
PLL[08:09]
PLL[38:39]
PLL[06:07]
PLL[36:37]
PLL[04:05]
PLL[34:35]
Tandem
PCIe
4x8G
GTY Quad 123 CMAC Bank 43 CMT Bank 63 CMT PCIe GTH Quad 223
X0Y16−X0Y19 X0Y2 HP I/O MMCM[04] HP I/O MMCM[19] X0Y1 X1Y16−X1Y19
GTY Quad 122 CMAC Bank 42 CMT Bank 62 CMT ILKN GTH Quad 222
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] HP I/O MMCM[18] X1Y2 X1Y12−X1Y15
HMC 1
16x15G
GTY Quad 121 ILKN
X0Y8−X0Y11 X0Y1
Bank 41 CMT Bank 61 CMT
HP I/O MMCM[02] HP I/O MMCM[17]
PLL[02:03]
PLL[32:33]
PLL[00:01]
PLL[30:31]
SYSMON
CFG
GTH Quad 221
X1Y8−X1Y11
GTY Quad 120 CMAC Bank 40 CMT Bank 60 CMT
GTH Quad 220
CFG
X0Y4−X0Y7 X0Y0 HP I/O MMCM[01] HP I/O MMCM[16]
X1Y4−X1Y7
GTY Quad 119 ILKN
X0Y0−X0Y3 X0Y0
HMC 2
16x15G
Bank 39 CMT Bank 59 CMT PCIe GTH Quad 219
HP I/O MMCM[00] HP I/O MMCM[15] X0Y0 X1Y0−X1Y3
72-bit
SRAM
UG583_c7_05_081315
図 7‐5 : VU190 デザイ ンのフ ロ ア プ ラ ン例
UltraScale アーキテ ク チ ャ PCB デザイ ン
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第 7 章 : UltraScale+ FPGA の補足情報
図 7-6 に、 こ のデザ イ ン を VU13P デバ イ ス に ど の よ う に移行す る か を示 し ます。 デバ イ ス の フ ロ アプ ラ ンに大 き な
違いがあ る ため、 各 イ ン タ ーフ ェ イ ス のバン ク は注意 し て選択する 必要があ り ます。 デバ イ ス の フ ロ アプ ラ ンの主な
違いは、 VU13P では利用で き る バン ク が多い こ と 、 SLR 通 る バン ク 境界が異な る こ と 、 さ ら に隣接す る バン ク に対
す る ブ ロ ッ ク の位置が大 き く 異な っ てい る こ と です。
X-Ref Target - Figure 7-6
72-bit
DDR4
PLL[30:31]
GTY Quad 135 CMAC Bank 75
ILKN GTY Quad 235
CMT XIY11 X0Y60−X0Y63
X0Y60−X0Y63 X0Y7 HP I/O MMCM[15]
PLL[28:29]
GTY Quad 134 CMAC Bank 74
CMT
X0Y56−X0Y59 X0Y10 HP I/O MMCM[14]
SYSMON
CFG
GTY Quad 234
X1Y56−X1Y59
CFG
GTY Quad 233
X1Y52−X1Y55
PLL[26:27]
GTY Quad 133 CMAC Bank 73 CMT
X0Y52−X0Y55 X0Y6 HP I/O MMCM[13]
Interlaken
12x12.5G
PLL[24:25]
GTY Quad 132 CMAC Bank 72 CMT PCIe3 GTY Quad 232
X0Y48−X0Y51 X0Y9 HP I/O MMCM[12] X0Y3 X1Y48−X1Y51
SLR Crossing
GTY Quad 131 ILKN
X0Y44−X0Y47 X0Y5
PLL[22:23]
Bank 71 CMT ILKN GTY Quad 231
HP I/O MMCM[11] X1Y8 X1Y44−X1Y47
PLL[20:21]
GTY Quad 130 CMAC Bank 70 CMT
X0Y40−X0Y43 X0Y7 HP I/O MMCM[10]
GTY Quad 129 ILKN
X0Y36−X0Y39 X0Y4
100G
Ethernet
4x25G
PLL[18:19]
Bank 69 CMT
HP I/O MMCM[09]
SYSMON
CFG
GTY Quad 230
X1Y40−X1Y43
CFG GTY Quad 229
X1Y36−X1Y39
PLL[16:17]
GTY Quad 128 CMAC Bank 68 CMT PCIe3 GTY Quad 228
X0Y32−X0Y35 X0Y6 HP I/O MMCM[08] X0Y2 X1Y32−X1Y35
SLR Crossing
PLL[14:15]
GTY Quad 127 CMAC Bank 67 CMT ILKN GTY Quad 227
X0Y28−X0Y31 X0Y3 HP I/O MMCM[07] X1Y5 X1Y28−X1Y31
GTY Quad 126 ILKN
X0Y24−X0Y27 X0Y4
PLL[12:13]
Bank 66 CMT
HP I/O MMCM[06]
SYSMON
CFG
GTY Quad 226
X1Y24−X1Y27
CFG
GTY Quad 225
X1Y20−X1Y23
PLL[10:11]
GTY Quad 125 CMAC Bank 65 CMT
X0Y20−X0Y23 X0Y2 HP I/O MMCM[05]
GTY Quad 124 ILKN
X0Y16−X0Y19 X0Y3
Tandem PCIe
4x8G
PLL[08:09]
Bank 64
CMT PCIe3 GTY Quad 224
HP I/O MMCM[04] X0Y1 X1Y16−X1Y19
SLR Crossing
PLL[06:07]
GTY Quad 123 CMAC Bank 63 CMT ILKN GTY Quad 223
X0Y12−X0Y15 X0Y1 HP I/O MMCM[03] X1Y2 X1Y12−X1Y15
PLL[04:05]
HMC 1
16x15G
GTY Quad 122 CMAC Bank 62 CMT
X0Y8−X0Y11 X0Y1 HP I/O MMCM[02]
GTY Quad 121 ILKN
X0Y4−X0Y7
X0Y1
SYSMON
CFG
GTY Quad 222
X1Y8−X1Y11
PLL[02:03]
Bank 61 CMT
GTY Quad 221
HP I/O MMCM[01] CFG X1Y4−X1Y7
HMC 2
16x15G
PLL[00:01]
GTY Quad 120 CMAC Bank 60 CMT PCIe3 GTY Quad 220
X0Y0−X0Y3 X0Y0 HP I/O MMCM[00] X0Y0 X1Y0−X1Y3
72-bit
SRAM
UG583_c7_06_081315
図 7‐6 : VU190 から 移行する場合の VU13P のフ ロ ア プ ラ ン
UltraScale アーキテ ク チ ャ PCB デザイ ン
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第 7 章 : UltraScale+ FPGA の補足情報
13. 移行シナ リ オ
表 7-3 に示す 80 通 り のパス におけ る 移行シナ リ オの複雑 さ は さ ま ざ ま です。表 7-8 に、異な る 複雑 さ を持つ各シナ リ
オの概略を示 し ます。
Kintex ま たは Virtex UltraScale FPGA か ら 高 さ 5 行の SLR で構成 さ れてい る Virtex UltraScale+ FPGA への移行は、 高 さ
4 行の SLR で構成 さ れてい る デバ イ スへの移行に比べて ス ムーズです。 と はいえ、 あ ら か じ めプ ラ ンすれば、 すべて
の移行パス がサポー ト さ れます。
簡単で ス ムーズな移行シナ リ オの一例は、 両デバ イ ス がモ ノ リ シ ッ ク であ る VU095 か ら V3P への移行です。 同様に、
KU115、 VU125、 VU160、 VU190 のいずれかか ら 、 高 さ 5 行の SLR で構成 さ れてい る VU5P、 VU7P、 VU9P のいず
れかへの移行 も ス ムーズで単純です。 VU11P と VU13P4 は高 さ が 4 行の SLR で構成 さ れてい る ため、 こ れ ら のデバ
イ スへの移行には注意が必要です。
表 7‐8 : UltraScale デバイ スの移行シナ リ オ
パ ッ ケージ
UltraScale FPGA
UltraScale+ FPGA
パ ッ ケージの移行
コメント
C1517
KU095、 VU065、
VU080、 VU095
VU3P
サポー ト
こ れ ら のデバ イ ス はすべてモ ノ リ
シ ッ ク であ る ため簡単かつス ムー
ズです。
F1924
KU085、 KU115
VU11P
サポー ト
高 さ が 2 SLR (5 行) のデバ イ ス か
ら 3 SLR (4 行) への移行パス であ
る ため、 注意が必要です。
A2104
VU080、 VU095
VU5P、 VU7P、 VU9P、
VU13P
サポー ト
モ ノ リ シ ッ ク デバ イ ス か ら SLR デ
バ イ スへの移行パス であ る ため、
注意が必要です。
A2104
KU115、 VU125
VU5P、 VU7P、 VU9P
サポー ト
こ れ ら のデバ イ ス はすべて高 さ が
5 行の SLR で構成 さ れてい る ため
簡単かつス ムーズです。
A2104
KU115、 VU125
VU13P
サポー ト
高 さ が 2 SLR (5 行) のデバ イ ス か
ら 3 SLR (4 行) への移行パ ス であ
る ため、 注意が必要です。
B2104
KU095、 VU080、
VU095
VU5P、 VU7P、 VU9P、
VU11P、 VU13P
サポー ト
モ ノ リ シ ッ ク デバ イ ス か ら SLR デ
バ イ スへの移行パス であ る ため、
注意が必要です。
B2104
KU115、 VU125、
VU160、 VU190
VU5P、 VU7P、 VU9P
サポー ト
こ れ ら のデバ イ ス はすべて高 さ が
5 行の SLR で構成 さ れてい る ため
簡単かつス ムーズです。
B2104
KU115、 VU125、
VU160、 VU190
VU11P、 VU13P
サポー ト
高 さ が 2/3 SLR (5 行) のデバ イ ス か
ら 3/4 SLR (4 行) への移行パス であ
る ため、 注意が必要です。
C2104
VU095
VU5P、 VU7P、 VU9P、
VU11P、 VU13P
サポー ト
モ ノ リ シ ッ ク デバ イ ス か ら SLR デ
バ イ スへの移行パス であ る ため、
注意が必要です。
C2104
VU125、 VU160、
VU190
VU5P、 VU7P、 VU9P
サポー ト
こ れ ら のデバ イ ス はすべて高 さ が
5 行の SLR で構成 さ れてい る ため
簡単かつス ムーズです。
C2104
VU125、 VU160、
VU190
VU11P、 VU13P
サポー ト
高 さ が 2/3 SLR (5 行) のデバ イ ス か
ら 3/4 SLR (4 行) への移行パス であ
る ため、 注意が必要です。
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第 7 章 : UltraScale+ FPGA の補足情報
表 7‐8 : UltraScale デバイ スの移行シナ リ オ (続き)
パ ッ ケージ
UltraScale FPGA
UltraScale+ FPGA
パ ッ ケージの移行
コメント
A2577
VU190
VU9P
サポー ト
両デバ イ ス は高 さ が 3 ～ 5 行の
SLR で構成 さ れてい る ため簡単か
つス ムーズです。
A2577
VU190
VU11P、 VU13P
サポー ト
高 さ が 3 SLR (5 行) のデバ イ ス か
ら 3/4 SLR (4 行) への移行パス であ
る ため、 注意が必要です。
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第 8章
Zynq UltraScale+ MPSoC の補足情報
Zynq UltraScale+ MPSoC の PCB デ カ ッ プ リ ング キ ャパシ タ
Zynq UltraScale+ MPSoC におけ る PCB キ ャ パシ タ の推奨値は、 表 8-1 と 表 8-2 を参照 し て く だ さ い。 消費電力お よ び
パ ッ ケージのモデル化は継続中のため、 こ れ ら の数値は暫定値で変更 さ れ る 可能性があ り ます。
表 8‐1 : Zynq UltraScale+ MPSoC のデ カ ッ プ リ ング キ ャパシ タ の推奨値
VCCINT/VCCINT_IO
VCCBRAM
VCCAUX/VCCAUX_IO
HRIO
HPIO
680µF
100µF
4.7µF
47µF
4.7µF
47µF
4.7µF
47µF
47µF
XCZU3EG-SBVA484
1
1
1
1
1
1
1
1
1
XCZU3EG-SBVA625
1
1
1
1
1
1
2
1
1
XCZU3EG-SFVC784
1
1
1
1
1
1
2
1
1
XCZU9EG-FBVC900
1
2
4
1
1
1
2
1
1
XCZU9EG-FBVB1156
1
2
4
1
1
1
2
1
1
表 8‐2 : Zynq UltraScale+ MPSoC の電源供給デ カ ッ プ リ ング キ ャパシ タ の推奨値
VCCPSINTLP
VCCPSINTFP
VCCPSAUX
VCCPSPLL
VCCPSGTA
VCCPSDDR
100µF 4.7µF 100µF 4.7µF 100µF 4.7µF 100µF 4.7µF 100µF 4.7µF 100µF 4.7µF
1
1
1
1
1
1
1
1
1
1
1
1
VCCPSIOx (それぞれ)
100µF
4.7µF
1
1
VCCPSBAT
100µF 4.7µF
1
1
DDR4 お よ び DDR3 SDRAM の メ モ リ 電源のガ イ ド ラ イ ンの概要は第 3 章「UltraScale デバ イ スお よ びパ ッ ケージ間の
移行」 に示 し ます。 DDR3L SDRAM のガ イ ド ラ イ ンは DDR3 SDRAM と 同 じ です。
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付録 A
メ モ リ のデ ィ レーテ ィ ング表
第 3 章 「UltraScale デバ イ スお よ びパ ッ ケージ間の移行」 に示すス キ ュ ー値は、 メ モ リ イ ン タ ーフ ェ イ ス が最大デー
タ レー ト で動作す る よ う 算出 さ れてい ます。 メ モ リ イ ン タ ーフ ェ イ ス を最大デー タ レー ト で動作 さ せ る こ と が意図
さ れていない場合は、 こ れ ら の ス キ ュ ー制限値の一部を緩和で き ます。 こ の付録の表は、 FPGA の速度定格、 メ モ リ
コ ン ポーネ ン ト の定格、 お よ びシ ス テ ムが動作する 実際の速度に基づいて、 各ス キ ュ ー数値を緩和で き る 範囲を表 し
ます。
た と えば、 定格が 2133Mb/s の FPGA と 定格が 1600Mb/s の メ モ リ コ ン ポーネ ン ト を使用 し て 1066Mb/s で動作す る 場
合、 DDR3 の DQ か ら DQS の ス キ ュ ーは 5ps か ら 205.9ps に緩和で き ます (表 A-1)。
注記 : 表 A-1 か ら 表 A-15 ま での網掛けの数値は、 与え ら れた FPGA の速度定格 と 、 その速度で動作 さ せた メ モ リ コ
ン ポーネ ン ト の定格の組み合わせで許容 さ れ る 最大ス キ ュ ーを表 し ます。
表 A‐1 : DDR3 の DQ ‐ DQS 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
1333
1066
800
2133
2133
5.00
N/A
N/A
N/A
N/A
N/A
1866
36.0
23.0
N/A
N/A
N/A
N/A
1600
80.6
67.6
49.3
N/A
N/A
N/A
1333
143.2
130.1
111.9
84.4
N/A
N/A
1066
237.1
224.1
205.9
178.4
143.3
N/A
800
393.1
380.1
361.8
334.3
299.3
236.8
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
15.5
5.00
N/A
N/A
N/A
N/A
1600
60.1
47.0
28.8
N/A
N/A
N/A
1333
122.7
109.6
91.4
63.9
N/A
N/A
1066
216.6
203.6
185.4
157.9
122.8
N/A
800
372.6
359.5
341.3
313.8
278.8
216.3
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
33.7
20.7
5.00
N/A
N/A
N/A
1333
96.3
83.3
65.1
37.6
N/A
N/A
1066
190.3
177.3
159.0
131.5
96.5
N/A
800
346.2
333.2
315.0
287.5
252.4
190.0
1866
1600
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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145
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐1 : DDR3 の DQ ‐ DQS 間スキ ュ ー制限値 (続き)
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
1333
1066
800
1333
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
N/A
N/A
1333
61.2
48.2
30.0
5.00
N/A
N/A
1066
155.2
142.2
123.9
96.4
61.4
N/A
800
311.2
298.1
279.9
252.4
217.3
154.9
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
N/A
N/A
1333
N/A
N/A
N/A
N/A
N/A
N/A
1066
96.3
83.3
65.1
37.6
5.00
N/A
800
252.3
239.2
283.5
193.5
158.5
96.0
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
N/A
N/A
1333
N/A
N/A
N/A
N/A
N/A
N/A
1066
N/A
N/A
N/A
N/A
N/A
N/A
800
158.7
145.7
127.5
100.0
64.9
5.00
1066
800
表 A‐2 : DDR3 のク ロ ッ ク ‐ ア ド レ ス間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
1333
1066
800
2133
2133
8
N/A
N/A
N/A
N/A
N/A
1866
75.1
65.1
N/A
N/A
N/A
N/A
1600
164.2
154.2
134.2
N/A
N/A
N/A
1333
289.4
279.4
259.4
239.4
N/A
N/A
1066
477.3
467.3
447.3
427.3
354.8
N/A
800
789.2
779.2
759.2
739.2
666.7
591.7
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
18.0
8
N/A
N/A
N/A
N/A
1600
107.1
97.1
77.1
N/A
N/A
N/A
1333
232.3
222.3
202.3
182.3
N/A
N/A
1066
420.2
410.2
390.2
370.2
297.7
N/A
800
732.1
722.1
702.1
682.1
609.6
534.6
1866
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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146
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐2 : DDR3 のク ロ ッ ク ‐ ア ド レ ス間スキ ュ ー制限値 (続き)
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
1333
1066
800
1600
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
38.0
28.0
8
N/A
N/A
N/A
1333
163.2
153.2
133.2
113.2
N/A
N/A
1066
351.1
341.1
321.1
301.1
228.6
N/A
800
663.0
653.0
633.0
613.0
540.5
465.5
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
N/A
N/A
1333
58.0
48.0
28.0
8
N/A
N/A
1066
245.9
235.9
215.9
195.9
123.4
N/A
800
557.8
547.8
527.8
507.8
435.3
360.3
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
N/A
N/A
1333
N/A
N/A
N/A
N/A
N/A
N/A
1066
130.5
120.5
100.5
80.5
8
N/A
800
442.4
432.4
412.4
392.4
319.9
244.9
2133
N/A
N/A
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
N/A
N/A
1333
N/A
N/A
N/A
N/A
N/A
N/A
1066
N/A
N/A
N/A
N/A
N/A
N/A
800
205.5
195.5
175.5
155.5
83.0
8
1333
1066
800
UltraScale アーキテ ク チ ャ PCB デザイ ン
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付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐3 : DDR4 の DQ ‐ DQS 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2400
2133
1866
1600
2400
2400
5.00
N/A
N/A
N/A
2133
28.6
18.2
N/A
N/A
1866
62.1
51.7
38.3
N/A
1600
106.7
96.2
82.9
65.0
1333
169.3
158.8
145.5
127.6
1250
194.2
183.7
170.4
152.5
2400
N/A
N/A
N/A
N/A
2133
12.9
5.00
N/A
N/A
1866
46.5
36.0
22.6
N/A
1600
91.0
80.6
67.2
49.3
1333
153.6
143.2
129.8
111.9
1250
178.5
168.1
154.7
136.8
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
26.3
15.9
5.00
N/A
1600
70.9
60.4
47.0
29.2
1333
133.5
123.0
109.6
91.8
1250
158.4
147.9
134.5
116.7
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
1600
44.2
33.7
20.4
5.00
1333
106.8
96.3
83.0
65.1
1250
131.7
121.2
107.9
90.0
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
1333
44.2
33.7
20.4
5.00
1250
69.1
58.7
45.3
27.4
2133
1866
1600
1333
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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148
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐3 : DDR4 の DQ ‐ DQS 間スキ ュ ー制限値 (続き)
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2400
2133
1866
1600
1250
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
1333
N/A
N/A
N/A
N/A
1250
44.2
33.7
20.4
5.00
表 A‐4 : DDR4 の CK ‐ ア ド レ ス間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2400
2133
1866
1600
2400
2400
8.00
N/A
N/A
N/A
2133
60.2
42.2
N/A
N/A
1866
127.2
109.2
89.2
N/A
1600
216.3
198.3
178.3
163.3
1333
341.5
323.5
303.5
288.5
1250
391.3
373.3
353.3
338.3
2400
N/A
N/A
N/A
N/A
2133
26.0
8.00
N/A
N/A
1866
93.1
75.1
55.1
N/A
1600
182.2
164.2
144.2
129.2
1333
307.4
289.4
269.4
254.4
1250
357.2
339.2
319.2
304.2
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
46.0
28.0
8.00
N/A
1600
135.1
117.1
97.1
82.1
1333
260.3
242.3
222.3
207.3
1250
310.1
292.1
272.1
257.1
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
1600
61.0
43.0
23.0
8.00
1333
186.2
168.2
148.2
133.2
1250
236.0
218.0
198.0
183.0
2133
1866
1600
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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149
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐4 : DDR4 の CK ‐ ア ド レ ス間スキ ュ ー制限値 (続き)
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2400
2133
1866
1600
1333
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
1333
61.0
43.0
23.0
8.0
1250
110.8
92.8
72.8
57.8
2400
N/A
N/A
N/A
N/A
2133
N/A
N/A
N/A
N/A
1866
N/A
N/A
N/A
N/A
1600
N/A
N/A
N/A
N/A
1333
N/A
N/A
N/A
N/A
1250
61.0
43.0
23.0
8.0
1250
表 A‐5 : RLDRAM 3 の DQ/DM ‐ DK_P/N 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
2133
2133
4
N/A
N/A
1866
37.43
22.43
N/A
1600
81.98
66.98
41.98
2133
N/A
N/A
N/A
1866
19
4
N/A
1600
88.55
68.55
48.55
2133
N/A
N/A
N/A
1866
N/A
N/A
N/A
1600
44
24
4
1866
1600
表 A‐6 : RLDRAM 3 の DQ ‐ QK_P/N 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
2133
2133
4
N/A
N/A
1866
37.43
7.02
N/A
1600
81.98
51.57
10.21
2133
N/A
N/A
N/A
1866
34.41
4
N/A
1600
120.31
87.4
48.55
1866
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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150
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐6 : RLDRAM 3 の DQ ‐ QK_P/N 間スキ ュ ー制限値 (続き)
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
1600
2133
N/A
N/A
N/A
1866
N/A
N/A
N/A
1600
75.76
42.86
4
表 A‐7 : RLDRAM 3 の DK_P/N ‐ CK_P/N 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
2133
2133
4
N/A
N/A
1866
70.86
34.76
N/A
1600
159.96
123.85
75.74
2133
N/A
N/A
N/A
1866
40.11
4
N/A
1600
177.31
135.2
93.09
2133
N/A
N/A
N/A
1866
N/A
N/A
N/A
1600
88.22
46.11
N/A
1866
1600
表 A‐8 : RLDRAM 3 の ADDR/CMD ‐ CK_P/N 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
2133
1866
1600
2133
2133
4
N/A
N/A
1866
70.86
35.86
N/A
1600
159.96
124.96
89.96
2133
N/A
N/A
N/A
1866
39
4
N/A
1600
163.09
135.59
93.09
2133
N/A
N/A
N/A
1866
N/A
N/A
N/A
1600
74
46.5
4
1866
1600
表 A‐9 : QDR II+ の D ‐ K_P/N 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
6
N/A
N/A
600
27.72
27.72
N/A
550
65.6
65.6
65.6
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
japan.xilinx.com
151
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐9 : QDR II+ の D ‐ K_P/N 間スキ ュ ー制限値 (続き)
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
600
633
N/A
N/A
N/A
600
6
6
N/A
550
43.88
43.88
43.88
633
N/A
N/A
N/A
600
N/A
N/A
N/A
550
6
6
6
550
表 A‐10 : QDR II+ の Q ‐ CQ_P/N 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
6
N/A
N/A
600
27.72
27.72
N/A
550
65.6
65.6
5.6
633
N/A
N/A
N/A
600
6
6
N/A
550
103.88
73.88
43.88
633
N/A
N/A
N/A
600
N/A
N/A
N/A
550
66
36
6
600
550
表 A‐11 : QDR II+ のデー タ のスキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
5
N/A
N/A
600
42.88
42.88
N/A
550
64.6
64.6
64.6
633
N/A
N/A
N/A
600
5
5
N/A
550
42.88
42.88
42.88
633
N/A
N/A
N/A
600
N/A
N/A
N/A
550
5
5
5
600
550
UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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152
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐12 : QDR II+ の ADDR/CMD のスキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
6
N/A
N/A
600
49.44
49.44
N/A
550
125.2
125.2
125.2
633
N/A
N/A
N/A
600
6
6
N/A
550
81.76
81.76
81.76
633
N/A
N/A
N/A
600
N/A
N/A
N/A
550
6
6
6
600
550
表 A‐13 : ク ロ ッ クのポ イ ン ト ツー ポ イ ン ト と CA フ ラ イバイ での QDR II+ の ADDR/CMD ‐ CLK 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
6
N/A
N/A
600
49.44
49.44
N/A
550
125.2
125.2
125.2
633
N/A
N/A
N/A
600
6
6
N/A
550
81.76
81.76
81.76
633
N/A
N/A
N/A
600
N/A
N/A
N/A
550
6
6
6
600
550
表 A‐14 : ク ロ ッ クの T 分岐 と CA フ ラ イバイ での QDR II+ の ADDR/CMD ‐ CLK 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
34
N/A
N/A
600
77.44
77.44
N/A
550
153.2
153.2
153.2
633
N/A
N/A
N/A
600
34
34
N/A
550
109.76
109.76
109.76
633
N/A
N/A
N/A
600
N/A
N/A
N/A
550
34
34
34
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UltraScale アーキテ ク チ ャ PCB デザイ ン
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153
付録 A : メ モ リ のデ ィ レーテ ィ ン グ表
表 A‐15 : ク ロ ッ クの T 分岐 と CA の T 分岐での QDR II+ の ADDR/CMD ‐ CLK 間スキ ュ ー制限値
メ モ リ コ ンポーネ ン ト の定格 (Mb/s)
FPGA の定格 (Mb/s)
定格
実際
633
600
550
633
633
6
N/A
N/A
600
49.44
49.44
N/A
550
125.2
125.2
125.2
633
N/A
N/A
N/A
600
6
6
N/A
550
81.76
81.76
81.76
633
N/A
N/A
N/A
600
N/A
N/A
N/A
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6
6
6
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UltraScale アーキテ ク チ ャ PCB デザイ ン
UG583 (v1.5) 2015 年 11 月 24 日
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付録 B
その他の リ ソ ースおよび法的通知
ザイ リ ン ク ス リ ソ ース
ア ンサー、 資料、 ダ ウ ン ロ ー ド 、 フ ォー ラ ム な ど のサポー ト リ ソ ース は、 ザ イ リ ン ク ス サポー ト サ イ ト を参照 し て
く だ さ い。
ザ イ リ ン ク ス の資料で使用 さ れてい る 技術用語については、 ザ イ リ ン ク ス用語集を参照 し て く だ さ い。
ソ リ ュ ーシ ョ ン セ ン タ ー
デバ イ ス、 ツール、 IP のサポー ト については、 ザ イ リ ン ク ス ソ リ ュ ーシ ョ ン セ ン タ ーを参照 し て く だ さ い。 デザ イ
ン ア シ ス タ ン ト 、 デザ イ ン ア ド バ イ ザ リ 、 ト ラ ブルシ ュ ー ト の ヒ ン ト な ど が含まれます。
参考資料
1.
『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576 : 英語版、 日本語版)
2.
『UltraScale アーキ テ ク チ ャ GTY ト ラ ン シーバー Advance 仕様ユーザー ガ イ ド 』 (UG578 : 英語版、 日本語版)
3.
『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575 : 英語版、
日本語版)
4.
『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571 : 英語版、 日本語版)
5.
『7 シ リ ーズ FPGA の HP I/O バン ク を 2.5V/3.3V I/O 規格 と 接続す る 方法』 (XAPP520 : 英語版、 日本語版)
6.
『Virtex UltraScale FPGA デー タ シー ト : DC 特性お よ び AC ス イ ッ チ特性』 (DS893 : 英語版、 日本語版)
7.
『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG570 : 英語版、 日本語版)
8.
『LogiCORE IP UltraScale アーキ テ ク チ ャ FPGA メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン製品ガ イ ド 』
(PG150 : 英語版、 日本語版)
9.
『UltraScale Architecture Gen3 Integrated Block for PCI Express LogiCORE IP 製品ガ イ ド 』 (PG156 : 英語版、日本語版)
10. 『LogiCORE IP UltraScale Architecture Integrated Block for 100G Ethernet 製品ガ イ ド 』 (PG165 : 英語版、 日本語版)
11. 『LogiCORE IP UltraScale Architecture Integrated IP Core for Interlaken 製品ガ イ ド 』 (PG169 : 英語版、 日本語版)
12. 『UltraScale アーキ テ ク チ ャ お よ び製品概要』 (DS890 : 英語版、 日本語版)
UltraScale アーキテ ク チ ャ PCB デザイ ン
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付録 B : その他の リ ソ ースおよび法的通知
法的通知
本通知に基づいて貴殿ま たは貴社 (本通知の被通知者が個人の場合には 「貴殿」 、 法人その他の団体の場合には 「貴社」 。 以下同 じ )
に開示 さ れ る 情報 (以下 「本情報」 と いい ます) は、 ザ イ リ ン ク ス の製品を選択お よ び使用す る こ と のためにのみ提供 さ れます。 適
用 さ れ る 法律が許容す る 最大限の範囲で、 (1) 本情報は 「現状有姿」、 お よ びすべて受領者の責任で (with all faults) と い う 状態で提供
さ れ、 ザ イ リ ン ク ス は、 本通知を も っ て、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますが こ れ ら
に限 ら れません)、 すべての保証お よ び条件を負わない (否認す る ) も の と し ます。 ま た、 (2) ザ イ リ ン ク ス は、 本情報 (貴殿ま たは貴
社に よ る 本情報の使用を含む) に関係 し 、 起因 し 、 関連す る 、 いかな る 種類 ・ 性質の損失ま たは損害について も 、 責任を負わない
(契約上、 不法行為上 (過失の場合を含む)、 その他のいかな る 責任の法理に よ る かを問わない) も の と し 、 当該損失ま たは損害には、
直接、 間接、 特別、 付随的、 結果的な損失ま たは損害 (第三者が起 こ し た行為の結果被っ た、 デー タ 、 利益、 業務上の信用の損失、
その他あ ら ゆ る 種類の損失や損害を含みま す) が含ま れ る も の と し 、 それは、 た と え当該損害や損失が合理的に予見可能であ っ た
り 、 ザ イ リ ン ク ス がそれ ら の可能性について助言を受け ていた場合であ っ た と し て も 同様です。 ザ イ リ ン ク ス は、 本情報に含ま れ
る いかな る 誤 り も 訂正す る 義務を負わず、 本情報 ま たは製品仕様のア ッ プデー ト を貴殿 ま たは貴社に知 ら せ る 義務 も 負い ま せん。
事前の書面に よ る 同意のない限 り 、 貴殿ま たは貴社は本情報を再生産、 変更、 頒布、 ま たは公に展示 し てはな り ません。 一定の製
品は、 ザ イ リ ン ク ス の限定的保証の諸条件に従 う こ と と な る ので、 http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販
売条件を参照 し て く だ さ い。 IP コ アは、 ザ イ リ ン ク ス が貴殿ま たは貴社に付与 し た ラ イ セ ン ス に含ま れ る 保証 と 補助的条件に従 う
こ と にな り ます。 ザ イ リ ン ク ス の製品は、 フ ェ イ ルセーフ と し て、 ま たは、 フ ェ イ ルセーフ の動作を要求す る アプ リ ケーシ ョ ンに
使用す る ために、 設計 さ れた り 意図 さ れた り し てい ません。 その よ う な重大な アプ リ ケーシ ョ ン にザ イ リ ン ク ス の製品を使用す る
場合の リ ス ク と 責任は、 貴殿ま たは貴社が単独で負 う も のです。 http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販売
条件を参照 し て く だ さ い。
自動車用のア プ リ ケーシ ョ ンの免責条項
ザ イ リ ン ク ス の製品は、 フ ェ イ ルセーフ と し て設計 さ れた り 意図 さ れてはお ら ず、 ま た、 フ ェ イ ルセーフ の動作を要求す る アプ リ
ケーシ ョ ン (具体的には、 (I) エアバ ッ グの展開、 (II) 車の コ ン ト ロ ール (フ ェ イ ルセーフ ま たは余剰性の機能 (余剰性を実行す る ため
のザ イ リ ン ク ス の装置に ソ フ ト ウ ェ ア を使用す る こ と は含ま れ ま せん) お よ び操作者が ミ ス を し た際の警告信号があ る 場合を除 き
ます)、 (III) 死亡や身体傷害を導 く 使用、 に関す る アプ リ ケーシ ョ ン) を使用す る ために設計 さ れた り 意図 さ れた り も し てい ません。
顧客は、 その よ う な アプ リ ケーシ ョ ンにザ イ リ ン ク ス の製品を使用す る 場合の リ ス ク と 責任を単独で負い ます。
© Copyright 2013–2015 Xilinx, Inc. Xilinx、 Xilinx の ロ ゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、 お よ び こ の文書に含
ま れ る その他の指定 さ れたブ ラ ン ド は、 米国お よ びその他各国のザ イ リ ン ク ス社の商標です。 PCI、 PCIe、 PCI Express は PCI-SIG の
商標であ り 、 使用には ラ イ セ ン ス が必要です。 すべてのその他の商標は、 それぞれの保有者に帰属 し ます。
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右下にあ る [フ ィ ー ド バ ッ ク 送信] ボ タ ン を ク リ ッ ク す る と 表示 さ れ る フ ォ ームか ら お知 ら せ く だ さ い。 フ ィ ー ド バ ッ ク は日本語で
入力可能です。 いただ き ま し た ご意見を参考に早急に対応 さ せていただ き ます。 なお、 こ の メ ール ア ド レ スへのお問い合わせは受
け付けてお り ません。 あ ら か じ めご了承 く だ さ い。
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今後の広域調整及び進捗管理について（提案）

東京スーパーエコタウンとは（PDF:529KB）

地元地域と関係自治体との地域間交流のお願い（PDF形式

PCB/DXNs汚染土壌浄化 ジオスチームTM法

PCB混入が大きな事業リスクに！エバークリーンの最速分析にお任せ

江戸っ子PCB ～バッテリーが消える

低濃度 PCB 汚染物の焼却実証試験（第 4 回）の実施のお知らせ －環境

インパルスジェネレータのリニューアルについて

低濃度 PCB 廃棄物の無害化処理認定について (中部環境ソリューション

セルビア, ドナウ川底質の PCB 汚染と同族体組成 0.0 20.0 40.0 60.0