Technology Update 新年のご挨拶 最新技術情報 プロトタイプ作成の迅速化を支援する ProtoCompiler シノプシス プロダクト・マーケティング・マネージャ Troy Scott マネージャ、Troy Scott がご説明します。 シノプシス幹部からの 新年のご挨拶 ソフトウェア・バリデーションの量 シリコン一発完動を達成するには、システムおよびハードウェア / ソフト ウェア統合のバリデーション作業が欠かせません。この役割を担うのがプロ アプリケーション 開発 トタイピングです。設計チームは、RTL ソースコードの安定性と機能的な正 しさが確認できたら、デバッグおよびソフトウェア統合に必要となるプロト OS モジュールの バリデーション タイプ・ボードを何度も作成します。 Industry Trend ドライバ開発 しかしテープアウトまでの期間は非常に限られており、確実に動作するプロ RTL インテグレーション トタイプをなるべく短期間で作成することが多くの設計チームにとって、重 News Release ア製品 ProtoCompiler が発表されました。ProtoCompiler が提供する優れた機能について、シノプシスのプロダクト・マーケティング・ ニュースリリース これまで数時間を要していたデザイン分割を数分で完了し、プロトタイプ作成にかかる期間を大幅に短縮するシノプシスの新しいソフトウェ 要な課題となっています。 時間 図 2. プロトタイピングの主な段階とスケジュール さらに広範なファームウェアを開発します。そして最後にチップレベルで だけ長くなります。しかし反復設計のたびにプロトタイプ作成のオーバー SoC ベースのソフトウェア統合を実行します。このボトムアップ式アプロー ヘッドが発生すると、バリデーションに利用できる時間が減少してしまい、 チでは、プロトタイピング環境を利用してより多くのソフトウェア・バリデー 失敗のリスクが大きくなります（図 1）。 ションを早期に実行できます（図 2）。 一般的なプロトタイピングは、ボトムアップ（ブロックレベル）方式でバリ プロトタイピングの初期段階では個々のブロック解析に多くの時間が費 デーションを行います。これは、まず個々のIPブロック単独でのバリデーショ やされるため、それほど多くのバリデーションは実行できません。その後、 ンから開始し、次にこれらを統合したサブシステムのバリデーション、そし インテグレーションが進むにつれデザイン内部の可視性が高まり、シス て最後に SoC 全体のバリデーションを実行するというアプローチです。個々 テムレベルでソフトウェア・バリデーションが可能な範囲が広がります。 の IP ブロックレベルでは、IP のクオリフィケーションとドライバおよび ただし、プロトタイピング・チームの作業には特に時間のかかる工程がい ファームウェアの開発を行います。より大きなサブシステムレベルでは新規 くつかあります。 論理合成編 Support Q&A フィジカル編 Support Q&A 検証編 Support Q&A 遅れ ルの ュー ジ スケ What’s New in DesignWare IP? のソフトウェア開発やシステム統合のバリデーションに費やせる時間はそれ 最新技術情報 IP とレガシー IP のブロックを統合し、サブシステム・ソフトウェアおよび Technology Update プロトタイプを短時間で確実に作成できれば、検証チームが実チップ完成前 Customer Highlight バリデーションのための時間を最大限に確保 テープアウト 実チップ完成前の SW 開発 実チップ完成前のソフトウェア開発 TO-8 TO-6 TO-4 TO-2 テープアウト（TO）までの期間（週） 図 1. プロトタイプ作成期間を短縮すれば、それだけシステム TO チップ バリデーションの時間が増加 15 プロトタイプ作成の迅速化を支援するProtoCompiler 前ページより続く ここ数年、シノプシスはデザイン・コミュニティでプロトタイピングを手が バスとしてインプリメントする必要があります。 ける専門家、数千人からフィードバックを収集してきました。その結果、エ ンジニアリング・チームが費やす時間が特に長いのは次の 3 つの作業である FPGA の大容量化が進んでいるとはいえ、SoC も世代が新しくなるたびに機 ことが判明しました。 能の統合が進みデザインが大規模になっているため、1 つのデザインを複数 の FPGA にまたがるプロトタイプに分割する作業はますます困難になってい • RTL のコンパイルとクロック変換（ASIC のソースコードを FPGA 互換形 ます。 式に短時間で変換する作業） • ASIC デザインから複数 FPGA への最適な分割方法を見つける作業 これまで、プロトタイピング・チームは主にスプレッドシート解析の情報を • デバッグ もとに、経験に頼って最適な分割方法を見つけていました。この半自動のア プローチは 5 千万 ～ 1 億ゲート規模の ASIC では問題ありませんでしたが、 このうち、ProtoCompilerがどのようにして最適な分割方法を高速に発見し、 現在のデザインは複数の組込みプロセッサ・コアを含み多数のインターフェ ASIC デザインの分割問題を短時間で解くことに成功しているのかについて イス規格をサポートするなど、以前よりはるかに大規模化しており、このよ 詳しく見ていきます。 うなアプローチはもはや通用しません。また、最近のデザインではソフトウェ アの占める割合がますます大きくなっているため、プロトタイピング・プラッ トフォームをなるべく早く完成させてソフトウェア開発を始めることの重要 FPGA への分割 性が高まっています。 SoC の大規模化と複雑化が進む中、プロトタイピング・チームが SoC デザ インを複数のターゲット FPGA に分割する作業にかかる時間はますます長く なっています。図 3 は、デザインを複数の FPGA リソースに分割したイメー 複数の FPGA への自動分割 ProtoCompiler は ASIC デザインの分割問題を解く画期的なエンジンを採用 ジを示しています。 しており、エンジニアはロジックのグループ化およびインターコネクト密度 SoC リソースを複数の FPGA にマッピングする際、各 FPGA および利用可能 の管理を簡単に最適化して短時間でプロトタイプを作成できます。 な FPGA インターコネクトの利用率を適切なレベルに維持することがエンジ ニアにとって課題となります。SoC 内部のブロック間転送に必要な帯域幅 この分割エンジンの画期的な点は、設計チームがターゲットの HAPS システ は FPGA 間の物理的接続の容量をはるかに上回ることが多く、チップのパラ ムのトポロジと ASIC デザインのアーキテクチャをコンカレントに考慮できる レル信号の一部は FPGA プロトタイプでは高速多重化を利用してシリアル・ ことにあります。図 3 では、6 個の FPGA を 3x2 のタイル・パターンに構成し FPGA リソース uA uA-uB インターコネクト uB 利用率 / 混雑度が高い uC uD 利用率 / 混雑度が低い 利用可能な I/O を超過 uE uF 図 3. 分割後の各 FPGA の利用率と I/O 混雑度 16 新年のご挨拶 ていますが、最初の配置は自由に選ぶことができます。そして、大規模なブ 容量を備えています。 ロックをどこに配置するか、ブロック間の関係をどのようにするか、どの程 す。ProtoCompiler を使用すると、エンジニアは制約を与えながら同時に プロトタイプ、インターコネクト、クラスタ・ロジックのレイアウトを定義 できます。 ハイスピード・タイムドメイン・マルチプレキシング （HSTDM） FPGA で利用可能な I/O には制約があるため、HAPS シリーズは時分割多重 （TDM）によって複数の信号を Xilinx® Virtex®-7 FPGA の高速シリアル I/O ProtoCompiler では複数 FPGA への分割を自動で行えるため、人手による操 その範囲内で ProtoCompiler が TDM 比の小さい解を見つけてくれるため、 作やプランニングの必要はほとんどありません。しかしプロトタイピング・ 従来世代のツールに比べ最大 2 倍のパフォーマンスが得られます。 チームが別のインプリメンテーションを試行錯誤したい場合もあります。こ うしたニーズを考慮して、ProtoCompiler は処理速度の高速化に重点を置 いて開発されています。たとえば、これまでシノプシスの Certify で 90 分の インクリメンタルな変更をサポート もう 1 つの技術的な特長として、ProtoCompiler が採用している新しいデー 完了したケースもあります。別の例では、7 時間以上かかっていた処理が 3 タモデルがあります。このデータモデルは TAT を短縮するために従来世代 時間未満に短縮されたという報告もあります。 より細かなセグメントで構成されており、プロトタイピング・チームは上流 Industry Trend 処理時間を要していたカスタマー・デザインが ProtoCompiler では 4 分で シノプシス幹部からの 新年のご挨拶 チャネルで転送します。プロトタイピング・チームが制約条件を与えると、 News Release マッピングが最善となるようにエンジニアが最終的な配置を決めていきま ニュースリリース 度のインターコネクトが必要になるかといった点を考慮して、SoC からの 工程からの手戻りなしに、デザインに変更を加えることができます。たとえ ばクロック変換ステージで変更が発生しても、設計プロセスを一からやり直 Certify では最適な分割方法が見つからなかったデザインでも ProtoCompiler す必要はありません。 Customer Highlight ProtoCompiler は 処 理 時 間 の 高 速 化 だ け で な く 成 功 率 も 向 上 し て お り、 なら解が見つかるケースがあります。サポートされるデザインの容量も、 ProtoCompiler は 2 億 5 千万 ASIC ゲート規模まで拡張されています。 き出すには、分割メソドロジを正しく選択する必要があります。 シノプシスのプロトタイピング・ソリューションは、設計段階からハードウェ プロトタイピング・メソドロジをどのように選択するかは設計スタイル、そ ProtoCompiler は FPGA ベース・プロトタイピング・システム HAPS のアー れも特にトップレベルのポートを定義する必要があるかどうかによって決ま キテクチャを熟知しています。たとえばケーブリングを含むターゲット・シ ります。一般に、GPU（Graphics Processing Unit）などのデザインは外部 ステムのタイミング特性など、ハードウェアのさまざまな面をインテリジェ インターフェイスの数がそれほど多くありません。プロセッサ・サブシステ ントに把握しています。 ムとの通信に使用するバス・インターフェイスを除けば、FPGA のほとんど はこの非常に大規模なイメージ処理サブシステムのインターコネクトを収容 ProtoCompiler は HapsTrak インターコネクトも考慮し、ProtoCompiler が What’s New in DesignWare IP? アとソフトウェアの連携を強く意識して開発されています。このため、 最新技術情報 プロトタイピング・チームが ProtoCompiler と HAPS の効果を最大限に引 Technology Update HAPS に最適化した設計 プロトタイピングのベスト・プラクティス する目的で使用されます。 検証編 Support Q&A イスが存在し、このことがプロトタイプのレイアウトに影響します。 フィジカル編 インターフェイスやUSBインターフェイスなど、数多くの外部インターフェ ProtoCompiler がこれほど詳細な情報を提供できるのは、ターゲット・ハー Support Q&A これに対し、携帯電話などのデザインではデジタル LCD を接続するための て 各 FPGA の 接 続 に ど の コ ネ ク タ・サ イ ト を 使 用 す る か を 判 断 し ま す。 論理合成編 成してくれます。プロトタイピング・チームは、このプランの指示に従っ Support Q&A 生成した最適な分割方法と配線方法に基づいてケーブリング・プランを作 ドウェアのアーキテクチャを熟知しているためです。 GPUの設計スタイルでは、プロトタイプの仕様とデザインのアーキテクチャ このようにターゲット・ハードウェア・システムを細部まで知り尽くしてい がコンカレントにリンクするため、ある程度抽象化したままで作業を進める ることは、ハイスピード・タイムドメイン・マルチプレキシング（HSTDM） ことができます（P18 掲載 を使用する場合や高度なデバッグ機能にも有利に作用し、最終的にシステム 階では物理的な詳細情報がほとんどありませんが、分割エンジンが最適な分 の早期立ち上げへとつながります。 割方法を見つけてくれます。このため、最初は FPGA 間の接続が十分多く存 図 4 のフロー・チャートの右側の経路）。この段 在すると仮定してシステムに制約を与えてターゲット・システムの仕様を抽 通常、サードパーティ製または内製のカスタム・ボードではこれほど短時間 象化し、分割エンジンが FPGA の物理的な I/O の制約を受けずに分割を実行 で効率的に結果が得られることはありません。現在、シノプシスの HAPS は できるようにしておきます。 最大 2 億 8800 万ゲートの ASIC デザインまでプロトタイピングが可能な 17 プロトタイプ作成の迅速化を支援するProtoCompiler 前ページより続く 開始 yes no トップレベル・ポートを含む 初期 TSS を作成 トップレベルのポートが 定義されている？ 抽象的な ターゲット・システムを作成 ポート・クラスタを作成 クロック以外のポートを割り当て MGB セルを割り当て FPGA 接続を検討 最終 TSS を作成 クロックとリセットを割り当て 最終的な分割デザインを生成 終了 図 4. 分割メソドロジ この抽象的な分割フェーズの後、プロトタイピング・チームが現実に沿っ た 具 体 的 な 制 約 条 件 を 与 え て 詳 細 な タ ー ゲ ッ ト 仕 様 を 生 成 す る と、 現在から将来にわたってイノベーションを加速 ProtoCompiler が物理的な制約条件を考慮して最適な分割方法を見つけ、 ProtoCompiler は数多くの画期的なテクノロジの採用によりプロトタイプ 配線も実行してくれます。 作成期間を短縮しており、設計チームは厳しい SoC 設計スケジュールの中 でバリデーションとソフトウェア開発の期間を最大限に確保できます。 このように、抽象的な分割フェーズと具体的な分割フェーズの間で緊密な反 復ループをステップ実行できるため、プロトタイピング・チームは TAT を ProtoCompiler と HAPS は緊密に統合されており、多くの作業を自動化して 最小限に抑えて効率的な解に収束できます。 最適な分割方法を短時間で見つけることができます。従来世代のプロトタイ ピング・ツールと比べた場合、プロトタイプ作成までの期間が 50% 短縮し、 ProtoCompiler で ASIC / SoC プロトタイプをプランニングする場合のベス 2 億 5 千万ゲートを超えるデザインも扱え、デバッグ容量も 20 倍に拡大す ト・プラクティスについては、シノプシスのホワイトペーパー「Solving the るなど、このソリューションには数多くの優れた利点があります。 ASIC Prototype Partition Problem with Synopsys ProtoCompiler」 で ※1 詳しくご説明しています。 詳細情報 • ホワイトペーパー：Solving the ASIC Prototype Partition Problem with Synopsys ProtoCompiler http://www.synopsys.com/cgi-bin/sld/pdfdla/pdfr1.cgi?file=protocompiler_wp.pdf ※1 • ビデオ：FPGA ベース・プロトタイピング http://www.synopsys.com/Systems/FPGABasedPrototyping/Pages/Videos.aspx • FPGA ベース・プロトタイピング・ソリューション・ファミリー http://www.synopsys.com/JP2/Systems/FPGABasedPrototyping/haps-dx • FPGA ベース・プロトタイピング・メソドロジ・マニュアル http://www.synopsys.com/Systems/FPGABasedPrototyping/FPMM 著者紹介 Troy Scott：シノプシスのプロダクト・マーケティング・マネージャ。FPGA ベース・プロトタイピング・ソフトウェア・ツールを担当。EDA および半導 体業界で 20 年の経験を持つ。これまで手がけた分野は HDL 合成およびシミュレーション、SoC プロトタイピング、IP の評価およびマーケティングと多岐 にわたる。 18
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