UltraScale アーキテ ク チ ャ
GTY ト ラ ン シーバー
Advance 仕様ユーザー ガ イ ド
UG578 (v1.0) 2014 年 6 月 23 日
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改訂履歴
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日付
バージ ョ ン
2014 年 6 月 23 日
1.0
内容
初版
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
2
目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : ト ラ ン シーバーおよびツールの概要
UltraScale アーキ テ ク チ ャ の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
UltraScale FPGAs Transceivers Wizard. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
シ ミ ュ レーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
イ ンプ リ メ ン テーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
第 2 章 : 共有機能
基準 ク ロ ッ ク の入力/出力の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
基準 ク ロ ッ ク の選択お よ び分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
チ ャ ネル PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ク ワ ッ ド PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
リ セ ッ ト お よ び初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
パ ワーダ ウ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ループバ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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18
23
27
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第 3 章 : ト ラ ンス ミ ッ ター
ト ラ ン ス ミ ッ タ ー (TX) の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
TX イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
TX 8B/10B エン コ ーダー. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
TX 同期ギ アボ ッ ク ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
TX 非同期ギ アボ ッ ク ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
TX バ ッ フ ァ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
TX バ ッ フ ァ ーのバ イ パ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
TX パ タ ーン ジ ェ ネ レー タ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
TX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
TX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
TX 位相 イ ン タ ーポ レー タ ー PPM コ ン ト ロ ー ラ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イ バー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
PCI Express デザ イ ン用の TX レ シーバー検出機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
TX の OOB 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
第 4 章 : レ シーバー
レ シーバー (RX) の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX アナ ロ グ フ ロ ン ト エン ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX の OOB 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX イ コ ラ イ ザー (DFE お よ び LPM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX CDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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RX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX のマージ ン解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX パ タ ーン チ ェ ッ カー. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX バ イ ト お よ び ワー ド ア ラ イ メ ン ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX 8B/10B デ コ ーダー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX バ ッ フ ァ ーのバ イ パ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX ク ロ ッ ク コ レ ク シ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX チ ャ ネル ボ ンデ ィ ン グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX 同期ギ アボ ッ ク ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX 非同期ギ アボ ッ ク ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RX イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ピ ンの説明お よ びデザ イ ンのガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
基準 ク ロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
GTY ト ラ ン シーバーの基準 ク ロ ッ ク のチ ェ ッ ク 項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
基準 ク ロ ッ ク の イ ン タ ーフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電源お よ びフ ィ ル タ リ ン グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電力分配ネ ッ ト ワー ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PCB デザ イ ンのチ ェ ッ ク リ ス ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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付録 A : 8B/10B の符号
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
GTYE3_COMMON プ リ ミ テ ィ ブの DRP ア ド レ ス マ ッ プ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP ア ド レ ス マ ッ プ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
付録 C : その他の リ ソ ースおよび法的通知
ザ イ リ ン ク ス リ ソ ース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソ リ ュ ーシ ョ ン セ ン タ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 1章
ト ラ ン シーバーおよびツールの概要
UltraScale アーキテ ク チ ャの概要
ザ イ リ ン ク ス の UltraScale™ アーキ テ ク チ ャ は、 高帯域幅の I/O と メ モ リ を必要 と す る 次世代アプ リ ケーシ ョ ンの要
件に対応す る だけでな く 、チ ッ プ上でデー タ を効率的に配線 し 処理する プ ロ グ ラ マブル デバ イ ス を実現 し た革新的な
アプ ロ ーチです。 UltraScale アーキ テ ク チ ャ をベース と す る FPGA は、 業界最先端を い く 革新的な技術に よ っ て高帯
域幅、 高使用率の幅広いシ ス テ ム要件に対応 し ます。 UltraScale アーキ テ ク チ ャ をベース に作成 さ れたデバ イ ス は多
数の構築ブ ロ ッ ク が共通 と な っ てい る ため、 製品間のデザ イ ン移行に最適なだけでな く 、 多 く の新 し い消費電力削減
機能に よ っ て総消費電力の低減 も 実現 さ れてい ます。
Kintex® UltraScale FPGA は、 特に ワ ッ ト あ た り の性能を重視 し なが ら 高い性能を実現 し てお り 、 無線、 有線、 信号処
理、 画像処理な ど のアプ リ ケーシ ョ ンに適 し てい ます。 DSP お よ びブ ロ ッ ク RAM の対 ロ ジ ッ ク の比率が高 く 、 低 コ
ス ト のパ ッ ケージに次世代 ト ラ ン シーバーが搭載 さ れてい る こ の FPGA は、 こ れ ら のアプ リ ケーシ ョ ン で求め ら れ る
機能を最適な組み合わせで備え てい ます。
Virtex® UltraScale FPGA は、 最 も 高いシ ス テ ム容量、 帯域幅、 そ し て性能を提供 し ます。 こ れ ま でにない ロ ジ ッ ク 容
量、 シ リ アル I/O 帯域幅、 オンチ ッ プ メ モ リ を持つ Virtex UltraScale フ ァ ミ リ は、 性能の水準を さ ら に高めた製品 と
な っ てい ます。
こ のユーザー ガ イ ド では、 UltraScale アーキ テ ク チ ャ の GTY ト ラ ン シーバーについて説明 し ます。 UltraScale アーキ
テ ク チ ャ に関す る その他の資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト (japan.xilinx.com/ultrascale) か ら 入手可能です。 GTY
ト ラ ン シーバーは Virtex UltraScale フ ァ ミ リ に内蔵 さ れてい ます。
機能
UltraScale アーキ テ ク チ ャ の GTY ト ラ ン シーバーは電力効率に優れ、 500Mb/s ～ 32.75Gb/s の ラ イ ン レー ト をサポー
ト し ます。 ま た、 柔軟な コ ン フ ィ ギ ュ レーシ ョ ンが可能であ り UltraScale アーキ テ ク チ ャ のプ ロ グ ラ マブル ロ ジ ッ ク
リ ソ ース と 密接に統合 さ れてい ます。 表 1-1 に、 さ ま ざ ま な アプ リ ケーシ ョ ンに対応す る ト ラ ン シーバーの機能を グ
ループ別に示 し ます。
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
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第 1 章 : ト ラ ン シーバーおよびツールの概要
表 1-1 : GTY ト ラ ン シーバーの機能
グループ
PCS
機能
異な る ラ イ ン レー ト 要件をサポー ト す る 2 バ イ ト 、 4 バ イ ト 、 8 バ イ ト の内部デー タ パ ス
8B/10B エン コ ー ド お よ びデコ ー ド
64B/66B と 64B/67B をサポー ト
PCI Express® Gen3 128B/130B エン コ ー ド お よ びデコ ー ド
カ ン マ検出お よ びバ イ ト / ワー ド ア ラ イ メ ン ト
PRBS ジ ェ ネ レー タ ーお よ びチ ェ ッ カー
TX 位相 FIFO
ク ロ ッ ク コ レ ク シ ョ ン/チ ャ ネル ボ ンデ ィ ン グ用の RX エ ラ ス テ ィ ッ ク FIFO
バ ッ フ ァ ー バ イ パス での固定レ イ テ ン シ をサポー ト
プ ロ グ ラ マブル ロ ジ ッ ク イ ン タ ーフ ェ イ ス
100Gb Attachment Unit Interface (CAUI) をサポー ト
マルチ レーン モー ド でのバ ッ フ ァ ー バ イ パ ス を ネ イ テ ィ ブ サポー ト
外部 VCXO (電圧制御 ク リ ス タ ル オシ レー タ ー) の代替にな る TX 位相 イ ン タ ーポ レー タ ー PPM コ
ン ト ローラー
PMA
高ジ ッ タ ー性能を実現す る 、共有 LC タ ン ク 型 PLL (位相 ロ ッ ク ループ) を各 ク ワ ッ ド に 2 つずつ備
える
ク ロ ッ キ ン グに優れた柔軟性を与え る リ ン グ PLL を各チ ャ ネルにそれぞれ 1 つずつ備え る
低消費電力モー ド (LPM) と 呼ばれ る 電力効率の優れた適応型 リ ニ ア イ コ ラ イ ザー モー ド 、 自動適
応可
11 タ ッ プの判定帰還 イ コ ラ イ ザー (DFE)、 自動適応可
送信プ リ エン フ ァ シ ス
プ ロ グ ラ マブル送信出力
PCI Express デザ イ ン用の ビー コ ン信号
SATA デザ イ ンに対応す る COM 信号を含む OOB 信号伝送
最大 32.75Gb/s の ラ イ ン レー ト をサポー ト
GTY ト ラ ン シーバーは、 次の使用モー ド をサポー ト し ます。
•
PCI Express、 リ ビ ジ ョ ン 1.1/2.0/3.0
•
SFF-8431 (SFP+)
•
10GBASE-R/KR
•
Interlaken
•
10Gb Attachment Unit Interface (XAUI)、 Reduced Pin eXtended Attachment Unit Interface (RXAUI)、 100Gb Attachment
Unit Interface (CAUI)、 40Gb Attachment Unit Interface (XLAUI)
•
Common Packet Radio Interface (CPRI™)、 Open Base Station Architecture Initiative (OBSAI)
•
OC-48/192
•
Optical-channel Transport Unit (OTU) : OTU-1、 OTU-2、 OTU-3、 OTU-4
•
Serial RapidIO (SRIO)
•
Serial Advanced Technology Attachment (SATA)、 Serial Attached SCSI (SAS)
•
Serial Digital Interface (SDI)
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第 1 章 : ト ラ ン シーバーおよびツールの概要
旧世代 FPGA と の主な違い
•
最大 32.75Gb/s の ラ イ ン レー ト をサポー ト
•
64B/66B と 64B/67B ギ アボ ッ ク ス をサポー ト
•
PRBS ジ ェ ネ レー タ ーお よ びチ ェ ッ カー
•
PCIe Gen3 をサポー ト す るデー タ パ ス を追加
•
ク ロ ッ キ ン グ機能を強化 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク での 64B/66B タ イ プ プ ロ ト コ ルを柔軟にサポー ト
UltraScale アーキ テ ク チ ャ ベース デバ イ ス の フ ァ ン ク シ ョ ン ブ ロ ッ ク に関する その他の情報は、次の資料を参照 し て
く だ さ い。
•
『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG570) [参照 1] は、 デバ イ ス コ ン フ ィ
ギ ュ レーシ ョ ンについて説明 し てい ます。
•
『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) [参照 2] は、 I/O リ ソ ース について説明
し てい ます。
•
『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] は、 ミ ッ ク ス ド モー ド ク
ロ ッ ク マネージ ャ ー (MMCM) お よ び ク ロ ッ キ ン グについて説明 し てい ます。
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第 1 章 : ト ラ ン シーバーおよびツールの概要
図 1-1 に、4 つの GTYE3_CHANNEL プ リ ミ テ ィ ブ と 1 つの GTYE3_COMMON プ リ ミ テ ィ ブを含む ク ワ ッ ド を示し ます。
X-Ref Target - Figure 1-1
GTYE3_CHANNEL
CPLL
TX
RX
GTYE3_CHANNEL
CPLL
Recovered
clock routed
directly from
the PMA
TX
RX
QPLL0
IBUFDS_GTE3 /
OBUFDS_GTE3
GTYE3_COMMON
REFCLK
Distribution
QPLL1
IBUFDS_GTE3 /
OBUFDS_GTE3
GTYE3_CHANNEL
CPLL
TX
RX
GTYE3_CHANNEL
CPLL
TX
RX
UG578_c1_01_061114
図 1-1 : GTY ト ラ ン シーバーのク ワ ッ ド コ ン フ ィ ギ ュ レーシ ョ ン
1 つの GTYE3_COMMON プ リ ミ テ ィ ブ と 4 つの GTYE3_CHANNEL プ リ ミ テ ィ ブで構成 さ れた グループ を ク ワ ッ ド
(Q) と いい ます。
GTYE3_COMMON プ リ ミ テ ィ ブには、2 つの LC タ ン ク 型 PLL (QPLL0 お よ び QPLL1) があ り ます。GTYE3_COMMON
は、 LC タ ン ク 型 PLL を使用す る アプ リ ケーシ ョ ンの場合のみ イ ン ス タ ン シエー ト する 必要があ り ます。
各 GTYE3_CHANNEL プ リ ミ テ ィ ブは、 チ ャ ネル PLL (CPLL)、 ト ラ ン ス ミ ッ タ ー、 レ シーバーを それぞれ 1 つ備え
てい ます。
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第 1 章 : ト ラ ン シーバーおよびツールの概要
図 1-2 に、 GTYE3_CHANNEL プ リ ミ テ ィ ブの ト ポ ロ ジ を示 し ます。
X-Ref Target - Figure 1-2
TX Async
Gearbox
Pattern
Generator
TX Sync Gearbox
PCIe
Beacon
TX
TX
TX OOB Pre/
Driver and Post
PCIe Emp
PISO
TX PIPE
Control
SATA
OOB
Polarity
8B/10B
Encoder
TX
Clock
Dividers
Phase
Adjust
FIFO
TX
Interface
128B/130B
Encoder
TX Phase
Interpolator
Controller
TX Phase
Interpolator
TX PMA
From Channel
Clocking
Architecture
TX PCS
To RX Parallel Data
(Near-End PCS
Loopback)
From RX Parallel
Data (Far-End PMA
Loopback)
From RX Parallel
Data (Far-End PCS
Loopback)
From Channel
Clocking
Architecture
RX
Clock
Dividers
RX
EQ
RX PIPE
Control
DFE
Polarity
SIPO
Comma
Detect
and
Align
RX Status
Control
8B/10B
Decoder
RX OOB
RX
Elastic
Buffer
PRBS
Checker
RX
Interface
RX Sync
Gearbox
RX Async
Gearbox
128B/130B
Decoder
Block
Detect
Align
PCIe RX
Buffer
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図 1-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの ト ポロ ジ
RX/TX ク ロ ッ ク 分周器へ ク ロ ッ ク を供給す る チ ャ ネル ク ロ ッ キ ン グ アーキ テ ク チ ャ の詳細は、 23 ページの図 2-6 を
参照 し て く だ さ い。
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第 1 章 : ト ラ ン シーバーおよびツールの概要
UltraScale FPGAs Transceivers Wizard
UltraScale FPGAs Transceivers Wizard (以降ウ ィ ザー ド と 呼ぶ) は、GTY ト ラ ンシーバーのプ リ ミ テ ィ ブ (GTYE3_COMMON
および GTYE3_CHANNEL) を イ ン ス タ ンシエー ト する際の ラ ッ パー生成に有用です。 こ の ウ ィ ザー ド は、 IP カ タ ロ グの
[IO Interfaces] カテゴ リ にあ り ます。
推奨 : こ れを使用す る 前に、 必ず最新の IP ア ッ プデー ト を ダ ウ ン ロ ー ド し て く だ さ い。 ウ ィ ザー ド の使用方法は、
『UltraScale FPGAs Transceivers Wizard v1.0 : Vivado Design Suite 向け製品ガ イ ド 』 (PG182) [参照 4] を参照 し て く だ さ い。
シ ミ ュ レーシ ョ ン
機能の説明
GTYE3_CHANNEL プ リ ミ テ ィ ブ と GTYE3_COMMON プ リ ミ テ ィ ブ を 使用す る シ ミ ュ レ ーシ ョ ン の場合、 シ ミ ュ
レーシ ョ ン環境お よ びテ ス ト ベンチについて特定の要件があ り ます。使用ハー ド ウ ェ ア記述言語 (HDL) に基づいてサ
ポー ト さ れ る シ ミ ュ レー タ の環境設定方法は、 最新版の 『Vivado Design Suite ユーザー ガ イ ド : ロ ジ ッ ク シ ミ ュ レー
シ ョ ン』 (UG900) [参照 5] を参照 し て く だ さ い。
GTYE3_CHANNEL プ リ ミ テ ィ ブ と GTYE3_COMMON プ リ ミ テ ィ ブ を使用す る デザ イ ンのシ ミ ュ レーシ ョ ン の要件
は次の と お り です。
•
シ ミ ュ レー タ が SecureIP モデルをサポー ト し てい る 。
つま り 、 モデル化 さ れたブ ロ ッ ク の イ ンプ リ メ ン テーシ ョ ンに使用 さ れ る Verilog HDL の暗号化バージ ョ ン をサ
ポ ー ト す る 必要が あ り ま す。 SecureIP は、 IP 暗号化方式です。 SecureIP モデル を サ ポ ー ト す る に は、 Verilog
LRM—IEEE Std 1364-2005 暗号化に準拠する シ ミ ュ レー タ が必要です。
•
VHDL シ ミ ュ レーシ ョ ン用の混合言語シ ミ ュ レー タ 。
SecureIP モデルは基本的に Verilog を使用 し ます。 こ れ ら を VHDL デザ イ ン で使用す る 場合は、 混合言語シ ミ ュ
レー タ が必要です。 シ ミ ュ レー タ は、 VHDL お よ び Verilog を同時にシ ミ ュ レーシ ョ ンす る こ と が要求 さ れます。
•
GTY ト ラ ン シーバーの SecureIP モデルが イ ン ス ト ール さ れてい る 。
•
SecureIP の使用に対応す る よ う にシ ミ ュ レー タ が適切に設定 さ れてい る (初期化フ ァ イ ル、 環境変数)。
•
シ ミ ュ レー タ の精度が適切に設定 さ れてい る (Verilog)。
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第 1 章 : ト ラ ン シーバーおよびツールの概要
イ ン プ リ メ ン テーシ ョ ン
機能の説明
通常、 GTY ト ラ ン シーバー ク ワ ッ ド の位置は設計プ ロ セ ス の初期段階で指定 し ます。 ク ロ ッ ク リ ソ ース を適切に使
用 し 、 ボー ド 設計時のシ グナル イ ン テ グ リ テ ィ の解析を容易にする ため、 イ ンプ リ メ ン テーシ ョ ン フ ロ ーでは XDC
フ ァ イ ル内で配置制約を使用す る こ と に よ っ て こ の指定を円滑に行い ます。
各 GTY ト ラ ン シーバー チ ャ ネル と 共通プ リ ミ テ ィ ブの位置は、 列番号 と その列内での位置を表す XY 座標を使用 し
て指定 し ます。 X0Y0 座標の ト ラ ン シーバーは、 与え ら れたデバ イ ス/パ ッ ケージの組み合わせで、 一番下に位置す る
バン ク の最 も 下に配置 さ れます。
GTY ト ラ ン シーバーを使用す る デザ イ ンの XDC フ ァ イ ルの生成方法は 2 通 り あ り ますが、 UltraScale FPGAs
Transceivers Wizard の使用を推奨 し ます。 こ の ウ ィ ザー ド で ト ラ ン シーバーを コ ン フ ィ ギ ュ レーシ ョ ン し 、 GTY ト ラ
ン シーバーの配置情報のプ レース ホルダーを含む XDC フ ァ イ ル テ ンプ レー ト を自動的に生成 し ます。 こ の方法で生
成 さ れた XDC フ ァ イ ルは編集可能で、 パ ラ メ ー タ ーや配置情報を アプ リ ケーシ ョ ン用にカ ス タ マ イ ズで き ます。
XDC フ ァ イ ルを生成す る も う 1 つの方法は手書 き に よ る も のです。 こ の方法で作成す る 場合、 ト ラ ン シーバーの動
作を制御す る コ ン フ ィ ギ ュ レーシ ョ ン属性お よ び タ イ ル位置のパ ラ メ ー タ ーの両方を入力す る 必要があ り ます。GTY
ト ラ ン シーバーの コ ン フ ィ ギ ュ レーシ ョ ンに必要なすべてのパ ラ メ ー タ ーを確実に入力す る よ う 、 十分に注意 し て く
だ さ い。
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第 1 章 : ト ラ ン シーバーおよびツールの概要
LC タ ン ク 型 PLL が必要な アプ リ ケーシ ョ ン では、 GTYE3_COMMON プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト す る 必要
があ り ます (図 1-3 を参照)。
X-Ref Target - Figure 1-3
GTYE3_COMMON
IBUFDS_GTE3
GTYE3_CHANNEL
QPLL0
2
TX
QPLL1
RX
CPLL
GTYE3_CHANNEL
TX
RX
CPLL
GTYE3_CHANNEL
TX
RX
CPLL
GTYE3_CHANNEL
TX
RX
CPLL
UG578_c1_03_041514
図 1-3 : 4 つのチ ャ ネルの コ ン フ ィ ギ ュ レーシ ョ ン (GTYE3_COMMON の QPLL から 基準ク ロ ッ ク が供給 さ れる)
各チ ャ ネルにはチ ャ ネル PLL (CPLL) が 1 つ含まれます。 し たがっ て、 GTYE3_COMMON プ リ ミ テ ィ ブ を イ ン ス タ ン
シエー ト す る 必要がな く 、 基準 ク ロ ッ ク を直接 GTYE3_CHANNEL プ リ ミ テ ィ ブに接続で き ます。
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第 2章
共有機能
基準ク ロ ッ クの入力/出力の構造
機能の説明
GTY ト ラ ン シーバーの基準 ク ロ ッ ク の構造は、 入力お よ び出力の 2 つの動作モー ド を サポー ト し ま す。 入力モー ド
の場合、 ク ワ ッ ド PLL ま たはチ ャ ネル PLL の駆動に使用する 専用の基準 ク ロ ッ ク I/O ピ ンにユーザー デザ イ ンか ら
ク ロ ッ ク を供給 し ます。 出力モー ド の場合、 同 じ ク ワ ッ ド 内にあ る 4 つのチ ャ ネルのいずれか ら 出力 さ れ る リ カバ リ
ク ロ ッ ク (RXRECCLKOUT) が専用の基準 ク ロ ッ ク I/O ピ ン に接続 さ れ ます。 その後、 こ の出力 ク ロ ッ ク は別の場所
で基準 ク ロ ッ ク 入力 と し て使用で き ます。 こ れ ら の動作モー ド は、 実行中に変更す る こ と はで き ません。
入力モー ド
図 2-1 に、 基準 ク ロ ッ ク の入力モー ド の構造を示 し ます。 入力は両端が 4/5 MGTAVCC に接続 さ れた 50Ω で内部終端
さ れてい ます。 基準 ク ロ ッ ク は、 IBUFDS_GTE3 ソ フ ト ウ ェ ア プ リ ミ テ ィ ブに イ ン ス タ ン シエー ト さ れてい ます。 基
準 ク ロ ッ ク の入力を制御す る ポー ト お よ び属性は、 IBUFDS_GTE3 プ リ ミ テ ィ ブへ接続 さ れてい ます。
図 2-1 に、 基準 ク ロ ッ ク 入力バ ッ フ ァ ーの内部構造を示 し ます。
X-Ref Target - Figure 2-1
IBUFDS_GTE3
MGTAVCC
GTREFCLKP0/1
GTREFCLKN0/1
I
IB
To GTREFCLK0/1 of
GTYE3_CHANNEL or
GTYE3_COMMON
Nominal
50Ω
Nominal
50Ω
O
4/5
MGTAVCC
2'b00
/2
CEB
2'b01
1'b0
2'b10
Reserved
2'b11
To
HROW
ODIV2
REFCLK_HROW_CK_SEL
UG578_c2_01_061114
図 2-1 : 基準ク ロ ッ ク入力の構造
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第 2 章 : 共有機能
ポー ト お よび属性
表 2-1 に、 IBUFDS_GTE3 ソ フ ト ウ ェ ア プ リ ミ テ ィ ブの基準 ク ロ ッ ク 入力ポー ト を示 し ます。
表 2-1 : 基準ク ロ ッ ク 入力ポー ト (IBUFDS_GTE3)
ポー ト
方向
クロッ ク ド メ イン
説明
入力
N/A
ク ロ ッ ク バ ッ フ ァ ー用の ア ク テ ィ ブ Low の非同期 ク ロ ッ ク イ
ネ ー ブ ル信号 です。 こ の信号が High に な る と 、 ク ロ ッ ク バ ッ
フ ァ ーへの電力供給が停止 し ます。
I
入力
(パ ッ ド )
N/A
GTREFCLK0P お よ び GTREFCLK1P へマ ッ プ さ れ る 、 基準 ク ロ ッ
ク 入力ポー ト です。
IB
入力
(パ ッ ド )
N/A
GTREFCLK0N お よ び GTREFCLK1N へマ ッ プ さ れ る 、 基準 ク ロ ッ
ク 入力ポー ト です。
O
出力
N/A
GTYE3_COMMON ま た は GTYE3_CHANNEL ソ フ ト ウ ェ ア プ リ
ミ テ ィ ブの GTREFCLK[0/1] 信号を駆動 し ます。 詳細は、 18 ページ
の 「基準 ク ロ ッ ク の選択お よ び分配」 を参照 し て く だ さ い。
ODIV2
出力
N/A
こ の出力は、 O 信号ま たは O を 2 分周 し た信号を出力す る よ う に
設定で き ます。 ま た、 HROW 配線を介 し て BUFG_GT を駆動で き
ます。 詳細は、 18 ページの 「基準 ク ロ ッ ク の選択お よ び分配」 を
参照 し て く だ さ い。
CEB
表 2-2 に、 基準 ク ロ ッ ク 入力を構成す る IBUFDS_GTE3 ソ フ ト ウ ェ ア プ リ ミ テ ィ ブの属性を示 し ます。
表 2-2 : 基準ク ロ ッ ク 入力の属性 (IBUFDS_GTE3)
属性
タ イプ
説明
REFCLK_EN_TX_PATH
1 ビ ッ ト バイナ リ
予約。 常に 1'b0 に設定する 必要があ り ます。
REFCLK_HROW_CK_SEL
2 ビ ッ ト バイナ リ
ODIV2 出力を設定 し ます。
2'b00 : ODIV2 = O
2'b01 : ODIV2 = O を 2 分周 し た信号
2'b10 : ODIV2 = 1'b0
2'b11 : 予約
REFCLK_ICNTL_RX
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
基準 ク ロ ッ ク モー ド は、 OBUFDS_GTE3 お よ び OBUFDS_GTE3_ADV の 2 つの ソ フ ト ウ ェ ア プ リ ミ テ ィ ブ を用いて
利用で き ます。 ど ち ら のプ リ ミ テ ィ ブ を使用す る かはアプ リ ケーシ ョ ンに よ っ て決定 し ます。 RXRECCLKOUT が常
に同 じ チ ャ ネルか ら 生成 さ れ る 場合は、 OBUFDS_GTE3 を使用 し て く だ さ い。 RXRECCLKOUT を供給す る チ ャ ネル
が動作中に変更可能な場合は、 OBUFDS_GTE3_ADV を使用 し ます。 OBUFDS_GTE3_ADV プ リ ミ テ ィ ブの使用時は、
GTYE3_COMMON プ リ ミ テ ィ ブ も イ ン ス タ ン シエー ト し ます。 OBUFDS_GTE3 プ リ ミ テ ィ ブの使用時は、 GTYE3_
COMMON を イ ン ス タ ン シエー ト す る 必要はあ り ません。
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第 2 章 : 共有機能
出力モー ド - OBUFDS_GTE3
図 2-2 に、 OBUFDS_GTE3 プ リ ミ テ ィ ブ を用いた、 基準 ク ロ ッ ク の出力モー ド の構造を示 し ます。 基準 ク ロ ッ ク の出
力を制御す る ポー ト お よ び属性は、 OBUFDS_GTE3 プ リ ミ テ ィ ブへ接続 さ れてい ます。
X-Ref Target - Figure 2-2
OBUFDS_GTE3
MGTAVCC
O
GTREFCLKP0/1
From
RXRECCLKOUT of
GTYE3_CHANNEL
I
OB
GTREFCLKN0/1
CEB
UG578_c2_02_061114
図 2-2 : OBUFDS_GTE3 を用いた基準ク ロ ッ ク 出力の使用モデル
ポー ト お よび属性
表 2-3 に、 OBUFDS_GTE3 ソ フ ト ウ ェ ア プ リ ミ テ ィ ブのポー ト を示 し ます。
表 2-3 : 基準ク ロ ッ ク 出力ポー ト (OBUFDS_GTE3)
ポー ト
方向
クロ ッ ク ド メ イン
説明
CEB
入力
N/A
ク ロ ッ ク バ ッ フ ァ ー用のア ク テ ィ ブ Low の非同期 ク ロ ッ ク イ ネーブ
ル信号です。 こ の信号が High にな る と 、 ク ロ ッ ク バ ッ フ ァ ーへの電
力供給が停止し ます。
I
入力
N/A
リ カバ リ ク ロ ッ ク 入力です。 同 じ ク ワ ッ ド 内にあ る 4 つの GTYE3_
CHANNEL の う ちの 1 つの出力ポー ト RXRECCLKOUT に接続し ます。
O
出力
N/A
GTREFCLK0P お よ び GTREFCLK1P へマ ッ プ さ れ る 、 基準 ク ロ ッ ク
出力ポー ト です。
OB
出力
N/A
GTREFCLK0N お よ び GTREFCLK1N へマ ッ プ さ れ る 、 基準 ク ロ ッ ク
出力ポー ト です。
表 2-4 に、 基準 ク ロ ッ ク 出力を構成す る OBUFDS_GTE3 ソ フ ト ウ ェ ア プ リ ミ テ ィ ブの属性を示 し ます。
表 2-4 : 基準ク ロ ッ ク 出力の属性 (OBUFDS_GTE3)
属性
タ イプ
説明
REFCLK_EN_TX_PATH
1 ビ ッ ト バイナ リ
予約。 常に 1'b1 に設定す る 必要があ り ます。
REFCLK_ICNTL_TX
5 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 2 章 : 共有機能
出力モー ド - OBUFDS_GTE3_ADV
図 2-3 に、 OBUFDS_GTE3_ADV プ リ ミ テ ィ ブ を用いた、 基準 ク ロ ッ ク の出力モー ド の構造を示 し ます。 基準 ク ロ ッ
ク の出力を制御す る ポー ト お よ び属性は、 OBUFDS_GTE3_ADV お よ び GTYE3_COMMON プ リ ミ テ ィ ブへ接続 さ れ
てい ます。 GTYE3_COMMON の RXRECCLK0_SEL ポー ト お よ び RXRECCLK1_SEL ポー ト は、 同 じ ク ワ ッ ド 内にあ
る 4 つの異な る チ ャ ネルか ら 出力 さ れ る RXRECCLKOUT のいずれか を選択する マルチプ レ ク サーを制御 し ます。
X-Ref Target - Figure 2-3
OBUFDS_GTE3_ADV
MGTAVCC
I[0]
2'b00
O
GTREFCLKP0
I[1]
2'b01
2'b10
GTREFCLKN0
2'b11
OB
I[2]
I[3]I
GTYE3_CHANNEL 0
CEB
RXRECCLKOUT
RXRECCLK_SEL
GTYE3_CHANNEL 1
RXRECCLKOUT
RXRECCLK0_SEL
GTYE3_COMMON
GTYE3_CHANNEL 2
RXRECCLKOUT
RXRECCLK1_SEL
GTYE3_CHANNEL 3
OBUFDS_GTE3_ADV
MGTAVCC
RXRECCLK_SEL
RXRECCLKOUT
I[0]
GTREFCLKP1
2'b00
O
I[1]
2'b01
2'b10
GTREFCLKN1
2'b11
OB
I[2]
I[3]
CEB
UG578_c2_03_061114
図 2-3 : OBUFDS_GTE3_ADV を用いる基準ク ロ ッ ク出力の使用モデル
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第 2 章 : 共有機能
ポー ト お よび属性
表 2-5 に、 OBUFDS_GTE3_ADV ソ フ ト ウ ェ ア プ リ ミ テ ィ ブのポー ト を示 し ます。
表 2-5 : 基準ク ロ ッ ク 出力ポー ト (OBUFDS_GTE3_ADV)
方向
クロッ ク ド メ イン
説明
CEB
ポー ト
入力
N/A
ク ロ ッ ク バ ッ フ ァ ー用のア ク テ ィ ブ Low の非同期 ク ロ ッ ク イ
ネーブル信号です。 こ の信号が High にな る と 、 ク ロ ッ ク バ ッ
フ ァ ーへの電力供給が停止 し ます。
I[3:0]
入力
N/A
リ カバ リ ク ロ ッ ク 入力バ ス です。
チャ ネル 0 へマ ッ プする GTYE3_CHANNEL の RXRECCLKOUT
に I[0] を接続し ます。
チャ ネル 1 へマ ッ プする GTYE3_CHANNEL の RXRECCLKOUT
に I[1] を接続し ます。
チャ ネル 2 へマ ッ プする GTYE3_CHANNEL の RXRECCLKOUT
に I[2] を接続し ます。
チャ ネル 3 へマ ッ プする GTYE3_CHANNEL の RXRECCLKOUT
に I[3] を接続し ます。
O
出力
N/A
GTREFCLK0P お よ び GTREFCLK1P へマ ッ プ さ れ る 、 基準 ク
ロ ッ ク 出力ポー ト です。
OB
出力
N/A
GTREFCLK0N お よ び GTREFCLK1N へマ ッ プ さ れ る 、 基準 ク
ロ ッ ク 出力ポー ト です。
RXRECCLK_SEL[1:0]
入力
非同期
リ カバ リ ク ロ ッ ク 入力用の選択を制御 し ます。
GTYE3_COMMON か ら の RXRECCLK0_SEL[1:0] 出力 ま た は
RXRECCLK1_SEL[1:0] 出力のいずれかに接続 し ます。
O、 OB が GTREFCLK0P/N にマ ッ プ さ れてい る 場合、
RXRECCLK0_SEL を使用 し ます。
O、 OB が GTREFCLK1P/N にマ ッ プ さ れてい る 場合、
RXRECCLK1_SEL を使用 し ます。
表 2-6 に、 基準 ク ロ ッ ク 出力を構成す る OBUFDS_GTE3_ADV ソ フ ト ウ ェ ア プ リ ミ テ ィ ブの属性を示 し ます。
表 2-6 : 基準ク ロ ッ ク 出力の属性 (OBUFDS_GTE3_ADV)
属性
タ イプ
説明
REFCLK_EN_TX_PATH
1 ビ ッ ト バイナ リ
予約。 常に 1'b1 に設定す る 必要があ り ます。
REFCLK_ICNTL_TX
5 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 2 章 : 共有機能
基準ク ロ ッ クの選択および分配
機能の説明
UltraScale デバ イ ス の GTY ト ラ ン シーバーには複数の基準 ク ロ ッ ク 入力オプシ ョ ンがあ り ます。 ク ロ ッ ク の選択や可
用性は 7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー と 同 じ ですが、 UltraScale デバ イ ス の GTH ト ラ ン シーバーの基準
ク ロ ッ ク アーキ テ ク チ ャ は、 2 つの LC タ ン ク 型 PLL (QPLL) と 1 つの リ ン グ オシ レー タ ー (CPLL) 型 PLL をサポー
ト し ます。
構造的には、ク ワ ッ ド (Q) と 呼ばれる グループの中に 4 つの GTYE3_CHANNEL プ リ ミ テ ィ ブ、1 つの GTYE3_COMMON
プ リ ミ テ ィ ブ、 2 つの専用の外部基準 ク ロ ッ ク ピ ン ペア、 お よ び専用の基準 ク ロ ッ ク 配線が含まれてい ます。
GTYE3_CHANNEL プ リ ミ テ ィ ブは、 各 ト ラ ン シーバーに イ ン ス タ ン シエー ト さ れ る 必要があ り ます。 高性能 QPLL
が必要な場合は、 GTYE3_COMMON プ リ ミ テ ィ ブの イ ン ス タ ン シエー ト も 必要です。 ク ワ ッ ド (Q(n)) の基準 ク ロ ッ
ク は 一般 に、 GTNORTHREFCLK を 介 し て 下 に あ る 最大 で 2 つ の ク ワ ッ ド (Q(n–1) ま た は Q(n-2)) か ら 、 ま た は
GTSOUTHREFCLK を介 し て上にあ る 最大で 2 つの ク ワ ッ ド (Q(n+1) ま たは Q(n+2)) か ら も 供給で き ます。 ス タ ッ ク
ド シ リ コ ン イ ン タ ー コ ネ ク ト (SSI) テ ク ノ ロ ジ をサポー ト す る デバ イ ス の場合、 GTNORTHREFCLK お よ び
GTSOUTREFCLK ポー ト を介す る 基準 ク ロ ッ ク の共有は、 デバ イ ス自身の SLR (Super Logic Region) 内に制限 さ れて
い ます。 SSI テ ク ノ ロ ジの詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。 ラ イ ン レー ト が
16.375Gb/s を超え る チ ャ ネルには別の ク ワ ッ ド か ら 基準 ク ロ ッ ク を供給で き ないため、 同 じ ク ワ ッ ド 内にあ る 2 つの
ロ ーカル基準 ク ロ ッ ク ピ ン ペアのいずれか を使用す る 必要があ り ます。
基準 ク ロ ッ ク の特徴は次の と お り です。
•
上下方向へ ク ロ ッ ク 配線
•
QPLL ま たは CPLL へ柔軟に ク ロ ッ ク を入力
•
QPLL ま たは CPLL の基準 ク ロ ッ ク を静的ま たは動的に選択可能
ク ワ ッ ド アーキ テ ク チ ャ には、 4 つの GTY ト ラ ン シーバー、 2 つの専用基準 ク ロ ッ ク ピ ン ペア、 お よ び専用の上下
方向の基準 ク ロ ッ ク 配線があ り ます。 ク ワ ッ ド 内の各 GTY ト ラ ン シーバーには、 6 つの ク ロ ッ ク 入力があ り ます。
•
2 つの ロ ーカル基準 ク ロ ッ ク ピ ン ペア、 GTREFCLK0 ま たは GTREFCLK1
•
上にあ る ク ワ ッ ド か ら 受け る 2 つの基準 ク ロ ッ ク ピ ン ペア (GTSOUTHREFCLK0 ま たは GTSOUTHREFCLK1)
•
下にあ る ク ワ ッ ド か ら 受け る 2 つの基準 ク ロ ッ ク ピ ン ペア (GTNORTHREFCLK0 ま たは GTNORTHREFCLK1)
上にあ る 2 つの ク ワ ッ ド Q(n+1) お よ び Q(n+2) か ら 供給で き る ク ロ ッ ク ソ ース は全部で 4 つあ り ますが、下方向の ク
ロ ッ ク 入力は 2 つ し かないため、 上の ク ワ ッ ド か ら Q(n) に対 し て同時に物理接続で き る 基準 ク ロ ッ ク ピ ン ペアは 2
つま でです。 ま た、 上の ク ワ ッ ド Q(n+1) が さ ら に 2 つ上の ク ワ ッ ド Q(n+3) か ら 基準 ク ロ ッ ク ピ ン ペア を受けてい
る 場合、 上にあ る ク ワ ッ ド か ら 受け る こ と ので き る 基準 ク ロ ッ ク ピ ン ペアの数は 4 つか ら 2 つま たは 3 つに減少 し
ます。 こ れは、 各 ク ワ ッ ド に接続 し てい る 下方向の基準 ク ロ ッ ク 配線 ト ラ ッ ク が合計で 2 つ し かないためです。 下の
ク ワ ッ ド か ら 基準 ク ロ ッ ク を供給す る 場合 も 同 じ 規則が適用 さ れます。下にあ る 2 つの ク ワ ッ ド Q(n-1) お よ び Q(n-2)
か ら 供給で き る ク ロ ッ ク ソ ース は全部で 4 つあ り ますが、上方向の ク ロ ッ ク 入力は 2 つ し かないため、 下の ク ワ ッ ド
か ら Q(n) に対 し て同時に物理接続で き る 基準 ク ロ ッ ク ピ ン ペアは 2 つま でです。 ま た、 下の ク ワ ッ ド Q(n-1) が さ ら
に 2 つ下の ク ワ ッ ド Q(n-3) か ら 基準 ク ロ ッ ク ピ ン ペア を受けてい る 場合、 下にあ る ク ワ ッ ド か ら 受け る こ と ので き
る 基準 ク ロ ッ ク ピ ン ペアの数は 4 つか ら 2 つま たは 3 つに減少 し ます。 こ れは、 各 ク ワ ッ ド に接続 し てい る 上方向
の基準 ク ロ ッ ク 配線 ト ラ ッ ク も 合計で 2 つ し かないためです。 た と えば、 Q(n-1) の基準 ク ロ ッ ク を両方 と も Q(n-3) か
ら 供給 し て い る 場合、 Q(n) に下の ク ワ ッ ド か ら 基準 ク ロ ッ ク ピ ン を供給で き る のは Q(n-1) のみです。 Q(n-3) か ら
Q(n-1) へ 2 つの基準 ク ロ ッ ク を供給す る ために 2 つの配線 ト ラ ッ ク が既に使用 さ れてい る ため、 Q(n) は Q(n-2) の基
準 ク ロ ッ ク ピ ンにはア ク セ ス で き ません。
図 2-4 に、 1 つの GTYE3_COMMON プ リ ミ テ ィ ブ内にあ る基準 ク ロ ッ ク のマルチプ レ ク サー構造図を示 し ます。 こ の
マルチプ レ ク サーへ複数の基準 ク ロ ッ ク ソ ース を接続す る 場合には、 QPLL0REFCLKSEL お よ び QPLL1REFCLKSEL
ポ ー ト が必要です。 通常は、 単一基準 ク ロ ッ ク の使用が最 も 一般的です。 こ の場合、 QPLL0REFCLKSEL お よ び
QPLL1REFCLKSEL ポー ト を 3'b001 に接続 し ます。 複雑なマルチプ レ ク サーお よ び関連配線の処理は、 ザ イ リ ン ク
ス ツールで実行 さ れます。
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第 2 章 : 共有機能
X-Ref Target - Figure 2-4
GTYE3_COMMON
QPLL0REFCLKSEL[2:0]
GTREFCLK00
GTREFCLK10
GTNORTHREFCLK00
GTNORTHREFCLK10
GTSOUTHREFCLK00
GTSOUTHREFCLK10
GTGREFCLK0
0
1
2
3
4
5
6
7
QPLL0
QPLL0OUTCLK
QPLL0OUTREFCLK
QPLL1REFCLKSEL[2:0]
GTREFCLK01
GTREFCLK11
GTNORTHREFCLK01
GTNORTHREFCLK11
GTSOUTHREFCLK01
GTSOUTHREFCLK11
GTGREFCLK1
0
1
2
3
4
5
6
7
QPLL1
QPLL1OUTCLK
QPLL1OUTREFCLK
UG578_c2_04_061114
図 2-4 : QPLL の基準ク ロ ッ ク 選択マルチ プ レ クサー
同様に、 図 2-5 に、 1 つの GTYE3_CHANNEL プ リ ミ テ ィ ブ内にあ る 基準 ク ロ ッ ク のマルチプ レ ク サー構造図を示 し
ます。 こ のマルチプ レ ク サーへ複数の基準 ク ロ ッ ク ソ ース を接続す る 場合には、 CPLLREFCLKSEL ポー ト が必要で
す。 通常は、 単一基準 ク ロ ッ ク の使用が最 も 一般的です。 こ の場合、 CPLLREFCLKSEL ポー ト を 3'b001 に接続 し
ます。 複雑なマルチプ レ ク サーお よ び関連配線の処理は、 ザ イ リ ン ク ス ツールで実行 さ れます。
X-Ref Target - Figure 2-5
GTYE3_CHANNEL
CPLLREFCLKSEL[2:0]
GTREFCLK0
GTREFCLK1
GTNORTHREFCLK0
GTNORTHREFCLK1
GTSOUTHREFCLK0
GTSOUTHREFCLK1
GTGREFCLK
0
1
2
3
4
5
6
7
CPLL
CPLL
Output
CLK
UG578_c2_05_061114
図 2-5 : CPLL の基準ク ロ ッ ク選択マルチ プ レ クサー
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ポー ト および属性
表 2-7 か ら 23 ページの表 2-10 に、 GTYE3_CHANNEL お よ び GTYE3_COMMON プ リ ミ テ ィ ブの ク ロ ッ ク ポー ト と
属性を示 し ます。
表 2-7 : GTYE3_CHANNEL の ク ロ ッ ク ポー ト
方向
クロッ ク
ド メ イン
CPLLREFCLKSEL[2:0]
入力
非同期
チ ャ ネル PLL の入力基準 ク ロ ッ ク を動的に選択す る ための
入力です。 チ ャ ネル PLL の基準 ク ロ ッ ク 選択マルチプ レ ク
サーへ ク ロ ッ ク ソ ース 1 つのみを接続す る 場合は、こ の入力
を 3'b001 に接続 し て く だ さ い。
基準 ク ロ ッ ク 入力の変更後は、 チ ャ ネル PLL を リ セ ッ ト す
る 必要があ り ます。
000 : 予約
001 : GTREFCLK0 を選択
010 : GTREFCLK1 を選択
011 : GTNORTHREFCLK0 を選択
100 : GTNORTHREFCLK1 を選択
101 : GTSOUTHREFCLK0 を選択
110 : GTSOUTHREFCLK1 を選択
111 : GTGREFCLK を選択
GTGREFCLK
入力
クロック
イ ン タ ー コ ネ ク ト 内部の ロ ジ ッ ク で生成 さ れ る 基準 ク ロ ッ
ク です。 内部テ ス ト 専用です。
GTNORTHREFCLK0
入力
クロック
下の ク ワ ッ ド か ら 上方向への ク ロ ッ ク です。
GTNORTHREFCLK1
入力
クロック
下の ク ワ ッ ド か ら 上方向への ク ロ ッ ク です。
GTREFCLK0
入力
クロック
IBUFDS_GTE3 で駆動 さ れ る チ ャ ネル PLL 用の外部 ク ロ ッ
ク です。 詳細は、 241 ページの 「GTY ト ラ ン シーバーの基準
ク ロ ッ ク のチ ェ ッ ク 項目」 を参照 し て く だ さ い。
GTREFCLK1
入力
クロック
IBUFDS_GTE3 で駆動 さ れ る チ ャ ネル PLL 用の外部 ク ロ ッ
ク です。 詳細は、 241 ページの 「GTY ト ラ ン シーバーの基準
ク ロ ッ ク のチ ェ ッ ク 項目」 を参照 し て く だ さ い。
GTSOUTHREFCLK0
入力
クロック
上の ク ワ ッ ド か ら 下方向への ク ロ ッ ク です。
GTSOUTHREFCLK1
入力
クロック
上の ク ワ ッ ド か ら 下方向への ク ロ ッ ク です。
QPLL0CLK
入力
クロック
高性能 ク ワ ッ ド PLL か ら の ク ロ ッ ク 入力です。高性能 ク ワ ッ
ド PLL を使用 し て TX や RX チ ャ ネルを駆動する 場合は、
GTYE3_COMMON プ リ ミ テ ィ ブ か ら の QPLL0OUTCLK を
こ のポー ト へ接続 し ます。
QPLL1CLK
入力
クロック
高性能 ク ワ ッ ド PLL か ら の ク ロ ッ ク 入力です。高性能 ク ワ ッ
ド PLL を使用 し て TX や RX チ ャ ネルを駆動する 場合は、
GTYE3_COMMON プ リ ミ テ ィ ブ か ら の QPLL1OUTCLK を
こ のポー ト へ接続 し ます。
QPLL0REFCLK
入力
クロック
こ の ポ ー ト は、 GTYE3_COMMON の QPLL0OUTREFCLK
ポー ト へ接続 し ます。
QPLL1REFCLK
入力
クロック
こ の ポ ー ト は、 GTYE3_COMMON の QPLL1OUTREFCLK
ポー ト へ接続 し ます。
ポー ト
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表 2-7 : GTYE3_CHANNEL の ク ロ ッ ク ポー ト (続き)
方向
クロッ ク
ド メ イン
RXSYSCLKSEL[1:0]
入力
非同期
RXOUTCLK を駆動す る PLL 基準 ク ロ ッ ク ソ ー ス を選択 し
ます。
00 = CPLL
10 = QPLL0
11 = QPLL1
TXSYSCLKSEL[1:0]
入力
非同期
TXOUTCLK を駆動す る PLL 基準 ク ロ ッ ク ソ ー ス を選択 し
ます。
00 = CPLL
10 = QPLL0
11 = QPLL1
TXPLLCLKSEL[1:0]
入力
非同期
TX デー タ パ ス を駆動す る PLL を選択 し ます。
00 = CPLL
10 = QPLL1
11 = QPLL0
RXPLLCLKSEL[1:0]
入力
非同期
RX デー タ パ ス を駆動する PLL を選択 し ます。
00 = CPLL
10 = QPLL1
11 = QPLL0
GTREFCLKMONITOR
出力
クロック
ポー ト
説明
CPLL の基準 ク ロ ッ ク 選択マルチプ レ ク サーの出力です。
表 2-8 : GTYE3_CHANNEL ク ロ ッ クの属性
属性
SIM_CPLLREFCLK_SEL
タ イプ
説明
3 ビ ッ ト バイナ リ
シ ミ ュ レーシ ョ ン用のチ ャ ネル PLL 基準 ク ロ ッ ク を選択 し ます。
CPLLREFCLKSEL[2:0] ポー ト と 同 じ バ イ ナ リ 値で あ る 必要が あ
り ます。
表 2-9 : GTYE3_COMMON のク ロ ッ ク ポー ト
ポー ト
QPLL0REFCLKSEL[2:0]
方向
クロッ ク
ド メ イン
入力
非同期
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ク ワ ッ ド PLL0 の入力基準 ク ロ ッ ク を動的に選択す る た
めの入力です。 ク ワ ッ ド PLL の基準 ク ロ ッ ク 選択マルチ
プ レ ク サーへ ク ロ ッ ク ソ ー ス 1 つのみを接続す る 場合
は、 3'b001 に設定 し て く だ さ い。
基準 ク ロ ッ ク 入力の変更後は、 ク ワ ッ ド PLL を リ セ ッ ト
する 必要があ り ます。
000 : 予約
001 : GTREFCLK00 を選択
010 : GTREFCLK10 を選択
011 : GTNORTHREFCLK00 を選択
100 : GTNORTHREFCLK10 を選択
101 : GTSOUTHREFCLK00 を選択
110 : GTSOUTHREFCLK10 を選択
111 : GTGREFCLK0 を選択
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第 2 章 : 共有機能
表 2-9 : GTYE3_COMMON のク ロ ッ ク ポー ト (続き)
方向
クロッ ク
ド メ イン
QPLL1REFCLKSEL[2:0]
入力
非同期
GTNORTHREFCLK00
GTNORTHREFCLK10
入力
クロック
下の ク ワ ッ ド PLL0 か ら 上方向への ク ロ ッ ク です。
GTNORTHREFCLK01
GTNORTHREFCLK11
入力
クロック
下の ク ワ ッ ド PLL1 か ら 上方向への ク ロ ッ ク です。
GTREFCLK00
GTREFCLK10
入力
クロック
IBUFDS_GTE3 で駆動 さ れ る ク ワ ッ ド PLL0 用の外部か
ら のジ ッ タ ー安定 ク ロ ッ ク です。
GTREFCLK01
GTREFCLK11
入力
クロック
IBUFDS_GTE3 で駆動 さ れ る ク ワ ッ ド PLL1 用の外部か
ら のジ ッ タ ー安定 ク ロ ッ ク です。
GTSOUTHREFCLK00
GTSOUTHREFCLK10
入力
クロック
上位 ク ワ ッ ド PLL0 か ら 下方向への ク ロ ッ ク です。
GTSOUTHREFCLK01
GTSOUTHREFCLK11
入力
クロック
上位 ク ワ ッ ド PLL1 か ら 下方向への ク ロ ッ ク です。
QPLL0OUTCLK
出力
クロック
高性能 ク ワ ッ ド PLL0 の ク ロ ッ ク 出力です。 ト ラ ン ス
ミ ッ タ ー ま た は レ シ ーバーで高性能 ク ワ ッ ド PLL0 ク
ロ ッ ク ソ ース が必要な場合は、 こ のポー ト を GTYE3_
CHANNEL の QPLL0CLK ポー ト に接続 し ます。
QPLL1OUTCLK
出力
クロック
高性能 ク ワ ッ ド PLL1 の ク ロ ッ ク 出力です。 ト ラ ン ス
ミ ッ タ ー ま た は レ シ ーバーで高性能 ク ワ ッ ド PLL0 ク
ロ ッ ク ソ ース が必要な場合は、 こ のポー ト を GTYE3_
CHANNEL の QPLL1CLK ポー ト に接続 し ます。
QPLL0OUTREFCLK
出力
クロック
こ のポー ト は、GTYE3_CHANNEL の QPLL0REFCLK ポー
ト へ接続し ます。
QPLL1OUTREFCLK
出力
クロック
こ のポー ト は、GTYE3_CHANNEL の QPLL1REFCLK ポー
ト へ接続し ます。
REFCLKOUTMONITOR0
出力
クロック
QPLL0 基準 ク ロ ッ ク 選択マルチプ レ ク サーの出力です。
REFCLKOUTMONITOR1
出力
クロック
QPLL1 基準 ク ロ ッ ク 選択マルチプ レ ク サーの出力です。
ポー ト
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説明
ク ワ ッ ド PLL1 の入力基準 ク ロ ッ ク を動的に選択す る た
めの入力です。 ク ワ ッ ド PLL の基準 ク ロ ッ ク 選択マルチ
プ レ ク サーへ ク ロ ッ ク ソ ー ス 1 つのみを接続す る 場合
は、 3'b001 に設定 し て く だ さ い。
基準 ク ロ ッ ク 入力の変更後は、 ク ワ ッ ド PLL を リ セ ッ ト
する 必要があ り ます。
000 : 予約
001 : GTREFCLK01 を選択
010 : GTREFCLK11 を選択
011 : GTNORTHREFCLK01 を選択
100 : GTNORTHREFCLK11 を選択
101 : GTSOUTHREFCLK01 を選択
110 : GTSOUTHREFCLK11 を選択
111 : GTGREFCLK1 を選択
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第 2 章 : 共有機能
表 2-10 : GTYE3_COMMON ク ロ ッ ク の属性
属性
タ イプ
説明
SIM_QPLL0REFCLK_SEL
3 ビ ッ ト バイナ リ
シ ミ ュ レ ーシ ョ ン で ク ワ ッ ド PLL0 基準 ク ロ ッ ク を 選択 し
ます。QPLL0REFCLKSEL[2:0] ポー ト と 同 じ バ イ ナ リ 値であ
る 必要があ り ます。
SIM_QPLL1REFCLK_SEL
3 ビ ッ ト バイナ リ
シ ミ ュ レ ーシ ョ ン で ク ワ ッ ド PLL1 基準 ク ロ ッ ク を 選択 し
ます。QPLL1REFCLKSEL[2:0] ポー ト と 同 じ バ イ ナ リ 値であ
る 必要があ り ます。
チ ャ ネル PLL
機能の説明
各 GTY ト ラ ン シーバー チ ャ ネルには、 リ ン グ型のチ ャ ネル PLL (CPLL) が 1 つ含まれてい ます。 図 2-6 に、 チ ャ ネル
プ リ ミ テ ィ ブ内の ク ロ ッ キ ン グ アーキテ ク チ ャ を示 し ます。 TX ク ロ ッ ク 分周器お よ び RX ク ロ ッ ク 分周器は、 それ
ぞれ個別に QPLL0/1 ま たは CPLL か ら の ク ロ ッ ク を選択で き る ため、 TX デー タ パス と RX デー タ パ ス は異な る 基準
ク ロ ッ ク 入力を使用す る 非同期周波数で動作で き ます。
REFCLK Distribution
X-Ref Target - Figure 2-6
CPLL
from QPLL0/1
TX
Clock
Dividers
TX PMA
RX
Clock
Dividers
RX PMA
TX PCS
RX PCS
UG578_c2_06_061114
図 2-6 : チ ャ ネル プ リ ミ テ ィ ブ内のク ロ ッ キング アーキテ ク チ ャ
CPLL 入力 ク ロ ッ ク の選択については、 18 ページの 「基準 ク ロ ッ ク の選択お よ び分配」 で説明 し てい ます。 CPLL 出
力は TX お よ び RX ク ロ ッ ク 分周器ブ ロ ッ ク へ接続 し 、 こ れ ら のブ ロ ッ ク では PMA ブ ロ ッ ク や PCS ブ ロ ッ ク で使用
さ れ る シ リ アルお よ びパ ラ レル ク ロ ッ ク の生成が制御 さ れます。TX デー タ パ スお よ び RX デー タ パ ス が同 じ VCO 周
波数の整数倍の ラ イ ン レー ト で動作す る 場合、 CPLL を こ れ ら のデー タ パ ス間で共有で き ます。
図 2-7 に、 CPLL アーキ テ ク チ ャ の詳細を示 し ます。 入力 ク ロ ッ ク は、 位相周波数検出器へ接続す る 前に M で分周で
き ます。 VCO の逓倍率お よ び CPLL 出力周波数は、 フ ィ ー ド バ ッ ク 分周器 (N1 お よ び N2) で決定 さ れ ます。 ロ ッ ク
検出 (Lock Indicator) ブ ロ ッ ク は、 基準 ク ロ ッ ク の周波数 と VCO フ ィ ー ド バ ッ ク ク ロ ッ ク の周波数を比較 し て、 PLL
の ロ ッ ク 条件を判断 し ます。
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第 2 章 : 共有機能
X-Ref Target - Figure 2-7
PLL
LOCKED
Lock
Indicator
PLL
CLKIN
Phase
Frequency
Detector
/M
Charge
Pump
Loop
Filter
/ N2
PLL
CLKOUT
VCO
/ N1
UG578_c2_07_061114
図 2-7 : CPLL のブ ロ ッ ク図
GTY ト ラ ン シーバーの CPLL の公称動作範囲は 2.0GHz ～ 6.25GHz です。UltraScale FPGAs Transceivers Wizard がアプ
リ ケーシ ョ ン要件に応 じ て適切な CPLL 設定値を選択 し ます。
CPLL 出力周波数 (GHz) は式 2-1 か ら 求め ら れます。
N1 × N2
f PLLClkout = f PLLClkin × -----------------M
式 2-1
ラ イ ン レー ト (Gb/s) は式 2-2 か ら 求め ら れます。 D は、 チ ャ ネル内の TX/RX ク ロ ッ ク 分周器の値を示 し ます。
f PLLClkout × 2
式 2-2
f LineRate = --------------------------D
表 2-11 に、 分周器の有効な設定値を示 し ます。
表 2-11 : CPLL 分周器の設定
フ ァ ク ター
属性
有効値
M
CPLL_REFCLK_DIV
1、 2
N2
CPLL_FBDIV
1、 2、 3、 4、 5
N1
CPLL_FBDIV_45
4、 5
D
RXOUT_DIV
TXOUT_DIV
1、 2、 4、 8、 16(1)、 32(1)
1. TX/RXOUT_DIV = 16 お よ び 32 は、 CPLL の使用時はサポー ト さ れません。
ポー ト および属性
表 2-12お よ び表 2-13 に、 CPLL のポー ト お よ び属性を示 し ます。
表 2-12 : CPLL のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
CPLLLOCKDETCLK
入力
クロック
CPLL への フ ィ ー ド バ ッ ク 信号や基準 ク ロ ッ ク 信
号を検出する ための安定 し た基準 ク ロ ッ ク です。
CPLL へ入力 さ れ る 基準 ク ロ ッ ク ま たは CPLL か
ら 生成 さ れ る 出力 ク ロ ッ ク (TXOUTCLK な ど) を
使用 し て こ の ク ロ ッ ク は駆動で き ません。
こ の ク ロ ッ ク は CPLLFBCLKLOST お よ び
CPLLREFCLKLOST ポー ト の使用時にのみ必要で
す。 CPLL の ロ ッ ク 検出、 リ セ ッ ト お よ びパ ワ ー
ダ ウ ン機能への影響はあ り ません。
CPLLLOCKEN
入力
非同期
CPLL の ロ ッ ク 検出を有効に し ます。 常に High に
接続する 必要があ り ます。
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第 2 章 : 共有機能
表 2-12 : CPLL のポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
CPLLPD
ポー ト
入力
非同期
電力節約の た め に CPLL の電源 を 切断す る ア ク
テ ィ ブ High 信号です。
CPLLREFCLKSEL
入力
非同期
CPLL の入力基準 ク ロ ッ ク を動的に選択す る た め
の入力です。CPLL の基準 ク ロ ッ ク 選択マルチプ レ
ク サーへ ク ロ ッ ク ソ ース 1 つのみを接続す る 場合
は、 こ の入力を 3'b001 に接続 し て く だ さ い。
基準 ク ロ ッ ク 入力の変更後は、CPLL を リ セ ッ ト す
る 必要があ り ます。
000 : 予約
001 : GTREFCLK0 を選択
010 : GTREFCLK1 を選択
011 : GTNORTHREFCLK0 を選択
100 : GTNORTHREFCLK1 を選択
101 : GTSOUTHREFCLK0 を選択
110 : GTSOUTHREFCLK1 を選択
111 : GTGREFCLK を選択
CPLLRESET
入力
非同期
ア ク テ ィ ブ High の場合、 PLL 内の分周器のほか
に、 PLL ロ ッ ク 検出 と ス テー タ ス ブ ロ ッ ク も リ
セ ッ ト し ます。
CPLLFBCLKLOST
出力
CPLLLOCKDETCLK
High の 場合、 CPLL フ ィ ー ド バ ッ ク 分周器 か ら
CPLL の位相周波数検出器への フ ィ ー ド バ ッ ク ク
ロ ッ ク が失われた こ と を示 し ます。
CPLLLOCK
出力
非同期
High の場合、 こ の PLL 周波数 ロ ッ ク 信号は、 PLL
周波数が あ ら か じ め判断 し た耐性範囲内であ る こ
と を示 し ま す。 こ の条件が満た さ れ る ま で、 ト ラ
ン シーバーお よ びその ク ロ ッ ク 出力は信頼で き ま
せん。
CPLLREFCLKLOST
出力
CPLLLOCKDETCLK
High の場合、 CPLL の位相周波数検出器への基準
ク ロ ッ ク が失われた こ と を示 し ます。
表 2-13 : CPLL の属性
属性
タ イプ
説明
CPLL_CFG0
16 ビ ッ ト の
16 進数
予約。 CPLL の コ ン フ ィ ギ ュ レ ーシ ョ ン設定です。 ウ ィ ザー ド の推
奨値を使用 し て く だ さ い。
CPLL_CFG1
16 ビ ッ ト の
16 進数
予約。 CPLL の コ ン フ ィ ギ ュ レーシ ョ ン設定です。
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
CPLL_CFG2
16 ビ ッ ト の
16 進数
予約。 CPLL の コ ン フ ィ ギ ュ レーシ ョ ン設定です。
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
CPLL_CFG3
6 ビッ トの
16 進数
予約。 CPLL の コ ン フ ィ ギ ュ レーシ ョ ン設定です。
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
CPLL_FBDIV
整数
23 ページの図 2-6 に示す、CPLL の フ ィ ー ド バ ッ ク 分周器 N2 の設定
です。 有効な値は、 1、 2、 3、 4、 お よ び 5 です。
CPLL_FBDIV_45
整数
23 ページの図 2-6 に示す、CPLL の基準 ク ロ ッ ク 分周器 N1 の設定で
す。 有効な値は、 4 お よ び 5 です。
CPLL_INIT_CFG0
16 ビ ッ ト の
16 進数
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予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 2 章 : 共有機能
表 2-13 : CPLL の属性 (続き)
属性
タ イプ
説明
CPLL_INIT_CFG1
8 ビッ トの
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
CPLL_LOCK_CFG
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
CPLL_REFCLK_DIV
整数
23 ページの図 2-6 に示す、 CPLL の基準 ク ロ ッ ク 分周器 M の設定で
す。 有効な値は、 1 お よ び 2 です。
RXOUT_DIV(1)
整数
23 ページの図 2-6 に示す、RX デー タ パス用の CPLL/QPLL の出力 ク
ロ ッ ク 分周器 D の設定です。 有効な値は、 1、 2、 4、 8、 16、 お よ び
32 です。
TXOUT_DIV(1)
整数
23 ページの図 2-6 に示す、TX デー タ パス用の CPLL/QPLL の出力 ク
ロ ッ ク 分周器 D の設定です。 有効な値は、 1、 2、 4、 8、 16、 お よ び
32 です。
文字列
予約。 SATA アプ リ ケーシ ョ ン用の設定です。 ウ ィ ザー ド の推奨値
を使用 し て く だ さ い。
3 ビッ ト
バイナ リ
シ ミ ュ レ ーシ ョ ン 用のチ ャ ネ ル PLL 基準 ク ロ ッ ク を 選択 し ま す。
CPLLREFCLKSEL[2:0] ポー ト と 同 じ バ イ ナ リ 値で あ る 必要が あ り
ます。
SATA_CPLL_CFG
SIM_CPLLREFCLK_SEL
注記 :
1. TXOUT_DIV/RXOUT_DIV = 16 お よ び 32 は、 CPLL の使用時はサポー ト さ れません。
使用モー ド
CPLL 設定を動的に変更する
CPLL 設定を動的に変更す る 際の イ ベン ト シーケ ン ス を次に示 し ます。 CPLL の変更に関連す る 情報のみが記載 さ れ
てい ます。
1.
準備が整っ た ら (すべての有効なデー タ が転送ま たは受信 さ れた状態)、 表 2-13 に リ ス ト さ れてい る 属性を
CPLLREFCLKSEL お よ び/ま たは DRP ポー ト で変更 し ます。
2.
35 ページの 「CPLL リ セ ッ ト 」 で説明 さ れてい る リ セ ッ ト ガ イ ド ラ イ ンに従い ます。
3.
CPLL が ロ ッ ク さ れた ら 、 GTTXRESET お よ び/ま たは GTRXRESET を アサー ト し 、 40 ページの 「GTTXRESET
パル ス に応答す る GTY ト ラ ン シーバー TX の リ セ ッ ト 」 と 48 ページの 「GTRXRESET パル ス に応答す る GTY
ト ラ ン シーバー RX の リ セ ッ ト 」 で説明 さ れてい る ガ イ ド ラ イ ンに従い ます。
4.
ト ラ ン シーバーの動作を続け ます。
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26
第 2 章 : 共有機能
ク ワ ッ ド PLL
機能の説明
各 ク ワ ッ ド には、 ク ワ ッ ド PLL と 呼ばれ る 2 つの LC タ ン ク 型 PLL (QPLL0 お よ び QPLL1) が あ り ま す。 いずれの
QPLL も 、 同 じ ク ワ ッ ド 内のシ リ アル ト ラ ン シーバー チ ャ ネル と 共有で き ますが、 別の ク ワ ッ ド のチ ャ ネル と は共有
で き ません。 チ ャ ネルが CPLL の動作範囲以上の ラ イ ン レー ト で動作す る 場合は、 QPLL0/1 を使用す る 必要があ り ま
す。 GTYE3_COMMON プ リ ミ テ ィ ブは GTY QPLL0/1 の両方を含み、 QPLL の ど ち ら か を使用す る 場合 イ ン ス タ ン シ
エー ト す る 必要があ り ます。
QPLL0/1 入力基準 ク ロ ッ ク の選択については、 18 ページの 「基準 ク ロ ッ ク の選択お よび分配」 で説明し ます。 QPLL0/1
出力は、 同 じ ク ワ ッ ド 内の各シ リ アル ト ラ ン シーバー チ ャ ネルの TX お よ び RX ク ロ ッ ク 分周器ブ ロ ッ ク へ接続 し 、
こ れ ら のブ ロ ッ ク では PMA ブ ロ ッ ク や PCS ブ ロ ッ ク で使用 さ れ る シ リ アルお よ びパ ラ レ ル ク ロ ッ ク の生成が制御
さ れます。 23 ページの図 2-6 に、 チ ャ ネル プ リ ミ テ ィ ブ内の ク ロ ッ キ ン グ アーキ テ ク チ ャ を示 し ます。
図 2-8 に、 QPLL0/1 アーキ テ ク チ ャ の詳細を示 し ます。 入力 ク ロ ッ ク は、 位相周波数検出器へ接続す る 前に M で分周
で き ます。 VCO の逓倍率はフ ィ ー ド バ ッ ク 分周器 N で決定 さ れます。 ラ イ ン レー ト が 16.375Gb/s 未満の場合、 N と
小数部を組み合わせた実効分周率の フ ラ ク シ ョ ナル N 分周器がサポー ト さ れます。 QPLL0/1 出力周波数は、 VCO 周
波数の 1/2 です。 ロ ッ ク 検出 (Lock Indicator) ブ ロ ッ ク は、 基準 ク ロ ッ ク の周波数 と VCO フ ィ ー ド バ ッ ク ク ロ ッ ク の
周波数を比較 し て、 PLL の ロ ッ ク 条件を判断 し ます。
X-Ref Target - Figure 2-8
PLL
LOCKED
Lock
Indicator
PLL
CLKIN
/M
Phase
Frequency
Detector
Charge
Pump
Loop
Filter
Upper Band
VCO
/2
Lower Band
VCO
PLL
CLKOUT
/Fractional-N
UG578_c2_08_051414
図 2-8 : QPLL0/1 の詳細図
QPLL0/1 の VCO は、 2 つの異な る 周波数帯域内で動作 し ます。 表 2-14 に、 こ れ ら の帯域におけ る 公称周波数範囲を
示 し ます。 詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
表 2-14 : QPLL0/1 の公称動作範囲
QPLL
周波数 (GHz)
QPLL0
9.8-16.375
QPLL1
8.0-13.0
低い周波数帯域の VCO が選択 さ れ る と 、 高い周波数帯域の VCO は自動的に切断 さ れ、 その逆 も 同様です。 ウ ィ ザー
ド がアプ リ ケーシ ョ ン要件に応 じ て適切な QPLL 設定値を選択 し ます。
PLL 出力周波数 (GHz) は式 2-3 か ら 求め ら れ ます。 ラ イ ン レー ト が 16.375Gb/s を超え る 場合、 小数部はバ イ パ ス さ
れます。
N.FractionalPart
f PLLClkout = f PLLClkin × --------------------------------------M×2
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式 2-3
27
第 2 章 : 共有機能
ラ イ ン レー ト (Gb/s) は式 2-4 か ら 求め ら れます。 D は、 チ ャ ネル内の TX/RX ク ロ ッ ク 分周器の値を示 し ます。 D の
有効な設定値は、 24 ページの表 2-11 を参照 し て く だ さ い。
f PLLClkout × 2
f LineRate = ----------式 2-4
----------------D
式 2-5 に示 し た フ ィ ー ド バ ッ ク 分周器の小数部を求め る 方法を、 式 2-3 に示 し ます。
[ 0 ⁄ 1 ]DATA
FractionalPart = SDM
-----------------------------------2 SDM [ 0 ⁄ 1 ]WIDTH
表 2-15 に、 分周器の有効な設定値を示 し ます。
式 2-5
表 2-15 : QPLL0/1 分周器の設定
フ ァ ク ター
属性
有効値
M
QPLL0_REFCLK_DIV
QPLL1_REFCLK_DIV
1、 2、 3、 4
N
QPLL0_FBDIV
QPLL1_FBDIV
16、 20、 32、 40、 64、 66、 80、 100
D
RXOUT_DIV
TXOUT_DIV
1、 2、 4、 8、 16、 32
ポー ト および属性
表 2-16 お よ び 30 ページの表 2-17 に、 QPLL のポー ト お よ び属性を示 し ます。
表 2-16 : QPLL0/1 のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
QPLLDMONITOR0[7:0]/
QPLLDMONITOR1[7:0]
出力
非同期
QPLL0CLKRSVD0/
QPLL1CLKRSVD0
入力
–
予約。 1'b0 に接続 さ れてい ます。
QPLL0CLKRSVD1/
QPLL1CLKRSVD1
入力
–
予約。 1'b0 に接続 さ れてい ます。
QPLL0FBCLKLOST/
QPLL1FBCLKLOST
出力
QPLL0LOCKDETCLK/
QPLL1LOCKDETCLK
High の場合、 QPLL0/1 フ ィ ー ド バ ッ ク 分周器か ら
QPLL0/1 の位相周波数検出器への フ ィ ー ド バ ッ ク
ク ロ ッ ク が失われた こ と を示 し ます。
QPLL0LOCK/QPLL1LOCK
出力
非同期
ア ク テ ィ ブ High の場合、 こ の QPLL0/1 周波数 ロ ッ
ク 信号は、QPLL0/1 周波数があ ら か じ め判断 し た耐
性範囲内であ る こ と を示 し ます。 こ の条件が満た さ
れ る ま で、 ト ラ ン シーバーお よ びその ク ロ ッ ク 出力
は信頼で き ません。
QPLL0LOCKDETCLK/
QPLL1LOCKDETCLK
入力
クロック
QPLL0/1 への フ ィ ー ド バ ッ ク 信号や基準 ク ロ ッ ク
信号を検出す る ための安定 し た基準 ク ロ ッ ク です。
こ の ク ロ ッ ク は、 QPLL0/1 への入力基準 ク ロ ッ ク
ま たは QPLL0/1 か ら 生成 さ れ る 出力 ク ロ ッ ク
(TXOUTCLK な ど) を使用 し て駆動で き ません。
こ の ク ロ ッ ク は QPLL0FBCLKLOST/
QPLL1FBCLKLOST お よ び QPLL0REFCLKLOST/
QPLL1REFCLKLOST ポー ト の使用時にのみ必要で
す。 QPLL0/1 の ロ ッ ク 検出、 リ セ ッ ト お よ びパ
ワーダ ウ ン機能への影響はあ り ません。
同 じ ク ロ ッ ク を 使用 し て QPLL0LOCKDETCLK お
よ び QPLL1LOCKDETCLK の両方を駆動で き ます。
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説明
予約。
28
第 2 章 : 共有機能
表 2-16 : QPLL0/1 のポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
QPLL0LOCKEN/
QPLL1LOCKEN
ポー ト
入力
非同期
QPLL0/1 の ロ ッ ク 検出回路 を 有効に し ま す。 常に
High に接続す る 必要があ り ます。
QPLL0OUTCLK/
QPLL1OUTCLK
出力
N/A
QPLL0/1 出力 ク ロ ッ ク です。 GTYE3_CHANNEL プ
リ ミ テ ィ ブで、 QPLL0OUTCLK を QPLL0CLK に、
QPLL1OUTCLK を QPLL1CLK に接続 し ます。
QPLL0OUTREFCLK/
QPLL1OUTREFCLK
出力
N/A
QPLL0/1 基準出力 ク ロ ッ ク です。GTYE3_CHANNEL
プ リ ミ テ ィ ブで、 QPLL0OUTREFCLK を
QPLL0REFCLK に、 QPLL1OUTREFCLK を
QPLL1REFCLK に接続 し ます。
QPLL0PD/QPLL1PD
入力
非同期
消費電力削減のために QPLL0/1 の電源を切断す る
ア ク テ ィ ブ High 信号です。
QPLL0REFCLKLOST/
QPLL1REFCLKLOST
出力
QPLL0LOCKDETCLK/
QPLL1LOCKDETCLK
High の場合、 QPLL0/1 の位相周波数検出器への基
準 ク ロ ッ ク が失われた こ と を示 し ます。
QPLL0REFCLKSEL[2:0]/
QPLL1REFCLKSEL[2:0]
入力
非同期
QPLL0/1 の入力基準 ク ロ ッ ク を 動的に選択す る た
めの入力です。QPLL0/1 の基準 ク ロ ッ ク 選択マルチ
プ レ ク サーへ ク ロ ッ ク ソ ース 1 つのみを接続す る
場合は、 こ の入力を 3'b001 に接続 し て く だ さ い。
基準 ク ロ ッ ク 入力の変更後は、QPLL0/1 を リ セ ッ ト
す る 必要があ り ます。
000 : 予約
001 : GTREFCLK0 を選択
010 : GTREFCLK1 を選択
011 : GTNORTHREFCLK0 を選択
100 : GTNORTHREFCLK1 を選択
101 : GTSOUTHREFCLK0 を選択
110 : GTSOUTHREFCLK1 を選択
111 : GTGREFCLK を選択
QPLL0RESET/QPLL1RESET
入力
非同期
ア ク テ ィ ブ High であ り 、 QPLL0/1 内の分周器のほ
かに、 QPLL0/1 ロ ッ ク 検出 と ス テー タ ス ブ ロ ッ ク
も リ セ ッ ト し ます。
QPLLRSVD1[7:0]
入力
–
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLLRSVD2[4:0]
入力
–
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLLRSVD3[4:0]
入力
–
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLLRSVD4[7:0]
入力
–
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
REFCLKOUTMONITOR0/
REFCLKOUTMONITOR1
出力
N/A
QPLL0/1 基準 ク ロ ッ ク 選択マルチプ レ ク サーの出
力です。
BGBYPASSB
入力
非同期
予約。 1'b1 に設定する 必要があ り ます。 こ の値は
変更で き ません。
BGMONITORENB
入力
非同期
予約。 1'b1 に設定する 必要があ り ます。 こ の値は
変更で き ません。
BGPDB
入力
非同期
予約。 1'b1 に設定する 必要があ り ます。 こ の値は
変更で き ません。
BGRCALOVRD[4:0]
入力
非同期
予約。 5'b11111 に設定す る 必要があ り ます。 こ の
値は変更で き ません。
BGRCALOVRDENB
入力
非同期
予約。 1'b1 に設定する 必要があ り ます。 こ の値は
変更で き ません。
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第 2 章 : 共有機能
表 2-16 : QPLL0/1 のポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
RCALENB
ポー ト
入力
非同期
予約。 1'b1 に設定する 必要があ り ます。 こ の値は
変更で き ません。
PMARSVD0[7:0]
入力
非同期
予約。
PMARSVD1[7:0]
入力
非同期
予約。
SDM0RESET/
SDM1RESET
入力
非同期
QPLL0/1 内部のシ グ マ デル タ 型フ ラ ク シ ョ ナル分
周器 を リ セ ッ ト す る ア ク テ ィ ブ High の ポー ト で
す。
SDM0DATA[24:0]/
SDM1DATA[24:0]
入力
非同期
フ ィ ー ド バ ッ ク 分周器の小数部の分子 を 設定す る
ための入力です。
SDM0WIDTH[1:0]/
SDM1WIDTH[1:0]
入力
非同期
フ ィ ー ド バ ッ ク 分周器の小数部の分母 を 設定す る
ための入力です。
00 : 24
01 : 20
10 : 16
11 : 予約
表 2-17 : QPLL0/1 の属性
属性
タ イプ
説明
BIAS_CFG0
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
BIAS_CFG1
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
BIAS_CFG2
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
BIAS_CFG3
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
BIAS_CFG4
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
BIAS_CFG_RSVD
10 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
COMMON_CFG0
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
COMMON_CFG1
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
POR_CFG
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CFG0/
QPLL1_CFG0
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CFG1/
QPLL1_CFG1
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CFG1_G3/
QPLL1_CFG1_G3
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CFG2/QPLL1_CFG2
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 2 章 : 共有機能
表 2-17 : QPLL0/1 の属性 (続き)
属性
タ イプ
説明
QPLL0_CFG2_G3/
QPLL1_CFG2_G3
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CFG3/
QPLL1_CFG3
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CFG4/
QPLL1_CFG4
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CP/
QPLL1_CP
10 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_CP_G3/
QPLL1_CP_G3
10 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_FBDIV/
QPLL1_FBDIV
整数
27 ページの図 2-8 に示す、 QPLL0/1 の フ ィ ー ド バ ッ ク 分周器 N の設定で
す。 有効な分周期の設定値は 16、 20、 32、 40、 64、 66、 80、 100 です。
QPLL0_FBDIV_G3/
QPLL1_FBDIV_G3
整数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_INIT_CFG0/
QPLL1_INIT_CFG0
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_INIT_CFG1/
QPLL1_INIT_CFG1
8 ビッ トの
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_LOCK_CFG/
QPLL1_LOCK_CFG
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_LOCK_CFG_G3/
QPLL1_LOCK_CFG_G3
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_LPF/
QPLL1_LPF
10 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_LPF_G3/
QPLL1_LPF_G3
10 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_REFCLK_DIV/
QPLL1_REFCLK_DIV
整数
27 ページの図 2-8 に示す、QPLL0/1 の基準 ク ロ ッ ク 分周器 M の設定です。
有効な値は、 1、 2、 3、 お よ び 4 です。
QPLL0_SDM_CFG0/
QPLL1_SDM_CFG0
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_SDM_CFG1/
QPLL1_SDM_CFG1
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
QPLL0_SDM_CFG2/
QPLL1_SDM_CFG2
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RSVD_ATTR0
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RSVD_ATTR1
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RSVD_ATTR2
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RSVD_ATTR3
16 ビ ッ ト の
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
SDM0DATA1_0/
SDM1DATA1_0
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第 2 章 : 共有機能
表 2-17 : QPLL0/1 の属性 (続き)
属性
タ イプ
説明
SDM0DATA1_1/
SDM1DATA1_1
9 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
SDM0INITSEED0_0/
SDM1INITSEED0_0
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
SDM0INITSEED0_1/
SDM1INITSEED0_1
9 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
SDM0_DATA_PIN_SEL/
SDM1_DATA_PIN_SEL
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
SDM0_WIDTH_PIN_SEL/
SDM1_WIDTH_PIN_SEL
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
SIM_QPLL0REFCLK_SEL/
SIM_QPLL1REFCLK_SEL
3 ビ ッ ト バイナ リ
シ ミ ュ レーシ ョ ンで ク ワ ッ ド QPLL0/1 基準 ク ロ ッ ク を選択 し ます。
SIM_QPLL0REFCLK_SEL は QPLL0REFCLKSEL[2:0] ポー ト と 同 じ バ イ ナ
リ 値を、 SIM_QPLL1REFCLK_SEL は QPLL1REFCLKSEL[2:0] ポー ト と 同
じ バ イ ナ リ 値を含む必要があ り ます。
RXOUT_DIV
整数
23 ページの図 2-6 に示す、 RX デー タ パ ス用の QPLL0/QPLL1/CPLL の出
力 ク ロ ッ ク 分周器 D の設定です。有効な値は、1、2、4、8、16、お よ び 32 です。
TXOUT_DIV
整数
23 ページの図 2-6 に示す、 TX デー タ パ ス用の QPLL0/QPLL1/CPLL の出
力 ク ロ ッ ク 分周器 D の設定です。有効な値は、1、2、4、8、16、お よ び 32 です。
リ セ ッ ト および初期化
GTY ト ラ ン シーバーは、 デバ イ ス に電源を投入 し て コ ン フ ィ ギ ュ レーシ ョ ン が完了後、 使用す る 前に初期化が必要
です。 GTY の ト ラ ン ス ミ ッ タ ー (TX) と レ シーバー (RX) は、 図 2-9 に示す よ う に個別に並行 し て初期化で き ま す。
GTY ト ラ ン シーバー TX/RX の初期化には 2 つの手順があ り ます。
1.
TX/RX を駆動す る PLL を初期化
2.
TX と RX のデー タ パ ス を初期化 (PMA+PCS)
GTY ト ラ ン シーバーの TX お よ び RX は、 QPLL ま たは CPLL のいずれかか ら ク ロ ッ ク 信号を受信で き ます。 TX/RX
で使用 さ れ る PLL (QPLL/CPLL) は、 TX/RX を初期化す る 前に初期化す る 必要があ り ます。 TX/RX で使用 さ れ る すべ
ての PLL は個別に リ セ ッ ト さ れ、 その リ セ ッ ト 動作は、 すべての TX/RX リ セ ッ ト 動作か ら 完全に独立 し てい ます。
TX と RX のデー タ パ ス の初期化は、 関連す る PLL が ロ ッ ク さ れた後にのみ実行 し て く だ さ い。
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32
第 2 章 : 共有機能
X-Ref Target - Figure 2-9
After
Configuration
Associated PLL
(QPLL/CPLL)
Used by TX
Initialization
Associated PLL
(QPLL/CPLL)
Used by RX
Initialization
TX Initialization By
GTTXRESET
RX Initialization By
GTRXRESET
TXRESETDONE
RXRESETDONE
UG578_c2_09_061114
図 2-9 : GTY ト ラ ン シーバーの初期化の概要
GTY ト ラ ン シーバーの TX お よ び RX は、 ス テー ト マシ ン を使用 し て初期化プ ロ セ ス を制御 し ま す。 こ の ス テー ト
マシ ンは、 複数の リ セ ッ ト 領域に分割 さ れてい ます。 こ れに よ り 、 リ セ ッ ト ス テー ト マシ ンは、 PMA を先に リ セ ッ
ト し て、 TXUSERRDY ま たは RXUSERRDY がアサー ト さ れた後に PCS を リ セ ッ ト す る シーケ ン ス で リ セ ッ ト プ ロ
セ ス を制御で き ま す。 ま た、 通常動作時に必要に応 じ て、 PMA、 PCS、 ま たはそれ ら の中にあ る フ ァ ン ク シ ョ ン ブ
ロ ッ ク を個別に リ セ ッ ト す る こ と も 可能です。
GTY ト ラ ン シーバーには、 初期化 リ セ ッ ト お よ びコ ン ポーネ ン ト リ セ ッ ト の 2 種類の リ セ ッ ト 方法があ り ます。
•
初期化 リ セ ッ ト : こ の リ セ ッ ト は、 GTY ト ラ ン シーバーを完全に初期化する 場合に使用 し ます。 デバ イ スへの電
源投入お よ び コ ン フ ィ ギ ュ レ ー シ ョ ン が 完了 し た 後に 実行 し て く だ さ い。 通常動作時は、 GTTXRESET や
GTRXRESET を使用 し 、 必要に応 じ て GTY ト ラ ン シーバーの TX お よ び RX を再初期化す る こ と も 可能です。
GTTXRESET は、 GTY ト ラ ン シーバー TX 用の初期化 リ セ ッ ト ポー ト です。 GTRXRESET は、 GTY ト ラ ン シー
バー RX 用の初期化 リ セ ッ ト ポー ト です。
•
コ ン ポーネ ン ト リ セ ッ ト : こ の リ セ ッ ト は、 GTY ト ラ ン シーバーの通常動作時、 特殊な ケースお よ び特殊なサ
ブセ ク シ ョ ン を リ セ ッ ト す る 場合に使用 さ れます。 TX の コ ン ポーネ ン ト リ セ ッ ト ポー ト は、 TXPMARESET お
よ び TXPCSRESET です。 RX の コ ン ポーネ ン ト リ セ ッ ト ポー ト は、 RXPMARESET、 RXDFELPMRESET、
EYESCANRESET、 RXPCSRESET、 RXBUFRESET、 お よ び RXOOBRESET です。
初期化 リ セ ッ ト と コ ン ポーネ ン ト リ セ ッ ト の主な リ セ ッ ト 範囲については、GTY ト ラ ン シーバー TX の場合は表 2-26
を、 GTY ト ラ ン シーバー RX の場合は表 2-30 お よ び表 2-31 を参照 し て く だ さ い。
こ のセ ク シ ョ ン で説明す る すべての リ セ ッ ト ポー ト は、 High 駆動時に内部 リ セ ッ ト ス テー タ ス マシ ン を開始 し ま
す。 こ れ ら の リ セ ッ ト ポー ト が Low 駆動 さ れ る ま で、 内部 リ セ ッ ト ス テー ト マシ ンは リ セ ッ ト 状態を保持 し ます。
こ れ ら の リ セ ッ ト はすべて非同期です。 こ れ ら の非同期 リ セ ッ ト のパルス幅ガ イ ド ラ イ ンは、 特記のない限 り 、 基準
ク ロ ッ ク の 1 周期分です。
注記 : リ セ ッ ト ポー ト は、 パ ワ ーダ ウ ンの目的では使用で き ません。 パ ワ ーダ ウ ンの正 し い使用については、 53 ペー
ジの 「パ ワーダ ウ ン」 を参照 し て く だ さ い。
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第 2 章 : 共有機能
リ セ ッ ト モー ド
GTY ト ラ ン シーバー RX の リ セ ッ ト は、 シーケ ン シ ャ ル モー ド お よ びシ ン グル モー ド の 2 つのモー ド で実行で き ま
す。 GTY ト ラ ン シーバー TX の リ セ ッ ト はシーケ ン シ ャ ル モー ド で し か実行で き ません。
•
シーケ ン シ ャ ル モー ド : リ セ ッ ト ス テー ト マシ ンは、 初期化 リ セ ッ ト ま たは コ ン ポーネ ン ト リ セ ッ ト の入力信
号が High にな る と 開始 し 、 GTY ト ラ ン シーバー TX の場合は図 2-12、 GTY ト ラ ン シーバー RX の場合は図 2-17
に示す リ セ ッ ト ス テー ト マシ ンで、要求 さ れた リ セ ッ ト ス テー ト か ら すべての ス テー ト へ遷移 し て完了 し ます。
こ のモー ド の リ セ ッ ト フ ロ ーが完了する と 、 (TX/RX) RESETDONE 信号が Low か ら High に遷移 し ます。
•
シ ン グル モー ド : リ セ ッ ト ス テー ト マシ ンは、 属性で設定 さ れた定義済みの時間内に要求 さ れた リ セ ッ ト のみ
を個別に実行 し ます。 図 2-17 (GTY ト ラ ン シーバー RX) に示す要求 さ れた ス テー ト 以外の リ セ ッ ト ス テー ト へ
は遷移 し ません。 あ ら ゆ る コ ン ポーネ ン ト リ セ ッ ト が要求対象 と な る ため、 PMA、 PCS、 あ る いはそれ ら の中に
あ る フ ァ ン ク シ ョ ン ブ ロ ッ ク を リ セ ッ ト で き ます。こ のモー ド の リ セ ッ ト フ ロ ーが完了す る と 、RXRESETDONE
信号が Low か ら High に遷移 し ます。
GTY ト ラ ン シーバーの初期化 リ セ ッ ト には、 必ずシーケ ン シ ャ ル モー ド を使用 し て く だ さ い。 シーケ ン シ ャ ル モー
ド でのみ動作可能な TX リ セ ッ ト を除 く すべての コ ン ポーネ ン ト リ セ ッ ト は、 シーケ ン シ ャ ル モー ド ま たはシ ン グ
ル モー ド のいずれかで実行で き ます。
GTY ト ラ ン シーバーでは、 GTRESETSEL を使用 し てシーケ ン シ ャ ル リ セ ッ ト モー ド /シ ン グル リ セ ッ ト モー ド を選
択 し ま す。 表 2-18 に、 GTY ト ラ ン シーバー TX お よ び GTY ト ラ ン シーバー RX の両方に適用 さ れ る コ ン フ ィ ギ ュ
レーシ ョ ンの詳細を示 し ます。 こ れ ら の リ セ ッ ト モー ド は、 CPLL や QPLL の リ セ ッ ト には影響を与え ません。 GTY
ト ラ ン シーバー TX や GTY ト ラ ン シーバー RX は、通常動作時にシーケ ン シ ャ ル モー ド ま たはシ ン グル モー ド (GTY
ト ラ ン シーバー RX のみ) の ア プ リ ケーシ ョ ン で リ セ ッ ト で き る ため、 GTY ト ラ ン シーバーの一部のみを柔軟に リ
セ ッ ト で き ます。 シーケ ン シ ャ ル モー ド ま たはシ ン グル モー ド のいずれか を使用 し てい る 場合、 RESETOVRD 信号
は必ず Low 駆動 し ます (表 2-18 を参照)。 RESETOVRD お よ び GTRESETSEL は、 リ セ ッ ト がアサー ト さ れ る 前に 300
～ 500ns の値に設定す る 必要があ り ます。
表 2-18 : GTY ト ラ ン シーバーの リ セ ッ ト モー ド 動作
RESETOVRD
GTRESETSEL
シーケ ン シ ャ ル モー ド
0
0
シ ン グル モー ド
0
1
動作モー ド
表 2-19 : GTY ト ラ ン シーバー リ セ ッ ト モー ド のポー ト
方向
クロッ ク ド メ イン
GTRESETSEL
ポー ト
入力
非同期
リ セ ッ ト モー ド の イ ネーブル ポー ト です。
Low : シーケ ン シ ャ ル モー ド (推奨)
High : シ ン グル モー ド
RESETOVRD
入力
非同期
予約。 グ ラ ン ド に接続 し て く だ さ い。
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第 2 章 : 共有機能
CPLL リ セ ッ ト
CPLL は、 使用前に リ セ ッ ト が必要です。 各 GTY ト ラ ン シーバー チ ャ ネルには、 CPLL リ セ ッ ト 用に 3 つの専用ポー
ト があ り ます。 図 2-10 に示す よ う に、 CPLLRESET は CPLL を リ セ ッ ト す る 入力信号です。 CPLLLOCK は、 リ セ ッ
ト プ ロ セ ス の完了を示す出力信号です。 こ の非同期 CPLLRESET 信号のパルス幅のガ イ ド ラ イ ンは、 基準 ク ロ ッ ク の
1 周期分です。 内部 GTY ト ラ ン シーバー回路で生成 さ れ る 実際の CPLL リ セ ッ ト 信号は、 CPLLRESET の High パル
ス時間 よ り も 大幅に長 く な り ます。 CPLL が ロ ッ ク さ れ る ま での時間は、 帯域幅の設定や ク ロ ッ ク 周波数な ど の影響
を受け ます。
X-Ref Target - Figure 2-10
CPLLRESET
Internal CPLL
Reset Signal
(Active Low)
CPLLRESET_TIME
CPLLLOCK
CPLL Lock Time
UG578_c2_10_061114
図 2-10 : CPLL リ セ ッ ト の タ イ ミ ング図
表 2-20 : CPLL リ セ ッ ト のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
CPLLRESET
入力
非同期
CPLL の リ セ ッ ト を開始す る ため、 こ のポー ト は High 駆動 さ
れた後デ ィ アサー ト さ れます。
CPLLLOCK
出力
非同期
High の場合、 こ の CPLL 周波数 ロ ッ ク 信号は、 CPLL 周波数
があ ら か じ め定義 し た耐性範囲内であ る こ と を示 し ます。 こ
の条件が満た さ れ る ま で、 GTY ト ラ ン シーバーお よ びその ク
ロ ッ ク 出力は信頼で き ません。
CPLLLOCKEN
入力
非同期
ア ク テ ィ ブ High の場合、CPLL の ロ ッ ク 検出を有効に し ます。
表 2-21 : CPLL リ セ ッ ト の属性
属性
CPLLRESET_TIME
(CPLL_INIT_CFG[9:0])
タ イプ
説明
10 ビ ッ ト
バイナ リ
予約。内部 CPLL リ セ ッ ト に適用 さ れ る 時間を示 し ます。こ の値は、
必ず 0 以外に設定す る 必要があ り ます。 ウ ィ ザー ド の推奨値を使用
し て く だ さ い。
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第 2 章 : 共有機能
QPLL0/1 の リ セ ッ ト
QPLL0/1 は、 使用前に リ セ ッ ト が必要です。 各 GTY ト ラ ン シーバー ク ワ ッ ド には、 それぞれの QPLL リ セ ッ ト 用に
3 つの専用ポー ト があ り ます。 図 2-11 に示す よ う に、 QPLL0/1RESET は QPLL0/1 を リ セ ッ ト する 入力信号です。
QPLL0/1LOCK は、 リ セ ッ ト プ ロ セ ス の完了を示す出力信号です。 こ の非同期 QPLL0/1RESET 信号のパル ス幅のガ
イ ド ラ イ ンは、 基準 ク ロ ッ ク の 1 周期分です。 内部 GTY ト ラ ン シーバー回路で生成 さ れ る 実際の QPLL0/1 リ セ ッ ト
信号は、 QPLL0/1RESET の High パルス時間 よ り も 大幅に長 く な り ます。 QPLL0/1 が ロ ッ ク さ れ る ま での時間は、 帯
域幅の設定や ク ロ ッ ク 周波数な ど の影響を受け ます。
X-Ref Target - Figure 2-11
QPLL0/1RESET
Internal QPLL0/1
Reset Signal
QPLL0/1RESET_TIME
QPLL0/1LOCK
QPLL0/1 Lock Time
UG578_c2_11_061114
図 2-11 : QPLL0/1 リ セ ッ ト の タ イ ミ ング図
表 2-22 : QPLL0/1 リ セ ッ ト ポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
QPLL0RESET/
QPLL1RESET
入力
非同期
QPLL0/1 の リ セ ッ ト を開始する ため、 こ のポー ト は High 駆動 さ
れた後デ ィ アサー ト さ れます。
QPLL0LOCK/
QPLL1LOCK
出力
非同期
ア ク テ ィ ブ High の場合、 こ の QPLL0/1 周波数 ロ ッ ク 信号は、
QPLL0/1 周波数が あ ら か じ め判断 し た耐性範囲内で あ る こ と を
示 し ま す。 こ の条件が満た さ れ る ま で、 GTY ト ラ ン シーバーお
よ びその ク ロ ッ ク 出力は信頼で き ません。
QPLL0LOCKEN/
QPLL1LOCKEN
入力
非同期
ア ク テ ィ ブ High の場合、QPLL0/1 の ロ ッ ク 検出を有効に し ます。
タ イプ
説明
表 2-23 : QPLL リ セ ッ ト の属性
属性
QPLL0RESET_TIME/
QPLL1RESET_TIME
(QPLL0_INIT_CFG[9:0]/
QPLL1_INIT_CFG[9:0])
10 ビ ッ ト
バイナ リ
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予約。 内部 QPLL0/1 リ セ ッ ト に適用 さ れ る 時間を示 し ます。 こ の
値は、 必ず 0 以外に設定す る 必要があ り ます。 ウ ィ ザー ド の推奨
値を使用 し て く だ さ い。
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第 2 章 : 共有機能
TX の初期化および リ セ ッ ト
GTY ト ラ ン シーバー TX は、 リ セ ッ ト ス テー ト マシ ン を使用 し て リ セ ッ ト プ ロ セ ス を制御 し ます。 こ の GTY ト ラ
ン シーバー TX は、 2 つの リ セ ッ ト 領域 (TX PMA お よ び TX PCS) に分割 さ れてい ます。 こ れ ら の領域が分割 さ れ る
こ と で、 TX の初期化お よ び リ セ ッ ト がシーケ ン シ ャ ル モー ド でのみ可能 と な り ます (図 2-12 を参照)。
TX の初期化には、 GTTXRESET を シーケ ン シ ャ ル モー ド で使用する 必要があ り ます。GTTXRESET 入力を High 駆動
す る と 、完全非同期の TX リ セ ッ ト を自動的に ト リ ガーで き ます。 リ セ ッ ト ス テー ト マシ ンは、図 2-12 に示す リ セ ッ
ト シーケ ン ス を実行 し て、 TX PMA お よ び TX PCS をすべて リ セ ッ ト し ます。 通常動作時は、 必要に応 じ てシーケ ン
シ ャ ル モー ド を使用す る こ と で TXPMARESET を High 駆動 し 、TXRESETDONE 信号が Low か ら High へ遷移す る ま
で リ セ ッ ト ス テー ト マシ ンの遷移を続けて TX を リ セ ッ ト で き ます。
TXUSERRDY が High にな る ま で TX リ セ ッ ト ス テー ト マシ ンは PCS を リ セ ッ ト し ません。TXUSRCLK/TXUSRCLK2
を含め、 アプ リ ケーシ ョ ンで使用す る すべての ク ロ ッ ク が安定 し てか ら TXUSERRDY を High 駆動 し て く だ さ い。
X-Ref Target - Figure 2-12
GTTXRESET
High
WAIT Until
GTTXRESET From
High to Low
TXPMARESET
High
WAIT Until
TXPMARESET
From High to Low
TXPMARESET
Process
Sequence Mode & TXUSERRDY
TXPCSRESET
High
WAIT Until
TXPCSRESET
From High to Low
TXPCSRESET
Process
TXRESETDONE
High
UG578_c2_12_061114
図 2-12 : GTY ト ラ ン シーバー TX の リ セ ッ ト 時のス テー ト マシ ン シーケ ン ス
ポー ト お よび属性
表 2-24 に、 TX 初期化プ ロ セ ス で必要なポー ト を示 し ます。
表 2-24 : TX の初期化および リ セ ッ ト ポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
GTTXRESET
入力
非同期
TX の リ セ ッ ト シーケ ン ス を開始す る ため、 こ のポー ト は High 駆動
さ れた後デ ィ アサー ト さ れます。 リ セ ッ ト シーケ ン ス に必要な時間
を設定 し ます。
TXPMARESET
入力
非同期
TX PMA の リ セ ッ ト に使用 し ます。 TX PMA の リ セ ッ ト シーケ ン ス
を開始する ため、 こ のポー ト は High 駆動 さ れた後デ ィ アサー ト さ れ
ます。 シーケ ン シ ャ ル モー ド の場合、 こ のポー ト を High 駆動す る
と TX PMA と TX PCS の両方が リ セ ッ ト さ れます。
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第 2 章 : 共有機能
表 2-24 : TX の初期化および リ セ ッ ト ポー ト (続き)
ポー ト
方向
クロ ッ ク ド メ イン
説明
TXPCSRESET
入力
非同期
TX PCS の リ セ ッ ト に使用 し ます。 PCS の リ セ ッ ト シーケ ン ス を開
始す る ため、 こ のポー ト は High 駆動 さ れた後デ ィ ア サー ト さ れ ま
す。 シーケ ン シ ャ ル モー ド の場合、 こ のポー ト を High 駆動する と
TX PCS のみ リ セ ッ ト さ れます。
TXUSERRDY
入力
非同期
こ のポー ト は、 TXUSRCLK お よ び TXUSRCLK2 が安定す る と 、 ア
プ リ ケーシ ョ ンに よ っ て High 駆動 さ れます。
TXRESETDONE
出力
TXUSRCLK2
GTY ト ラ ン シーバー TX が リ セ ッ ト を完了 し て使用可能にな る と ア
ク テ ィ ブ High にな り ます。 GTTXRESET が High 駆動す る と 、 こ の
ポー ト は Low に遷移 し 、 GTY ト ラ ン シーバー TX で TXUSERRDY
信号の High 駆動が検出 さ れ る ま で High にな り ません。
CFGRESET
入力
非同期
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPMARESETDONE
出力
非同期
TX PMA リ セ ッ ト が完了する と 、 ア ク テ ィ ブ High にな り ます。
GTTXRESET ま たは TXPMARESET がアサー ト さ れ る と 、 Low に駆
動 さ れます。
PCSRSVDOUT
出力
非同期
予約。
RESETEXCEPTION
出力
非同期
予約。
GTPOWERGOOD
出力
非同期
パ ワ ー グ ッ ド ス テー タ ス信号。
表 2-25 に、 GTY ト ラ ン シーバー TX の初期化プ ロ セ ス で必要な属性を示 し ます。 通常、 TX PMA ま たは TX PCS の
リ セ ッ ト に要す る 時間は、 ラ イ ン レー ト に よ っ て異な り ます。 PMA リ セ ッ ト 時間お よ び PCS リ セ ッ ト 時間を制御す
る 属性には、 ユーザー指定可能な TXPMARESET_TIME お よ び TXPCSRESET_TIME があ り ます。
表 2-25 : TX の初期化および リ セ ッ ト 属性
タ イプ
説明
TXPMARESET_TIME
属性
5 ビッ ト
バイナ リ
予約。 TX PMA リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー ド の
推奨値を使用 し て く だ さ い。 GTTXRESET ま たは TXPMARESET を使
用 し て リ セ ッ ト プ ロ セ ス を開始する 場合は、 0 以外の値に設定 し て く
だ さ い。
TXPCSRESET_TIME
5 ビッ ト
バイナ リ
予約。TX PCS リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー ド の推
奨値を使用 し て く だ さ い。 TXPCSRESET を使用 し て リ セ ッ ト プ ロ セ
ス を開始する 場合は、 0 以外の値に設定 し て く だ さ い。
TX_PMA_POWER_SAVE
1 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 2 章 : 共有機能
コ ン フ ィ ギ ュ レーシ ョ ンの完了に応答する GTY ト ラ ン シーバー
TX の リ セ ッ ト
図 2-12 に示す TX リ セ ッ ト シーケ ン ス は、 GSR 信号の続いて自動的に開始 さ れ る こ と はあ り ません。 次の条件を満
たす必要があ り ます。
1.
シーケ ン シ ャ ル モー ド を使用す る ため、 GTRESETSEL が Low 駆動 し てい る 。
2.
GTTXRESET が使用 さ れてい る 。
3.
TXRESETDONE が High にな る 前、 リ セ ッ ト プ ロ セ ス全体で TXPMARESET お よ び TXPCSRESET が常に Low 駆
動 し てい る 。
4.
関連す る PLL が ロ ッ ク さ れ る ま で、 GTTXRESET は Low 駆動で き ない。
5.
GTPOWERGOOD が High であ る こ と を確認 し てか ら C/QPLLRESET お よ び GTTXRESET を解放する 。
リ セ ッ ト モー ド がデフ ォ ル ト でシ ン グル モー ド にな る と 、 次を実行す る 必要があ り ます。
1.
リ セ ッ ト モー ド を シーケ ン シ ャ ル モー ド に変更 し ます。
2.
さ ら に 300 ～ 500ns 間待機 し ます。
3.
C/QPLLRESET お よ び GTTXRESET を アサー ト し ます。
推奨 : 図 2-13 で示す よ う に、 CPLL ま たは QPLL のいずれかか ら の PLLLOCK 信号を使用 し て、 GTTXRESET を High
か ら Low へ遷移 さ せて く だ さ い。 TX リ セ ッ ト ス テー ト マシ ンは、 GTTXRESET の High が検出 さ れて リ セ ッ ト シー
ケ ン ス を開始 し 、 Low にな る ま で待機 し ます。
X-Ref Target - Figure 2-13
CPLLRESET/
QPLLRESET
CPLLLOCK/
QPLLLOCK
GTTXRESET
TXUSERRDY
TXRESETDONE
TX RESET FSM
IDLE
WAIT
TXPMARESET
TXPCSRESET
TXPMARESET_TIME
TXPCSRESET_TIME
IDLE
UG578_c2_13_061114
図 2-13 : コ ン フ ィ ギ ュ レーシ ョ ン後の GTY ト ラ ン ス ミ ッ タ ーの初期化
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第 2 章 : 共有機能
GTTXRESET パルスに応答する GTY ト ラ ン シーバー TX の リ セ ッ ト
GTY ト ラ ン シーバーでは、 GTTXRESET 信号を High 駆動する こ と で、 TX 全体を随時 リ セ ッ ト で き ます。
TXPMARESET_TIME お よ び TXPCSRESET_TIME は、あ ら か じ め設定で き ますが、GTTXRESET を適用す る 前に DRP
ポー ト を使用 し て適切な リ セ ッ ト 時間に変更す る こ と も 可能です。 GTTXRESET を使用す る 際は、 次の条件を満たす
必要があ り ます。
1.
シーケ ン シ ャ ル モー ド を使用す る ため、 GTRESETSEL が Low 駆動 し てい る 。
2.
TXRESETDONE が High に遷移す る ま での リ セ ッ ト プ ロ セ ス中は、 TXPMARESET お よ び TXPCSRESET が常に
Low 駆動 し てい る 。
3.
関連す る PLL が ロ ッ ク さ れてい る 。
4.
非同期 GTTXRESET 信号のパルス幅のガ イ ド ラ イ ンは、 基準 ク ロ ッ ク の 1 周期分であ る 。
X-Ref Target - Figure 2-14
GTTXRESET
TXUSERRDY
TXRESETDONE
TX RESET FSM
IDLE
WAIT
TXPMARESET
TXPCSRESET
TXPMARESET_TIME
TXPCSRESET_TIME
IDLE
UG578_c2_14_061114
図 2-14 : GTTXRESET パルスによ る GTY ト ラ ン ス ミ ッ タ ーの リ セ ッ ト
GTY ト ラ ン シーバー TX コ ンポーネ ン ト の リ セ ッ ト
TX PMA と TX PCS は個別に リ セ ッ ト で き ます。 TXPMARESET ま たは TXPCSRESET が実行 さ れてい る 間、
GTTXRESET は常に Low 駆動 し ます。
TXPMARESET が High か ら Low へ遷移する と 、 PMA リ セ ッ ト プ ロ セ ス が開始 し ます。 TXPMARESET が実行 さ れて
い る 間、 TXPCSRESET は常に Low 駆動 し ま す。 シーケ ン シ ャ ル モー ド (図 2-15 を 参照) の場合、 TXUSERRDY が
High の と き 、 PMA リ セ ッ ト の完了後に PCS リ セ ッ ト が自動的に開始 さ れます。
X-Ref Target - Figure 2-15
TXPMARESET
TXUSERRDY
TXRESETDONE
TX RESET FSM
IDLE
WAIT
TXPMARESET
TXPCSRESET
TXPMARESET_TIME
TXPCSRESET_TIME
IDLE
UG578_c2_15_061114
図 2-15 : シーケ ン シ ャル モー ド の TXPMARESET
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第 2 章 : 共有機能
TXUSERRDY が High の場合、 TXPCSRESET が High か ら Low へ遷移す る と 、 PCS リ セ ッ ト プ ロ セ ス が開始 し ます。
PCS の リ セ ッ ト が実行 さ れてい る 間、 TXPMARESET は常に Low 駆動 し ます。 シーケ ン シ ャ ル モー ド の場合、 リ セ ッ
ト ス テー ト マシ ンは PCS のみを リ セ ッ ト し ます (図 2-16 を参照)。
X-Ref Target - Figure 2-16
TXPCSRESET
TXUSERRDY
TXRESETDONE
TX RESET FSM
IDLE
WAIT
TXPCSRESET
IDLE
TXPCSRESET_TIME
UG578_c2_16_061114
図 2-16 : シーケ ン シ ャル モー ド の TXPCSRESET
表 2-26 では、 シーケ ン シ ャ ル モー ド におけ る GTY ト ラ ン シーバー TX で利用で き る すべての リ セ ッ ト と それ ら の対
象 と な る コ ン ポーネ ン ト を示 し ます。 シーケ ン シ ャ ル モー ド で TXPMARESET を使用 し た場合、 TX リ セ ッ ト ス テー
ト マシ ン以外のすべての コ ン ポーネ ン ト が リ セ ッ ト さ れます。
表 2-26 : TX 初期化 リ セ ッ ト お よび コ ンポーネ ン ト リ セ ッ ト の範囲 (シーケ ン シ ャ ル モー ド の場合)
フ ァ ン クシ ョ ン ブロ ッ ク
GTTXRESET
TXPMARESET
TXPCSRESET
TX イ ン タ ー コ ネ ク ト ロ ジ ッ ク
イ ン タ ーフ ェ イ ス



TX 8B/10B エン コーダー



TX ギ アボ ッ ク ス



TX バ ッ フ ァ ー



TX パ タ ーン ジ ェ ネ レー タ ー



TX 極性制御



TX の OOB 信号



TX リ セ ッ ト FSM

TX コ ン フ ィ ギ ュ レーシ ョ ン
ド ラ イ バー


PCI Express デザ イ ン用の
TX レ シーバー検出機能


TX PISO


TX PCS
TX PMA
表 2-27 に、 状況に応 じ た リ セ ッ ト 方法を示 し ます。
表 2-27 : 一般的な状況で推奨 さ れる リ セ ッ ト 方法
リ セ ッ ト する コ ンポーネ ン ト
推奨 リ セ ッ ト (1)
電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ン後
TX 全体
GTTXRESET
使用 さ れてい る CPLL/QPLL への基準 ク ロ ッ ク
の電源投入後
TX 全体
GTTXRESET
使用 さ れてい る CPLL/QPLL への基準 ク ロ ッ ク
変更後
TX 全体
GTTXRESET
状況
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第 2 章 : 共有機能
表 2-27 : 一般的な状況で推奨 さ れる リ セ ッ ト 方法 (続き)
リ セ ッ ト する コ ンポーネ ン ト
推奨 リ セ ッ ト (1)
使用 さ れてい る PLL に対す る CPLLPD ま たは
QPLLPD のアサー ト /デ ィ アサー ト 後
TX 全体
GTTXRESET
TXPD[1:0] のアサー ト /デ ィ アサー ト 後
TX 全体
GTTXRESET
TX PMA お よ び TX PCS
リ セ ッ ト が自動的に
実行 さ れ る
TX PCS
TXPCSRESET
状況
TX レー ト の変更
TX パ ラ レル ク ロ ッ ク ソ ース の リ セ ッ ト
注記 :
1. 推奨す る リ セ ッ ト 方法を使用す る と 、 GTY ト ラ ン シーバーのほかの コ ン ポーネ ン ト への影響が最小にな り ます。
電源投入および コ ン フ ィ ギ ュ レーシ ョ ン後
コ ン フ ィ ギ ュ レーシ ョ ン後、 GTY TX 全体を リ セ ッ ト す る 必要があ り ます。 39 ページの 「 コ ン フ ィ ギ ュ レーシ ョ ンの
完了に応答す る GTY ト ラ ン シーバー TX の リ セ ッ ト 」 を参照 し て く だ さ い。
使用 さ れている CPLL/QPLL への基準 ク ロ ッ クの電源投入後
コ ン フ ィ ギ ュ レーシ ョ ン後に基準 ク ロ ッ ク が変更 し た、 ま たは GTY ト ラ ン シーバーに電源が投入 さ れた場合、 PLL
の リ セ ッ ト が完全に終了 し た後に GTTXRESET を ト グルす る 必要があ り ます。
使用 さ れている CPLL/QPLL への基準 ク ロ ッ クの変更後
PLL への基準 ク ロ ッ ク 入力の変更時には、 新たな周波数に対 し て確実に ロ ッ ク する よ う 、 PLL を リ セ ッ ト す る 必要が
あ り ます。 PLL の リ セ ッ ト が完全に終了 し た ら 、 GTTXRESET を ト グル し ます。
使用 さ れている PLL に対する C/QPLLPD のアサー ト /デ ィ アサー ト
電源切断後に使用 さ れてい る CPLL ま たは QPLL が標準動作に戻っ た場合、PLL を リ セ ッ ト する 必要があ り ます。PLL
の リ セ ッ ト が完全に終了 し た ら 、 GTTXRESET を ト グル し ます。
TXPD[1:0] のアサー ト /デ ィ アサー ト 後
TXPD 信号がデ ィ アサー ト さ れた ら 、 GTTXRESET を ト グルす る 必要があ り ます。
TX レー ト の変更
レー ト が変更 さ れ る と 、 必要な リ セ ッ ト シーケ ン ス が自動的に実行 さ れ ます。 レー ト の変更お よ び必要な リ セ ッ ト
シーケ ン ス の両方が適用 さ れて完了す る と 、 TXRATEDONE がアサー ト さ れます。
TX バ ッ フ ァ ーが有効の場合、 レー ト の変更後に TX バ ッ フ ァ ーが自動的に リ セ ッ ト する よ う に TXBUF_RESET_ON_
RATE_CHANGE 属性を TRUE に設定す る 必要があ り ます。 TX バ ッ フ ァ ーをバ イ パスす る 場合は、 TXRATEDONE の
アサー ト 後にア ラ イ メ ン ト を反復実行 し ます。
TX パラ レル ク ロ ッ ク ソ ースの リ セ ッ ト
正常動作を行 う には、 TXUSRCLK お よ び TXUSRCLK2 を駆動する ク ロ ッ ク が安定 し てい る 必要があ り ます。 ク ロ ッ
ク ソ ース が再度 ロ ッ ク さ れた後に、 TXPCSRESET を ト グル し ます。
TX バ ッ フ ァ ーをバ イ パ スす る 場合は、 リ セ ッ ト の完了後にア ラ イ メ ン ト を反復実行 し ます。
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第 2 章 : 共有機能
RX の初期化および リ セ ッ ト
GTY ト ラ ン シーバー RX は、 リ セ ッ ト ス テー ト マシ ン を使用 し て リ セ ッ ト プ ロ セ ス を制御 し ます。 GTY ト ラ ン シー
バー RX は複雑なため、 TX よ り も 多 く の リ セ ッ ト 領域があ り ます。 こ れ ら の領域が分割 さ れ る こ と で、 シーケ ン シ ャ
ル モー ド ま たはシ ン グル モー ド のいずれかで RX の初期化お よ び リ セ ッ ト を実行で き ます (図 2-17 を参照)。
1.
シーケ ン シ ャ ル モー ド の RX
GTY ト ラ ン シーバー RX を初期化する場合は、GTRXRESET を シーケ ン シ ャ ル モー ド で使用する必要があ り ます。
GTRXRESET 入力を High 駆動する と 、 完全非同期の RX リ セ ッ ト を自動的に ト リ ガーで き ます。 リ セ ッ ト ス テー
ト マシ ンは、 図 2-17 に示す リ セ ッ ト シーケ ン ス を実行し て、 RX PMA およ び RX PCS をすべて リ セ ッ ト し ます。
標準動作中、 シーケ ン シ ャ ル モー ド を使用す る こ と で RXPMARESET、 RXDFELPMRESET、 EYESCANRESET、
RXPCSRESET、 お よび RXBUFRESET のいずれかを High 駆動 し、 RXRESETDONE が Low か ら High へ遷移する ま
で リ セ ッ ト ス テー ト マシ ンの遷移を続けて リ セ ッ ト で き ます。
2.
シ ン グル モー ド の RX
GTY ト ラ ン シーバー RX がシ ン グル モー ド の場合は、 ほかの リ セ ッ ト 領域へ影響を与えずに リ セ ッ ト シーケ ン
ス の RXPMARESET、 RXDFELPMRESET、 EYESCANRESET、 RXPCSRESET、 お よ び RXBUFRESET を個別に実
行で き ます。
シーケ ン シ ャ ル モー ド ま たはシ ン グル モー ド のいずれの場合で も 、 RXUSERRDY が High にな る ま で RX リ セ ッ ト
ス テー ト マシ ンは PCS を リ セ ッ ト し ません。 RXUSRCLK お よ び RXUSRCLK2 を含め、 アプ リ ケーシ ョ ン で使用す
る すべての ク ロ ッ ク が安定 し てか ら RXUSERRDY を High 駆動 し て く だ さ い。
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第 2 章 : 共有機能
X-Ref Target - Figure 2-17
GTRXRESET
High
WAIT until
GTRXRESET
from High to Low
RXPMARESET
High
RXDFELPMRESET
High
EYESCANRESET
High
WAIT until
RXPMARESET
from High to Low
WAIT until
RXDFELPMRESET
from High to Low
WAIT until
EYESCANRESET
from High to Low
RXPMARESET
Process
Single
Mode
RXPMARESET Done
when
RXRESETDONE High
Single
RXDFELPMRESET
Done when
RXRESETDONE High
RXDFELPMRESET Mode
Process
EYESCANRESET
Process
Single
Mode
EYESCANRESET
Done when
RXRESETDONE High
Sequence Mode & RXUSERRDY
RXPCSRESET
High
RXBUFRESET
High
WAIT until
RXPCSRESET
from High to Low
RXPCSRESET
Process
WAIT until
RXBUFRESET
from High to Low
RXBUFRESET
Process
Single
Mode
Single
Mode
RXPCSRESET Done
when
RXRESETDONE High
RXBUFRESET Done
when
RXRESETDONE High
RXRESETDONE
High
UG578_c2_17_061114
図 2-17 : GTY ト ラ ン シーバー RX の リ セ ッ ト 時のス テー ト マ シ ン シーケ ン ス
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第 2 章 : 共有機能
ポー ト および属性
表 2-28 に、 GTY ト ラ ン シーバー RX の初期化プ ロ セ ス で必要なポー ト を示 し ます。
表 2-28 : RX の初期化お よび リ セ ッ ト ポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
GTRXRESET
入力
非同期
チ ャ ネルの RX リ セ ッ ト シーケ ン ス を開始す る ため、こ のポー ト は
High 駆動 さ れた後デ ィ アサー ト さ れます。
RXOSCALRESET
入力
非同期
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RSOSINTDONE
出力
非同期
予約。
RXPMARESET
入力
非同期
RX PMA の リ セ ッ ト シーケ ン ス を開始する ため、 こ のポー ト は
High 駆動 さ れた後デ ィ アサー ト さ れます。シ ン グル モー ド の場合、
RXPMARESET を High 駆動する と RX PMA ブ ロ ッ ク のみが リ セ ッ
ト さ れます (CDR お よ び DFE は リ セ ッ ト さ れない)。 シーケ ン シ ャ
ル モー ド の場合、 RXPMARESET を High 駆動す る と 、 図 2-17 の
RX リ セ ッ ト プ ロ セ ス が RXPMARESET か ら 開始 さ れ、 その後
RXCDRPHASERESET、 RXCDRFREQRESET、 RXDFELPMRESET、
EYESCANRESET、RXPCSRESET、RXBUFRESET と い う 順で リ セ ッ
ト が実行 さ れ ま す。 シーケ ン シ ャ ル モー ド で リ セ ッ ト 対象 と な る
部分は、 表 2-30 を参照 し て く だ さ い。
RXCDRRESET
入力
非同期
予約。 Low に接続 し て く だ さ い。
RXCDRFREQRESET
入力
非同期
予約。 Low に接続 し て く だ さ い。
RXDFELPMRESET
入力
非同期
DFE の リ セ ッ ト シーケ ン ス を開始する ため、 こ のポー ト は High 駆
動 さ れた後デ ィ アサー ト さ れます。 シ ン グルモー ド の場合、
RXDFELPMRESET を High 駆動する と RRX DFE 回路のみが リ セ ッ
ト さ れます。 シーケ ン シ ャ ル モー ド の場合、 RXDFELPMRESET
を High 駆動す る と 、 図 2-17 の RX リ セ ッ ト プ ロ セ ス が
RXDFELPMRESET か ら 開始 さ れ、 その後 EYESCANRESET、
RXPCSRESET、 RXBUFRESET と い う 順で リ セ ッ ト が実行 さ れま
す。 シーケ ン シ ャ ル モー ド で リ セ ッ ト 対象 と な る 部分は、 表 2-30
を参照 し て く だ さ い。
EYESCANRESET
入力
非同期
EYESCAN の リ セ ッ ト シーケ ン ス を開始す る ため、 こ のポー ト は
High 駆動 さ れた後デ ィ アサー ト さ れます。シ ン グル モー ド の場合、
EYESCANRESET を High 駆動する と RX ア イ ス キ ャ ン回路のみが
リ セ ッ ト さ れます。シーケ ンシ ャル モー ド の場合、EYESCANRESET
を High 駆動す る と 、 図 2-17 の RX リ セ ッ ト プ ロ セ ス が
EYESCANRESET か ら 開始 さ れ、 その後 RXPCSRESET、
RXBUFRESET と い う 順で リ セ ッ ト が実行 さ れます。シーケ ン シ ャル
モー ド で リ セ ッ ト 対象 と な る部分は、 表 2-30 を参照し て く だ さ い。
RXPCSRESET
入力
非同期
PCS の リ セ ッ ト シーケ ン ス を開始す る ため、 こ のポー ト は High 駆
動 さ れた後デ ィ アサー ト さ れます。 シ ン グル モー ド の場合、
RXPCSRESET を High 駆動する と RX PCS 回路のみが リ セ ッ ト さ れ
ま す。 シーケ ン シ ャ ル モー ド の場合、 RXPCSRESET を High 駆動
す る と 、 図 2-17 の RX リ セ ッ ト プ ロ セ ス が RXPCSRESET か ら 開
始 さ れ、 そ の後 RXBUFRESET が実行 さ れ ま す。 シーケ ン シ ャ ル
モー ド で リ セ ッ ト 対象 と な る 部分は、 表 2-30 を参照 し て く だ さ い。
いずれのモー ド の場合で も 、 RXPCSRESET は、 RXUSERRDY が
High に遷移する ま で リ セ ッ ト プ ロ セ ス を開始 し ません。
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第 2 章 : 共有機能
表 2-28 : RX の初期化お よび リ セ ッ ト ポー ト (続き)
ポー ト
方向
クロッ ク ド メ イン
説明
RXBUFRESET
入力
非同期
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト シーケ ン ス を開始す る
ため、 こ のポー ト は High 駆動 さ れた後デ ィ アサー ト さ れます。 シ
ン グル モー ド ま たはシーケ ン シ ャ ル モー ド のいずれかで こ のポー
ト を High 駆動する と RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのみが リ セ ッ
ト さ れます。
RXUSERRDY
入力
非同期
こ のポー ト は、 RXUSRCLK お よ び RXUSRCLK2 が安定する と 、 ア
プ リ ケーシ ョ ンに よ っ て High 駆動 さ れます。
RXRESETDONE
出力
RXUSRCLK2
アサー ト さ れ る と 、 GTY ト ラ ン シーバー RX が リ セ ッ ト を完了 し
て使用可能にな っ た こ と を示す、ア ク テ ィ ブ High にな り ます。シー
ケ ン シ ャ ル モー ド では、GTRXRESET が High の場合に Low 駆動 し
ます。 ま た、 RXUSERRDY が High に遷移す る ま で High 駆動 し ま
せん。 シ ン グル モー ド では、 RX リ セ ッ ト がアサー ト さ れた場合に
Low 駆動 し ます。 こ の信号は、 すべての RX リ セ ッ ト がデ ィ アサー
ト さ れ、 RXUSERRDY がアサー ト さ れ る ま でアサー ト さ れません。
RXPMARESETDONE
出力
非同期
RX PMA リ セ ッ ト が完了す る と 、 ア ク テ ィ ブ High にな り ます。
GTRXRESET ま たは RXPMARESET がアサー ト さ れ る と 、 Low に
駆動 し ます。
RXOOBRESET
入力
非同期
OOB の個別 リ セ ッ ト に使用 し ま す。 OOB 機能を使用 し ない場合、
つ ま り OOB 信号の リ セ ッ ト が不要な場合は Low に接続 し て く だ
さ い。
RXOOBRESET は、 図 2-17 に示す GTY ト ラ ン シーバー RX の リ
セ ッ ト ス テー ト マシ ンのシーケ ン ス と は独立 し た も のです。ま た、
シーケ ン シ ャ ル モー ド やシ ン グル モー ド は適用 さ れません。
RXOOBRESET を実行 し た場合、RXRESETDONE の Low-High 遷移
お よ び High-Low 遷移はあ り ません。
RESETEXCEPTION
出力
非同期
予約。
GTPOWERGOOD
出力
非同期
パ ワ ー グ ッ ド ス テー タ ス信号。
表 2-29 に、 GTY ト ラ ン シーバー RX の初期化プ ロ セ ス で必要な属性を示 し ます。 通常、 RX デー タ パ ス上の各 リ セ ッ
ト に要す る 時間は、 ラ イ ン レー ト や関数に よ っ て異な り ます。 表 2-29 に示すユーザー指定の属性を使用 し て、 各 リ
セ ッ ト 時間を設定 し ます。
表 2-29 : RX の初期化お よび リ セ ッ ト 属性
属性
タ イプ
説明
RXOSCALRESET_TIME
5 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。 GTRXRESET を使用
し て リ セ ッ ト プ ロ セ ス を開始す る 場合は、 0 以外の値に設定 し て く だ
さ い。
RXOSCALRESET_TIMEOUT
5 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。 通常動作時は 0 に設
定 し ます。
RXPMARESET_TIME
5 ビ ッ ト バイナ リ
予約。 RX PMA リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー ド の
推奨値を使用 し て く だ さ い。 GTRXRESET ま たは RXPMARESET を使
用 し て リ セ ッ ト プ ロ セ ス を開始す る 場合は、 0 以外の値に設定 し て く
だ さ い。
RXCDRPHRESET_TIME
5 ビ ッ ト バイナ リ
予約。 RX CDR 位相 リ セ ッ ト に適用 さ れ る 時間を示 し ます。
RXCDRRESET を使用 し て リ セ ッ ト プ ロ セ ス を開始す る 場合は、0 以外
の値に設定 し て く だ さ い。
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第 2 章 : 共有機能
表 2-29 : RX の初期化お よび リ セ ッ ト 属性 (続き)
タ イプ
説明
RXCDRFREQRESET_TIME
属性
5 ビ ッ ト バイナ リ
予約。 RX CDRFREQ リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー
ド の推奨値 を 使用 し て く だ さ い。 RXCDRFREQRESET を 使用 し て リ
セ ッ ト プ ロ セ ス を開始する 場合は、 0 以外の値に設定 し て く だ さ い。
RXDFELPMRESET_TIME
7 ビ ッ ト バイナ リ
予約。 RX DFE リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー ド の推
奨値を使用 し て く だ さ い。 RXDFELPMRESET を使用 し て リ セ ッ ト プ
ロ セ ス を開始す る 場合は、 0 以外の値に設定 し て く だ さ い。
RXISCANRESET_TIME
5 ビ ッ ト バイナ リ
予約。 RX EYESCAN リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー
ド の推奨値を使用 し て く だ さ い。RXISCANRESET_TIME を使用 し て リ
セ ッ ト プ ロ セ ス を開始する 場合は、 0 以外の値に設定 し て く だ さ い。
RXPCSRESET_TIME
5 ビ ッ ト バイナ リ
予約。 RX PCS リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー ド の推
奨値を使用 し て く だ さ い。RXPCSRESET を使用 し て リ セ ッ ト プ ロ セ ス
を開始す る 場合は、 0 以外の値に設定 し て く だ さ い。
RXBUFRESET_TIME
5 ビ ッ ト バイナ リ
予約。 RX BUFFER リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ ザー ド
の推奨値を使用 し て く だ さ い。 RXBUFRESET を使用 し て リ セ ッ ト プ
ロ セ ス を開始す る 場合は、 0 以外の値に設定 し て く だ さ い。
RX_PMA_POWER_SAVE
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
コ ン フ ィ ギ ュ レーシ ョ ンの完了に応答する GTY ト ラ ン シーバー
RX の リ セ ッ ト
図 2-17 に示す RX リ セ ッ ト シーケ ン ス は、 グ ロ ーバル GSR 信号に続いて自動的に開始 さ れ る こ と はあ り ません。
次の条件を満たす必要があ り ます。
1.
シーケ ン シ ャ ル モー ド を使用す る ため、 GTRESETSEL が Low 駆動 し てい る 。
2.
GTRXRESET が使用 さ れてい る 。
3.
RXRESETDONE が High に遷移す る ま での リ セ ッ ト プ ロ セ ス全体で、 RXPMARESET、 RXCDRRESET、
RXCDRFREQRESET、 RXDFELPMRESET、 EYESCANRESET、 RXPCSRESET、 お よ び RXBUFRESET を含むす
べてのシ ン グル リ セ ッ ト 入力が常に Low に維持 さ れてい る 。
4.
関連す る PLL が ロ ッ ク さ れ る ま で、 GTRXRESET は Low 駆動で き ない。
5.
GTPOWERGOOD が High であ る こ と を確認 し てか ら C/QPLLRESET お よ び GTRXRESET を解放す る 。
リ セ ッ ト モー ド がデフ ォ ル ト でシ ン グル モー ド にな る と 、 次を実行す る 必要があ り ます。
1.
リ セ ッ ト モー ド を シーケ ン シ ャ ル モー ド に変更 し ます。
2.
さ ら に 300 ～ 500ns 間待機 し ます。
3.
CPLLRESET ま たは QPLL0/1RESET お よ び GTRXRESET を アサー ト し ます。
推奨 : 図 2-18 で示す よ う に、 CPLL ま たは QPLL のいずれかか ら の PLLLOCK 信号を使用 し て、 GTRXRESET を High
か ら Low へ遷移 さ せて く だ さ い。 RX リ セ ッ ト ス テー ト マシ ンは、 GTRXRESET の High が検出 さ れて リ セ ッ ト シー
ケ ン ス を開始 し 、 Low に遷移す る ま で待機 し ます。
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第 2 章 : 共有機能
X-Ref Target - Figure 2-18
CPLLRESET/
QPLLRESET
CPLLLOCK/
QPLLLOCK
GTRXRESET
RXUSERRDY
RXRESETDONE
TX RESET FSM
IDLE
WAIT
RXPMARESET RXCDRRESET RXCDRFREQRESET
RXDFELPMRESET EYESCANRESET RXPCSRESET
RXBUFRESET
IDLE
RXCDRFREQRESET_TIME
RXISCANRESET_TIME
RXPMARESET_TIME
RXBUFRESET_TIME
RXCDRPHRESET_TIME
RXDFELPMRESET_TIME
RXPCSRESET_TIME
UG578_c2_18_061114
図 2-18 : コ ン フ ィ ギ ュ レーシ ョ ン後の GTY レ シーバー
GTRXRESET パルスに応答する GTY ト ラ ン シーバー RX の リ セ ッ ト
GTY ト ラ ン シーバーでは、 GTRXRESET 信号を High 駆動す る こ と で、 RX 全体を随時 リ セ ッ ト で き ます。 表 2-28 に
リ ス ト さ れたすべての RX リ セ ッ ト 属性は、 あ ら か じ め設定で き ますが、 GTRXRESET を適用す る 前に DRP ポー ト
を使用 し て適切な リ セ ッ ト 時間に変更す る こ と も 可能です。 GTRXRESET を使用す る 際は、 次の条件を満たす必要が
あ り ます。
1.
シーケ ン シ ャ ル モー ド を使用す る ため、 GTRESETSEL が Low 駆動 し てい る 。
2.
RXRESETDONE が High に遷移す る ま での リ セ ッ ト プ ロ セ ス中は、 RXPMARESET、 RXCDRRESET、
RXCDRFREQRESET、 RXDFELPMRESET、 EYESCANRESET、 RXPCSRESET、 お よ び RXBUFRESET を含む
図 2-17 の左側にあ る すべての リ セ ッ ト 入力が常に Low を保持 し てい る 。
3.
関連す る PLL が ロ ッ ク さ れてい る 。
ヒ ン ト : 非同期 GTRXRESET 信号のパルス幅のガ イ ド ラ イ ンは、 基準 ク ロ ッ ク の 1 周期分です。
X-Ref Target - Figure 2-19
GTRXRESET
RXUSERRDY
RXRESETDONE
RX RESET FSM
IDLE
WAIT
RXPMARESET RXCDRRESET RXCDRFREQRESET
RXDFELPMRESET RXISCANRESET RXPCSRESET
RXBUFRESET
IDLE
RXCDRFREQRESET_TIME
RXISCANRESET_TIME
RXPMARESET_TIME
RXBUFRESET_TIME
RXCDRPHRESET_TIME
RXDFELPMRESET_TIME
RXPCSRESET_TIME
UG578_c2_19_061114
図 2-19 : GTRXRESET パルスによ る GTY レ シーバーの リ セ ッ ト
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第 2 章 : 共有機能
GTY ト ラ ン シーバー RX コ ンポーネ ン ト の リ セ ッ ト
GTY ト ラ ン シーバー RX コ ン ポーネ ン ト の リ セ ッ ト には、 シーケ ン シ ャ ル モー ド ま たはシ ン グル モー ド のいずれか
を使用で き ます。 こ れ ら の リ セ ッ ト は、 主に特別な場合に使用 さ れ、 特定のサブセ ク シ ョ ンの リ セ ッ ト が必要な場合
にのみ実行 し ます。 表 2-30 お よ び表 2-31 では、 GTY ト ラ ン シーバー RX で利用で き る すべての リ セ ッ ト と それ ら の
対象 と な る コ ン ポーネ ン ト を モー ド 別 (シーケ ン シ ャ ル モー ド /シ ン グル モー ド ) に示 し ます。 こ れ ら の リ セ ッ ト はす
べて非同期です。
表 2-30 : RX コ ンポーネ ン ト リ セ ッ ト の範囲 (シーケ ン シ ャ ル モー ド の場合)
RX PCS
RX PMA
フ ァ ン クシ ョ ン ブロ ッ ク
GTRX
RESET
RXPMA
RESET
RXDFE
RESET
EYESCAN
RESET
RXPCS
RESET
RX イ ン タ ー コ ネ ク ト
ロ ジ ッ ク イ ン タ ーフ ェ イ ス





RX ギ アボ ッ ク ス





RX ス テー タ ス制御





RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーの遅延調整機能





RX 8B/10B エン コ ーダー





RX カ ン マ検出お よ び
アライ メ ン ト





RX 極性





PRBS チ ェ ッ カー





RX エ ラ ス テ ィ ッ ク
バッ フ ァー





RX リ セ ッ ト FSM

RX アナ ロ グ フ ロ ン ト エン ド


RX の OOB 信号


RX SIPO


RX CDR 位相パ ス


RX CDR 周波数パ ス


RX DFE



RX EYESCAN



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RXBUF
RESET


49
第 2 章 : 共有機能
表 2-31 : RX コ ンポーネ ン ト リ セ ッ ト の範囲 (シ ングル モー ド の場合)
フ ァ ンクシ ョ ン ブロ ッ ク
RX PCS
GTRX
RESET
RXPMA
RESET
RXDFE
RESET
EYESCAN
RESET
RXPCS
RESET
RX イ ン ターコ ネ ク ト
ロ ジ ッ ク イ ン ターフ ェ イ ス

RX ギ アボ ッ ク ス

RX ス テー タ ス制御

RX 遅延調整機能

RX 8B/10B エン コ ーダー

RX カ ン マ検出お よ び
アライ メ ン ト

RX 極性

PRBS チ ェ ッ カー

RX エ ラ ス テ ィ ッ ク
バッ フ ァー
RXBUF
RESET
RXOOB
RESET

RX リ セ ッ ト FSM
RX
PMA
RX アナ ロ グ フ ロ ン ト
エン ド

RX の OOB 信号

RX SIPO


RX CDR 位相パス
RX CDR 周波数パス

RX DFE

RX EYESCAN
表 2-32 に、 状況に応 じ た リ セ ッ ト 方法を示 し ます。
表 2-32 : 一般的な状況で推奨 さ れる リ セ ッ ト 方法
リ セ ッ ト する
コ ンポーネ ン ト
状況
推奨 リ セ ッ ト (1)
電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ン後
RX 全体
GTRXRESET
使用 さ れてい る CPLL/QPLL への基準 ク ロ ッ ク の
電源投入後
RX 全体
GTRXRESET
使用 さ れてい る CPLL/QPLL への基準 ク ロ ッ ク 変
更後
RX 全体
GTRXRESET
使用 さ れてい る PLL に対す る CPLLPD ま たは
QPLLPD のアサー ト /デ ィ アサー ト 後
RX 全体
GTRXRESET
RXPD[1:0] のアサー ト /デ ィ アサー ト 後
RX 全体
GTRXRESET
RX レー ト の変更
RX パ ラ レル ク ロ ッ ク ソ ース の リ セ ッ ト
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RX PMA お よ び
RX PCS
RX PCS
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RX CDR の設定を変更 し た場合、 ま たは
RXRATE に よ っ て リ セ ッ ト シーケ ン ス が
自動的に実行 さ れた場合は、 GTRXRESET
が必要です。RX CDR の設定を変更 し ない
場合は RXRATE を使用で き ます。
RXPCSRESET
50
第 2 章 : 共有機能
表 2-32 : 一般的な状況で推奨 さ れる リ セ ッ ト 方法 (続き)
リ セ ッ ト する
コ ンポーネ ン ト
状況
推奨 リ セ ッ ト (1)
リ モー ト 側の電源投入後
RX 全体
GTRXRESET
電気的ア イ ド ル状態
RX 全体
適切な属性の設定で自動的に処理 さ れ る
RX 全体
GTRXRESET
RXN/RXP の接続後
(2)
リ カバ リ ク ロ ッ ク の安定後
RX エ ラ ス テ ィ ッ ク
バッ フ ァー
RXBUFRESET
RXBUFFER エ ラ ーの後
RX エ ラ ス テ ィ ッ ク
バッ フ ァー
RXBUFRESET
リ アル タ イ ムでチ ャ ネル ボ ンデ ィ ン グ モー ド を
変更後
RX エ ラ ス テ ィ ッ ク
バッ フ ァー
RXBUF_RESET_ON_CB_CHANGE を
TRUE に設定 し 、 チ ャ ネル ボ ン デ ィ ン グ
モー ド が変更 さ れ る と RX エ ラ ス テ ィ ッ
ク バ ッ フ ァ ーが自動的に リ セ ッ ト さ れ る
PRBS エ ラ ー後
カンマ リ ア ラ イ メ ン ト 後
PRBS エ ラ ー カ ウ
ン ター
RX エ ラ ス テ ィ ッ ク
バッ フ ァー
(オプシ ョ ン)
PRBSCNTRESET
RXBUF_RESET_ON_COMMAALIGN を
TRUE に設定 し 、カ ン マ リ ア ラ イ メ ン ト が
実行 さ れ る と RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーが自動的に リ セ ッ ト さ れ る
注記 :
1. 推奨す る リ セ ッ ト 方法を使用す る と 、 GTY ト ラ ン シーバーのほかの コ ン ポーネ ン ト への影響が最小にな り ます。
2. RXN/RXP の同時接続を前提 と し てい ます。
電源投入および コ ン フ ィ ギ ュ レーシ ョ ン後
コ ン フ ィ ギ ュ レーシ ョ ン後、 GTY TX 全体を リ セ ッ ト す る 必要があ り ます。 47 ページの 「 コ ン フ ィ ギ ュ レーシ ョ ンの
完了に応答す る GTY ト ラ ン シーバー RX の リ セ ッ ト 」 を参照 し て く だ さ い。
使用 さ れている CPLL/QPLL0/1 への基準 ク ロ ッ クの電源投入後
コ ン フ ィ ギ ュ レーシ ョ ン後に基準 ク ロ ッ ク が変更 し た、 ま たは GTY ト ラ ン シーバーに電源が投入 さ れた場合、 PLL
の リ セ ッ ト が完全に終了 し た後に GTRXRESET を ト グルする 必要があ り ます。
使用 さ れている CPLL/QPLL0/1 への基準 ク ロ ッ クの変更後
PLL への基準 ク ロ ッ ク 入力の変更時には、 新たな周波数に対 し て確実に ロ ッ ク する よ う 、 PLL を リ セ ッ ト す る 必要が
あ り ます。 PLL の リ セ ッ ト が完全に終了 し た ら 、 GTRXRESET を ト グル し ます。
使用さ れている PLL に対する CPLLPD または QPLL0/1PD のアサー ト /デ ィ アサー ト 後
電源切断後に使用 さ れてい る CPLL ま たは QPLL が標準動作に戻っ た場合、PLL を リ セ ッ ト する 必要があ り ます。PLL
の リ セ ッ ト が完全に終了 し た ら 、 GTRXRESET を ト グル し ます。
RXPD[1:0] のアサー ト /デ ィ アサー ト 後
RXPD 信号がデ ィ アサー ト さ れた後は、 GTRXRESET 信号を アサー ト さ れ る 必要があ り ます。
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第 2 章 : 共有機能
RX レー ト の変更
ほ と ん ど の場合、 出力分周器の変更に加え、 RX レー ト を変更す る 際 も DRP を介 し て RX CDR ループ フ ィ ル タ ーの
設定を変更す る 必要があ り ます。 DRP に よ っ て RX CDR ループ フ ィ ル タ ーを適切に設定 し 、 RXOUT_DIV 属性を更
新 し た う えで、 GTRXRESET ポー ト を ト グルす る こ と で RX を リ セ ッ ト す る 必要があ り ます。
DRP に よ る CDR ループ フ ィ ル タ ーの更新が不要の場合、 レー ト は RXRATE ポー ト に よ っ て変更で き ます。 その場
合、 必要な リ セ ッ ト シーケ ン ス が自動的に実行 さ れます。 レー ト 変更 と 必要な リ セ ッ ト シーケ ン ス の両方が適用 さ
れて完了す る と 、 RXRATE に応答 し て RXRATEDONE がアサー ト さ れます。
RX バ ッ フ ァ ーが有効の場合、 レー ト の変更後に RX バ ッ フ ァ ーが自動的に リ セ ッ ト する よ う に RXBUF_RESET_ON_
RATE_CHANGE 属性を TRUE に設定す る 必要があ り ます。 RX バ ッ フ ァ ーをバ イ パスす る 場合は、 RXRATEDONE の
アサー ト 後にア ラ イ メ ン ト を反復実行 し ます。
RX パラ レル ク ロ ッ ク ソ ースの リ セ ッ ト
適切な動作を実現す る には、 RXUSRCLK お よ び RXUSRCLK2 を駆動す る ク ロ ッ ク が安定 し てい る 必要があ り ます。
ク ロ ッ ク ソ ース が再度 ロ ッ ク さ れた後に、 RXPCSRESET を ト グル し ます。 RX バ ッ フ ァ ーをバ イ パスする 場合は、 リ
セ ッ ト の完了後にア ラ イ メ ン ト を反復実行 し ます。
リ モー ト 側の電源投入後
入力デー タ の ソ ース の電源が、 そのデー タ を受信 し て動作を開始 し た GTY ト ラ ン シーバー よ り 後に投入 さ れた場合
は、 RX 側を リ セ ッ ト し 、 入力デー タ に対 し て確実に ロ ッ ク する 必要があ り ます。
電気的ア イ ド ル リ セ ッ ト
OOB お よ び電気的ア イ ド ルをサポー ト す る プ ロ ト コ ルについては、 ト ラ ン シーバーへの RX 入力の差動電圧が OOB
ま たは電気的ア イ ド ル レベルま で降下する と き 、電気的ア イ ド ルに関連す る 属性が適切な値に設定 さ れ る と RX CDR
が自動的に制御 さ れます。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXN/RXP の接続後
GTY ト ラ ン シーバーへの RX デー タ が接続お よ び接続解除可能な コ ネ ク タ か ら 入力 さ れてい る 場合、 デー タ ソ ース
が接続 さ れた と き に入力デー タ に対 し て適切に ロ ッ ク す る よ う 、 RX 側を リ セ ッ ト する 必要があ り ます。
リ カバ リ ク ロ ッ ク の安定後
ク ロ ッ キ ン グ手法の設計に よ っ ては、 CDR が入力デー タ に対 し て ロ ッ ク さ れ る 前に、 RX の リ セ ッ ト シーケ ン ス を完
了 さ せ る こ と がで き ます。 こ の場合、 リ カバ リ ク ロ ッ ク は、 RXRESETDONE がアサー ト さ れ る と 安定 し な く な る 可
能性があ り ます。
RX バ ッ フ ァ ーの使用時は、 リ カバ リ ク ロ ッ ク が安定 し た後に RXBUFRESET を ト リ ガーす る 必要があ り ま す。 RX
バ ッ フ ァ ーのバ イ パ ス使用時は、 リ カバ リ ク ロ ッ ク が安定する ま でア ラ イ メ ン ト を開始で き ません。
CDR のデー タ への ロ ッ ク に関す る 基準は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
RX バ ッ フ ァ ー エ ラ ー後
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのオーバー フ ロ ー ま たはア ン ダー フ ロ ーが発生 し た場合、 適切に動作 さ せ る た め、
RXBUFRESET を使用 し て RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを リ セ ッ ト す る 必要があ り ます。
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実行中における チ ャ ネル ボンデ ィ ング モー ド の変更後
RXBUF_RESET_ON_CB_CHANGE を TRUE に設定する と 、 RXCHANBONDMASTER、 RXCHANBONDSLAVE、 ま た
は RXCHANBONDLEVELRX が変更 さ れた後、 エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが自動的に リ セ ッ ト さ れます。
PRBS エ ラ ー後
PRBSCNTRESET がアサー ト さ れ る と PRBS エ ラ ー カ ウ ン タ ーが リ セ ッ ト さ れます。
カ ンマ リ アラ イ メ ン ト 後
RXBUF_RESET_ON_COMMAALIGN を TRUE に設定す る と 、 カ ン マ リ ア ラ イ メ ン ト 中に RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーを自動的に リ セ ッ ト で き ます。
パワーダウ ン
機能の説明
GTY ト ラ ン シーバーは、 さ ま ざ ま なパ ワ ーダ ウ ン モー ド をサポー ト し ます。 こ れ ら のモー ド では、 一般的なパ ワ ー
マネージ メ ン ト 機能 と PCI Express® お よ び SATA 規格で定め ら れたパ ワ ー マネージ メ ン ト 機能を使用で き ます。
GTY ト ラ ン シーバーには異な る レベルの電力制御があ り ます。 各方向のチ ャ ネルは、 それぞれ TXPD お よ び RXPD
を使用 し て個別に電源を切断で き ます。QPLL0/1PD ポー ト が直接 ク ワ ッ ド PLL0/1 へ接続 さ れてい る 場合は、CPLLPD
ポー ト でチ ャ ネル PLL の電源を切断で き ます。
ポー ト および属性
表 2-33 に、 パ ワーダ ウ ンのポー ト を示 し ます。
表 2-33 : パワー ダウン用のポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
CPLLPD
入力
非同期
High の場合、 チ ャ ネル PLL の電源を切断 し ます。
QPLL0PD/QPLL1PD
入力
非同期
High の場合、ク ワ ッ ド PLL0/1 の電源を切断 し ます。
RXPD[1:0]
入力
非同期
PCI Express PIPE プ ロ ト コ ル エ ン コ ー ド に応 じ て
RX レーンの電源を切断 し ます。
00 : P0 (通常動作)
01 : P0s (短い リ カバ リ 時間の電源切断)
10 : P1 (長い リ カバ リ 時間の電源切断)
11 : P2 (電力が最 も 低い状態)
TXPD[1:0]
入力
TXUSRCLK2
(TXPDELECIDLEMODE
に よ っ て非同期にな る )
PCI Express PIPE プ ロ ト コ ル エ ン コ ー ド に応 じ て
TX レーンの電源を切断 し ます。
00 : P0 (通常動作)
01 : P0s (短い リ カバ リ 時間の電源切断)
10 : P1 (長い リ カバ リ 時間の電源切断、 受信検出
はオンの ま ま)
11 : P2 (電力が最 も 低い状態)
こ れ ら のパ ワー ダ ウ ン ス テー ト 間の移行時間は属
性で制御で き ます。
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表 2-33 : パワー ダウン用のポー ト (続き)
ポー ト
方向
クロッ ク ド メ イン
説明
TXPDELECIDLEMODE
入力
非同期
TXELECIDLE お よ び TXPD が同期信号ま たは非同
期信号のいずれで処理 さ れ る か を決定 し ます。
TXPHDLYPD
入力
非同期
TX の位相お よ び遅延調整回路の電源切断に使用 し
ます。TX バ ッ フ ァ ー バ イ パ ス モー ド で 1'b0 に設
定 さ れます。
0 : TX の位相お よ び遅延調整回路に電源を投入
1 : TX の位相お よ び遅延調整回路の電源を切断
RXPHDLYPD
入力
非同期
RX の位相お よ び遅延調整回路の電源切断に使用 し
ます。RX バ ッ フ ァ ー バ イ パ ス モー ド で 1'b0 に設
定 さ れます。
0 : RX の位相お よ び遅延調整回路に電源を投入
1 : RX の位相お よ び遅延調整回路の電源を切断
表 2-34 に、 パ ワーダ ウ ンの属性を示 し ます。
表 2-34 : パワーダウンの属性
属性
タ イプ
説明
PD_TRANS_TIME_FROM_P2
12 ビ ッ ト の
16 進数
PCIe 動作用の P2 ス テー ト か ら 別のパ ワーダ ウ ン モー ド へ
の移行時間を設定 し ます。 ウ ィ ザー ド の推奨値を使用 し て
く だ さ い。
PD_TRANS_TIME_NONE_P2
8 ビッ トの
16 進数
PCIe 動作の P2 ス テー ト 以外のモー ド 間の移行時間を設定
し ます。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
PD_TRANS_TIME_TO_P2
8 ビッ トの
16 進数
PCIe 動作用の P2 ス テ ー ト への移行時間 を 設定 し ま す。
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TRANS_TIME_RATE
8 ビッ トの
16 進数
PCIe プ ロ ト コ ル (Gen2/Gen1 デー タ レー ト ) を含むすべて
の規格において [TX/RX]RATE ピ ン を使用 し て ラ イ ン レー
ト を変更す る 際の移行時間 (変更完了 ま での時間) を指定
し ます。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_CLKMUX_EN
1 ビ ッ ト バイナ リ
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TX_CLKMUX_EN
1 ビ ッ ト バイナ リ
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
一般的なパワーダウン機能
GTY ト ラ ン シーバーは、 多様な アプ リ ケーシ ョ ン で使用可能なパ ワ ーダ ウ ン機能を提供 し ます。 表 2-35 に、 こ れ ら
の機能の基本概要を示 し ます。
表 2-35 : 基本的なパワーダウン機能の概要
機能
ク ワ ッ ド PLL0 の制御/
ク ワ ッ ド PLL1 の制御
チ ャ ネル PLL の制御
制御ポー ト
QPLL0/1PD
CPLLPD
影響
ク ワ ッ ド PLL0/1 への電力供給を切断 し ます。
チ ャ ネル PLL への電力供給を切断 し ます。
TX の電力制御
TXPD[1:0]
GTY ト ラ ン シーバーの TX 側が影響を受け ます。
RX の電力制御
RXPD[1:0]
GTY ト ラ ン シーバーの RX 側が影響を受け ます。
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第 2 章 : 共有機能
PLL のパワーダウン
PLL0/1 のパ ワ ーダ ウ ン モー ド を ア ク テ ィ ブにす る には、 ア ク テ ィ ブ High の QPLL0/1PD 信号を アサー ト し ます。 同
様に、 チ ャ ネル PLL のパ ワーダ ウ ン モー ド を ア ク テ ィ ブにす る には、 ア ク テ ィ ブ High の CPLLPD 信号を アサー ト し
ま す。 QPLL0/1PD ま たは CPLLPD のいずれかがアサー ト さ れ る と 、 対応す る PLL の電力が切断 さ れ ま す。 つま り 、
PLL か ら 派生す る すべての ク ロ ッ ク が停止 し ます。
対応す る PLL ロ ッ ク 信号 ( ク ワ ッ ド PLL0/1 の QPLL0/1LOCK 信号、 ク ワ ッ ド PLL0/1 の GTY ト ラ ン シーバーの
CPLLLOCK 信号、 ま たは各チ ャ ネルの CPLLLOCK 信号のいずれか) がアサー ト さ れ る と 、 こ の省電力モー ド か ら 通
常モー ド へ回復 し ます。
TX および RX のパワーダウン
PCI Express を使用 し ないデザ イ ンで、 TX お よ び RX パ ワ ーダ ウ ン信号を使用する 場合は、 TXPD お よ び RXPD を個
別に使用で き ます。 こ れ ら の イ ン タ ーフ ェ イ ス が PCI Express 以外のアプ リ ケーシ ョ ンで使用 さ れ る 場合、 表 2-36 に
示す 2 つの電力ス テー ト のみがサポー ト さ れます。 こ のパ ワ ーダ ウ ン方法を使用する 場合は、 次の要件を満たす必要
があ り ます。
•
TXPD[1] と TXPD[0] が接続 さ れてい る
•
RXPD[1] と RXPD[0] が接続 さ れてい る
•
TXDETECTRX が Low に固定 さ れてい る
•
TXELECIDLE が TXPD[1] お よ び TXPD[0] に固定 さ れてい る
表 2-36 : PCI Express デザイ ン以外の動作における TX および RX 電力ス テー ト
TXPD[1:0] または
RXPD[1:0]
説明
00
通常モー ド 。 ト ラ ン シーバーの TX ま たは RX はデー タ の送信/受信が可能な状態です。
11
パ ワーダ ウ ン モー ド 。 ト ラ ン シーバーの TX ま たは RX はア イ ド ル状態です。
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ループバ ッ ク
機能の説明
ループバ ッ ク モー ド は、 ト ラ フ ィ ッ ク ス ト リ ームが折 り 返 し て ソ ース に戻 る よ う にデー タ パ ス を構成す る も のです。
通常は、 特定の ト ラ フ ィ ッ ク パ タ ーンが送信 さ れ、 エ ラ ーがないか をチ ェ ッ ク す る ために比較 さ れます。 図 2-20 に、
4 つのループバ ッ ク モー ド を備えたループバ ッ ク テ ス ト の コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。
X-Ref Target - Figure 2-20
Link Near-End Test Structures
Test Logic
Link Far-End Test Structures
Near-End GTY
Far-End GTY
RX-PMA
RX-PCS
Traffic
Checker
TX-PMA
TX-PCS
1
TX-PMA
2
TX-PCS
3
4
Traffic
Generator
RX-PMA
RX-PCS
UG578_c2_20_061114
図 2-20 : ループバ ッ ク テ ス ト の概略図
ループバ ッ ク テ ス ト モー ド は、 大 き く 次の 2 つに分類 さ れます。
•
近端ループバ ッ ク モー ド の場合、 送信デー タ が ト ラ フ ィ ッ ク ジ ェ ネ レー タ ーに最 も 近接 し てい る ト ラ ン シー
バーに戻 り ます。
•
遠端ループバ ッ ク モー ド の場合、 受信デー タ が リ ン ク の最 も 遠い位置にあ る ト ラ ン シーバーに戻 り ます。
ループバ ッ ク テ ス ト は、 開発段階ま たはシ ス テ ム展開後に故障隔離のために実施で き ます。 テ ス ト には、 アプ リ ケー
シ ョ ン ト ラ フ ィ ッ ク パ タ ーン あ る いは擬似 ラ ン ダ ム ビ ッ ト シーケ ン ス の ど ち ら の ト ラ フ ィ ッ ク パ タ ーン も 使用可
能です。 各 GTY ト ラ ン シーバーに PRBS ジ ェ ネ レー タ ーお よ びチ ェ ッ カーが内蔵 さ れてい ます。
GTY ト ラ ン シーバーは、 テ ス ト 用にい く つかのループバ ッ ク モー ド を備え てい ます。
•
近端 PCS ループバ ッ ク (図 2-20 のパ ス ①)
近 端 PCS ル ー プ バ ッ ク が 正 し く 機能す る よ う に す る に は、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー を 有効 に し 、
RX_XCLK_SEL を RXREC に設定す る 必要があ り ます。近端 PCS ループバ ッ ク では、RX XCLK ド メ イ ンには TX
PMA パ ラ レル ク ロ ッ ク (TX XCLK) に よ っ て ク ロ ッ ク が供給 さ れ ます。 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に ク ロ ッ ク
を供給す る ために RXOUTCLK が用い ら れ、 通常動作時に RXOUTCLKSEL が RXOUTCLKPMA に設定 さ れてい
る 場合、 GTY ト ラ ン シーバーを近端 PCS ループバ ッ ク に配置す る 際に こ れ ら 2 つの う ちの 1 つを変更す る 必要
があ り ます。
•
°
RXOUTCLKPCS を選択す る よ う に RXOUTCLKSEL を設定す る 、 ま たは
°
RXCDRHOLD = 1'b1 に設定す る
近端 PMA ループバ ッ ク (図 2-20 のパス ②)
近端 PMA ループバ ッ ク へ/か ら の遷移後に GTRXRESET が必要です。
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第 2 章 : 共有機能
•
遠端 PMA ループバ ッ ク (図 2-20 のパス ③)
遠端 PMA ループバ ッ ク が正 し く 機能する よ う にする には、TX バ ッ フ ァ ーを有効に し 、TX_XCLK_SEL を TXOUT
に設定す る 必要があ り ます。 遠端 PMA ループバ ッ ク では、 TX バ ッ フ ァ ーの書 き 込み側には RX PMA パ ラ レ ル
ク ロ ッ ク (RX XCLK) に よ っ て ク ロ ッ ク が供給 さ れます。遠端 PMA ループバ ッ ク へ/か ら の遷移後に GTTXRESET
が必要です。
•
遠端 PCS ループバ ッ ク (図 2-20 のパ ス ④)
ク ロ ッ ク コ レ ク シ ョ ン機能を使用 し ない場合、 遠端 PCS ループバ ッ ク の ト ラ ン シーバーは、 ループバ ッ ク デー
タ を供給す る ト ラ ン シーバーで使用 さ れてい る 同 じ 基準 ク ロ ッ ク を用い る 必要があ り ます。ク ロ ッ ク コ レ ク シ ョ
ンの使用に関係な く 、TXUSRCLK お よ び RXUSRCLK ポー ト は同 じ ク ロ ッ ク リ ソ ース (BUFG_GT) に よ っ て駆動
す る 必要があ り ます。 チ ャ ネルの両方ま たはど ち ら かのギ アボ ッ ク ス が有効の場合は、遠端 PCS ループバ ッ ク は
サポー ト さ れません。
ポー ト および属性
表 2-37 に、 ループバ ッ ク 用のポー ト を示 し ます。
表 2-37 : ループバ ッ ク用のポー ト
ポー ト
LOOPBACK[2:0]
方向
クロッ ク ド メ イン
入力
非同期
説明
000 : 通常動作
001 : 近端 PCS ループバ ッ ク
010 : 近端 PMA ループバ ッ ク
011 : 予約
100 : 遠端 PMA ループバ ッ ク
101 : 予約
110 : 遠端 PCS ループバ ッ ク
ループバ ッ ク 用の属性はあ り ません。
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト
機能の説明
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レ ー シ ョ ン ポー ト (DRP) を 使用す る こ と で、 動作中に GTYE3_CHANNEL お よ び
GTYE3_COMMON プ リ ミ テ ィ ブのパ ラ メ ー タ ーを変更で き ます。 DRP はプ ロ セ ッ サ と の併用が容易な同期 イ ン タ ー
フ ェ イ ス で、 1 つの ア ド レ ス バ ス (DRPADDR) と プ リ ミ テ ィ ブへの コ ン フ ィ ギ ュ レ ー シ ョ ン デー タ の読み出 し
(DRPDO) 用お よ び書 き 込み (DRPDI) 用に別々のデー タ バ ス を備え てい ます。 イ ネーブル信号 (DRPEN)、 読み出 し /書
き 込み信号 (DRPWE)、 お よ び Ready/Valid 信号 (DRPRDY) は、 読み出 し お よ び書 き 込み動作の制御信号であ り 、 処理
の完了や有効なデー タ の有無を示 し ます。
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ポー ト および属性
表 2-38 に、 GTYE3_CHANNEL の DRP ポー ト を示 し ます。
表 2-38 : GTYE3_CHANNEL の DRP ポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
DRPADDR[9:0]
入力
DRPCLK
DRPCLK
入力
N/A
DRPEN
入力
DRPCLK
DRP の イ ネーブル信号
0 : 読み出 し ま たは書き 込み処理が無効
1 : 読み出 し ま たは書き 込み処理が有効
書 き 込み処理の場合、DRPWE お よ び DRPEN を DRPCLK
の 1 サ イ ク ル間のみ High に駆動する 必要があ り ます。 正
し い動作については、 図 2-21 を参照 し て く だ さ い。
DRPDI[15:0]
入力
DRPCLK
イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら ト ラ ン シーバーへ コ ン
フ ィ ギ ュ レ ーシ ョ ン デー タ を 書 き 込むた めのデー タ バ
ス です。
DRPRDY
出力
DRPCLK
DRP 書き 込み処理が完了 し 、 読み出 し デー タ が有効であ
る こ と を示 し ます。
DRPDO[15:0]
出力
DRPCLK
GTY ト ラ ン シーバーか ら イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ
コ ン フ ィ ギ ュ レーシ ョ ン デー タ を読み出すためのデー タ
バ ス です。
DRPWE
入力
DRPCLK
DRP の書 き 込み イ ネーブル
0 : DRPEN が 1 の と き に読み出 し 処理を実行
1 : DRPEN が 1 の と き に書 き 込み処理を実行
書 き 込み処理の場合、DRPWE お よ び DRPEN を DRPCLK
の 1 サ イ ク ル間のみ High に駆動する 必要があ り ます。 正
し い動作については、 図 2-21 を参照 し て く だ さ い。
DRP ア ド レ ス バ ス
DRP イ ン タ ーフ ェ イ ス ク ロ ッ ク
表 2-39 に、 GTYE3_COMMON の DRP ポー ト を示 し ます。
表 2-39 : GTYE3_COMMON の DRP ポー ト
ポー ト
方向
クロ ッ ク ド メ イン
DRPADDR[9:0]
入力
DRPCLK
DRPCLK
入力
N/A
DRPEN
入力
DRPCLK
DRP の イ ネーブル信号
0 : 読み出 し ま たは書き 込み処理が無効
1 : 読み出 し ま たは書き 込み処理が有効
書 き 込み処理の場合、DRPWE お よ び DRPEN を DRPCLK の 1 サ
イ ク ル間のみ High に駆動する 必要があ り ます。 正 し い動作につ
いては、 図 2-21 を参照 し て く だ さ い。
DRPDI[15:0]
入力
DRPCLK
イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら ト ラ ン シーバーへ コ ン フ ィ ギ ュ
レーシ ョ ン デー タ を書き 込むためのデー タ バ ス です。
DRPRDY
出力
DRPCLK
DRP 書 き 込み処理が完了 し 、 読み出 し デー タ が有効であ る こ と
を示 し ます。
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説明
DRP ア ド レ ス バ ス
DRP イ ン タ ーフ ェ イ ス ク ロ ッ ク
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第 2 章 : 共有機能
表 2-39 : GTYE3_COMMON の DRP ポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
DRPDO[15:0]
ポー ト
出力
DRPCLK
GTY ト ラ ン シ ーバーか ら イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ コ ン
フ ィ ギ ュ レーシ ョ ン デー タ を読み出すためのデー タ バ ス です。
DRPWE
入力
DRPCLK
DRP の書 き 込み イ ネーブル
0 : DRPEN が 1 の と き に読み出 し 処理を実行
1 : DRPEN が 1 の と き に書き 込み処理を実行
書 き 込み処理の場合、DRPWE お よ び DRPEN を DRPCLK の 1 サ
イ ク ル間のみ High に駆動する 必要があ り ます。 正 し い動作につ
いては、 図 2-21 を参照 し て く だ さ い。
使用モデル
書き込み
図 2-21 に、 DRP の書 き 込み処理の タ イ ミ ン グ を示 し ます。 DRPRDY がアサー ト さ れ る と 、 新たな DRP 動作を開始で
き ます。
X-Ref Target - Figure 2-21
DRPCLK
DRPEN
DRPRDY
DRPWE
DRPADDR
ADR
DRPDI
DAT
DRPDO
UG578_c2_21_061114
図 2-21 : DRP の書き込み タ イ ミ ング
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第 2 章 : 共有機能
読み出 し
図 2-22 に、 DRP の読み出 し 処理の タ イ ミ ン グ を示 し ます。 DRPRDY がアサー ト さ れ る と 、 新たな DRP 動作を開始で
き ます。
X-Ref Target - Figure 2-22
DRPCLK
DRPEN
DRPRDY
DRPWE
DRPADDR
ADR
DRPDI
DRPDO
DAT
UG578_c2_22_061114
図 2-22 : DRP の読み出 し タ イ ミ ング
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第 3章
ト ラ ンス ミ ッ ター
ト ラ ン ス ミ ッ タ ー (TX) の概要
機能の説明
こ の章では、 ト ラ ン ス ミ ッ タ ー (TX) にあ る 各フ ァ ン ク シ ョ ン ブ ロ ッ ク の コ ン フ ィ ギ ュ レーシ ョ ンお よ び使用方法に
ついて説明 し ます。各 ト ラ ン シーバーには、PCS と PMA で構成 さ れ る 独立 し た ト ラ ン ス ミ ッ タ ーが含まれます。図 3-1
に、 ト ラ ン ス ミ ッ タ ーのブ ロ ッ ク 図を示 し ます。 デバ イ ス ロ ジ ッ ク か ら のパ ラ レル デー タ は、 TX イ ン タ ーフ ェ イ ス
を介 し て入力 さ れて PCS お よ び PMA を通 り 、 高速シ リ アル デー タ と し て TX ド ラ イ バーか ら 出力 さ れます。
X-Ref Target - Figure 3-1
Pattern
Generator
TX
OOB
TX
Driver and
PCIe
TX
Pre/
Post
Emp
TX Async
Gearbox
PCIe
Beacon
PISO
TX Sync
Gearbox
TX PIPE
Control
SATA
OOB
Polarity
8B/10B
Encoder
TX
Clock
Dividers
Phase
Adjust
FIFO
TX
Interface
128B/130B
Encoder
TX Phase
Interpolator
Controller
TX Phase
Interpolator
TX PMA
From Channel
Clocking Architecture
TX PCS
To RX Parallel Data
(Near-End PCS Loopback)
From RX Parallel Data
(Far-End PMA Loopback)
From RX Parallel Data
(Far-End PCS Loopback)
UG578_c3_01_061114
図 3-1 : GTY ト ラ ン シーバー TX のブ ロ ッ ク 図
GTY ト ラ ン シーバー TX は、 次の よ う なエ レ メ ン ト で構成 さ れてい ます。
1.
62 ページの 「TX イ ン タ ーフ ェ イ ス」
2.
71 ページの 「TX 8B/10B エン コーダー」
3.
75 ページの 「TX 同期ギ アボ ッ ク ス」
4.
90 ページの 「TX バ ッ フ ァ ー」
5.
93 ページの 「TX バ ッ フ ァ ーのバ イ パ ス」
6.
105 ページの 「TX パ タ ーン ジ ェ ネ レー タ ー」
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第 3 章 : ト ラ ンス ミ ッ ター
7.
107 ページの 「TX 極性制御」
8.
107 ページの 「TX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御」
9.
113 ページの 「TX 位相 イ ン タ ーポ レー タ ー PPM コ ン ト ロ ー ラ ー」
10. 115 ページの 「 コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イ バー」
11. 122 ページの 「PCI Express デザ イ ン用の TX レ シーバー検出機能」
12. 124 ページの 「TX の OOB 信号」
TX イ ン タ ー フ ェ イ ス
機能の説明
TX イ ン タ ーフ ェ イ スは、 GTY ト ラ ン シーバーの TX デー タ パスへの入 り 口です。 アプ リ ケーシ ョ ンは、 TXUSRCLK2
の立ち上が り エ ッ ジで TXDATA ポー ト にデータ を書き込む こ と で GTY ト ラ ン シーバーにデータ を送信し ます。 ポー ト
幅は、2、4、8 ま たは 16 バ イ ト 幅か ら選択で き ます。実際のポー ト 幅は、TX_DATA_WIDTH 属性 と TX_INT_DATAWIDTH
属性そ し て TX8B10BEN ポー ト の設定に依存 し ます。 有効なポー ト 幅は、 16、 20、 32、 40、 64、 80、 128 お よ び 160
ビ ッ ト です。 イ ン タ ーフ ェ イ ス でのパ ラ レル ク ロ ッ ク (TXUSRCLK2) の レー ト は、 TX ラ イ ン レー ト 、 TXDATA ポー
ト 幅、 8B/10B エン コ ー ド が有効か無効かに よ っ て異な り ます。 2 番目のパ ラ レル ク ロ ッ ク (TXUSRCLK) は、 ト ラ ン
ス ミ ッ タ ーの内部 PCS ロ ジ ッ ク に使用す る 必要があ り ます。 こ こ では、 パ ラ レル ク ロ ッ ク が ど の よ う に駆動 さ れ る
か を示 し 、 それ ら が正 し く 動作す る ための制約について説明 し ます。 最高速 ト ラ ン ス ミ ッ タ ー デー タ レー ト の場合、
指定動作範囲内で TXUSRCLK2 レー ト を実現する には 8 バ イ ト イ ン タ ーフ ェ イ ス が必要です。
イ ン タ ー フ ェ イ ス幅の設定
GTY ト ラ ン シーバーには、 2 バ イ ト 、 4 バ イ ト お よ び 8 バ イ ト の内部デー タ パス があ り 、 TX_INT_DATAWIDTH 属性
で設定で き ます。 イ ン タ ーフ ェ イ ス幅は、 TX_DATA_WIDTH 属性で設定で き ます。 8B/10B エン コ ーダーが有効の場
合、 TX_DATA_WIDTH 属性は 20 ビ ッ ト 、 40 ビ ッ ト 、 ま たは 80 ビ ッ ト で設定 さ れ る 必要があ り ます。 こ の場合、 TX
イ ン タ ーフ ェ イ ス は TXDATA ポー ト のみを使用 し ます。 た と えば、 イ ン タ ーフ ェ イ ス幅が 16 の場合、 TXDATA[15:0]
が使用 さ れます。8B/10B エン コーダーをバ イ パ スす る場合、TX_DATA_WIDTH 属性は 16 ビ ッ ト 、20 ビ ッ ト 、32 ビ ッ
ト 、 40 ビ ッ ト 、 64 ビ ッ ト 、 80 ビ ッ ト 、 128 ビ ッ ト ま たは 160 ビ ッ ト で設定で き ます。
表 3-1 に、 TX デー タ パス の イ ン タ ーフ ェ イ ス幅が ど の よ う に決定 さ れ る か を示 し ます。 8B/10B エン コ ー ド について
は、 71 ページの 「TX 8B/10B エン コーダー」 で詳 し く 説明 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-1 : TX イ ン タ ー フ ェ イ スのデー タ パス設定
TX8B10BEN
1
0
TX_DATA_WIDTH
TX_INT_DATAWIDTH
イ ン タ ー フ ェ イ ス幅
内部デー タ 幅
20
0
16
20
40
0
32
20
40
1
32
40
80
1
64
40
16
0
16
16
20
0
20
20
32
0
32
16
32
1
32
32
40
0
40
20
40
1
40
40
64
1
64
32
64
2
64
64
80
1
80
40
80
2
80
80
128
2
128
64
160
2
160
80
8B/10B エン コ ーダーがバ イ パス さ れ る 場合、 TX_DATA_WIDTH は 20、 40、 80 ま たは 160 と な り 、 TXCTRL1 お よ び
TXCTRL0 ポー ト を使用 し て TXDATA ポー ト を 16 か ら 20 へ、 32 か ら 40 へ、 64 か ら 80 へ、 ま たは 128 か ら 160 へ
拡張 し ます。 表 3-2 に、 8B/10B エン コ ーダーが無効の場合のデー タ 転送を示 し ます。 TX ギ アボ ッ ク ス を使用す る 場
合のデー タ 転送順は、 75 ページの 「TX 同期ギ アボ ッ ク ス」 を参照 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-2 : 8B/10B エ ン コ ーダーがバイパス さ れている場合の転送デー タ
< < < 右か ら左へデー タ 転送 (LSB から MSB) < < <
7
6
5
4
3
2
1
0
TXDATA[7:0]
8
TXCTRL0[0]
TXCTRL1[0]
TXDATA[15:8]
TXCTRL0[1]
TXCTRL1[1]
TXDATA[32:16]
TXCTRL0[2]
TXCTRL1[2]
TXDATA[31:24]
TXCTRL0[3]
TXCTRL1[3]
受信デー タ
39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
< < < 右か ら左へデー タ 転送 (LSB から MSB) < < <
TXDATA[39:32]
TXCTRL0[4]
TXCTRL1[4]
TXDATA[47:40]
TXCTRL0[5]
TXCTRL1[5]
TXDATA[55:48]
TXCTRL0[6]
TXCTRL1[6]
TXDATA[63:56]
TXCTRL0[7]
TXCTRL1[7]
受信デー タ
79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40
< < < 右か ら左へデー タ 転送 (LSB から MSB) < < <
TXDATA[71:64]
TXCTRL0[8]
TXCTRL1[8]
TXDATA[79:72]
TXCTRL0[9]
TXCTRL1[9]
TXDATA[87:80]
TXCTRL0[10]
TXCTRL1[10]
TXDATA[95:88]
TXCTRL0[11]
TXCTRL1[11]
受信デー タ
119 118 117 116 115 114 113 112 111 110 109 108 107 106 105 104 103 102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80
< < < 右か ら左へデー タ 転送 (LSB から MSB) < < <
TXDATA[103:96]
TXCTRL0[12]
TXCTRL1[12]
TXDATA[111:104]
TXCTRL0[13]
TXCTRL1[13]
TXDATA[119:112]
TXCTRL0[14]
TXCTRL1[14]
TXDATA[127:120]
TXCTRL0[15]
TXCTRL1[15]
受信デー タ
159 158 157 156 155 154 153 152 151 150 149 148 147 146 145 144 143 142 141 140 139 138 137 136 135 134 133 132 131 130 129 128 127 126 125 124 123 122 121 120
TXUSRCLK および TXUSRCLK2 の生成
TX イ ン タ ーフ ェ イ ス には、TXUSRCLK お よ び TXUSRCLK2 の 2 つのパ ラ レル ク ロ ッ ク があ り ます。TXUSRCLK は、
GTY ト ラ ン ス ミ ッ タ ーの PCS ロ ジ ッ ク 用の内部 ク ロ ッ ク です。 TXUSRCLK で必要な レー ト は、 GTYE3_CHANNEL
プ リ ミ テ ィ ブの内部デー タ パ ス幅お よ び GTY ト ラ ン シーバー TX の ラ イ ン レー ト に よ っ て決ま り ます。TX 非同期ギ
ア ボ ッ ク ス を使用す る 場合を除 き 、 TXUSRCLK の必要な レー ト は式 3-1 で求め る こ と がで き ま す。 4 バ イ ト の内部
デー タ パ ス で TX 非同期ギ アボ ッ ク ス を使用する 場合の TXUSRCLK の必要な レー ト は、 式 3-2 で求め ます。 8 バ イ ト
の内部デー タ パ ス の場合の必要な レー ト は、 式 3-3 で求め ます。
Line Rate
TXUSRCLK Rate = ---------------------------------------------------------Internal Datapath Width
式 3-1
Rate
TXUSRCLK Rate = Line
---------------------33
式 3-2
Rate
TXUSRCLK Rate = Line
---------------------66
式 3-3
TXUSRCLK2 は、GTY ト ラ ン シーバーの TX 側に入 る 信号すべて を同期化する ためのプ ラ イ マ リ ク ロ ッ ク です。GTY
ト ラ ン シ ーバーの TX 側に入力 さ れ る 信号の ほ と ん ど は、 TXUSRCLK2 の立 ち 上が り エ ッ ジ で取 り 込 ま れ ま す。
TXUSRCLK2 と TXUSRCLK は、 TX_DATA_WIDTH と TX_INT_DATAWIDTH の設定に基づ く 固定 さ れた レー ト 関係
があ り ます。 表 3-3 に、 TX_DATA_WIDTH と TX_INT_DATAWIDTH 値に対す る TXUSRCLK2 と TXUSRCLK の関係
を示 し ます。 上記の ラ イ ン レー ト には、 4 バ イ ト ま たは 8 バ イ ト の内部デー タ パ ス の使用が求め ら れます。 各ス ピー
ド グ レー ド の詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-3 : TXUSRCLK2 と TXUSRCLK の周波数関係
イ ン タ ー フ ェ イ ス幅
TX_DATA_WIDTH
TX_INT_DATAWIDTH
TXUSRCLK2 の周波数
2 バイ ト
16、 20
0
FTXUSRCLK2 = FTXUSRCLK
4 バイ ト
32、 40
0
FTXUSRCLK2 = FTXUSRCLK/2
4 バイ ト
32、 40
1
FTXUSRCLK2 = FTXUSRCLK
8 バイ ト
64、 80
1
FTXUSRCLK2 = FTXUSRCLK/2
8 バイ ト
64、 80
2
FTXUSRCLK2 = FTXUSRCLK
16 バ イ ト
128、 160
2
FTXUSRCLK2 = FTXUSRCLK/2
TXUSRCLK と TXUSRCLK2 の関係には、 次の よ う な規則があ り ます。
•
TXUSRCLK お よ び TXUSRCLK2 は、 ク ロ ッ ク ス キ ュ ーを可能な限 り 最小限に抑え た状態で、 立ち上が り エ ッ ジ
で揃え る 必要があ り ます。 こ のため、 ス キ ュ ーが小 さ い ク ロ ッ ク リ ソ ース (BUFG_GT) を使用 し て TXUSRCLK
お よ び TXUSRCLK2 を駆動す る 必要があ り ます。
•
TXUSRCLK、 TXUSRCLK2、 お よ び ト ラ ン ス ミ ッ タ ーの基準 ク ロ ッ ク 周波数が異な る 場合で も 、 同 じ オシ レ ー
タ ーを ク ロ ッ ク ソ ース と し て使用する 必要があ り ます。 つま り 、 TXUSRCLK お よ び TXUSRCLK2 は、 ト ラ ン ス
ミ ッ タ ーの基準 ク ロ ッ ク を逓倍ま たは分周 し た周波数 ク ロ ッ ク にす る 必要があ り ます。
ポー ト および属性
表 3-4 に、 TX イ ン タ ーフ ェ イ ス のポー ト を示 し ます。
表 3-4 : TX イ ン タ ー フ ェ イ スのポー ト
方向
クロ ッ ク ド メ イン
説明
TXCTRL0[15:0]/
TXCTRL1[15:0]
ポー ト
入力
TXUSRCLK2
8B/10B エン コ ー ド が無効の と き は、 20、 40、 80、 ま たは
160 ビ ッ ト TX イ ン タ ーフ ェ イ ス のデー タ バ ス の拡張に使
用 さ れます。
TXDATA[127:0]
入力
TXUSRCLK2
デー タ 送信用のバ ス です。 ポー ト 幅は TX_DATA_WIDTH
に よ っ て決定 し ます。
TX_DATA_WIDTH = 16、 20 :
TXDATA[15:0] = 16 ビ ッ ト 幅
TX_DATA_WIDTH = 32、 40 :
TXDATA[31:0] = 32 ビ ッ ト 幅
TX_DATA_WIDTH = 64、 80 :
TXDATA[63:0] = 64 ビ ッ ト 幅
TX_DATA_WIDTH = 128、 160 :
TXDATA[127:0] = 128 ビ ッ ト 幅
20 ビ ッ ト 、 40 ビ ッ ト 、 80 ビ ッ ト ま たは 160 ビ ッ ト のバ ス
が必要な場合は、8B/10B エン コ ーダーの TXCTRL0 お よ び
TXCTRL1 ポー ト と TXDATA ポー ト を結合 し ます。64 ペー
ジの表 3-2 を参照 し て く だ さ い。
TXDATAEXTENDRSVD
入力
TXUSRCLK2
予約。
TXUSRCLK
入力
クロック
内部 TX PCS デー タ パ ス の ク ロ ッ ク の提供に使用 し ます。
TXUSRCLK2
入力
クロック
イ ン タ ーコ ネ ク ト ロ ジ ッ ク と TX イ ン タ ーフ ェ イ ス の同期
に使用 し ま す。 こ の ク ロ ッ ク は、 TXUSRCLK の立ち上が
り エ ッ ジに揃 う 必要があ り ます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-5 に、 TX イ ン タ ーフ ェ イ ス の属性を示 し ます。
表 3-5 : TX イ ン タ ー フ ェ イ スの属性
属性
タ イプ
説明
TX_DATA_WIDTH
整数
TXDATA ポー ト のビ ッ ト 幅を設定 し ます。 8B/10B エン コ ーダーが有
効の場合、 TX_DATA_WIDTH は 20 ビ ッ ト 、 40 ビ ッ ト 、 ま た は 80
ビ ッ ト に設定 さ れ る 必要が あ り ま す。 有効な設定値は 16、 20、 32、
40、 64、 80、 128、 お よ び 160 です。 詳細は、 62 ページの 「 イ ン タ ー
フ ェ イ ス幅の設定」 を参照 し て く だ さ い。
TX_INT_DATAWIDTH
整数
内部デー タ パ ス幅を指定 し ます。
0 : 2 バ イ ト の内部デー タ パ ス
1 : 4 バ イ ト の内部デー タ パ ス。 ラ イ ン レー ト が 8.1875Gb/s よ り も
高い場合は 1 に設定
2 : 8 バ イ ト の内部デー タ パ ス。 ラ イ ン レー ト が 16.375Gb/s よ り も
高い場合は 2 に設定
1 ビッ ト
バイナ リ
ポー ト 信号を TXUSRCLK2 ド メ イ ン で取得 し た後、TXUSRCLK ド メ
イ ンで も 取得する か ど う か を指定 し ます。 こ の属性は、 TX 内部デー
タ パ ス 幅が TX イ ン タ ーフ ェ イ ス幅 と 等 し い場合のみ適用 さ れ、 そ
れ以外の場合は無視 さ れ ま す。 ウ ィ ザー ド の推奨値を使用 し て く だ
さ い。
0 : TXUSRCLK フ リ ッ プ フ ロ ッ プ をバ イ パス
1 : TXUSRCLK フ リ ッ プ フ ロ ッ プ を使用
TX_FABINT_USRCLK_FLOP
TXOUTCLK を使用 し て TX イ ン タ ー フ ェ イ ス を駆動
TXUSRCLK お よ び TXUSRCLK2 の周波数に よ っ て、UltraScale アーキ テ ク チ ャ の ク ロ ッ ク リ ソ ース を使用 し て TX イ
ン タ ーフ ェ イ ス のパ ラ レル ク ロ ッ ク を駆動す る 方法は異な り ます。 図 3-2 ～図 3-5 に、 TX イ ン タ ーフ ェ イ ス のパ ラ
レル ク ロ ッ ク の駆動に使用す る い く つかの ク ロ ッ ク リ ソ ース を示 し ます。 こ れ ら の例では、 108 ページの図 3-28 に
示す と お り 、 TXOUTCLK が PMA か ら 派生 し てお り 、 TXOUTCLKSEL = 3'b010 と 設定す る こ と で TXOUTCLKPMA
パ ス を選択 し てい ます。
•
入力基準 ク ロ ッ ク 周波数お よ び必要な ラ イ ン レー ト に応 じ て、分周設定が正 し く 行われてい る BUFG_GT と 適切
な TXOUTCLKSEL ポー ト 設定が必要です。 UltraScale FPGAs Transceivers Wizard は、 通常異な る デザ イ ン要件に
基づいてサンプル デザ イ ン を作成 し ます。
•
TX バ ッ フ ァ ーがバ イ パ ス さ れ る 使用モデルの場合、 ク ロ ッ ク リ ソ ース に制約が追加 さ れます。 詳細は、 93 ペー
ジの 「TX バ ッ フ ァ ーのバ イ パ ス」 を参照 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
2 バイ ト 、 4 バイ ト 、 または 8 バイ ト モー ド で TXOUTCLK を使用 し て
GTY ト ラ ン シーバー TX を駆動
シ ン グル レーンの コ ン フ ィ ギ ュ レーシ ョ ンで 2 バ イ ト モー ド (TX_DATA_WIDTH = 16 ま たは 20 お よ び TX_INT_
DATAWIDTH = 0) ま たは 4 バ イ ト モー ド (TX_DATA_WIDTH = 32 ま たは 40 お よ び TX_INT_DATAWIDTH = 1) ま たは
8 バ イ ト モー ド (TX_DATA_WIDTH = 64 ま たは 80 お よ び TX_INT_DATAWIDTH = 2) の場合、 TXOUTCLK を使用 し
て TXUSRCLK お よ び TXUSRCLK2 を駆動 し ます (図 3-2 を参照)。 いずれの場合 も 、 TXUSRCLK2 の周波数は
TXUSRCLK と 同 じ 値です。
X-Ref Target - Figure 3-2
BUFG_GT 1
TXOUTCLK
TXUSRCLK2
UltraScale
Devices
GTY
Transceiver
TXUSRCLK
2
Design in
UltraScale
Architecture
2
TXDATA (TX_DATA_WIDTH = 16 / 20 / 32 / 40 / 64 / 80 bits)
UG578_c3_02_061114
図 3-2 : シ ングル レーン - TXOUTCLK を使用 し て TXUSRCLK および TXUSRCLK2 を駆動
(2 バイ ト 、 4 バイ ト 、 または 8 バイ ト モー ド )
図 3-2 について説明 し ます。
1.
ク ロ ッ ク リ ソ ース (BUFG_GT な ど) の配置制約お よ び制限の詳細は、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ
リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] を参照 し て く だ さ い。
2.
FTXUSRCLK2 = FTXUSRCLK です。
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67
第 3 章 : ト ラ ンス ミ ッ ター
図 3-3 に、 同 じ 設定を適用 し たマルチ レーンの コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。
X-Ref Target - Figure 3-3
BUFG_GT 1
TXOUTCLK
UltraScale
Devices
GTY
Transceiver
TXUSRCLK2
TXUSRCLK
2
Design in
UltraScale
Architecture
2
TXDATA (TX_DATA_WIDTH =
16 / 20 / 32 / 40 / 64 / 80 bits)
UltraScale
Devices
GTY
Transceiver
TXUSRCLK2
TXUSRCLK
2
2
TXDATA (TX_DATA_WIDTH = 16 / 20 / 32 / 40 / 64 / 80 bits)
UG578_c3_03_061114
図 3-3 : マルチ レーン - TXOUTCLK を使用 し て TXUSRCLK2 を駆動 (2 バイ ト 、 4 バイ ト 、 または 8 バイ ト モー ド )
図 3-3 について説明 し ます。
1.
ク ロ ッ ク リ ソ ース (BUFG_GT な ど) の配置制約お よ び制限の詳細は、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ
リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] を参照 し て く だ さ い。
2.
FTXUSRCLK2 = FTXUSRCLK です。
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68
第 3 章 : ト ラ ンス ミ ッ ター
4 バイ ト 、 8 バイ ト 、 または 16 バイ ト モー ド で TXOUTCLK を使用 し て
GTY ト ラ ン シーバー TX を駆動
4 バ イ ト モー ド (TX_DATA_WIDTH = 32 ま たは 40 お よ び TX_INT_DATAWIDTH = 0) ま たは 8 バ イ ト モー ド
(TX_DATA_WIDTH = 64 ま たは 80 お よ び TX_INT_DATAWIDTH = 1) ま たは 16 バ イ ト モー ド (TX_DATA_WIDTH =
128 ま たは 160 お よ び TX_INT_DATAWIDTH = 2) の場合、TXOUTCLK を使用 し て TXUSRCLK2 を駆動 し ます (図 3-4
を参照)。 いずれの場合 も 、 TXUSRCLK2 の周波数は TXUSRCLK の半分です。
X-Ref Target - Figure 3-4
BUFG_GT
÷2
BUFG_GT
TXOUTCLK
÷1
TXUSRCLK1
UltraScale Devices
GTY Transceiver
TXUSRCLK21
TXDATA (32 / 40 / 64 / 80 / 128 / 160bits)
Design in
UltraScale
Architecture
UG578_c3_04_061114
図 3-4 : シ ングル レーン - TXOUTCLK を使用 し て TXUSRCLK2 を駆動 (4 バイ ト 、 8 バイ ト 、 または 16 バイ ト モー ド )
図 3-4 について説明 し ます。
1.
FTXUSRCLK2 = FTXUSRCLK/2 です。
2.
ク ロ ッ ク リ ソ ース (BUFG_GT な ど) の配置制約お よ び制限の詳細は、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ
リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] を参照 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-5 に、 同 じ 設定を適用 し たマルチ レーンの コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。
X-Ref Target - Figure 3-5
BUFG_GT
÷2
BUFG_GT
TXOUTCLK
÷1
TXUSRCLK1
UltraScale Devices
GTY Transceiver
TXUSRCLK21
TXDATA (TX_DATA_WIDTH = 32 / 40 / 64 / 80 / 128 / 160 bits)
Design in
UltraScale
Architecture
TXUSRCLK1
UltraScale Devices
GTY Transceiver
TXUSRCLK21
TXDATA (TX_DATA_WIDTH = 32 / 40 / 64 / 80 / 128 / 160 bits)
UG578_c3_05_061114
図 3-5 : マルチ レーン - TXOUTCLK を使用 し て TXUSRCLK2 を駆動 (4 バイ ト 、 8 バイ ト 、 または 16 バイ ト モー ド )
図 3-5 について説明 し ます。
1.
FTXUSRCLK2 = FTXUSRCLK/2 です。
2.
ク ロ ッ ク リ ソ ース (BUFG_GT な ど) の配置制約お よ び制限の詳細は、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ
リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] を参照 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 8B/10B エ ン コ ーダー
機能の説明
多数のプ ロ ト コ ルが出力 さ れ る デー タ に 8B/10B エ ン コ ーダーを使用 し ま す。 8B/10B は業界標準のエ ン コ ー ド 方式
で、 DC バ ラ ン スお よ び確かなデ ィ スパ リ テ ィ を達成す る ために 1 バ イ ト ご と に 2 ビ ッ ト を付加する こ と で ク ロ ッ ク
を回復で き ます。 GTY ト ラ ン シーバーは 8B/10B エン コ ーダーを備えてお り 、 デバ イ ス の リ ソ ース を使用す る こ と な
く TX デー タ を エ ン コ ー ド し ます。 8B/10B エ ン コ ーダーを有効に し た場合は、 TX パ ス の レ イ テ ン シが増加 し ます。
エン コ ー ド が不要な場合は、 8B/10B エン コ ーダーを無効に (バ イ パ ス) で き ます。
8B/10B のビ ッ ト お よびバイ ト 順序
8B/10B エン コ ー ド ではビ ッ ト a0 を最初に送信す る 必要があ り 、GTY ト ラ ン シーバーでは常に最 も 右にあ る ビ ッ ト が
最初に送信 さ れます。 こ のため、 8B/10B エン コーダーを通過 し た ビ ッ ト 順序は、 付録 A 「8B/10B の符号」 に示す順
序の逆にな り ます。GTY ト ラ ン シーバーの 8B/10B エン コーダーは、8B/10B と 一致す る よ う 自動的にビ ッ ト 順序を反
転 し ます。 図 3-6 に、 TX_DATA_WIDTH = 20、 40、 お よ び 80 の場合の GTY ト ラ ン シーバーに よ る デー タ 転送を示 し
ます。 8B/10B エン コ ーダーは、 TX_DATA_WIDTH = 160 をサポー ト し ません。 TX_INT_DATAWIDTH = 0 (2 バ イ ト の
内部デー タ パ ス) ま たは 1 (4 バ イ ト の内部デー タ パ ス) に設定す る 必要があ り ます。 TXDATA で使用 さ れ る ビ ッ ト の
数 と 対応す る バ イ ト の順序は、 TX_DATA_WIDTH に よ っ て異な り ます。
•
TX_DATA_WIDTH = 20 の場合は、 TXDATA[15:0] のみを使用
•
TX_DATA_WIDTH = 40 の場合は、 TXDATA[31:0] のみを使用
•
TX_DATA_WIDTH = 80 の場合は、 TXDATA[63:0] のみを使用
8B/10B エ ン コ ーダーがバ イ パ ス さ れ、 TX_DATA_WIDTH が 10 の倍数に設定 さ れてい る 場合は、 次の フ ォ ーマ ッ ト
で 10 ビ ッ ト のキ ャ ラ ク タ ーが TX デー タ イ ン タ ーフ ェ イ スへ送 ら れます。
•
対応す る TXCTRL1 は 9 番目の ビ ッ ト を示す
•
対応す る TXCTRL0 は 8 番目の ビ ッ ト を示す
•
対応す る TXDATA バ イ ト は [7:0] ビ ッ ト を示す
K 符号
8B/10B テーブルには、 機能制御で頻繁に使用 さ れ る 特殊文字 (K 符号) が含ま れます。 TXCTRL2 ポー ト を使用 し て、
TXDATA 上のデー タ が K 符号か通常デー タ か を判断 し ま す。 TXCTRL2 ビ ッ ト が High に遷移す る と 、 8B/10B エ ン
コ ーダーは K 符号の有効性を確認す る ため、 受信 し た TXDATA バ イ ト を確認 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
X-Ref Target - Figure 3-6
TX_DATA_WIDTH = 20
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
TXDATA H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
8B/10B
MSB
LSB
j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0
Transmitted
Last
TX_DATA_WIDTH = 40
Transmitted
First
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
TXDATA H3 G3 F3 E3 D3 C3 B3 A3 H2 G2 F2 E2 D2 C2 B2 A2 H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
8B/10B
MSB
LSB
j3 h3 g3 f3 i3 e3 d3 c3 b3 a3 j2 h2 g2 f2 i2 e2 d2 c2 b2 a2 j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0
Transmitted
Last
TX_DATA_WIDTH = 80
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8
Transmitted
First
7 6 5 4 3 2 1 0
TXDATA H3 G3 F3 E3 D3 C3 B3 A3 H2 G2 F2 E2 D2 C2 B2 A2 H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32
TXDATA H7 G7 F7 E7 D7 C7 B7 A7 H6 G6 F6 E6 D6 C6 B6 A6 H5 G5 F5 E5 D5 C5 B5 A5 H4 G4 F4 E4 D4 C4 B4 A4
Transmitted
First
8B/10B
MSB
LSB
j3 h3 g3 f3 i3 e3 d3 c3 b3 a3 j2 h2 g2 f2 i2 e2 d2 c2 b2 a2 j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0
j7 h7 g7 f7 i7 e7 d7 c7 b7 a7 j6 h6 g6 f6 i6 e6 d6 c6 b6 a6 j5 h5 g5 f5 i5 e5 d5 c5 b5 a5 j4 h4 g4 f4 i4 e4 d4 c4 b4 a4
Transmitted
Last
UG578_c3_06_061114
図 3-6 : 8B/10B のビ ッ ト およびバイ ト 順序
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第 3 章 : ト ラ ンス ミ ッ ター
ラ ン ニ ング デ ィ スパ リ テ ィ
8B/10B コ ーデ ィ ン グは DC バ ラ ン ス を保つための手法です。 つま り 、 送信 さ れた 1 と 0 の割合を長期間にわた っ て正
確に 50% にす る 必要があ り ます。 こ のため、 エン コ ーダーは送信 さ れた -1 と 0 の数の差を常に計算 し 、 送信 し た各
キ ャ ラ ク タ ーの最後で +1 ま たは -1 の差を算出 し ます。 こ の差を ラ ン ニ ン グ デ ィ ス パ リ テ ィ と いい ます。
デ ィ スパ リ テ ィ を使用 し て制御情報を送信す る プ ロ ト コ ルに対応す る ために、 ラ ン ニ ン グ デ ィ ス パ リ テ ィ は 8B/10B
エン コーダーで生成 さ れ る だけでな く 、 TXCTRL1 お よ び TXCTRL0 (表 3-6 を参照) で直接制御す る こ と も 可能です。
た と えば、 反転 し たデ ィ ス パ リ テ ィ と 共に送信 さ れた ア イ ド ル キ ャ ラ ク タ ーを使用 し 、 ク ロ ッ ク コ レ ク シ ョ ン を開
始す る 場合 も あ り ます。
表 3-6 : TXCTRL1 および TXCTRL0 および出力 さ れるデ ィ スパ リ テ ィ 値
TXCTRL1
TXCTRL0
0
0
8B/10B エン コ ーダーで計算 さ れます。
0
1
TXDATA のエン コ ー ド 時に、 ラ ン ニ ン グ デ ィ スパ リ テ ィ を反転 し ます。
1
0
TXDATA のエン コ ー ド 時に、 強制的に負の ラ ン ニ ン グ デ ィ スパ リ テ ィ を送
信 し ます。
1
1
TXDATA のエン コ ー ド 時に、 強制的に正の ラ ン ニ ン グ デ ィ スパ リ テ ィ を送
信 し ます。
出力 さ れるデ ィ スパ リ テ ィ 値
ポー ト および属性
表 3-7 に、 TX 8B/10B エン コ ーダーで必要なポー ト を示 し ます。
注記 : TX エン コーダーの属性はあ り ません。
表 3-7 : TX 8B/10B エ ン コ ーダーのポー ト
方向
クロッ ク
ド メ イン
TX8B10BBYPASS[7:0]
入力
TXUSRCLK2
こ のア ク テ ィ ブ High ポー ト は、バ イ ト イ ン ター リ ーブ さ れたデータ が
バ イ ト 単位で 8B/10B をバ イ パスで き る よ う に し ます。 こ のバ イ ト 単位
のバ イ パス モー ド を使用する には、 TX8B10BEN を High に し ます。
TX8B10BBYPASS [7] は TXDATA[63:56] に対応
TX8B10BBYPASS [6] は TXDATA[55:48] に対応
TX8B10BBYPASS [5] は TXDATA[47:40] に対応
TX8B10BBYPASS [4] は TXDATA[39:32] に対応
TX8B10BBYPASS [3] は TXDATA[31:24] に対応
TX8B10BBYPASS [2] は TXDATA[23:16] に対応
TX8B10BBYPASS [1] は TXDATA[15:8] に対応
TX8B10BBYPASS [0] は TXDATA[7:0] に対応
TXBYPASS8B10B[x] = 1、 バ イ ト x のエン コ ーダーをバ イ パ スす る
TXBYPASS8B10B[x] = 0、 バ イ ト x のエン コ ーダーを使用す る
TX8B10BEN
入力
TXUSRCLK2
8B/10B エン コ ーダーを有効にする には、 TX8B10BEN を High に設定
し ます。 8B/10B エン コ ーダーが有効の場合、 TX_DATA_WIDTH は
20、 40、 ま たは 80 に設定 さ れます。
0 : 8B/10B エ ン コ ーダーをバ イ パス。 こ のオプシ ョ ン で レ イ テ ン シ
が削減 さ れ る
1 : 8B/10B エン コ ーダーを使用
ポー ト
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説明
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-7 : TX 8B/10B エ ン コ ーダーのポー ト (続き)
方向
クロッ ク
ド メ イン
TXCTRL1[15:0]
入力
TXUSRCLK2
TXDATA のエン コ ー ド 時、 TXCTRL0 を使用 し て強制的に正ま たは負
の ラ ン ニ ン グ デ ィ スパ リ テ ィ を送信す る 場合は、 こ のポー ト を High
に設定 し ます。 通常の ラ ン ニ ン グ デ ィ スパ リ テ ィ を使用す る 場合は、
Low に設定 し ます。 詳細は、 表 3-6 を参照 し て く だ さ い。
TXCTRL1[7] は TXDATA[63:56] に対応
TXCTRL1[6] は TXDATA[55:48] に対応
TXCTRL1[5] は TXDATA[47:40] に対応
TXCTRL1[4] は TXDATA[39:32] に対応
TXCTRL1[3] は TXDATA[31:24] に対応
TXCTRL1[2] は TXDATA[23:16] に対応
TXCTRL1[1] は TXDATA[15:8] に対応
TXCTRL1[0] は TXDATA[7:0] に対応
TXCTRL0[15:0]
入力
TXUSRCLK2
TXCTRL1 と 共に使用 し て ラ ン ニ ン グ デ ィ スパ リ テ ィ を制御 し ます。
詳細は、 表 3-6 を参照 し て く だ さ い。
TXCTRL0[7] は TXDATA[63:56] に対応
TXCTRL0[6] は TXDATA[55:48] に対応
TXCTRL0[5] は TXDATA[47:40] に対応
TXCTRL0[4] は TXDATA[39:32] に対応
TXCTRL0[3] は TXDATA[31:24] に対応
TXCTRL0[2] は TXDATA[23:16] に対応
TXCTRL0[1] は TXDATA[15:8] に対応
TXCTRL0[0] は TXDATA[7:0] に対応
TXCTRL2[7:0]
入力
TXUSRCLK2
TXDATA の対応する デー タ バ イ ト が有効な K 符号であ る 場合、 High
にな り ます。
TXCTRL2[7] は TXDATA[63:56] に対応
TXCTRL2[6] は TXDATA[55:48] に対応
TXCTRL2[5] は TXDATA[47:40] に対応
TXCTRL2[4] は TXDATA[39:32] に対応
TXCTRL2[3] は TXDATA[31:24] に対応
TXCTRL2[2] は TXDATA[23:16] に対応
TXCTRL2[1] は TXDATA[15:8] に対応
TXCTRL2[0] は TXDATA[7:0] に対応
TXDATA か ら の対応す る デー タ バ イ ト が 8B/10B エン コ ーダーを
バ イ パスする よ う に設定 さ れてい る 場合は、 Low 駆動 し ます。
ポー ト
説明
8B/10B エ ン コ ーダーの有効/無効
8B/10B エン コ ーダーを有効にする には TX8B10BEN を High に駆動する 必要があ り ます。TX 8B/10B エン コ ーダーは、
バ イ ト イ ン タ ー リ ーブ さ れたデー タ がバ イ ト 単位でエ ン コ ーダーをバ イ パ ス で き る よ う に し ま す。 TX8B10BEN が
Low 駆動の場合、すべてのエン コ ーダーが無効 と な り 、TXDATA か ら のデー タ がエン コ ー ド さ れません。TX8B10BEN
が Hgih の場合、 TX8B10BBYPASS か ら のビ ッ ト を High 駆動す る こ と で、 TXDATA か ら の対応バ イ ト チ ャ ネルが 8B/
10B エ ン コ ー ド をバ イ パ ス で き ます。 エン コ ーダーを無効に し た と き の TXDATA ポー ト の動作は、 TX イ ン タ ーフ ェ
イ ス で説明 し てい ます。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 同期ギアボ ッ ク ス
機能の説明
一部の高速デー タ レー ト プ ロ ト コ ルは、 64B/66B エン コー ド を使用 し て 8B/10B エン コ ー ド のオーバーヘ ッ ド を削減
し なが ら エン コ ー ド 手法の利点を利用 し ます。 TX 同期ギ アボ ッ ク ス が、 64B/66B と 64B/67B のヘ ッ ダーお よ びペ イ
ロ ー ド の結合を サポー ト し ます。 Interlaken イ ン タ ーフ ェ イ ス プ ロ ト コ ルの仕様書では、 64B/67B エ ン コ ー ド 手法を
使用 し てい ます。 詳細は、 Interlaken の仕様書を参照 し て く だ さ い。
TX 同期ギ アボ ッ ク ス は、 2 バ イ ト 、 4 バ イ ト 、 8 バ イ ト 、 お よ び 16 バ イ ト の イ ン タ ーフ ェ イ ス をサポー ト し ます。
デー タ の ス ク ラ ン ブルは イ ン タ ー コ ネ ク ト ロ ジ ッ ク で実行 さ れ ま す。 一般的な同期ギ ア ボ ッ ク ス モー ド に加え て
CAUI イ ン タ ーフ ェ イ ス モー ド も サポー ト さ れます。
ポー ト および属性
表 3-8 に、 TX 同期ギアボ ッ ク ス のポー ト を示 し ます。
表 3-8 : TX 同期ギアボ ッ ク スのポー ト
ポー ト 名
方向
クロッ ク ド メ イン
説明
TXHEADER[5:0]
入力
TXUSRCLK2
ヘ ッ ダーを提供す る 入力ポー ト です。
2 バ イ ト 、 4 バ イ ト 、 お よ び 8 バ イ ト イ ン タ ーフ ェ イ ス
の 通常 モ ー ド の 場合、 64B/66B ギ ア ボ ッ ク ス に は
TXHEADER[1:0] が使用 さ れ、 64B/67B ギ ア ボ ッ ク ス に
は TXHEADER[2:0] が使用 さ れ ま す。 16 バ イ ト イ ン
タ ーフ ェ イ ス の場合、 64B/66B ギ アボ ッ ク ス には
TXHEADER[1:0] と TXHEADER[4:3] が使用 さ れ、 64B/
67B ギアボ ッ ク ス には TXHEADER[2:0] と TXHEADER
[5:3] が使用 さ れます。
CAUI イ ン タ ーフ ェ イ ス モー ド では、 TXHEADER[2:0]
はデー タ ス ト リ ーム A 用に使用 さ れ、TXHEADER[5:3]
はデー タ ス ト リ ーム B 用に使用 さ れます。
TXSEQUENCE[6:0]
入力
TXUSRCLK2
TX ギアボ ッ ク ス が使用 さ れ る 際、イ ン タ ーコ ネ ク ト ロ
ジ ッ ク の シー ケ ン ス カ ウ ン タ ー用に使用 さ れ る 入力
ポー ト です。 ビ ッ ト [5:0] は 64B/66B ギアボ ッ ク ス用に
使用 さ れ、 ビ ッ ト [6:0] は 64B/67B ギアボ ッ ク ス用に使
用 さ れ ま す。 CAUI イ ン タ ーフ ェ イ ス モー ド では、 こ
のポー ト は両方の PCS レーン (PCSL) で共有 さ れます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-9 に、 TX 同期ギアボ ッ ク ス の属性を示 し ます。
表 3-9 : TX 同期ギアボ ッ ク スの属性
属性
タ イプ
説明
GEARBOX_MODE
5 ビ ッ ト バイナ リ
TX お よ び RX ギアボ ッ ク ス モー ド を示 し ます。
• ビッ ト 4:
0 : 同期ギアボ ッ ク ス を選択
1 : 非同期ギアボ ッ ク ス を選択
• ビッ ト 3:
未使用。 0 に設定。
• ビッ ト 2:
0 : 通常モー ド
1 : CAUI イ ン タ ーフ ェ イ ス モー ド
• ビッ ト 1:
未使用。 0 に設定。
• ビッ ト 0:
0 : Interlaken 用の 64B/67B ギ アボ ッ ク ス ボー ド (同期ギ アボ ッ ク ス
の場合にのみ有効)
1 : 64B/66B ギ アボ ッ ク ス
TXGEARBOX_EN
文字列
TRUE の場合、 TX 同期ギ アボ ッ ク ス ま たは TX 非同期ギ アボ ッ ク ス
が有効にな り ます。 ど ち ら の TX ギ アボ ッ ク ス を有効にす る かは、
GEARBOX_MODE 属性で設定 し ます。
TX 同期ギアボ ッ ク スの有効化
TX 同期ギ アボ ッ ク ス を有効にす る には、 TXGEARBOX_EN を TRUE に設定す る 必要があ り ます。
GEARBOX_MODE 属性の ビ ッ ト 4 は 0 に設定 し ます。 ビ ッ ト 3 お よ びビ ッ ト 1 は未使用のため、 0 に設定 し ます。
ビ ッ ト 2 は、通常 イ ン タ ーフ ェ イ ス ま たは CAUI イ ン タ ーフ ェ イ ス のいずれを使用する か を指定 し ます。ビ ッ ト 0 は、
64B/67B ギ アボ ッ ク ス ま たは 64B/66B ギ アボ ッ ク ス のいずれを使用する か を指定 し ます。 GTY ト ラ ン シーバーの TX
ギアボ ッ ク ス と RX ギアボ ッ ク ス は同 じ モー ド を使用 し ます。
TX 同期ギアボ ッ ク スのビ ッ ト 順およびバイ ト 順
図 3-7 に、 4 バ イ ト イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH=32 (4 バ イ ト )、 TX_INT_DATAWIDTH = 1 (4 バ イ ト ) を通常
モー ド (GEARBOX_MODE[2] = 1'b0) で使用 し た場合の 64B/66B エン コ ー ド で、 TX ギ アボ ッ ク スへ入力 さ れ る デー
タ お よ び TX ギ アボ ッ ク ス か ら 出力 さ れ る デー タ の最初の 4 サ イ ク ルを例示 し ます。入力は 2 ビ ッ ト のヘ ッ ダー と 32
ビ ッ ト のデー タ で構成 さ れてい ます。 最初のサ イ ク ルで、 ヘ ッ ダー と 30 ビ ッ ト のデー タ が TX ギ ア ボ ッ ク ス か ら 出
力 さ れます。 2 番目のサ イ ク ルでは、 前のサ イ ク ルの TXDATA で残っ た 2 ビ ッ ト のデー タ が、 現在の TXDATA か ら
の 30 ビ ッ ト デー タ と 共に TX ギ アボ ッ ク ス か ら 出力 さ れます。 3 番目のサ イ ク ルでは、 TX ギ アボ ッ ク ス の出力に、
最初の 66 ビ ッ ト ブ ロ ッ ク か ら の残 り の 2 ビ ッ ト デー タ 、 2 番目の 66 ビ ッ ト ブ ロ ッ ク のヘ ッ ダー、 お よ び 2 番目の
66 ビ ッ ト ブ ロ ッ ク か ら の 28 ビ ッ ト デー タ が含まれます。
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第 3 章 : ト ラ ンス ミ ッ ター
X-Ref Target - Figure 3-7
Transmitted
First
Transmitted
Last
………………………
H1 H0 D31 D30
D5 D4 D3 D2
Output of the TXGearbox
Cycle 0
H1 H0
D31 D30
………………………
TXHEADER
D5 D4 D3 D2 D1 D0
TXDATA
Transmitted
First
Transmitted
Last
D1 D0 D31 D30
………………………
D5 D4 D3 D2
Output of the TXGearbox
Cycle 1
D31 D30
………………………
D5 D4 D3 D2 D1 D0
TXDATA
Transmitted
First
D1 D0
Transmitted
Last
H1 H0
………………………
D7 D6 D5 D4
Output of the TXGearbox
Cycle 2
H1 H0
D31 D30
………………………
TXHEADER
TXDATA
Transmitted
First
D3 D2
D5 D4 D3 D2 D1 D0
Transmitted
Last
………………………
D1 D0
Cycle 3
D7 D6 D5 D4
Output of the TXGearbox
D31 D30
………………………
TXDATA
D5 D4 D3 D2 D1 D0
UG578_c3_07_061114
図 3-7 : 通常モー ド における TX ギアボ ッ ク スのビ ッ ト 順 (GEARBOX_MODE[2] = 1’b0)
図 3-7 について説明 し ます。
1.
IEEE802.3ae の命名規則に従っ て、 H1、 H0 はそれぞれ TxB0、 TxB1 に対応 し 、 以降 も 同様です。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 同期ギアボ ッ ク スの使用
TX 同期ギ アボ ッ ク ス には、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に イ ンプ リ メ ン ト さ れ る 外部シーケ ン ス カ ウ ン タ ーを使用す
る 必要があ り ます。 TX ギ アボ ッ ク ス は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に対 し て 2 バ イ ト 、 4 バ イ ト 、 8 バ イ ト 、 16 バ
イ ト の イ ン タ ーフ ェ イ ス をサポー ト し ます。
外部 シ ー ケ ン ス カ ウ ン タ ー動作 (図 3-8) は、 通常モー ド (GEARBOX_MODE[2] = 1'b0) で は TXSEQUENCE[6:0]、
TXDATA[127:0]、 お よ び TXHEADER[5:0] 入力 を 使用 し ま す。 CAUI イ ン タ ー フ ェ イ ス が 使用 さ れ て い る 場 合
(GEARBOX_MODE[2] = 1'b1)、 TXHEADER[5:3] も 使用 さ れます。 TXSEQUENCE 入力ポー ト を駆動す る には、 ユー
ザー ロ ジ ッ ク にバ イ ナ リ カ ウ ン タ ーが必要です。 64B/66B エン コ ー ド の場合、 カ ウ ン タ ーは 0 か ら 32 ま で イ ン ク リ
メ ン ト し 、 ま た 0 か ら 開始 し ます。 64B/67B エ ン コ ー ド の場合、 カ ウ ン タ ーは 0 か ら 66 ま で イ ン ク リ メ ン ト し 、 ま
た 0 か ら 開始 し ま す。 64B/66B エ ン コ ー ド を 使用す る 場合は、 TXSQUENCE [6] を ロ ジ ッ ク 0 に接続 し 、 未接続の
TXHEADER ビ ッ ト を ロ ジ ッ ク 0 へ接続 し ます。 CAUI イ ン タ ーフ ェ イ ス が使用 さ れ、 64B/66B エン コ ー ド が選択 さ れ
てい る (GEARBOX_MODE[2] = 1'b1、 GEARBOX_MODE[0] = 1'b0) 場合、 TXHEADER[5] は ロ ジ ッ ク 0 に接続す る
必要があ り ます。 シーケ ン ス カ ウ ン タ ーの イ ン ク リ メ ン ト 範囲 ({0 ～ 32}、 {0 ～ 66}) は、 2 バ イ ト 、 4 バ イ ト 、 8 バ
イ ト 、16 バ イ ト の イ ン タ ーフ ェ イ ス のいずれの場合 も 同 じ です。ただ し 、TX_DATA_WIDTH が TX_INT_DATAWIDTH
と 同 じ 場合 (た と えば、 4 バ イ ト イ ン タ ー コ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH = 32) と 4 バ イ ト
内部デー タ 幅 (TX_INT_DATAWIDTH= 1) のモー ド を使用す る と き )、 カ ウ ン タ ーは TXUSRCLK2 の 2 サ イ ク ルに 1 回
のみ イ ン ク リ メ ン ト し ます。
X-Ref Target - Figure 3-8
Design in Interconnect Logic
TXDATA[15:0], TXDATA[31:0],
TXDATA[63:0], or TXDATA[127:0]
Data Source
TXHEADER[5:0]
TX Gearbox
(in GTY Transceiver)
Pause
TXSEQUENCE[6:0]
Sequence Counter
(0–32 or 0–66)
UG578_c3_08_061114
図 3-8 : 外部シーケ ン ス カ ウン タ ー動作モー ド の TX 同期ギアボ ッ ク ス、 通常モー ド (GEARBOX_MODE[2] = 1'b0)
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第 3 章 : ト ラ ンス ミ ッ ター
64B/66B お よ び 64B/67B エン コ ー ド の特性お よ び TX 同期ギ アボ ッ ク ス に よ っ て、 さ ま ざ ま なシーケ ン ス カ ウ ン タ ー
値でユーザー デー タ が保留 (ポーズ) さ れます。 TX_DATA_WIDTH お よ び TX_INT_DATAWIDTH が同 じ モー ド では、
デー タ は TXUSRCLK2 の 2 サ イ ク ル間保留 さ れ、TX_DATA_WIDTH 値が TX_INT_DATAWIDTH の 2 倍のモー ド では
TXUSRCLK2 の 1 サ イ ク ル間保留 さ れ ま す。 そ し て次の TXUSRCLK2 サ イ ク ルでデー タ 転送が再開 さ れ ま す。 デー
タ 保留は、 TXDATA にのみ適用 さ れ、 TXHEADER には適用 さ れません。 表 3-10 お よ び表 3-11 に、 TXSEQUENCE の
デー タ 保留位置を モー ド 別に示 し ます。
表 3-10 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) での 64B/66B エ ン コ ー ド 使用時における TXSEQUENCE のデー タ 保留
サイ クル と その位置
TX_DATA_WIDTH
TX_INT_DATAWIDTH
TXSEQUENCE の
デー タ 保留サイ クル
TXSEQUENCE の
デー タ 保留位置
128
(16 バ イ ト )
2
(8 バ イ ト )
1X
TXUSRCLK2
32
64
(8 バ イ ト )
2
(8 バ イ ト )
2X
TXUSRCLK2
32
64
(8 バ イ ト )
1
(4 バ イ ト )
1X
TXUSRCLK2
32
32
(4 バ イ ト )
1
(4 バ イ ト )
2X
TXUSRCLK2
32
32
(4 バ イ ト )
0
(2 バ イ ト )
1X
TXUSRCLK2
31
16
(2 バ イ ト )
0
(2 バ イ ト )
2X
TXUSRCLK2
31
表 3-11 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) での 64B/67B エ ン コ ー ド 使用時における TXSEQUENCE のデー タ 保留
サイ クル と その位置
TX_DATA_WIDTH
TX_INT_DATAWIDTH
TXSEQUENCE の
デー タ 保留サイ クル
TXSEQUENCE の
デー タ 保留位置
128
(16 バ イ ト )
2
(8 バ イ ト )
1X
TXUSRCLK2
22、 44、 66
64
(8 バ イ ト )
2
(8 バ イ ト )
2X
TXUSRCLK2
22、 44、 66
64
(8 バ イ ト )
1
(4 バ イ ト )
1X
TXUSRCLK2
22、 44、 66
32
(4 バ イ ト )
1
(4 バ イ ト )
2X
TXUSRCLK2
22、 44、 66
32
(4 バ イ ト )
0
(2 バ イ ト )
1X
TXUSRCLK2
21、 44、 65
16
(2 バ イ ト )
0
(2 バ イ ト )
2X
TXUSRCLK2
21、 44、 65
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-9 に、 通常モー ド (GEARBOX_MODE[2] = 1'b0) で 64B/66B エ ン コ ー ド を実行す る 際に外部シーケ ン ス カ ウ ン
タ ー モー ド でカ ウ ン タ ー値が 32 の と き にデー タ 保留が生 じ る プ ロ セ ス を示 し ます。 こ こ では、 4 バ イ ト の内部デー
タ 幅で 8 バ イ ト イ ン タ ーコ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス を使用 し てい ます。
X-Ref Target - Figure 3-9
TXUSRCLK2
TXHEADER[1:0]
1
TXSEQUENCE[5:0]
29
30
31
TXDATA[63:0]
Da
Db
Dc
2
32
0
Dd
1
1
2
3
4
5
6
7
8
De
Df
Dg
Dh
Di
Dj
Dk
Dl
Pause for 1 TXUSRCLK2 cycle.
Data is ignored.
UG578_c3_09_061114
図 3-9 : 通常モー ド (GEARBOX_MODE[2] = 1'b0)、 シーケ ン ス カ ウン タ ー値が 32 でデー タ を保留
図 3-10 に、 通常モー ド (GEARBOX_MODE[2] = 1'b0) で 64B/67B エン コ ー ド を実行す る 際に外部シーケ ン ス カ ウ ン
タ ー モー ド でカ ウ ン タ ー値が 44 の と き にデー タ 保留が生 じ る プ ロ セ ス を示 し ます。 こ こ では、 2 バ イ ト の内部デー
タ 幅で 2 バ イ ト イ ン タ ーコ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス を使用 し てい ます。
X-Ref Target - Figure 3-10
TXUSRCLK2
TXHEADER[2:0]
2
TXSEQUENCE[6:0]
42
TXDATA[15:0]
Da
1
43
Db
44
Dc
45
Dd
46
De
Df
Dg
Pause for 2 TXUSRCLK2 cycle.
Data is ignored.
UG578_c3_10_061114
図 3-10 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) 、 シーケ ン ス カ ウン タ ー値が 44 でデー タ を保留
通常モー ド (GEARBOX_MODE[2] = 1'b0) で 2 バ イ ト の内部デー タ 幅 (TX_INT_DATAWIDTH = 0) を使用する 場合、
外部シーケ ン ス カ ウ ン タ ー モー ド の 64/67 デー タ 転送シーケ ン ス は次の と お り です。
1.
GTTXRESET を適用 し 、 リ セ ッ ト サ イ ク ルが完了す る ま で待機 し ます。
2.
リ セ ッ ト 中、 TXSEQUENCE に 7'h00 を、 TXHEADER にヘ ッ ダー情報を適用し 、 TXDATA に初期データ を適用
し ます。 データ 転送可能な状態にな る ま で こ の ス テー ト は無限に保持で き ます。
3.
カ ウ ン ト 0 の と き 、 TXDATA にデー タ を、 TXHEADER にヘ ッ ダー情報を適用 し ます。 2 バ イ ト イ ン タ ーフ ェ イ
ス (TX_DATA_WIDTH = 16) の場合、 カ ウ ン ト 0 が保持 さ れてい る ため、 TXDATA に 2 つ目の 2 バ イ ト デー タ を
提供 し ます。
4.
TXDATA でデー タ が駆動 さ れ る と 、 シーケ ン ス カ ウ ン タ ーは 1 に イ ン ク リ メ ン ト し ます。
5.
カ ウ ン ト 値が 1 の間に 4 バ イ ト デー タ を適用後、 カ ウ ン タ ーは 2 に イ ン ク リ メ ン ト し ます。 TXDATA にデー タ
を、 TXHEADER にヘ ッ ダー情報を適用 し ます。
6.
カ ウ ン ト 値が 21 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
7.
カ ウ ン ト 値が 22 の と き 、 TXDATA にデー タ を駆動 し ます。
8.
カ ウ ン ト 値が 44 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
9.
カ ウ ン ト 値が 45 の と き 、 TXDATA にデー タ を駆動 し ます。
10. カ ウ ン ト 値が 65 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
11. カ ウ ン ト 値が 66 の と き 、 TXDATA にデー タ を駆動 し ます。
通常モー ド (GEARBOX_MODE[2] = 1'b0) で 4 バ イ ト の内部デー タ 幅 (TX_INT_DATAWIDTH = 1) を使用す る 場合、
外部シーケ ン ス カ ウ ン タ ー モー ド で 64/67 デー タ 転送シーケ ン ス は次の よ う に実行 さ れます。
1.
GTTXRESET を適用 し 、 リ セ ッ ト サ イ ク ルが完了す る ま で待機 し ます。
2.
リ セ ッ ト 中、 TXSEQUENCE に 7'h00 を、 TXHEADER にヘ ッ ダー情報を、 TXDATA に初期データ を適用し ます。
データ 転送可能な状態にな る ま で こ の ス テー ト は無限に保持で き ます。
3.
カ ウ ン ト 0 の と き 、 TXDATA にデー タ を、 TXHEADER にヘ ッ ダー情報を適用 し ます。 4 バ イ ト イ ン タ ーフ ェ イ
ス (TX_DATA_WIDTH = 32) の場合、 カ ウ ン ト 0 が保持 さ れてい る ため、 TXDATA に 4 つ目の 2 バ イ ト デー タ を
提供 し ます。
4.
8 バ イ ト デー タ の適用後、 カ ウ ン タ ーは 1 に イ ン ク リ メ ン ト し ます。 TXDATA にデー タ を、 TXHEADER にヘ ッ
ダー情報を駆動 し ます。
5.
カ ウ ン ト 値が 22 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
6.
カ ウ ン ト 値が 23 の と き 、 TXDATA にデー タ を駆動 し ます。
7.
カ ウ ン ト 値が 44 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
8.
カ ウ ン ト 値が 45 の と き 、 TXDATA にデー タ を駆動 し ます。
9.
カ ウ ン ト 値が 66 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
通常モー ド (GEARBOX_MODE[2] = 2'b0) で 8 バ イ ト の内部デー タ 幅 (TX_INT_DATAWIDTH = 1) を使用す る 場合、
外部シーケ ン ス カ ウ ン タ ー モー ド で 64/67 デー タ 転送シーケ ン ス は次の よ う に実行 さ れます。
1.
GTTXRESET を適用 し 、 リ セ ッ ト サ イ ク ルが完了す る ま で待機 し ます。
2.
リ セ ッ ト 中、 TXSEQUENCE に 6'h00 を、 TXHEADER[2:0] に適切なヘ ッ ダー デー タ を、 TXDATA に初期デー タ
を適用 し ます。 デー タ 転送可能な状態にな る ま で こ の ス テー ト は無限に保持で き ます。
3.
8 バ イ ト イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH = 64) の場合、 カ ウ ン ト 0 で TXDATA[63:0] にデー タ を、
TXHEADER[2:0] に ヘ ッ ダ ー情報 を 駆動 し ま す。 カ ウ ン ト 値 が 22 に な る ま で、 各 TXUSRCLK2 サ イ ク ル で
TXDATA[63:0] と TXHEADER[2:0] にデー タ と ヘ ッ ダー情報の駆動を継続 し ます。 16 バ イ ト イ ン タ ーフ ェ イ ス
(TX_DATA_WIDTH = 128) の場合、 TXDATA[63:0]、 TXDATA[127:64]、 TXHEADER[2:0]、 TXHEADER[5:3] にデー
タ を適用し ます。TXHEADER[2:0] は TXDATA[63:0] と 関連し 、TXHEADER[5:3] は TXDATA[127:64] と 関連 し ます。
4.
カ ウ ン ト 値が 22 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
5.
カ ウ ン ト 値が 23 の と き 、 TXDATA へのデー タ 駆動お よ び TXHEADER へのヘ ッ ダー情報の駆動を再開 し ます。
6.
カ ウ ン ト 値が 44 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
7.
カ ウ ン ト 値が 45 の と き 、 TXDATA へのデー タ 駆動お よ び TXHEADER へのヘ ッ ダー情報の駆動を再開 し ます。
8.
カ ウ ン ト 値が 66 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
通常モー ド (GEARBOX_MODE[2] = 0'b0) で 2 バ イ ト の内部デー タ 幅 (TX_INT_DATAWIDTH = 1) を使用す る 場合、
外部シーケ ン ス カ ウ ン タ ー モー ド で 64/66 デー タ 転送シーケ ン ス は次の よ う に実行 さ れます。
1.
GTTXRESET を適用 し 、 リ セ ッ ト サ イ ク ルが完了す る ま で待機 し ます。
2.
リ セ ッ ト 中、 TXSEQUENCE に 6'h00 を、 TXHEADER[2:0] に適切なヘ ッ ダー デー タ を、 TXDATA に初期デー タ
を適用 し ます。 デー タ 転送可能な状態にな る ま で こ の ス テー ト は無限に保持で き ます。
3.
カ ウ ン ト 0 の と き 、 TXDATA にデー タ を、 TXHEADER にヘ ッ ダー情報を適用 し ます。 2 バ イ ト イ ン タ ーフ ェ イ
ス (TX_DATA_WIDTH = 16) の場合、 カ ウ ン ト 0 が保持 さ れてい る ため、 TXDATA に 2 つ目の 2 バ イ ト デー タ を
提供 し ます。
4.
TXDATA でデー タ が駆動 さ れ る と 、 シーケ ン ス カ ウ ン タ ーは 1 に イ ン ク リ メ ン ト し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
5.
カ ウ ン ト 値が 1 の間に 4 バ イ ト デー タ を適用後、 カ ウ ン タ ーは 2 に イ ン ク リ メ ン ト し ます。 TXDATA にデー タ
を、 TXHEADER にヘ ッ ダー情報を駆動 し ます。
6.
カ ウ ン ト 値が 31 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
7.
カ ウ ン ト 値が 32 の と き 、 TXDATA にデー タ を駆動 し ます。
通常モー ド (GEARBOX_MODE[2] = 1'b0) で 4 バ イ ト の内部デー タ 幅 (TX_INT_DATAWIDTH = 1) を使用す る 場合、
外部シーケ ン ス カ ウ ン タ ー モー ド の 64/66 デー タ 転送シーケ ン ス は次の と お り です。
1.
GTTXRESET を適用 し 、 リ セ ッ ト サ イ ク ルが完了す る ま で待機 し ます。
2.
リ セ ッ ト 中、 TXSEQUENCE に 6'h00 を、 TXHEADER[2:0] に適切なヘ ッ ダー デー タ を、 TXDATA に初期デー タ
を適用 し ます。 デー タ 転送可能な状態にな る ま で こ の ス テー ト は無限に保持で き ます。
3.
カ ウ ン ト 0 の と き 、 TXDATA にデー タ を、 TXHEADER にヘ ッ ダー情報を駆動 し ます。 4 バ イ ト イ ン タ ーフ ェ イ
ス (TX_DATA_WIDTH = 32) の場合、 カ ウ ン ト 0 が保持 さ れてい る ため、 TXDATA に 4 つ目の 2 バ イ ト デー タ を
提供 し ます。
4.
8 バ イ ト デー タ の適用後、 カ ウ ン タ ーは 1 に イ ン ク リ メ ン ト し ます。 TXDATA にデー タ を、 TXHEADER にヘ ッ
ダー情報を駆動 し ます。
5.
カ ウ ン ト 値が 32 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
通常モー ド (GEARBOX_MODE[2] = 2'b0) で 8 バ イ ト の内部デー タ 幅 (TX_INT_DATAWIDTH = 1) を使用す る 場合、
外部シーケ ン ス カ ウ ン タ ー モー ド で 64/66 デー タ 転送シーケ ン ス は次の よ う に実行 さ れます。
1.
GTTXRESET を適用 し 、 リ セ ッ ト サ イ ク ルが完了す る ま で待機 し ます。
2.
リ セ ッ ト 中、 TXSEQUENCE に 6'h00 を、 TXHEADER[2:0] に適切なヘ ッ ダー デー タ を、 TXDATA に初期デー タ
を適用 し ます。 デー タ 転送可能な状態にな る ま で こ の ス テー ト は無限に保持で き ます。
3.
8 バ イ ト イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH = 64) の場合、 カ ウ ン ト 0 で TXDATA[63:0] にデー タ を、
TXHEADER[1:0] に ヘ ッ ダ ー情報 を 駆動 し ま す。 カ ウ ン ト 値 が 32 に な る ま で、 各 TXUSRCLK2 サ イ ク ル で
TXDATA[63:0] と TXHEADER[1:0] にデー タ と ヘ ッ ダー情報の駆動を継続 し ま す。 16 バ イ ト イ ン タ ー フ ェ イ ス
(TX_DATA_WIDTH = 128) の場合、 TXDATA[63:0]、 TXDATA[127:64]、 TXHEADER[1:0]、 TXHEADER[4:3] にデー
タ を適用 し ます。 TXHEADER[1:0] は TXDATA[63:0] と 関連 し 、 TXHEADER[4:3] は TXDATA[127:64] と 関連 し ま
す。TXHEADER[1:0] と TXDATA[63:0] よ り も 先に TXHEADER[4:3] と TXDATA[127:64] がシ リ アル化 さ れて送信
さ れます。
4.
カ ウ ン ト 値が 32 の と き 、 デー タ パ イ プ ラ イ ンが停止 し ます。
CAUI イ ン タ ー フ ェ イ ス
CAUI イ ン タ ーフ ェ イ ス には、 ト ラ ン シーバーに接続 さ れ る 2 つのデー タ イ ン タ ーフ ェ イ ス (デー タ ス ト リ ーム A お
よ びデー タ ス ト リ ーム B) が必要です。 64B/66B ま たは 64B/67B ギ ア ボ ッ ク ス モー ド がサポー ト さ れます。 CAUI イ
ン タ ーフ ェ イ ス モー ド は、GEARBOX_MODE[2] 属性を 1'b1 に設定する こ と で有効にな り ます。CAUI イ ン タ ーフ ェ
イ ス モー ド では、 デー タ 幅の設定 と し て、 TX_INT_DATAWIDTH = 1 (4 バ イ ト ) お よ び TX_DATA_WIDTH = 64 (8 バ
イ ト ) ま たは 32 (4 バ イ ト ) のみが認め ら れてい ます。
TX 同期ギ アボ ッ ク ス の最上位には、 次の コ ン ポーネ ン ト があ り ます。
°
64B/66B 4 バ イ ト ギ アボ ッ ク ス の イ ン ス タ ン ス が 1 つ
°
64B/66B 2 バ イ ト ギ アボ ッ ク ス の イ ン ス タ ン ス が 2 つ
°
64B/67B 4 バ イ ト ギ アボ ッ ク ス の イ ン ス タ ン ス が 1 つ
°
64B/67B 2 バ イ ト ギ アボ ッ ク ス の イ ン ス タ ン ス が 2 つ
CAUI イ ン タ ーフ ェ イ ス をサポー ト す る ために、 GTY ト ラ ン シーバーには 2 バ イ ト ギ アボ ッ ク ス の イ ン ス タ ン ス が
2 つあ り ます。 2 つのデー タ ス ト リ ーム を結合する ために、 Bit Mux ブ ロ ッ ク の 2 つの イ ン ス タ ン ス (64B/66B モー ド お
よ び 64B/67B モー ド それぞれに 1 つずつ) も 追加 さ れてい ます。 入力 TXHEADER[2:0] はデー タ ス ト リ ーム A のヘ ッ
ダー ビ ッ ト に使用 さ れます。 入力ポー ト [TXHEADER[5:3] はデー タ ス ト リ ーム B のヘ ッ ダー ビ ッ ト に使用 さ れます。
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-11 に、 GTY ト ラ ン シーバーの CAUI イ ン タ ーフ ェ イ ス (TX パ ス) を示 し ます。
X-Ref Target - Figure 3-11
GTYE3_CHANNEL
TX Interface
TX Gearbox Block
[31:0]
64/66 – 4-Byte Gearbox
[1:0]
TXDATA[63:0]
8-Byte to 4-Byte
Converter
[31:0]
TXDATA
to PMA
64/67 – 4-Byte Gearbox
[2:0]
[15:0]
64/66 – 2-Byte Gearbox A
[1:0]
Bit
MUX
[31:16]
TXHEADER[5:3]
TXSEQUENCE
64/66 – 2-Byte Gearbox B
[4:3]
TXHEADER[2:0]
TX Gearbox
Synchronizer
[15:0]
64/67 – 2-Byte Gearbox A
[2:0]
Bit
MUX
[31:16]
64/67 – 2-Byte Gearbox B
[5:3]
UG578_c3_11_061114
図 3-11 : CAUI イ ン タ ー フ ェ イ ス (TX デー タ パス)
CAUI モー ド であ り 、 かつ PCSL デー タ 幅がそれぞれ 32 ビ ッ ト の場合 (TX_DATA_WIDTH = 64 (8 バ イ ト ))、 デー タ ス
ト リ ーム A お よ びデー タ ス ト リ ーム B がそれぞれ対応する ギ アボ ッ ク ス に達す る よ う に、 デー タ は 8-4 バ イ ト コ ン
バー タ ーに よ っ て分割 さ れます (図 3-12 お よ び図 3-13 を参照)。
X-Ref Target - Figure 3-12
TXUSRCLK2
TXDATA[63:56]
D0
D8 D16
TXDATA[55:48]
D1
D9 D17
TXDATA[47:40]
D2
D10 D18
TXDATA[39:32]
D3
D11 D19
TXDATA[31:24]
D4
D12 D20
TXDATA[23:16]
D5
D13 D21
TXDATA[15:8]
D6
D14 D22
TXDATA[7:0]
D7
D15 D23
UG578_c3_12_061114
図 3-12 : 8-4 バイ ト コ ンバー タ ー (TX_DATA_WIDTH = 64 (8 バイ ト )、 TX_INT_DATAWIDTH =1 (4 バイ ト )、
GEARBOX_MODE[2] = 1'b1) への入力
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83
第 3 章 : ト ラ ンス ミ ッ ター
X-Ref Target - Figure 3-13
TXUSRCLK
TXDATA[31:24]
D0
D2
D8 D10 D16 D18
TXDATA[23:16]
D1
D3
D9 D11 D17 D19
TXDATA[15:8]
D4
D6 D12 D14 D20 D22
TXDATA[7:0]
D5
D7 D13 D15 D21 D23
UG578_c3_13_061114
図 3-13 : 8-4 バイ ト コ ンバー タ ー (TX_DATA_WIDTH = 64 (8 バイ ト )、 TX_INT_DATAWIDTH = 1 (4 バイ ト )、
GEARBOX_MODE[2] = 1'b1) の出力
Bit Mux ブ ロ ッ ク は 2 つのビ ッ ト ス ト リ ーム (2 つの 16 ビ ッ ト 入力) を イ ン タ ー リ ーブ し て 2 倍の幅 と な る 結合ビ ッ ト
ス ト リ ーム を 1 つ作成 し ます。 Bit Mux 機能は、 IEEE 規格 802.3ba-2010 の 83.5.2 節で記述 さ れてい ます。
TX_INT_DATAWIDTH = 1 (4 バ イ ト ) が CAUI イ ン タ ーフ ェ イ ス モー ド で使用 さ れてい ますが、 2 つの 2 バ イ ト ギア
ボ ッ ク ス を使用 し てその機能性を実現 し ます (図 3-11 を参照)。 こ れ ら 2 バ イ ト ギ アボ ッ ク ス の機能性は、 78 ページ
の 「TX 同期ギアボ ッ ク ス の使用」 で説明 し た、 TX_INT_DATAWIDTH = 0 (2 バ イ ト ) の場合 と 同 じ です。 表 3-12 お よ
び表 3-13 に、 TXSEQUENCE のデー タ 保留位置を モー ド 別に示 し ます。
表 3-12 : 64B/66B エ ン コ ー ド 使用時の TXSEQUENCE のデー タ 保留サイ クル と その位置、 CAUI イ ン タ ー フ ェ イ ス モー ド
を使用 (GEARBOX_MODE[2] = 1'b1)
TXSEQUENCE の
デー タ 保留サイ クル
TXSEQUENCE の
デー タ 保留位置(1)
1
(4 バ イ ト )
1 x TXUSRCLK2
31
1
(4 バ イ ト )
2 x TXUSRCLK2
31
TX_DATA_WIDTH
TX_INT_DATAWIDTH
64
(8 バ イ ト )
32
(4 バ イ ト )
注記 :
1. TX シーケ ン ス のデー タ 保留位置は 31 ですが、 TX_INT_DATAWIDTH = 0 (2 バ イ ト ) の場合の 64B/66B エ ン コ ー ド に対応す る 外
部シーケ ン ス カ ウ ン タ ー動作のシーケ ン ス について 81 ページで説明 さ れてい る と お り に正 し く 動作す る よ う に、外部シーケ ン
ス カ ウ ン タ ーは 0 ～ 32 サ イ ク ル間を周期的に繰 り 返す必要があ り ます。
表 3-13 : 64B/67B エ ン コ ー ド 使用時の TXSEQUENCE のデー タ 保留サイ クル と その位置、 CAUI イ ン タ ー フ ェ イ ス モー ド
を使用 (GEARBOX_MODE[2] = 1'b1)
TXSEQUENCE の
デー タ 保留サイ クル
TXSEQUENCE の
デー タ 保留位置(1)
1
(4 バ イ ト )
1 x TXUSRCLK2
21、 44、 65
1
(4 バ イ ト )
2 x TXUSRCLK2
21、 44、 65
TX_DATA_WIDTH
TX_INT_DATAWIDTH
64
(8 バ イ ト )
32
(4 バ イ ト )
注記 :
1. TX シーケ ン ス のデー タ 保留位置は 65 ですが、 TX_INT_DATAWIDTH = 0 (2 バ イ ト ) の場合の 64B/67B エ ン コ ー ド に対応す る 外
部シーケ ン ス カ ウ ン タ ー動作のシーケ ン ス について 80 ページで説明 さ れてい る と お り に正 し く 動作す る よ う に、外部シーケ ン
ス カ ウ ン タ ーは 0 ～ 66 サ イ ク ル間を周期的に繰 り 返す必要があ り ます。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 非同期ギアボ ッ ク ス
機能の説明
一部の高速デー タ レー ト プ ロ ト コ ルは、 64B/66B エン コー ド を使用 し て 8B/10B エン コ ー ド のオーバーヘ ッ ド を削減
し なが ら エ ン コ ー ド 手法の利点を利用 し ます。 TX 非同期ギ アボ ッ ク ス が、 64B/66B のヘ ッ ダーお よ びペ イ ロ ー ド の
結合をサポー ト し ます。 64B/67B は TX 非同期ギ アボ ッ ク ス でサポー ト さ れてい ません。
TX 非同期ギ アボ ッ ク ス は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に接続 さ れ る 4 バ イ ト 、 8 バ イ ト 、 お よ び 16 バ イ ト TX デー
タ イ ン タ ーフ ェ イ ス をサポー ト し 、 4 バ イ ト ま たは 8 バ イ ト の内部デー タ パ ス を使用する 必要があ り ます。 デー タ の
ス ク ラ ン ブルは イ ン タ ー コ ネ ク ト ロ ジ ッ ク で実行 さ れ ます。 一般的な非同期ギ ア ボ ッ ク ス モー ド に加え て CAUI イ
ン タ ーフ ェ イ ス モー ド も サポー ト さ れます。 CAUI イ ン タ ーフ ェ イ ス は、 8 バ イ ト TX デー タ イ ン タ ーフ ェ イ ス で イ
ン タ ー コ ネ ク ト ロ ジ ッ ク に接続 し 、 4 バ イ ト の内部デー タ パス を使用する 場合のみサポー ト さ れます。 表 3-14 に、 非
同期ギアボ ッ ク ス で有効なデー タ 幅の組み合わせを示 し ます。
表 3-14 : TX 非同期ギアボ ッ ク スで有効なデー タ 幅の組み合わせ
イ ン タ ーフ ェ イ ス 内部デー タ パス
モー ド
幅
通常モー ド
CAUI モー ド
イ ン ターフ ェ イス
幅
XCLK (MHz)
TXUSRCLK (MHz)
TXUSRCLK2 (MHz)
32
32
TX ラ イ ン レー ト /32
TX ラ イ ン レー ト /33
TX ラ イ ン レー ト /33
32
64
TX ラ イ ン レー ト /32
TX ラ イ ン レー ト /33
TX ラ イ ン レー ト /66
64
64
TX ラ イ ン レー ト /64
TX ラ イ ン レー ト /66
TX ラ イ ン レー ト /66
64
128
TX ラ イ ン レー ト /64
TX ラ イ ン レー ト /66
TX ラ イ ン レー ト /132
32
64
TX ラ イ ン レー ト /32
TX ラ イ ン レー ト /33
TX ラ イ ン レー ト /66
TX 同期ギ ア ボ ッ ク ス では、 さ ま ざ ま な シーケ ン ス カ ウ ン タ ー値でデー タ の転送を保留す る よ う に要求 さ れ ますが、
TX 非同期ギ アボ ッ ク ス では各 TXUSRCLK2 サ イ ク ルでデー タ を継続 し て転送可能です。 TX 非同期ギ アボ ッ ク ス は
周波数お よ び位相が異な る 2 つの ク ロ ッ ク ド メ イ ン を ブ リ ッ ジする ため、 こ の非同期ギ アボ ッ ク ス使用時は TX バ ッ
フ ァ ー バ イ パ ス はサポー ト さ れ ま せん。 ま た、 TX 非同期ギ ア ボ ッ ク ス は TX バ ッ フ ァ ーに並列 し て配置 さ れ ます。
図 3-14 に、TX 非同期ギ アボ ッ ク ス の位置を示 し ます。4 バ イ ト の内部デー タ パ ス (TX_INT_DATAWIDTH = 1) を選択
し た場合、32 ビ ッ ト のデー タ が常に、各 TX XCLK サ イ ク ルで TX 非同期ギアボ ッ ク ス に よ っ て出力 さ れます。34 ビ ッ
ト デー タ (2 ビ ッ ト のヘ ッ ダー と 32 ビ ッ ト のペ イ ロ ー ド ) お よ び 32 ビ ッ ト デー タ (32 ビ ッ ト のペ イ ロ ー ド ) が交互に、
各 TXUSRCLK サ イ ク ルで TX 非同期ギ アボ ッ ク ス に入力 さ れます。8 バ イ ト の内部デー タ パ ス の場合、64 ビ ッ ト デー
タ が常に、各 TX XCLK サ イ ク ルで TX 非同期ギ アボ ッ ク ス に よ っ て出力 さ れます。66 ビ ッ ト デー タ (2 ビ ッ ト のヘ ッ
ダー と 64 ビ ッ ト のペ イ ロ ー ド ) が、 各 TXUSRCLK サ イ ク ルで TX 非同期ギ アボ ッ ク ス に入力 さ れます。
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第 3 章 : ト ラ ンス ミ ッ ター
X-Ref Target - Figure 3-14
TX Serial Clock
PMA Parallel Clock (XCLK)
PCS Parallel Clock (TXUSRCLK)
Pattern
Generator
TX
Pre/
Post
Emp
PISO
SATA
OOB
Polarity
64 Data + 2
Header
bits
34, 32 bits
32 bits
TX
OOB
TX
Driver and
PCIe
PCIe
Beacon
TX Async
Gearbox
TX Sync
Gearbox
TX PIPE
Control
TX
Interface
8B/10B
Encoder
TX
Clock
Dividers
Device Parallel
Clock
(TXUSRCLK2)
Phase
Adjust
FIFO
128B/130B
Encoder
TX Phase
Interpolator
Controller
TX Phase
Interpolator
TX PMA
From Channel
Clocking Architecture
TX PCS
To RX Parallel Data
(Near-End PCS Loopback)
From RX Parallel Data
(Far-End PMA Loopback)
From RX Parallel Data
(Far-End PCS Loopback)
UG578_c3_14_061114
図 3-14 : TX ク ロ ッ ク ド メ イ ンの例 (TX_INT_DATAWIDTH = 1 (4 バイ ト ) および TX_DATA_WIDTH = 64)
通常モー ド では、 TX 非同期ギ アボ ッ ク ス を介 し たデー タ パ ス の レ イ テ ン シが内部で計測 さ れ、 DRP を用いて読み出
し 専用レ ジ ス タ を読み出す こ と でその計測 さ れた レ イ テ ン シにア ク セ ス で き ます。 TX 非同期ギ アボ ッ ク ス は、 TX プ
ロ グ ラ マブル分周器 と 併用 さ れ ま す。 TXOUTCLKSEL を 3'b101 に設定 し 、 TXUSRCLK お よ び TXUSRCLK2 の ク
ロ ッ ク 周波数を適切に生成で き る 分周値を選択す る 必要があ り ます。
ポー ト および属性
表 3-15 に、 TX 非同期ギ アボ ッ ク ス のポー ト を示 し ます。
表 3-15 : TX 非同期ギアボ ッ ク スのポー ト
ポー ト 名
方向
クロ ッ ク ド メ イン
説明
TXHEADER[5:0]
入力
TXUSRCLK2
ヘ ッ ダー を 提供す る 入力ポー ト です。 TXHEADER[1:0]
は通常モー ド で使用 さ れ、 CAUI イ ン タ ーフ ェ イ ス モー
ド ではデー タ ス ト リ ーム A 用ヘ ッ ダーを提供す る ため
に使用 さ れ ま す。 CAUI イ ン タ ーフ ェ イ ス モー ド では、
TXHEADER[4:3] を 使用 し て デー タ ス ト リ ー ム B 用の
ヘ ッ ダーを提供 し ま す。 16 バ イ ト イ ン タ ーフ ェ イ ス で
通常モー ド を使用す る 場合、 TXHEADER[1:0] と
TXHEADER[4:3] を使用し てヘ ッ ダー情報を提供 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-15 : TX 非同期ギアボ ッ ク スのポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
TXSEQUENCE[0]
ポー ト 名
入力
TXUSRCLK2
ど の TXUSRCLK2 サ イ ク ルでヘ ッ ダーを イ ン タ ー フ ェ
イ ス に提供す る か を示 し ます。TXSEQUENCE[0] = 1'b0
の場合のサ イ ク ルでは、 ヘ ッ ダーが TXHEADER に現れ
ます。
イ ン タ ー コ ネ ク ト ロ ジ ッ ク に接続 さ れ る 64 ビ ッ ト (8 バ
イ ト ) ま たは 128 ビ ッ ト (16 バ イ ト ) TXDATA イ ン タ ー
フ ェ イ ス を使用 し た場合、 TXSEQUENCE[0] を 1'b0 に
接続 し ます。
イ ン タ ー コ ネ ク ト ロ ジ ッ ク に接続 さ れ る 32 ビ ッ ト (4 バ
イ ト ) TXDATA イ ン タ ー フ ェ イ ス を 使用 し た 場合、 各
TXUSRCLK2 サ イ ク ルで TXSEQUENCE[0] を ト グ ル し
ます。
TXBUFSTATUS[1:0]
出力
TXUSRCLK2
TXBUFSTATUS は TX バ ッ フ ァ ーま たは TX 非同期ギ ア
ボ ッ ク ス の ス テータ ス を提供 し ます。TX 非同期ギアボ ッ
ク ス使用時のポー ト の ス テー タ スは次の と お り です。
ビッ ト 1:
0 : TX 非同期ギアボ ッ ク スの FIFO オーバーフ ローな し
1 : TX 非同期ギアボ ッ ク スの FIFO オーバーフ ローが
発生
ビッ ト 0:
0 : TX 非同期ギアボ ッ ク スの FIFO ア ンダーフ ローな し
1 : TX 非同期ギアボ ッ ク スの FIFO ア ンダーフ ローが
発生
ポー ト は High に な る と 、 TX 非同期ギ ア ボ ッ ク ス が リ
セ ッ ト さ れ る ま で High が保持 さ れます。
TXLATCLK
入力
クロック
TX 非同期ギ ア ボ ッ ク ス の レ イ テ ン シ計算用に ク ロ ッ ク
を提供す る ために使用 さ れ る 入力ポー ト です。
表 3-16 に、 TX 非同期ギ アボ ッ ク ス のポー ト を示 し ます。
表 3-16 : TX 非同期ギアボ ッ ク スのポー ト
属性
GEARBOX_MODE
タ イプ
説明
5 ビ ッ ト バイナ リ
TX お よ び RX ギ アボ ッ ク ス の動作モー ド を選択 し ます。
ビッ ト 4:
0 : 同期ギ アボ ッ ク ス を選択
1 : 非同期ギ アボ ッ ク ス を選択
ビッ ト 3:
未使用。 0 に設定。
ビッ ト 2:
0 : 通常モー ド 。
1 : CAUI イ ン タ ーフ ェ イ ス モー ド
ビッ ト 1:
未使用。 0 に設定。
ビッ ト 0:
0 : 64B/67B ギ アボ ッ ク ス ボー ド (同期ギアボ ッ ク ス の場合にの
み有効)
1 : 64B/66B ギアボ ッ ク ス
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-16 : TX 非同期ギアボ ッ ク スのポー ト (続き)
属性
タ イプ
説明
文字列
TRUE の場合、 TX 同期ギアボ ッ ク ス ま たは TX 非同期ギアボ ッ ク
ス が有効にな り ます。 ど ち ら の TX ギ ア ボ ッ ク ス を有効にす る か
は、 GEARBOX_MODE 属性で設定 し ます。 FALSE の場合、 TX 同
期ギアボ ッ ク スおよび TX 非同期ギアボ ッ ク ス が無効にな り ます。
整数
初期化読み出 し ア ド レ ス です。予約。UltraScale FPGAs Transceivers
Wizard か ら の推奨値を使用 し て く だ さ い。
TX_SAMPLE_PERIOD
3 ビ ッ ト バイナ リ
レ イ テ ン シの計算で平均化処理が行われ る TXLATCLK サ イ ク ル
の数を示 し ます。
• 3'b000 : 256
• 3'b001 : 512
• 3'b010 : 1024
• 3'b011 : 2048
• 3'b100 : 4096
• 3'b101 : 8192 (デフ ォ ル ト )
• 3'b110 : 16384
• 3'b111 : 32768
TXGBOX_FIFO_LATENCY
16 ビ ッ ト バ イ ナ リ
TX_SAMPLE_PERIOD サ イ ク ル間平均化処理が行われた TX 非同
期ギ アボ ッ ク ス か ら 、 UI 単位で計測 さ れた レ イ テ ン シです。 レ イ
テ ン シは、 1/8 UI 単位で報告 さ れます。
TXGBOX_FIFO_LATENCY 読み出 し 専用レ ジ ス タ へは、 DRP を介
し て ア ク セ ス し ます。 こ の レ ジ ス タ のア ド レ ス は 0x263 です。
TXGEARBOX_EN
TXGBOX_FIFO_INIT_RD_ADDR
TX 非同期ギアボ ッ ク スの有効化
TX 非同期ギ アボ ッ ク ス を有効にす る には、 TXGEARBOX_EN を TRUE に設定す る 必要があ り ます。 非同期ギアボ ッ
ク ス を選択す る には、GEARBOX_MODE[4] を 1'b1 に設定 し ます。GEARBOX_MODE[1] お よ び GEARBOX_MODE[3]
は未使用のため、 1'b0 に設定 し ます。 GEARBOX_MODE[2] は、 通常 イ ン タ ーフ ェ イ ス ま たは CAUI イ ン タ ーフ ェ イ
ス のいずれを使用す る か を指定 し ます。 TX 非同期ギ アボ ッ ク ス は 64B/66B し かサポー ト し ないため、 GEARBOX_
MODE[0] を 1'b0 に設定 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 非同期ギアボ ッ ク スの使用
図 3-15 に示す と お り 、通常モー ド (GEARBOX_MODE[2] = 1'b0) では、TX 非同期ギ アボ ッ ク ス は TXSEQUENCE[0]、
TXDATA[63:0]、 お よ び TXHEADER[1:0] 入力を使用 し ます。
X-Ref Target - Figure 3-15
Design in Interconnect Logic
TXDATA[31:0], TXDATA[63:0],
or TXDATA[127:0]
Data Source
TXHEADER[4:0]
TX Asynchronous Gearbox
(in GTY Transceiver)
Tied Low if Using 8-byte or 16-byte
TXDATA Interface
TXSEQUENCE[0]
Toggle Every TXUSRCLK2 Cycle if
Using 4-byte TXDATA Interface
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図 3-15 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) における TX 非同期ギアボ ッ ク ス
16 バ イ ト TXDATA イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH = 128) を使用 し た場合、 各 TXUSRCLK2 サ イ ク ルで 2 ビ ッ
ト の ヘ ッ ダ ー 2 つ と 64 ビ ッ ト の ペ イ ロ ー ド 2 つ が TXHEADER お よ び TXDATA に 提供 さ れ ま す。 ヘ ッ ダ ー は
TXHEADER[4:3] と TXHEADER[1:0] に提供 さ れ ま す。 デー タ ペ イ ロ ー ド は TXDATA[127:64] と TXDATA[63:0] に提
供 さ れます。TXHEADER[4:3] と 対応す る TXDATA[127:64] が最初に送信 さ れ、次に TXHEADER[1:0] と TXDATA[63:0]
が送信 さ れます。 128 ビ ッ ト (16 バ イ ト ) TXDATA イ ン タ ーフ ェ イ ス を使用す る 場合、 TXSEQUENCE[0] は Low に接
続 さ れます。
8 バ イ ト TXDATA イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH = 64) を使用 し た場合、 各 TXUSRCLK2 サ イ ク ルで 2 ビ ッ ト
のヘ ッ ダーお よ び 64 ビ ッ ト のペ イ ロ ー ド が TXHEADER[1:0] お よ び TXDATA[63:0] に提供 さ れます。 64 ビ ッ ト (8 バ
イ ト ) TXDATAT イ ン タ ーフ ェ イ ス を使用 し た場合、各 TXUSRCLK2 サ イ ク ルで 2 ビ ッ ト ヘ ッ ダーが提供 さ れ る ため、
XSEQUENCE[0] が Low に接続 さ れます。
4 バ イ ト TXDATA イ ン タ ーフ ェ イ ス (TX_DATA_WIDTH = 32) を使用 し た場合、 1 サ イ ク ルお き に 2 ビ ッ ト ヘ ッ ダー
が TXHEADER[1:0] に提供 さ れ、 各 TXUSRCLK2 サ イ ク ルで 64 ビ ッ ト ペ イ ロ ー ド の半分が TXDATA[31:0] に提供 さ
れます。 TXHEADER[1:0] が使用 さ れ る 同 じ TXUSRCLK2 サ イ ク ル間は、 TXSEQUENCE[0] は Low にアサー ト す る 必
要があ り ます。
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第 3 章 : ト ラ ンス ミ ッ ター
CAUI イ ン タ ー フ ェ イ ス
CAUI イ ン タ ーフ ェ イ ス には、 ト ラ ン シーバーに接続 さ れ る 2 つのデー タ イ ン タ ーフ ェ イ ス (デー タ ス ト リ ーム A お
よ びデー タ ス ト リ ーム B) が必要です。 CAUI イ ン タ ーフ ェ イ ス モー ド は、 GEARBOX_MODE[2] 属性を 1'b1 に設定
す る こ と で有効にな り ます。 CAUI イ ン タ ーフ ェ イ ス モー ド であ り 、 TX 非同期ギ アボ ッ ク ス が選択 さ れてい る 場合、
デー タ 幅の設定 と し て、 TX_INT_DATAWIDTH = 1 (4 バ イ ト ) お よ び TX_DATA_WIDTH = 64 (8 バ イ ト ) のみが認め ら
れてい ます。
図 3-16 に示す と お り 、CAUI モー ド (GEARBOX_MODE[2] = 1'b1) では、TX 非同期ギ アボ ッ ク ス は TXSEQUENCE[0]、
TXDATA[63:0]、 お よ び TXHEADER[4:0] 入力を使用 し ます。 TX_DATA_WIDTH = 32 (4 バ イ ト ) の場合、 各デー タ ス
ト リ ームに対す る CAUI イ ン タ ーフ ェ イ ス の使用法は、 通常モー ド で説明 さ れてい る 内容 と 同 じ です。
X-Ref Target - Figure 3-16
Design in Interconnect Logic
TXDATA[31:0]
Data Source
PCSL – Datastream A
TXHEADER[1:0]
TX Asynchronous Gearbox
(in GTY Transceiver)
TXSEQUENCE[0]
Toggle every TXUSRCLK2 cycle
TXDATA[63:32]
Data Source
PCSL – Datastream B
TXHEADER[4:3]
UG578_c3_16_061114
図 3-16 : CAUI モー ド (GEARBOX_MODE[2] = 1'b1) における TX 非同期ギアボ ッ ク ス
TX バ ッ フ ァ ー
機能の説明
GTY ト ラ ン シーバー TX のデー タ パス には、 PCS で使用 さ れ る 2 つの内部パ ラ レル ク ロ ッ ク ド メ イ ン (PMA パ ラ レ
ル ク ロ ッ ク (XCLK) ド メ イ ンお よ び TXUSRCLK ド メ イ ン) があ り ます。 デー タ 送信する 場合、 XCLK と TXUSRCLK
の レ ー ト を 一致 さ せ、 2 つの ド メ イ ン 間の位相差 を な く す必要が あ り ま す。 図 3-17 に、 XCLK ド メ イ ン お よ び
TXUSRCLK ド メ イ ン を示 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
X-Ref Target - Figure 3-17
TX Serial Clock
PMA Parallel Clock (XCLK)
PCS Parallel Clock (TXUSRCLK)
Pattern
Generator
TX
OOB
TX
Driver and
PCIe
TX
Pre/
Post
Emp
TX Async
Gearbox
PCIe
Beacon
PISO
TX Sync
Gearbox
TX PIPE
Control
SATA
OOB
Polarity
8B/10B
Encoder
TX
Clock
Dividers
Device Parallel
Clock
(TXUSCLK2)
Phase
Adjust
FIFO
TX
Interface
128B/130B
Encoder
TX Phase
Interpolator
Controller
TX Phase
Interpolator
TX PMA
From Channel
Clocking Architecture
TX PCS
To RX Parallel Data
(Near-End PCS Loopback)
From RX Parallel Data
(Far-End PMA Loopback)
From RX Parallel Data
(Far-End PCS Loopback)
UG578_c3_17_061114
図 3-17 : TX ク ロ ッ ク ド メ イ ン
GTY ト ラ ン ス ミ ッ タ ーには TX バ ッ フ ァ ーお よ び TX 位相ア ラ イ メ ン ト 回路が含まれ、 XCLK お よ び TXUSRCLK ド
メ イ ン間の位相差を調整 し ま す。 TX 位相ア ラ イ メ ン ト 回路は、 TX バ ッ フ ァ ーがバ イ パ ス さ れ る 場合に使用 し ま す
(93 ページの 「TX バ ッ フ ァ ーのバ イ パ ス」 を参照)。 すべての TX デー タ パ ス は、 TX バ ッ フ ァ ーま たは TX 位相ア ラ
イ メ ン ト 回路のいずれか を使用す る 必要があ り ます。 表 3-17 に、 バ ッ フ ァ ー と 位相ア ラ イ メ ン ト の比較を示 し ます。
表 3-17 : TX バ ッ フ ァ ー と 位相ア ラ イ メ ン ト の比較
TX バ ッ フ ァ ー
TX 位相ア ラ イ メ ン ト
使いやす さ
可能な限 り TX バ ッ フ ァ ー をデ
フ ォ ル ト で使用す る こ と を 推
奨。 動作が堅牢で扱いやすい。
追加 ロ ジ ッ ク や ク ロ ッ ク ソ ー ス に追加制約が必
要なア ド バン ス機能。TXUSRCLK を駆動する ため
の TXOUTCLK の ソ ース と し て、 TXOUTCLKSEL
が GTY ト ラ ン シーバーの基準 ク ロ ッ ク を選択す
る必要があ る。
レ イ テンシ
低い レ イ テ ン シが求め ら れ る 場
合は、TX バ ッ フ ァ ーをバ イ パ ス
す る 必要があ る 。
位相ア ラ イ メ ン ト 回路では、 TX デー タ パ ス上で
使用す る レ ジ ス タ 数が少ないため、よ り 低 く 確定
的な レ イ テ ン シ と な る 。
TX レーン間の ス キ ュ ー調整
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ス キ ュ ー削減位相ア ラ イ メ ン ト 回路を使用 し て
GTY ト ラ ン シーバー間の レーン ス キ ュ ーを削減
で き る 。 関連す る すべての GTY ト ラ ン シーバー
間の ラ イ ン レー ト を同一にする 必要があ る 。
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91
第 3 章 : ト ラ ンス ミ ッ ター
ポー ト および属性
表 3-18 に、 TX バ ッ フ ァ ーのポー ト を示 し ます。
表 3-18 : TX バ ッ フ ァ ーのポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
TXBUFSTATUS[1:0]
出力
TXUSRCLK2
TX バ ッ フ ァ ーの ス テー タ ス です。
TXBUFSTATUS[1] : TX バ ッ フ ァ ーのオーバー フ ロ ー / ア ン
ダーフ ロ ーを示 し ます。TXBUFSTATUS[1] は High にな る と 、
TX バ ッ フ ァ ーが リ セ ッ ト さ れ る ま で High が保持 さ れます。
1 : TX FIFO のオーバーフ ロ ー /ア ン ダーフ ロ ー
0 : TX FIFO のオーバーフ ロ ー/ア ン ダーフ ロ ー エ ラ ーな し
TXBUFSTATUS[0] :TX バ ッ フ ァ ーの フルの程度を示 し ます。
1 : TX FIFO は 1/2 以上
0 : TX FIFO は 1/2 未満
表 3-19 に、 TX バ ッ フ ァ ーの属性を示 し ます。
表 3-19 : TX バ ッ フ ァ ーの属性
属性
TXBUF_EN
TX_XCLK_SEL
TXBUF_RESET_ON_RATE_CHANGE
TXFIFO_ADDR_CFG
タ イプ
説明
ブール型
TX バ ッ フ ァ ーの使用の有無を示 し ます。
TRUE : TX バ ッ フ ァ ーを使用 (デフ ォ ル ト )
FALSE : TX バ ッ フ ァ ーをバ イ パス (ア ド バン ス機能)
文字列
PMA パ ラ レル ク ロ ッ ク ド メ イ ン (XCLK) を駆動す る
ク ロ ッ ク を選択 し ます。
TXOUT : XCLK の ソ ース と し て TXOUTCLK を選択。
TX バ ッ フ ァ ーを使用する と き に使用
TXUSR : XCLK の ソ ース と し て TXUSRCLK を選択。
TX バ ッ フ ァ ーをバ イ パ スする と き に使用
ブール型
レー ト 変更時に GTY ト ラ ン シーバー内部で生成 さ れ る
TX バ ッ フ ァ ーの リ セ ッ ト 機能を示 し ます。
TRUE : レー ト 変更時の自動 TX バ ッ フ ァ ー リ セ ッ ト
機能は有効
FALSE : レー ト 変更時の自動 TX バ ッ フ ァ ー リ セ ッ
ト 機能は無効
文字列
Low : 標準レ イ テ ン シ モー ド (デフ ォ ル ト )
High : 位相マージ ン拡張モー ド
TX バ ッ フ ァ ーの使用
TXBUFSTATUS がオーバーフ ロ ーま たはア ン ダーフ ロ ーを示 し た場合は、 随時 TX バ ッ フ ァ ーを リ セ ッ ト し ます。
TX バ ッ フ ァ ーの リ セ ッ ト には、 GTTXRESET や TXPCSRESET を使用する 方法、 ま たは TXBUF_RESET_ON_RATE_
CHANGE = TRUE の と き に レー ト を変更す る 際の GTY ト ラ ン シーバーで内部生成 さ れ る TX バ ッ フ ァ ー リ セ ッ ト を
使用す る 方法があ り ます (37 ページの 「TX の初期化お よ び リ セ ッ ト 」 を参照)。 GTTXRESET を アサー ト す る こ と で、
GTY ト ラ ン シ ーバー の ト ラ ン ス ミ ッ タ ー全体 を リ セ ッ ト す る シ ー ケ ン ス が ト リ ガ ー さ れ ま す。 XCLK お よ び
TXUSRCLK ド メ イ ン間の位相差を調整す る TX バ ッ フ ァ ーを有効にす る ために、 次の設定を使用 し ます。
•
TXBUF_EN = TRUE
•
TX_XCLK_SEL = TXOUT
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第 3 章 : ト ラ ンス ミ ッ ター
TX バ ッ フ ァ ーのバイパス
機能の説明
TX バ ッ フ ァ ーのバ イ パ ス は、 GTY ト ラ ン シーバーのア ド バン ス 機能です。 TX バ ッ フ ァ ーがバ イ パ ス さ れ る 場合、
PMA パ ラ レル ク ロ ッ ク ド メ イ ン (XCLK) と TXUSRCLK ド メ イ ン間の位相差調整を行 う ために TX 位相ア ラ イ メ ン
ト 回路が使用 さ れます。 ま た、 温度や電圧の変化に対応 し て TXUSRCLK を調整す る のに必要な TX 遅延の調整 も 行
い ます。 TX の位相 と 遅延の調整は、 GTY ト ラ ン シーバーで自動実行で き ますが、 手動で制御す る こ と も 可能です。
XCLK お よ び TXUSRCLK ド メ イ ンについては、 91 ページの図 3-17 を参照 し 、 TX バ ッ フ ァ ー と 位相ア ラ イ メ ン ト 回
路の比較については、 91 ページの表 3-17 を参照 し て く だ さ い。
ポー ト および属性
表 3-20 に、 TX バ ッ フ ァ ーをバ イ パ スす る 場合のポー ト を示 し ます。
表 3-20 : TX バ ッ フ ァ ーをバイパスする場合のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
TXPHDLYRESET
入力
非同期
TXUSRCLK を遅延調整 タ ッ プの中央に強制的に配置す
る た めの、 TX 位相ア ラ イ メ ン ト のハー ド リ セ ッ ト で
す。 遅延調整 タ ッ プは、 全範囲が ±4ns、 低範囲が ±2ns
です。 こ のハー ド リ セ ッ ト は、その他すべての TX バ ッ
フ ァ ー バ イ パス入力ポー ト が Low に設定 さ れてい る 場
合に、 GTY ト ラ ン シーバーが TX の位相お よ び遅延調
整を自動的に開始する ために使用 さ れます。
TXDLYSRESET は、 位相お よ び遅延調整のためだけに
使用する こ と を推奨 し ます。
TXPHALIGN
入力
非同期
TX 位相ア ラ イ メ ン ト を設定 し ます。 自動調整モー ド を
使用する 場合は Low に設定 し ます。
TXPHALIGNEN
入力
非同期
手動モー ド の TX 位相ア ラ イ メ ン ト を有効に し ます。自
動モー ド を使用する 場合は Low に設定 し ます。
TXPHDLYPD
入力
非同期
TX の位相お よ び遅延調整回路の電源切断に使用 し ま
す。 a) TX バ ッ フ ァ ー バ イ パ ス が使用 さ れてい ない場
合、 b) TXPD がアサー ト さ れてい る 場合、 あ る いは
c) TXOUTCLKSEL が 3'b011 ま たは 3'b100 に設定 さ
れてい る に も かかわ ら ず基準 ク ロ ッ ク が接続 さ れてい
ない場合は、 High に接続 し て く だ さ い。 TX バ ッ フ ァ ー
をバ イ パ スす る 場合の標準動作中は Low に接続 し て く
だ さ い。
0 : TX の位相お よ び遅延調整回路に電源を投入
1 : TX の位相お よ び遅延調整回路の電源を切断
TXPHINIT
入力
非同期
TX の位相ア ラ イ メ ン ト を初期化 し ます。 予約。 自動調
整モー ド を使用する 場合は Low に設定 し ます。
TXPHOVRDEN
入力
非同期
TX の位相ア ラ イ メ ン ト カ ウ ン タ ーのオーバー ラ イ ド
を有効に し ます。使用 し ない場合は Low に設定 し ます。
0 : 通常動作
1 : TXPH_CFG[10:0] の値で TX 位相ア ラ イ メ ン ト カ
ウ ン タ ーを オーバー ラ イ ド
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-20 : TX バ ッ フ ァ ーをバイパスする場合のポー ト (続き)
ポー ト
方向
クロ ッ ク ド メ イン
説明
TXDLYSRESET
入力
非同期
TXUSRCLK を遅延調整 タ ッ プの中央に徐々にシ フ ト さ
せ る ための TX 遅延調整 ソ フ ト リ セ ッ ト です。 遅延調
整 タ ッ プは、 全範囲が ±4ns、 低範囲が ±2ns です。 こ の
ソ フ ト リ セ ッ ト は、 その他すべての TX バ ッ フ ァ ー バ
イ パ ス 入力 ポ ー ト が Low に 設定 さ れ て い る 場合 に、
GTY ト ラ ン シーバーが TX の位相お よ び遅延調整を自
動的に開始する ために使用 さ れます。
TXDLYBYPASS
入力
非同期
TX の遅延調整をバ イ パ スする 場合に使用 し ます。
0 : TX の遅延調整回路を使用
1 : TX の遅延調整回路をバ イ パス
TXDLYEN
入力
非同期
手動モー ド の TX 遅延調整を有効に し ます。自動モー ド
を使用する 場合は Low に設定 し ます。
TXDLYOVRDEN
入力
非同期
TX の遅延調整 カ ウ ン タ ーのオーバー ラ イ ド を 有効に
し ます。 使用 し ない場合は Low に設定 し ます。
0 : 通常動作
1 : TXDLY_CFG[14:6] の値で TX 遅延調整カ ウ ン タ ー
を オーバー ラ イ ド
TXPHDLYTSTCLK
入力
非同期
TX の位相お よ び遅延調整回路のテ ス ト ク ロ ッ ク です。
TXDLYHOLD お よ び TXDLYUPDOWN と 共に使用 さ れ
ます。
TXDLYHOLD
入力
TXPHDLYTSTCLK
TX の遅延調整を ホール ド し ます。 TXPHDLY_CFG[1] =
1 に設定 し て、 TX 位相お よ び遅延調整機能をバ イ パ ス
す る 場合に、 ホール ド オーバー ラ イ ド と し て使用 さ れ
ます。 使用 し ない場合は Low に設定 し ます。
TXDLYUPDOWN
入力
TXPHDLYTSTCLK
TX 遅延調整のア ッ プ/ダ ウ ン を行い ます。 TXPHDLY_
CFG[1] = 1 に設定 し て TX 位相お よ び遅延調整機能をバ
イ パ スす る 場合に、 ア ッ プ/ダ ウ ン オーバー ラ イ ド と し
て使用 さ れます。使用 し ない場合は Low に設定 し ます。
TXPHALIGNDONE
出力
非同期
TX の位相ア ラ イ メ ン ト 完了を示 し ます。 TX の自動位
相お よ び遅延調整が実行 さ れてい る 場合、
TXDLYSRESETDONE がアサー ト さ れた後に
TXPHALIGNDONE の 2 番目の立ち上が り エ ッ ジが検
出 さ れ る と 、 TX の位相お よ び遅延調整が完了 し た こ
と を示 し ます。
TXPHINITDONE
出力
非同期
TX の位相ア ラ イ メ ン ト 初期化が完了 し た こ と を 示 し
ます。
TXDLYSRESETDONE
出力
非同期
TX の遅延調整 ソ フ ト リ セ ッ ト が完了 し た こ と を示 し
ます。
TXSYNCMODE
入力
非同期
予約。 GND に接続 し ます。
TXSYNCALLIN
入力
非同期
予約。 GND に接続 し ます。
TXSYNCIN
入力
非同期
予約。 GND に接続 し ます。
TXSYNCOUT
出力
非同期
予約。
TXSYNCDONE
出力
非同期
予約。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-21 : TX バ ッ フ ァ ー バイパス属性
属性
タ イプ
TXBUF_EN
説明
TX バ ッ フ ァ ーの使用の有無を示 し ます。
TRUE : TX バ ッ フ ァ ーを使用 (デフ ォ ル ト )
FALSE : TX バ ッ フ ァ ーをバ イ パ ス (ア ド バン ス機能)
ブール型
TX_XCLK_SEL
PMA パ ラ レル ク ロ ッ ク ド メ イ ン (XCLK) を駆動する ク ロ ッ ク を選
択 し ます。
TXOUT : XCLK の ソ ー ス と し て TXOUTCLK を 選択。 TX バ ッ
フ ァ ーを使用する と き に使用。
TXUSR : XCLK の ソ ー ス と し て TXUSRCLK を 選択。 TX バ ッ
フ ァ ーをバ イ パ スする と き に使用。
文字列
TXPH_CFG
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPH_MONITOR_SEL
5 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPHDLY_CFG0/
TXPHDLY_CFG1
16 ビ ッ ト バ イ ナ リ
TX の位相お よ び遅延調整回路の コ ン フ ィ ギ ュ レーシ ョ ンです。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXDLY_CFG
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXDLY_LCFG
9 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXDLY_TAP_CFG
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXSYNC_MULTILANE
1 ビ ッ ト バイナ リ
予約。 1'b0 に接続 さ れてい ます。
TXSYNC_SKIP_DA
1 ビ ッ ト バイナ リ
予約。 1'b0 に接続 さ れてい ます。
TXSYNC_OVRD
1 ビ ッ ト バイナ リ
予約。 1'b1 に接続 さ れてい ます。
LOOPBACK_CFG
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TX バ ッ フ ァ ー バイパスの使用モー ド
TX 位相ア ラ イ メ ン ト は、 1 つのチ ャ ネル (シ ン グル レ ーン) ま たは 1 つの TXOUTCLK (マルチ レ ーン) を共有す る
チ ャ ネル グループに対 し て実行可能です。 使用モー ド については、 表 3-22 を参照 し て く だ さ い。
表 3-22 : TX バ ッ フ ァ ー バイパスの使用モー ド
TX バ ッ フ ァ ーのバイパス
GTY ト ラ ン シーバー
シ ン グル レーン
自動ま たは手動
マルチ レーン
自動ま たは手動
シ ングル レーン自動モー ド で TX バ ッ フ ァ ー バイパス を使用
TX バ ッ フ ァ ーをバ イ パ スす る には、 GTY ト ラ ン シーバーを次の よ う に設定 し ます。
•
TXBUF_EN = FALSE
•
TX_XCLK_SEL = TXUSR
•
TXOUTCLKSEL = 3'b011 ま たは 3'b100 ま たは 3'b101 ― TXOUTCLK の ソ ース と し て GTY ト ラ ン シーバー
の基準 ク ロ ッ ク を選択 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
GTY ト ラ ン シーバーの基準 ク ロ ッ ク 選択で、TXOUTCLK を TXUSRCLK の ソ ース と し て使用 し ます。TXOUTCLK お
よ び選択 し た GTY ト ラ ン シーバーの基準 ク ロ ッ ク を、 確実に必要な周波数で動作 さ せ る 必要があ り ま す。 TX バ ッ
フ ァ ーをバ イ パ スす る 場合は、 次の条件の後に必ず TX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
GTY ト ラ ン シーバー TX の リ セ ッ ト ま たは電源投入
•
CPLL/QPLL の リ セ ッ ト ま たは電源投入
•
GTY ト ラ ン シーバーの基準 ク ロ ッ ク ソ ース ま たは周波数の変更
•
TX ラ イ ン レー ト の変更
図 3-18 に、 温度や電圧の変化に対応 し て TXUSRCLK を調整する のに必要な、 自動 TX 位相ア ラ イ メ ン ト と TX 遅延
調整を示 し ます。
X-Ref Target - Figure 3-18
TXDLYSRESET
TXDLYSRESETDONE
TXPHALIGNDONE
UG578_c3_18_061114
図 3-18 : TX バ ッ フ ァ ー バイパス — シ ングル レーン自動モー ド
図 3-18 について説明 し ます。
1.
図 3-18 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
GTY ト ラ ン ス ミ ッ タ ーの リ セ ッ ト や TX の レー ト 変更な ど が行われた後、XCLK と TXUSRCLKTX の位相を揃え
る ために、 TX 位相ア ラ イ メ ン ト が実行 さ れ る 必要があ り ま す。 TX 位相お よ び遅延調整は、 TXDLYSRESET の
アサー ト で開始 さ れます。
3.
TXDLYSRESETDONE が High にな る ま で待機 し ます。TXDLYSRESETDONE は少な く と も 100ns 間アサー ト さ れ
た ま ま と な り ます。
4.
TXPHALIGNDONE の 2 番目の立ち上が り エ ッ ジが検出 さ れ る と 、 TX 位相ア ラ イ メ ン ト が完了 し た こ と を示 し
ま す。 TXPHALIGNDONE の最初のアサー ト では、 最小パル ス幅は 100ns です。 TXPHALIGNDONE の 2 番目の
立ち上が り エ ッ ジでは、 こ の信号は、 別のア ラ イ メ ン ト が開始 さ れ る ま でアサー ト さ れた状態を維持す る 必要が
あ り ます。
5.
GTTXRESET のアサー ト /デ ィ アサー ト は、 TXPHALIGNDONE が図 3-18 に示すシーケ ン ス に従わない場合に必
要です。
6.
温度や電圧の変化に対応 し て TXUSRCLK を調整する のに必要な、TX 位相ア ラ イ メ ン ト が引き続き実行 さ れます。
シ ングル レーン手動モー ド で TX バ ッ フ ァ ー バイパス を使用
TX バ ッ フ ァ ーをバ イ パ スす る には、 GTY ト ラ ン シーバーを次の よ う に設定 し ます。
•
TXBUF_EN = FALSE
•
TX_XCLK_SEL = TXUSR
•
TXOUTCLKSEL = 3'b011 ま たは 3'b100 ま たは 3'b101 ― TXOUTCLK の ソ ース と し て GTY ト ラ ン シーバー
の基準 ク ロ ッ ク を選択 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
GTY ト ラ ン シーバーの基準 ク ロ ッ ク 選択で、TXOUTCLK を TXUSRCLK の ソ ース と し て使用 し ます。TXOUTCLK お
よ び選択 し た GTY ト ラ ン シーバーの基準 ク ロ ッ ク を、 確実に必要な周波数で動作 さ せ る 必要があ り ま す。 TX バ ッ
フ ァ ーをバ イ パ スす る 場合は、 次の条件の後に必ず TX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
GTY ト ラ ン シーバー TX の リ セ ッ ト ま たは電源投入
•
CPLL/QPLL の リ セ ッ ト ま たは電源投入
•
GTY ト ラ ン シーバーの基準 ク ロ ッ ク ソ ース ま たは周波数の変更
•
TX ラ イ ン レー ト の変更
図 3-19 に、 温度や電圧の変化に対応 し て TXUSRCLK を調整する のに必要な、 手動 TX 位相ア ラ イ メ ン ト と TX 遅延
調整を示 し ます。
X-Ref Target - Figure 3-19
TXPHDLYRESET
TXDLYBYPASS
TXPHALIGNEN
TXDLYSRESET
TXDLYSRESETDONE
TXPHINIT
TXPHINITDONE
TXPHALIGN
TXDLYEN
TXPHALIGNDONE
UG578_c3_19_061114
図 3-19 : TX バ ッ フ ァ ー バイパス例 — シ ングル レーン手動モー ド
図 3-19 について説明 し ます。
1.
図 3-19 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
TXSYNC_OVRD 属性を 1'b1 に設定 し ます。
3.
すべての レーンの TXPHDLYRESET お よ び TXDLYBYPASS を Low に設定 し ます。
4.
TXPHALIGNEN を High に設定 し ます。
5.
TXDLYSRESET を アサー ト し ます。TXDLYSRESETDONE がアサー ト さ れ る ま で こ の信号を High に保持 し ます。
6.
TXDLYSRESETDONE がアサー ト さ れた後に TXDLYSRESET をデ ィ アサー ト し ます。
7.
TXDLYSRESET がデ ィ アサー ト さ れた ら 、 TXPHINIT を アサー ト し ます。 TXPHINITDONE の立ち上が り エ ッ ジ
が確認 さ れ る ま で こ の信号を High に保持 し ます。
8.
TXPHINIT をデ ィ アサー ト し ます。
9.
TXPHALIGN を アサー ト し ます。TXPHALIGNDONE の立ち上が り エ ッ ジが確認 さ れ る ま で こ の信号を High に保
持 し ます。
10. TXPHALIGN をデ ィ アサー ト し ます。
11. TXDLYEN を アサー ト し ます。 こ れに よ り 、 TXPHALIGNDONE がデ ィ アサー ト さ れます。
12. TXPHALIGNDONE の立ち上が り エ ッ ジが確認 さ れ る ま で TXDLYEN を保持 し ます。
13. 温度や電圧の変化に対応 し て TXUSRCLK を調整する のに必要な、TX 位相ア ラ イ メ ン ト が引き続き実行 さ れます。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 位相ア ラ イ メ ン ト 回路を使用し た TX レーン間スキューの最小化
位相ア ラ イ メ ン ト 回路は、 GTY ト ラ ン シーバー間の レーン ス キ ュ ーの削減 も で き ます。 図 3-20 に、 複数の GTY ト
ラ ン シーバーの XCLK ド メ イ ン を共通 ク ロ ッ ク ソ ース に揃え る こ と に よ っ て、TX 位相ア ラ イ メ ン ト 回路が レーン ス
キ ュ ーを削減す る 方法を示 し ます。 ま た、 図 3-20 では、 共通 ク ロ ッ ク への位相ア ラ イ メ ン ト 前後の GTY ト ラ ン シー
バー レーン を複数示 し てい ます。 TX 位相ア ラ イ メ ン ト 前は、 すべての XCLK に任意の位相差があ り ます。 ただ し 、
調整後の位相差は共通 ク ロ ッ ク の ス キ ュ ーのみであ る ため、 デー タ パ ス の レ イ テ ン シが一致 し てい る 限 り 、 すべての
デー タ が同時に送信 さ れ ま す。 TX 位相 ア ラ イ メ ン ト 回路 を 有効にす る 際は、 すべ て の GTY ト ラ ン シ ーバーの
TXUSRCLK お よ び TXUSRCLK2 の ソ ース が同一であ り 、 こ の ク ロ ッ ク が BUFG な ど の低ス キ ュ ー ク ロ ッ ク リ ソ ー
ス を使用 し て配線 さ れてい る 必要があ り ます。
X-Ref Target - Figure 3-20
GTY TX
Lane 0
GTY TX
Lane 0
Skew
Parallel clocks
are independent
GTY TX
Lane 1
Before TX Phase Alignment
Reduced Skew
Parallel clocks are
phase aligned to the
same clock edge
GTY TX
Lane 1
After TX Phase Alignment
UG578_c3_20_061114
図 3-20 : TX 位相ア ラ イ メ ン ト 回路を使用 し た TX レーン間スキ ュ ーの最小化
マルチ レーン手動モー ド で TX バ ッ フ ァ ー バイパス を使用
マルチ レーンのアプ リ ケーシ ョ ンで TX バ ッ フ ァ ーのバ イ パ ス が必要な場合は、位相ア ラ イ メ ン ト を手動で実行す る
必要があ り ます。 こ のセ ク シ ョ ン では、 マルチ レーン TX バ ッ フ ァ ー バ イ パ ス のア ラ イ メ ン ト を手動で実行す る た
めに必要な手順を説明 し ます。
•
マ ス タ ー : マルチ レーンのアプ リ ケーシ ョ ンでは、 バ ッ フ ァ ー バ イ パス マ ス タ ーは TXOUTCLK を ソ ース と す
る レーンです。
•
ス レーブ : バ ッ フ ァ ー バ イ パ ス マ ス タ ーの TXOUTCLK か ら 生成 さ れ る 同 じ TXUSRCLK/TXUSRCLK2 を共有す
る すべての レーンです。
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-21 に、 バ ッ フ ァ ー バ イ パ ス マ ス タ ーお よ びス レーブ レーンの例を示 し ます。
X-Ref Target - Figure 3-21
Slave
GTY TX
Lane 3
TXUSRCLK
TXUSRCLK2
Master
GTY TX
Lane 2
TXOUTCLK
BUFG_GT
TXUSRCLK
TXUSRCLK2
Slave
GTY TX
Lane 1
TXUSRCLK
TXUSRCLK2
Slave
GTY TX
Lane 0
TXUSRCLK
TXUSRCLK2
UG578_c3_21_061114
図 3-21 : バ ッ フ ァ ー バイパス マス タ ーおよびス レーブ レーンの例
TX バ ッ フ ァ ーをバ イ パ スす る には、 GTY ト ラ ン シーバーを次の よ う に設定 し ます。
•
TXBUF_EN = FALSE
•
TX_XCLK_SEL = TXUSR
•
TXOUTCLKSEL = 3'b011 ま たは 3'b100 ま たは 3'b101 ― TXOUTCLK の ソ ース と し て GTY ト ラ ン シーバー
の基準 ク ロ ッ ク を選択 し ます。
GTY ト ラ ン シーバーの基準 ク ロ ッ ク 選択で、TXOUTCLK を TXUSRCLK の ソ ース と し て使用 し ます。TXOUTCLK お
よ び選択 し た GTY ト ラ ン シーバーの基準 ク ロ ッ ク を、 確実に必要な周波数で動作 さ せ る 必要があ り ま す。 TX バ ッ
フ ァ ーをバ イ パ スす る 場合は、 次の条件の後に必ず TX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
GTY ト ラ ン ス ミ ッ タ ーの リ セ ッ ト ま たは電源投入
•
CPLL、 QPLL、 あ る いはその両方の リ セ ッ ト ま たは電源投入
•
GTY ト ラ ン シーバーの基準 ク ロ ッ ク ソ ース ま たは周波数の変更
•
TX ラ イ ン レー ト の変更
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-22 に、 手動に よ る TX の位相お よ び遅延調整を示 し ます。
X-Ref Target - Figure 3-22
M_TXPHDLYRESET
M_TXDLYBYPASS
M_TXPHALIGNEN
M_TXDLYSRESET
M_TXDLYSRESETDONE
M_TXPHINIT
M_TXPHINITDONE
M_TXPHALIGN
M_TXDLYEN
M_TXPHALIGNDONE
S_TXPHDLYRESET
S_TXDLYBYPASS
S_TXPHALIGNEN
S_TXDLYSRESET
S_TXDLYSRESETDONE
S_TXPHINIT
S_TXPHINITDONE
S_TXPHALIGN
S_TXDLYEN
S_TXPHALIGNDONE
UG578_c3_22_061114
図 3-22 : 手動モー ド での TX の位相および遅延調整
図 3-22 について説明 し ます。
1.
図 3-22 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
M_* はマ ス タ ー レーンに関連す る ポー ト を示 し ます。
3.
S_* は ス レーブ レーンに関連す る ポー ト を示 し ます。
4.
TXSYNC_OVRD 属性を 1'b1 に設定 し ます。
5.
すべての レーンの TXPHDLYRESET お よ び TXDLYBYPASS を Low に設定 し ます。
6.
すべての レーンの TXPHALIGNEN を High に設定 し ます。
7.
すべての レーンの TXDLYSRESET を アサー ト し ます。 各レーンの TXDLYSRESETDONE がアサー ト さ れ る ま で
こ の信号を High に保持 し ます。
8.
TXDLYSRESETDONE がアサー ト さ れ る レーンの TXDLYSRESET をデ ィ アサー ト し ます。
9.
すべての レーンの TXDLYSRESET がデ ィ アサー ト さ れ る 場合、マ ス タ ー レーンの TXPHINIT を アサー ト し ます。
マ ス タ ー レーンの TXPHINITDONE の立ち上が り エ ッ ジが確認 さ れ る ま で こ の信号を High に保持 し ます。
10. マ ス タ ー レーンの TXPHINIT をデ ィ アサー ト し ます。
11. マ ス タ ー レーンの TXPHALIGN を アサー ト し ます。 マ ス タ ー レーンの TXPHALIGNDONE の立ち上が り エ ッ ジ
が確認 さ れ る ま で こ の信号を High に保持 し ます。
12. マ ス タ ー レーンの TXPHALIGN をデ ィ アサー ト し ます。
13. マ ス タ ー レーンの TXDLYEN を アサー ト し ます。 こ れに よ り 、 TXPHALIGNDONE がデ ィ アサー ト さ れます。
14. マ ス タ ー レーンの TXPHALIGNDONE の立ち上が り エ ッ ジが確認 さ れ る ま で こ の レーンの TXDLYEN を High に
保持 し ます。
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100
第 3 章 : ト ラ ンス ミ ッ ター
15. マ ス タ ー レーンの TXDLYEN をデ ィ アサー ト し ます。
16. すべての ス レーブ レーンの TXPHINIT を アサー ト し ます。 各ス レーブ レーンの TXPHINITDONE の立ち上が り
エ ッ ジが確認 さ れ る ま で こ の信号を High に保持 し ます。
17. TXPHINITDONE がアサー ト さ れ る レーンの TXPHINIT をデ ィ アサー ト し ます。
18. すべての ス レーブ レーンの TXPHINIT がデ ィ アサー ト さ れ る 場合、 こ れ ら の レーンの TXPHALIGN を アサー ト
し ます。 各ス レーブ レーンの TXPHALIGNDONE の立ち上が り エ ッ ジが確認 さ れ る ま で こ の信号を High に保持
し ます。
19. TXPHALIGNDONE がアサー ト さ れ る レーンの TXPHALIGN をデ ィ アサー ト し ます。
20. すべての ス レーブ レーンの TXPHALIGN がデ ィ アサー ト さ れ る 場合、 マ ス タ ー レーンの TXDLYEN を アサー ト
し ます。 こ れに よ り 、 マ ス タ ー レーンの TXPHALIGNDONE がデ ィ アサー ト さ れます。
21. マ ス タ ー レーンの TXPHALIGNDONE が再度アサー ト さ れ る ま で待機 し ます。 マルチ レーン イ ン タ ーフ ェ イ ス
の位相お よ び遅延調整が完了 し ます。 温度お よ び電圧の変化に対応す る ため、 マ ス タ ー レーン の TXDLYEN を
引 き 続 き High に保持 し ます。
マルチ レーン自動モー ド で TX バ ッ フ ァ ー バイパス を使用
GTY ト ラ ン シーバーの場合、 マルチ レーン のアプ リ ケーシ ョ ン で TX バ ッ フ ァ ーのバ イ パ ス が必要な と き は、 位相
ア ラ イ メ ン ト を手動ま たは自動で実行で き ます。 こ のセ ク シ ョ ン では、 マルチ レーン TX バ ッ フ ァ ー バ イ パ ス のア
ラ イ メ ン ト を自動で実行す る ために必要な手順を説明 し ます。
•
マ ス タ ー : マルチ レーンのアプ リ ケーシ ョ ンでは、 バ ッ フ ァ ー バ イ パス マ ス タ ーは TXOUTCLK を ソ ース と す
る レーンです。
•
ス レーブ : こ れ ら はすべて、 バ ッ フ ァ ー バ イ パ ス マ ス タ ーの TXOUTCLK か ら 生成 さ れ る 、 同 じ TXUSRCLK/
TXUSRCLK2 を共有す る レーンです。
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-23 に、 バ ッ フ ァ ー バ イ パ ス マ ス タ ーお よ びス レーブ レーンの例を示 し ます。
X-Ref Target - Figure 3-23
Slave
GTY TX
Lane 3
TXUSRCLK
TXUSRCLK2
Master
GTY TX
Lane 2
TXOUTCLK
BUFG_GT
TXUSRCLK
TXUSRCLK2
Slave
GTY TX
Lane 1
TXUSRCLK
TXUSRCLK2
Slave
GTY TX
Lane 0
TXUSRCLK
TXUSRCLK2
UG578_c3_21_061114
図 3-23 : バ ッ フ ァ ー バイパス マス タ ーおよびス レーブ レーンの例
TX バ ッ フ ァ ーをバ イ パ スす る には、 次の よ う に設定 し ます。
•
TXBUF_EN = FALSE
•
TX_XCLK_SEL = TXUSR
•
TXOUTCLKSEL = 3'b011 ま たは 3'b100 ま たは 3'b101 ― TXOUTCLK の ソ ース と し て GTY ト ラ ン シーバー
の基準 ク ロ ッ ク を選択 し ます。
GTY ト ラ ン シーバーの基準 ク ロ ッ ク 選択で、TXOUTCLK を TXUSRCLK の ソ ース と し て使用 し ます。TXOUTCLK お
よ び選択 し た GTY ト ラ ン シーバーの基準 ク ロ ッ ク を、 確実に必要な周波数で動作 さ せ る 必要があ り ま す。 TX バ ッ
フ ァ ーをバ イ パ スす る 場合は、 次の条件の後に必ず TX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
GTY ト ラ ン ス ミ ッ タ ーの リ セ ッ ト ま たは電源投入
•
PLL の リ セ ッ ト ま たは電源投入
•
GTY ト ラ ン シーバーの基準 ク ロ ッ ク ソ ース ま たは周波数の変更
•
TX ラ イ ン レー ト の変更
マルチ レーン自動モー ド で TX バ ッ フ ァ ー バ イ パス を セ ッ ト ア ッ プする には、 属性を次の よ う に設定 し ます。
•
TXSYNC_MULTILANE = 1
•
TXSYNC_OVRD = 0
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-24 の よ う にポー ト を設定 し ます。
X-Ref Target - Figure 3-24
TXSYNCALLIN
TXPHALIGNDONE
TXSYNCIN
TXSYNCOUT
Master
1’b1
TXSYNCMODE
TXSYNCDONE
TXDLYSRESET
TXSYNCALLIN
TXPHALIGNDONE
TXSYNCIN
TXSYNCOUT
Slave
1’b0
TXSYNCMODE
TXSYNCDONE
TXDLYSRESET
UG578_c3_24_061114
図 3-24 : TX バ ッ フ ァ ー バイパス — マルチ レーン、 自動モー ド ポー ト 接続
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第 3 章 : ト ラ ンス ミ ッ ター
図 3-25 に、 手動に よ る TX の位相お よ び遅延調整を示 し ます。
X-Ref Target - Figure 3-25
M_TXDLYSRESET
M_TXDLYSRESETDONE
M_TXPHALIGNDONE
M_TXSYNCOUT
M_TXSYNCDONE
S_TXDLYSRESET
S_TXDLYSRESETDONE
S_TXPHALIGNDONE
S_TXSYNCOUT
S_TXSYNCDONE
UG578_c3_25_061114
図 3-25 : マルチ レーン自動モー ド での TX バ ッ フ ァ ー バイパスの例
図 3-25 について説明 し ます。
1.
図 3-25 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
M_* はマ ス タ ー レーンに関連す る ポー ト を示 し ます。
3.
S_* は ス レーブ レーンに関連す る ポー ト を示 し ます。
4.
GTY ト ラ ン ス ミ ッ タ ーの リ セ ッ ト や TX の レー ト 変更な ど が行われた後、XCLK と TXUSRCLKTX の位相を揃え
る ために、 TX 位相ア ラ イ メ ン ト が実行 さ れ る 必要があ り ま す。 TX 位相お よ び遅延調整は、 TXDLYSRESET の
アサー ト で開始 さ れます。
5.
TXDLYSRESETDONE が High にな る ま で待機 し ます。TXDLYSRESETDONE は少な く と も 100ns 間アサー ト さ れ
た ま ま と な り ます。
6.
マ ス タ ー レーンの TXSYNCDONE がアサー ト さ れ る と 、 ア ラ イ メ ン ト が完了 し ます。 こ の信号は、 ア ラ イ メ ン
ト が再開 さ れ る ま でアサー ト さ れた ま ま と な り ます。
7.
マ ス タ ー レーンの TXSYNCDONE がアサー ト さ れ る と 、 マ ス タ ー レーンの TXPHALIGNDONE に よ っ てア ラ イ
メ ン ト の完了お よ び継続が示 さ れます。
8.
温度や電圧の変化に対応 し て TXUSRCLK を調整する のに必要な、TX 位相ア ラ イ メ ン ト が引き続き実行 さ れます。
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TX パ タ ーン ジ ェ ネ レー タ ー
機能の説明
擬似乱数ビ ッ ト シーケ ン ス (PRBS) は、 一般に、 高速 リ ン ク におけ る シ グナル イ ン テ グ リ テ ィ の検証に使用 さ れ ま
す。 こ れ ら のシーケ ン ス には規則性がない よ う に見え ますが、 リ ン ク 品質の計測に使用 さ れ る 特定のプ ロ パテ ィ があ
り ます。 GTY ト ラ ン シーバーのパ タ ーン ジ ェ ネ レー タ ー ブ ロ ッ ク は、 表 3-23 に示す業界標準規格の PRBS パ タ ーン
を生成で き ます。
表 3-23 : サポー ト さ れる PRBS パ タ ーン
属性名
PRBS-7
PRBS-9
多項式
1+
X6
1+
X5
シーケ ン ス長
7
7
+X
+
X9
説明
2 -1 ビッ ト
8B/10B を使用する チ ャ ネルの検証に使用 し ます。
29
-1 ビッ ト
「ITU-T Recommendation O.150、 Section 5.1」 PRBS-9 は、 SFP+
に推奨 さ れてい る テ ス ト パ タ ーンの 1 つです。
PRBS-15
1 + X14 + X15
215 - 1 ビ ッ ト
「ITU-T Recommendation O.150、 Section 5.3」 主に ジ ッ タ ー測
定に使用 さ れ る パ タ ーン であ り 、Agilent 社の DCA-J サンプ リ
ン グ オシ ロ ス コ ープが処理で き る 最長パ タ ーンです。
PRBS-23
1 + X18 + X23
223 - 1 ビ ッ ト
「ITU-T Recommendation O.150、 Section 5.6」 8B/10B 以外のエ
ン コ ー ド 方式に使用 さ れ、SONET 仕様で推奨 さ れてい る テ ス
ト パ タ ーンの 1 つです。
PRBS-31
1 + X28 + X31
231 - 1 ビ ッ ト
「ITU-T Recommendation O.150、 Section 5.8」 8B/10B 以外のエ
ン コ ー ド 方式に使用 さ れ、10 ギガ ビ ッ ト イ ーサネ ッ ト に推奨
さ れてい る PRBS テ ス ト パ タ ーンです。 「IEEE 802.3ae-2002」
を参照 し て く だ さ い。
PRBS パ タ ーンのほかに、 GTY ト ラ ン シーバーは、 内部デー タ 幅に応 じ た 16UI、 20UI、 32UI、 ま たは 40UI 方形波の
テ ス ト パ タ ーンや 2-UI 方形波のテ ス ト パ タ ーンお よ び PCI Express® 準拠のテ ス ト パ タ ーン も サポー ト し てい ます。
ク ロ ッ キ ン グ パ タ ーンは、 スペ ク ト ラ ム解析で よ く 実行 さ れ る PLL ラ ン ダ ム ジ ッ タ ーの測定に使用 さ れます。
表 3-24 : PCI Express 準拠パ タ ーン
シ ンボル
K28.5
D21.5
K28.5
D10.2
デ ィ スパ リ テ ィ
0
1
1
0
パ タ ーン
0011111010
1010101010
1100000101
0101010101
X-Ref Target - Figure 3-26
20 UI
UG578_c3_26_061114
図 3-26 : 20-UI 方形波
リ ン ク 接続の検証やジ ッ タ ー耐性テ ス ト 用にエ ラ ー挿入ブ ロ ッ ク があ り ます。 PRBS パ タ ーンの反転バージ ョ ンが必
要な場合は、 TXPOLARITY 信号を使用 し て極性を制御 し ます。
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X-Ref Target - Figure 3-27
PRBS-7
PRBS-9
PRBS-15
Error
Insertions
PRBS-23
Polarity
Inversion
PRBS-31
PCI Express Compliance Pattern
Square Wave with 2 UI period
Square Wave with 16 UI, 20 UI,
32 UI or 40 UI period
TXDATA
UG578_c3_27_061114
図 3-27 : TX パ タ ーン ジ ェ ネ レー タ ー ブ ロ ッ ク
ポー ト および属性
表 3-25 に、 パ タ ーン ジ ェ ネ レー タ ーのポー ト を示 し ます。
表 3-25 : パ タ ーン ジ ェ ネ レー タ ーのポー ト
ポー ト 名
方向
クロ ッ ク ド メ イン
説明
TXPRBSSEL[3:0]
入力
TXUSRCLK2
ト ラ ン ス ミ ッ タ ー PRBS ジ ェ ネ レー タ ーのテ ス ト パ タ ーン
を制御 し ます。
4'b0000 : 標準動作モー ド (テ ス ト パ タ ーン生成はオ フ)
4'b0001 : PRBS-7
4'b0010 : PRBS-9
4'b0011 : PRBS-15
4'b0100 : PRBS-23
4'b0101 : PRBS-31
4'b1000 : PCI Express 準拠パ タ ーン。 内部デー タ 幅が 20
ビ ッ ト お よ び 40 ビ ッ ト のモー ド の と き にのみ有効。
4'b1001 : 2UI の方形波 (0 と 1 を交互に配列)
4'b1010 : 16UI、 20UI、 32UI、 ま たは 40UI の方形波 (内
部デー タ 幅に基づ く )
TXPRBSFORCEERR
入力
TXUSRCLK2
High に駆動 さ れ る と 、 PRBS ト ラ ン ス ミ ッ タ ーでエ ラ ー挿
入が有効にな り ます。 アサー ト 中は、 出力デー タ パ タ ーン
にエ ラ ーが挿入 さ れます。 TXPRBSSEL が 4'b0000 に設定
さ れてい る 場合は、 TXDATA への影響はあ り ません。
表 3-26 に、 パ タ ーン ジ ェ ネ レー タ ーの属性を示 し ます。
表 3-26 : パ タ ーン ジ ェ ネ レー タ ーの属性
属性
タ イプ
説明
RXPRBS_ERR_LOOPBACK
1 ビ ッ ト バイナ リ
1 の場合、 RXPRBSERR ビ ッ ト が同 じ GTY ト ラ ン シーバーの
TXPRBSFORCEERR へ内部ループ バ ッ ク し ます。こ れに よ っ て、
デー タ ク ロ ッ ク 乗せ換えの交差を懸念せずに、 同期お よ び非同
期ジ ッ タ ー耐性テ ス ト が可能にな り ます。
0 の場合、 TXPRBSFORCEERR が TX PRBS に対応 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
TX 極性制御
機能の説明
TXP と TXN の差動 ト レース が PCB 上で誤っ て逆にな っ てい る と 、GTY ト ラ ン シーバー TX に よ っ て送信 さ れ る 差動
デー タ が反転 し ます。 こ れを回避す る ために、 シ リ ア ラ イ ズ し て送信す る 前にパ ラ レル デー タ を反転する こ と で、 差
動ペアの反転極性を オ フ セ ッ ト し ます。TX の極性は、イ ン タ ー コ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス の TXPOLARITY
入力で制御で き ます。 出力デー タ の極性を反転 さ せ る には、 こ の TXPOLARITY ポー ト を High に駆動 し て く だ さ い。
ポー ト および属性
表 3-27 に、 TX の極性制御で使用す る ポー ト を示 し ます。
表 3-27 : TX 極性制御ポー ト
ポー ト
TXPOLARITY
方向
クロ ッ ク ド メ イン
入力
TXUSRCLK2
説明
出力デー タ の極性の反転に使用 し ます。
0 : 反転 し ない。 TXP は正、 TXN は負
1 : 反転する 。 TXP は負、 TXN は正
TX 極性制御の使用
TXP お よ び TXN の極性を入れ替え る 必要があ る 場合は、 TXPOLARITY を High に接続 し て く だ さ い。
TX のフ ァ ブ リ ッ ク ク ロ ッ ク出力制御
機能の説明
TX ク ロ ッ ク 分周制御ブ ロ ッ ク は、2 つの コ ン ポーネ ン ト (シ リ アルお よ びパ ラ レル ク ロ ッ ク 分周制御 と セ レ ク タ ー制
御) で構成 さ れてい ます。 図 3-28 に、 ク ロ ッ ク 分周器 と セ レ ク タ ーの詳細図を示 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
X-Ref Target - Figure 3-28
GTYE3_CHANNEL (GTY Transceiver Primitive)
TX PMA
TX PCS
TXP/N
TX DATA From
Upstream PCS Blocks
TX DATA
PISO
Phase
Interp
TX Polarity
Control
÷D
{1,2,4,8
16,32}
÷
÷
{2,4,8}
{4,5}
TXOUTCLKPCS
00
TX PROG.
DIV
01
10
TXPLLCLKSEL
TX_PROGCLK_SEL
10 11 00
‘1’
QPLL1CLK
TXOUTCLKPCS
QPLL0CLK
TXSYSCLKSEL
TXOUTCLKPMA
CPLL
TXPLLREFCLK_DIV1
00
QPLL0REFCLK
10
QPLL1REFCLK
TXPLLREFCLK_DIV2
÷2
TXPROGDIVCLK
000
001
Delay
Aligner
0
TXOUTCLK
010
011
1
100
101
11
TXDLYBYPASS
TXOUTCLKSEL
TXOUTCLKFABRIC
REFCLK Sel
REFCLK Distribution
Output to
GTYE3_COMMON and
GTYE3_CHANNEL
IBUFDS_GTE3
MGT REFCLK[0/1]P
O
MGT REFCLK[0/1]N
ODIV2
Output Clock to BUFG_GT
REFCLK_HROW_CK_SEL
UG578_c3_28_061114
図 3-28 : TX シ リ アルおよびパラ レル ク ロ ッ ク分周器
図 3-28 について説明 し ます。
1.
TXOUTCLKPCS お よ び TXOUTCLKFABRIC は冗長出力であ る ため、 新規デザ イ ンには TXOUTCLK を使用 し て
く だ さ い。
2.
TXOUTCLK は、 BUFG_GT を介す る イ ン タ ー コ ネ ク ト ロ ジ ッ ク ク ロ ッ ク の ソ ース と し て使用 さ れます。
3.
GTYE3_CHANNEL プ リ ミ テ ィ ブには、 CPLL が 1 つだけ あ り ます。 適用で き る 場合は、 GTYE3_COMMON の
QPLL も 使用で き ます。
4.
1/2、 1/4 ま たは 1/8 分周ブ ロ ッ ク の選択は、 GTYE3_CHANNEL プ リ ミ テ ィ ブの TX_INT_DATAWIDTH 属性で制
御 さ れます。
TX_INT_DATAWIDTH = 0 (2 バ イ ト の内部デー タ パス) と す る と 1/2 が選択 さ れ、
TX_INT_DATAWIDTH = 1 (4 バ イ ト の内部デー タ パス) と す る と 1/4 が選択 さ れ、
TX_INT_DATAWIDTH = 2 (8 バ イ ト の内部デー タ パス) と す る と 1/8 が選択 さ れます。
5.
1/4 ま たは 1/5 分周ブ ロ ッ ク の選択は、 GTYE3_CHANNEL プ リ ミ テ ィ ブの TX_DATA_WIDTH 属性で制御 さ れま
す。 TX_DATA_WIDTH = 16、 32、 64、 ま たは 128 の場合は、 1/4 が選択 さ れます。 TX_DATA_WIDTH = 20、 40、
80、 ま たは 160 の場合は、 1/5 が選択 さ れます。
6.
ク ロ ッ ク リ ソ ース (BUFG_GT な ど) の配置制約お よ び制限の詳細は、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ
リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] を参照 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
シ リ アル ク ロ ッ ク 分周器
各 ト ラ ン ス ミ ッ タ ー PMA モジ ュ ールには、 PLL か ら の ク ロ ッ ク を分周 し て低 ラ イ ン レ ー ト を サポー ト す る 分周器
(D) があ り ます。 こ のシ リ アル ク ロ ッ ク 分周器は、 ラ イ ン レー ト が一定のアプ リ ケーシ ョ ンに対 し て あ ら か じ め設定
で き ます。 ま た、 複数の ラ イ ン レー ト を使用する アプ リ ケーシ ョ ンでは、 動的に変更する こ と も 可能です。
ラ イ ン レ ー ト が一定の ア プ リ ケ ーシ ョ ン で D 分周器 を 使用す る 場合は、 TXOUT_DIV 属性 を 適切な値に設定 し 、
TXRATE ポー ト を 3'b000 に接続す る 必要があ り ます。 詳細は、 表 3-28 の 「属性を使用す る 固定設定」 を参照 し て
く だ さ い。
複数 ラ イ ン レー ト のアプ リ ケーシ ョ ンで D 分周器を使用する 場合は、 TXRATE を使用 し て D の値を動的に選択 し ま
す。 TXOUT_DIV 属性 と TXRATE ポー ト は、 デバ イ ス設定時に同 じ D 値を設定す る 必要があ り ます。 デバ イ ス設定
後に、 TXRATE を使用 し て D 値を動的に変更 し ます。 詳細は、 表 3-28 の 「ポー ト を使用す る 動的設定」 を参照 し て
く だ さ い。
シ リ アル分周器の制御については、 表 3-28 を参照 し て く だ さ い。 各ス ピー ド グ レー ド の ラ イ ン レー ト 範囲は、
UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
表 3-28 : TX PLL 出力分周器の設定
分周器 (D) の値
属性を使用する固定設定
ポー ト を使用する動的制御
1
TXOUT_DIV = 1
TXRATE = 3'b000
TXOUT_DIV = Ignored
TXRATE = 3'b001
2
TXOUT_DIV = 2
TXRATE = 3'b000
TXOUT_DIV = Ignored
TXRATE = 3'b010
4
TXOUT_DIV = 4
TXRATE = 3'b000
TXOUT_DIV = Ignored
TXRATE = 3'b011
8
TXOUT_DIV = 8
TXRATE = 3'b000
TXOUT_DIV = Ignored
TXRATE = 3'b100
16
TXOUT_DIV = 16
TXRATE = 3'b000
TXOUT_DIV = Ignored
TXRATE = 3'b101
32
TXOUT_DIV = 32
TXRATE = 3'b000
TXOUT_DIV = Ignored
TXRATE = 3'b110
パ ラ レル ク ロ ッ ク 分周器およびセ レ ク タ ー
TX ク ロ ッ ク 分周器制御ブ ロ ッ ク か ら のパ ラ レル ク ロ ッ ク 出力は、 ラ イ ン レー ト の要件に応 じ て、 イ ン タ ー コ ネ ク ト
ロ ジ ッ ク ク ロ ッ ク と し て使用で き ます。
イ ン タ ー コ ネ ク ト ロ ジ ッ ク の推奨 ク ロ ッ ク は、 いずれかの GTY ト ラ ン シーバーか ら 出力 さ れ る TXOUTCLK です。
ま た、MGTREFCLK を直接 イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ接続 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク ク ロ ッ ク と し て使用す
る こ と も 可能です。 TXOUTCLK には、 出力レーンの ス キ ュ ー調整や固定デー タ パ ス遅延のために TX バ ッ フ ァ ーを
バ イ パ スす る アプ リ ケーシ ョ ン で使用 さ れ る 出力遅延制御があ る ため、 一般的な アプ リ ケーシ ョ ン で使用 さ れ ます。
詳細は、 93 ページの 「TX バ ッ フ ァ ーのバ イ パ ス」 を参照 し て く だ さ い。
TXOUTCLKSEL ポー ト で入力セ レ ク タ ーを制御 し 、 TXOUTCLK ポー ト か ら 次の よ う な ク ロ ッ ク を出力で き ます。
•
TXOUTCLKSEL = 3'b001 : TXOUTCLKPCS パスは PCS ブ ロ ッ ク で余分な遅延を招 く ため、推奨 さ れてい ません。
•
TXOUTCLKSEL = 3'b010 : TXOUTCLKPMA は TX 位相 イ ン タ ーポ レー ターの後に分周 さ れた PLL ク ロ ッ ク であ
り 、 TX PCS ブ ロ ッ ク で使用 さ れます。 こ の ク ロ ッ ク は、 関連する リ セ ッ ト 信号に よ っ て PLL が リ セ ッ ト さ れ る
と き 中断 さ れます。
•
TXOUTCLKSEL = 3'b011 ま たは 3'b100 : TXPLLREFCLK_DIV1 ま たは TXPLLREFCLK_DIV1 ま たは
TXPLLREFCLK_DIV2 : CPLL ま たは QPLL (TXSYSCLKSEL の設定に基づ く ) へ入力 さ れ る 基準 ク ロ ッ ク です。
TXPLLREFCLK は、 一般的な使用で推奨 さ れ る ク ロ ッ ク であ り 、 TX バ ッ フ ァ ーをバ イ パ スす る フ ァ ブ リ ッ ク で
必要な ク ロ ッ ク です。
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第 3 章 : ト ラ ンス ミ ッ ター
•
TXOUTCLKSEL = 3'b101 : TXPRODIVCLK は TX プ ロ グ ラ マブル分周器の後に分周 さ れた PLL ク ロ ッ ク です。
詳細は、 「TX プ ロ グ ラ マブル分周器」 を参照 し て く だ さ い。
TX プ ロ グ ラ マ ブル分周器
図 3-28 に示す TX プ ロ グ ラ マブル分周器は、 パ ラ レ ル出力 ク ロ ッ ク を生成す る ために PLL 出力 ク ロ ッ ク の 1 つを使
用 し ます。 ト ラ ン シーバー PLL 、 TX プ ロ グ ラ マブル分周器、 お よ び BUFG_GT を使用す る こ と に よ り 、 TXOUTCLK
(TXOUTCLKSEL = 101) を イ ン タ ー コ ネ ク ト ロ ジ ッ ク の ク ロ ッ ク ソ ース と し て利用で き ます。 サポー ト さ れ る 分周
器の値は、 4、 5、 8、 10、 16、 16.5、 20、 32、 33、 40、 64、 66、 80、 お よ び 100 です。
TX_PROGCLK_SEL で制御 さ れ る 高速 ク ロ ッ ク のマルチプ レ ク サーは、 アプ リ ケーシ ョ ンの要件に基づいて設定 さ れ
ます。
•
00 : ポ ス ト TX 位相 イ ン タ ーポ レー タ ー (PI) の ク ロ ッ ク パス は、 TX PI で作成 さ れた PPM オ フ セ ッ ト を用いて
パ ラ レル ク ロ ッ ク を生成す る 目的で使用する こ と がで き ます。 こ の場合、1 つの ト ラ ン シーバー PLL がデー タ パ
スお よ び ク ロ ッ ク 生成パ ス で共有 さ れます。 チ ャ ネルま たは ソ ース PLL が リ セ ッ ト さ れ る と 、 ク ロ ッ ク 信号に割
り 込みが発生 し ます。 こ のパ ス を使用す る には、 属性を POSTPI に設定 し ます。
•
01 : プ リ TX PI ク ロ ッ ク パ ス は、最小レ イ テ ン シ ま たは固定レ イ テ ン シが要件 と な る アプ リ ケーシ ョ ン をサポー
ト す る ためにシ ス テ ム ク ロ ッ ク を生成す る 目的で使用す る こ と がで き ま す。 こ の場合、 1 つの ト ラ ン シーバー
PLL がデー タ パ スお よ び ク ロ ッ ク 生成パ ス で共有 さ れます。 チ ャ ネルが リ セ ッ ト さ れた場合にのみ、 ク ロ ッ ク 信
号に割 り 込みが発生 し ます。 こ のパ ス を使用す る には、 属性を PREPI に設定 し ます。
•
10 : リ コ ン フ ィ ギ ュ レーシ ョ ン中に QPLL ク ロ ッ ク に割 り 込みが発生す る 可能性があ る アプ リ ケーシ ョ ン では、
バ イ パ ス デー タ パ ス を用い る こ と で、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に対 し て安定 し たパ ラ レル ク ロ ッ ク が生成 さ
れ る よ う に CPLL を柔軟に使用で き る よ う にな り ます。
表 3-29 お よ び表 3-30 に、 プ ロ グ ラ マブル分周器のポー ト お よ び属性を それぞれ示 し ます。
表 3-29 : TX プ ロ グ ラ マ ブル分周器のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
TXPROGDIVRESET
入力
非同期
ア ク テ ィ ブ High の場合、 分周器のほかに、
TXPRGDIVRESETDONE ス テ ー タ ス 信号 も リ セ ッ
ト し ます。入力 ク ロ ッ ク ソ ース に割 り 込みが発生す
る 場合は常に、 リ セ ッ ト を実行 し ます。
TXPRGDIVRESETDONE
出力
非同期
入力 ク ロ ッ ク が安定 し ていて リ セ ッ ト が実行 さ れ、
そ の リ セ ッ ト が完了 し て出力 ク ロ ッ ク が安定 し て
い る 場合、 ア ク テ ィ ブ High にな り ます。
表 3-30 : TX プ ロ グ ラ マ ブル分周器の属性
属性
TX_PROGDIV_CFG
TX_DIVRESET_TIME
タ イプ
説明
実数
TX プ ロ グ ラ マブル分周器の値を設定 し ます。 有効な設定値は、 4、 5、 8、 10、
16、 16.5、 20、 32、 33、 40、 64、 66、 80、 お よ び 100 です。
5 ビッ ト
バイナ リ
予約。 TX プ ロ グ ラ マブル分周器 リ セ ッ ト に適用 さ れ る 時間を示 し ます。 ウ ィ
ザー ド の推奨値を使用 し て く だ さ い。 TXPROGDIVRESET を使用 し て リ セ ッ
ト プ ロ セ ス を開始する 場合は、 0 以外の値に設定 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
ポー ト および属性
表 3-31 に、 TX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御で使用する ポー ト を示 し ます。
表 3-31 : TX の フ ァ ブ リ ッ ク ク ロ ッ ク出力制御のポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
TXOUTCLKSEL[2:0]
入力
非同期
マルチプ レ ク サーのセ レ ク ト 信号を制御 し ます (図 3-28
を参照)。
3'b000 : 固定 1
3'b001 : TXOUTCLKPCS パス
3'b010 : TXOUTCLKPMA パ ス
3'b011 : TXPLLREFCLK_DIV1 パ ス
3'b100 : TXPLLREFCLK_DIV2 パ ス
3'b101 : TXPROGDIVCLK
その他 : 予約。
TXRATE[2:0]
入力
TXUSRCLK2
TX シ リ アル ク ロ ッ ク 分周器 D (表 3-28 を参照) の設定を
動的に制御 し 、 TXOUT_DIV 属性 と 組み合わせて使用 し
ます。
3'b000 : TXOUT_DIV 分周器の値を使用
3'b001 : 分周値 D は 1
3'b010 : 分周値 D は 2
3'b011 : 分周値 D は 4
3'b100 : 分周値 D は 8
3'b101 : 分周値 D は 16
3'b110 : 分周値 D は 32
TXOUTCLKFABRIC
出力
クロック
テ ス ト 用に予約 さ れてい る 冗長出力です。
TXOUTCLKSEL = 3'b011 に設定 さ れた TXOUTCLK を
代わ り に使用 し て く だ さ い。
TXOUTCLK
出力
クロック
イ ン タ ー コ ネ ク ト ロ ジ ッ ク で使用 さ れ る 推奨 ク ロ ッ ク で
す。 TXOUTCLK の入力セ レ ク タ ー と な り 、 PLL 入力基準
ク ロ ッ ク が イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ接続で き ます。
TXOUTCLKPCS
出力
クロック
冗長出力です。 TXOUTCLKSEL = 3'b001 に設定 さ れた
TXOUTCLK を代わ り に使用 し て く だ さ い。
TXRATEDONE
出力
TXUSRCLK2
TXRATE で レ ー ト 変更が開始 さ れ る と 、 TXRATEDONE
ポー ト が TXUSRCLK2 の 1 サ イ ク ル間 High にアサー ト
さ れ ま す。 TXRATE ポ ー ト で レ ー ト 変更 さ れ て か ら 、
TXRATEDONE がアサー ト さ れ る ま での時間は、TRANS_
TIME_RATE 属性で定義 さ れます。
TXDLYBYPASS
入力
非同期
TX の遅延調整をバ イ パ スする 場合に使用 し ます。
0 : TX の遅延調整回路を使用。TX バ ッ フ ァ ーをバ イ パ
スす る 場合は、 1'b0 に設定
1 : TX の遅延調整回路をバ イ パ ス。TX バ ッ フ ァ ーを使
用す る 場合は、 1'b1 に設定
TXRATEMODE
入力
非同期
TX PMA 内の D 出力分周器を TXRATE で非同期に制御す
る か ど う かを指定 し ます。
0 : 同期
1 : 非同期
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-32 に、 TX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御で使用する 属性を示 し ます。
表 3-32 : TX のフ ァ ブ リ ッ ク ク ロ ッ ク 出力制御の属性
属性
TRANS_TIME_RATE
TXBUF_RESET_ON_RATE_CHANGE
TXOUT_DIV
TX_PROGCLK_SEL
TX_CLK25_DIV
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タ イプ
説明
8 ビッ トの
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。 レ ー ト 変更 さ
れてか ら PHYSTATUS お よ び TXRATEDONE がアサー ト さ れ る
ま での時間を定義 し ます。
ブール型
TRUE の場合、TXRATE で レー ト が変更 さ れ る と TX バ ッ フ ァ ー
が自動的に リ セ ッ ト さ れ る 機能が有効にな り ます。
整数
TX シ リ アル ク ロ ッ ク 分周器の設定を制御 し ます。 TXRATE =
3'b000 の場合のみ有効です。 それ以外の場合は、 TXRATE で
制御 さ れます。 有効な値は、 1、 2、 4、 8、 16、 お よ び 32 です。
文字列
00 : POSTPI に設定 し 、 TX 位相 イ ン タ ーポ レ ー タ ーの後の ク
ロ ッ ク パ ス を選択
01 : PREPI に設定 し 、 TX 位相 イ ン タ ーポ レー タ ーの前の ク ロ ッ
ク パス を選択
10 : PLL に設定 し 、 CPLL か ら の ク ロ ッ ク パス を選択
整数
ト ラ ン ス ミ ッ タ ー内の一部 ロ ジ ッ ク で使用す る 内部 ク ロ ッ ク を
生成す る ために、 TXPLLREFCLK_DIV1 を分周す る 分周器を設
定 し ます。
1 : TXPLLREFCLK_DIV1 ≤ 25MHz
2 : 25MHz ≤ TXPLLREFCLK_DIV1 ≤ 50MHz
3 : 50MHz ≤ TXPLLREFCLK_DIV1 ≤ 75MHz
4 : 75MHz ≤ TXPLLREFCLK_DIV1 ≤ 100MHz
5 : 100MHz ≤ TXPLLREFCLK_DIV1 ≤ 125MHz
6 : 125MHz ≤ TXPLLREFCLK_DIV1 ≤ 150MHz
7 : 150MHz ≤ TXPLLREFCLK_DIV1 ≤ 175MHz
8 : 175MHz ≤ TXPLLREFCLK_DIV1 ≤ 200MHz
9 : 200MHz ≤ TXPLLREFCLK_DIV1 ≤ 225MHz
10 : 225MHz ≤ TXPLLREFCLK_DIV1 ≤ 250MHz
11 : 250MHz ≤ TXPLLREFCLK_DIV1 ≤ 275MHz
12 : 275MHz ≤ TXPLLREFCLK_DIV1 ≤ 300MHz
13 : 300MHz ≤ TXPLLREFCLK_DIV1 ≤ 325MHz
14 : 325MHz ≤ TXPLLREFCLK_DIV1 ≤ 350MHz
15 : 350MHz ≤ TXPLLREFCLK_DIV1 ≤ 375MHz
16 : 375MHz ≤ TXPLLREFCLK_DIV1 ≤ 400MHz
17 : 400MHz ≤ TXPLLREFCLK_DIV1 ≤ 425MHz
18 : 425MHz ≤ TXPLLREFCLK_DIV1 ≤ 450MHz
19 : 450MHz ≤ TXPLLREFCLK_DIV1 ≤ 475MHz
20 : 475MHz ≤ TXPLLREFCLK_DIV1 ≤ 500MHz
21 : 500MHz ≤ TXPLLREFCLK_DIV1 ≤ 525MHz
22 : 525MHz ≤ TXPLLREFCLK_DIV1 ≤ 550MHz
23 : 550MHz ≤ TXPLLREFCLK_DIV1 ≤ 575MHz
24 : 575MHz ≤ TXPLLREFCLK_DIV1 ≤ 600MHz
25 : 600MHz ≤ TXPLLREFCLK_DIV1 ≤ 625MHz
26 : 625MHz ≤ TXPLLREFCLK_DIV1 ≤ 650MHz
27 : 650MHz ≤ TXPLLREFCLK_DIV1 ≤ 675MHz
28 : 675MHz ≤ TXPLLREFCLK_DIV1 ≤ 700MHz
29 : 700MHz ≤ TXPLLREFCLK_DIV1 ≤ 725MHz
30 : 725MHz ≤ TXPLLREFCLK_DIV1 ≤ 750MHz
31 : 750MHz ≤ TXPLLREFCLK_DIV1 ≤ 775MHz
32 : 775MHz ≤ TXPLLREFCLK_DIV1 ≤ 820MHz
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第 3 章 : ト ラ ンス ミ ッ ター
TX 位相イ ン タ ーポレー タ ー PPM コ ン ト ロー ラ ー
機能の説明
TX 位相 イ ン タ ーポ レー タ ー PPM (TXPIPPM) コ ン ト ロ ー ラ ー モジ ュ ールは、 TX 位相 イ ン タ ーポ レー タ ー (TX PI) の
動的制御をサポー ト し ます。TX PCS 内に含まれ る こ のモジ ュ ールは、TX イ ン タ ーフ ェ イ ス か ら 入力 さ れて、TX PMA
へ出力 し ます。 TX PMA で細かいデー タ 制御が必要な アプ リ ケーシ ョ ンがあ り ます。 PLL か ら の出力 ク ロ ッ ク は TX
PI に よ っ て制御 さ れ、こ れは TX 位相 イ ン タ ーポ レー タ ー PPM コ ン ト ロ ー ラ ー モジ ュ ールで制御 さ れます。イ ン タ ー
コ ネ ク ト ロ ジ ッ ク が、 PCS 内の TX 位相 イ ン タ ーポ レー タ ー PPM コ ン ト ロ ー ラ ー モジ ュ ールを使用 し て、 TX PMA
内の TX PI を制御 し ます。
ポー ト および属性
表 3-33 に、 TX 位相 イ ン タ ーポ レー タ ー PPM で使用 さ れ る ポー ト を示 し ます。
表 3-33 : TX 位相イ ン タ ーポレー タ ー PPM コ ン ト ロー ラ ーのポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
TXPIPPMEN
入力
TXUSRCLK2
1'b0 : TX 位相 イ ン タ ー ポ レ ー タ ー PPM コ ン ト ロ ー
ラ ー ブ ロ ッ ク は無効。 TX PI は PI コ ー ド で更新 さ れず、
前の PI コ ー ド を保持。
1'b1 : TX 位相 イ ン タ ー ポ レ ー タ ー PPM コ ン ト ロ ー
ラ ー ブ ロ ッ ク は有効。 TX PI は、 各 TXPI_SYNFREQ_
PPM[2:0] サ イ ク ルご と に PI コ ー ド で更新 さ れない。
TXPIPPMOVRDEN
入力
TXUSRCLK2
1'b0 : 通常動作
1'b1 : TX PMA の TX PI へ出力する PI コ ー ド の直接制
御は有効。 TXPPMOVRD_VALUE[6:0] と 共に使用 し て、
PI コ ー ド の値をプ ロ グ ラ ムす る 。
TXPIPPMSEL
入力
TXUSRCLK2
予約。 常に 1'b1 に接続 し ます。
TXPIPPMPD
入力
非同期
1'b0 : TX 位相 イ ン タ ー ポ レ ー タ ー PPM コ ン ト ロ ー
ラ ー モジ ュ ールの電源を切断 し ない
1'b1 : TX 位相 イ ン タ ー ポ レ ー タ ー PPM コ ン ト ロ ー
ラ ー モジ ュ ールの電源を切断
TXPIPPMSTEPSIZE[4:0]
入力
TXUSRCLK2
TXPIPPMSTEPSIZE[4] :
1'b1 : PI コ ー ド を イ ン ク リ メ ン ト
1'b0 : PI コ ー ド をデ ク リ メ ン ト
TXPIPPMSTEPSIZE[3:0] で イ ン ク リ メ ン ト /デ ク リ メ ン
ト の値を指定 し ます。 設定値は 0 ～ 15 です。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-34 で、 TX 位相 イ ン タ ーポ レー タ ー PPM コ ン ト ロ ー ラ ーの属性を説明 し ます。
表 3-34 : TX 位相イ ン タ ーポレー タ ー PPM コ ン ト ロー ラ ーの属性
属性
タ イプ
説明
TXPI_SYNFREQ_PPM[2:0]
3 ビ ッ ト バイナ リ
TX PI に対す る PI コ ー ド の更新頻度を指定 し ます。
(TXPI_SYNFREQ_PPM[2:0] + 1) サ イ ク ル ご と に更新 さ れ ま す。
3'b000 を除 く すべての値は有効です。 こ の属性には、 ウ ィ ザー
ド のデフ ォ ル ト 値を使用 し て く だ さ い。
TXPI_PPM_CFG[7:0]
8 ビ ッ ト バイナ リ
TXPIPPMOVRDEN = 1'b1 の場合、 こ の属性の下位 7 ビ ッ ト は、
TX PI へ出力 さ れ る 128 の値のいずれかでプ ロ グ ラ ムす る 必要
があ り ます。 TX PI が新たに 7 ビ ッ ト の TXPI_PPM_CFG[6:0] 値
を取得す る よ う に、 最上位ビ ッ ト (MSB) でパル ス し ま す (High
にアサー ト し てか ら Low へ遷移)。
TXPI_CFG0
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPI_CFG1
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPI_CFG2
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPI_CFG3
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPI_CFG4
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPI_CFG5
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXPI_INVSTROBE_SEL
1 ビ ッ ト バイナ リ
予約。 1'b0 に接続 さ れてい ます。
TXPI_GRAY_SEL
1 ビ ッ ト バイナ リ
1'b0 : TXPIPPMSTEPSIZE[3:0] はバ イ ナ リ でエン コー ド さ れ る。
1'b1 : TXPIPPMSTEPSIZE[3:0] はグ レ イ コー ド でエン コー ド さ
れる。
TXPI_PPMCLK_SEL
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文字列
予約。
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第 3 章 : ト ラ ンス ミ ッ ター
コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバー
機能の説明
GTY ト ラ ン シーバー TX ド ラ イ バーは、 高速電流モー ド の差動出力バ ッ フ ァ ーです。 こ の ド ラ イ バーは、 シ グナル イ
ン テ グ リ テ ィ を最大にす る こ と を目的 と し て次の機能を備え てい ます。
•
差動電圧制御
•
プ リ カー ソ ルお よ びポ ス ト カー ソ ル対応のプ リ エン フ ァ シ ス
•
調整 さ れた終端抵抗
X-Ref Target - Figure 3-29
Pre-Driver
Pre-Emphasis
Pad Driver
MGTAVTT
TXPRECURSOR[4:0]
50
Pre-Driver
PISO
50
MGTYTXP
Main
Pad Driver
MGTYTXN
TXDIFFCTRL[4:0]
Pre-Driver
TX Serial Clock=
Data Rate/2
Post-Emphasis
Pad Driver
TXPOSTCURSOR[4:0]
UG578_c3_29_061114
図 3-29 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのブ ロ ッ ク 図
ポー ト および属性
表 3-35 に、 コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イ バーのポー ト を示 し ます。
表 3-35 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのポー ト
方向
クロッ ク
ド メ イン
TXBUFDIFFCTRL[2:0]
入力
TXUSRCLK2
プ リ ド ラ イ バーの強度を制御 し ます。 デフ ォ ル ト は 3'b100 (公称値)
です。 こ の値は変更で き ません。
TXDEEMPH
入力
TXUSRCLK2
PCI Express PIPE 3.0 イ ン タ ーフ ェ イ ス用の TX デエ ン フ ァ シ ス を制御
し ます。 こ の信号は、 属性を使用 し て TXPREEMPHASIS に内部マ ッ プ
さ れます。
0 : 6.0dB デエン フ ァ シ ス (TX_DEEMPH0[5:0] 属性)
1 : 3.5dB デエン フ ァ シ ス (TX_DEEMPH1[5:0] 属性)
ポー ト
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-35 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのポー ト (続き)
ポー ト
TXDIFFCTRL[4:0]
方向
クロッ ク
ド メ イン
入力
TXUSRCLK2
説明
ド ラ イ バーの強度を制御 し ま す。 デフ ォ ル ト 値はユーザーが指定 し ま
す。 次に示す値の単位は、 mVPPD です。
[4:0]
mVPPD
5'b00000
166
5'b00001
196
5'b00010
226
5'b00011
255
5'b00100
285
5'b00101
315
5'b00110
344
5'b00111
374
5'b01000
404
5'b01001
433
5'b01010
463
5'b01011
493
5'b01100
523
5'b01101
552
5'b01110
582
5'b01111
612
5'b10000
641
5'b10001
671
5'b10010
701
5'b10011
730
5'b10100
760
5'b10101
790
5'b10110
819
5'b10111
849
5'b11000
879
5'b11001
908
5'b11010
938
5'b11011
968
5'b11100
998
5'b11101
1027
5'b11110
1057
5'b11111
1087
注記 : Peak-to-Peak 差動電圧は、 TXPOSTCURSOR = 5'b00000 お よ び
TXPRECURSOR = 5'b00000 の場合に定義 さ れます。
TXELECIDLE
入力
TXUSRCLK2
High の場合、 強制的に MGTYTXP お よ び MGTYTXN を同相モー ド に
し て、 電気的ア イ ド ル信号を生成 し ます。
TXINHIBIT
入力
TXUSRCLK2
High の場合、 TXDATA の転送を停止 し て強制的に MGTYTXP を 0 に、
MGTYTXN を 1 に し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-35 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのポー ト (続き)
ポー ト
TXMAINCURSOR[6:0]
方向
クロッ ク
ド メ イン
入力
非同期
説明
TX_MAINCURSOR_SEL 属性が 1'b1 に設定 さ れてい る 場合、 メ イ ン
カー ソ ルの係数を直接設定で き ます。
51 – TXPOSTCURSOR 係数ユニ ッ ト – TXPRECURSOR 係数ユニ ッ ト
≤ TXMAINCURSOR 係数ユニ ッ ト
≤ 80 – TXPOSTCURSOR 係数ユニ ッ ト – TXPRECURSOR 係数ユニ ッ ト
TXMARGIN[2:0]
入力
非同期
PCI Express PIPE 3.0 イ ン タ ーフ ェ イ ス用の TX マージ ン を制御 し ます。
こ れ ら の信号は、 属性 を 使用 し て TXDIFFCTRL/TXBUFDIFFCTRL へ
マ ッ プ さ れます。
[2:0]
全範囲
低範囲
全範囲の属性
低範囲の属性
000
800-1200
400-1200
TX_MARGIN_FULL_0
TX_MARGIN_LOW_0
001
800-1200
400-700
TX_MARGIN_FULL_1
TX_MARGIN_LOW_1
010
800-1200
400-700
TX_MARGIN_FULL_2
TX_MARGIN_LOW_2
011
200-400
100-200
TX_MARGIN_FULL_3
TX_MARGIN_LOW_3
100
100-200
100-200
TX_MARGIN_FULL_4
TX_MARGIN_LOW_4
101
110
デフ ォ ル ト の 「DIRECT」 モー ド
111
TXQPIBIASEN
入力
非同期
QPI プ ロ ト コ ルの要件どお り に、 TX 出力で GND バ イ ア ス を有効に し
ます。
TXQPISENN
出力
非同期
MGTYTXN ピ ンで 1 ま たは 0 を取得す る セ ン ス出力です。
TXQPISENP
出力
非同期
MGTYTXP ピ ンで 1 ま たは 0 を取得する セ ン ス出力です。
TXQPISTRONGPDOWN
入力
非同期
QPI プ ロ ト コ ルの要件どお り に、 TX 出力を GND へ強 く プルダ ウ ン し
てハン ド シ ェ イ ク を有効に し ます。
TXQPIWEAKPUP
入力
非同期
QPI プ ロ ト コ ルで必要 と さ れ る ため、 TX 出力を MGTAVTT へ軽 く プル
ア ッ プ し てハン ド シ ェ イ ク を有効に し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-35 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのポー ト (続き)
ポー ト
TXPOSTCURSOR[4:0]
方向
クロッ ク
ド メ イン
入力
非同期
説明
ト ラ ン ス ミ ッ タ ーのポ ス ト カー ソ ル TX プ リ エ ン フ ァ シ ス を指定 し ま
す。 デフ ォ ル ト 値はユーザーが指定 し ます。 次に示す値 (dB) は標準値
です。
[4:0]
5'b00000
エ ン フ ァ シ ス (dB)
0.00
|係数ユニ ッ ト |
0
5'b00001
0.22
1
5'b00010
0.45
2
5'b00011
0.68
3
5'b00100
0.92
4
5'b00101
1.16
5
5'b00110
1.41
6
5'b00111
1.67
7
5'b01000
1.94
8
5'b01001
2.21
9
5'b01010
2.50
10
5'b01011
2.79
11
5'b01100
3.10
12
5'b01101
3.41
13
5'b01110
3.74
14
5'b01111
4.08
15
5'b10000
4.44
16
5'b10001
4.81
17
5'b10010
5.19
18
5'b10011
5.60
19
5'b10100
6.02
20
5'b10101
6.47
21
5'b10110
6.94
22
5'b10111
7.43
23
5'b11000
7.96
24
5'b11001
8.52
25
5'b11010
9.12
26
5'b11011
9.76
27
5'b11100
10.46
28
5'b11101
11.21
29
5'b11110
12.04
30
5'b11111
12.96
31
注記 : TXPOSTCURSOR の値は、 TXPRECURSOR =5'b00000
エン フ ァ シ ス = 20log10(Vhigh/Vlow) = |20log10 (Vlow/Vhigh)| の場合に定義
さ れます。
TXPOSTCURSORINV
入力
非同期
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1'b1 の場合、 TXPOSTCURSOR 係数の極性を反転 し ます。 デフ ォ ル ト
は 1'b0 です。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-35 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのポー ト (続き)
ポー ト
TXPRECURSOR[4:0]
方向
クロッ ク
ド メ イン
入力
非同期
説明
ト ラ ン ス ミ ッ タ ー プ リ カー ソ ルの TX プ リ エン フ ァ シ ス レベルを制御
し ます。 デフ ォ ル ト 値はユーザーが指定 し ます。 次に示す値 (dB) は標
準値です。
[4:0]
5'b00000
エ ン フ ァ シ ス (dB)
0.00
|係数ユニ ッ ト |
0
5'b00001
0.22
1
5'b00010
0.45
2
5'b00011
0.68
3
5'b00100
0.92
4
5'b00101
1.16
5
5'b00110
1.41
6
5'b00111
1.67
7
5'b01000
1.94
8
5'b01001
2.21
9
5'b01010
2.50
10
5'b01011
2.79
11
5'b01100
3.10
12
5'b01101
3.41
13
5'b01110
3.74
14
5'b01111
4.08
15
5'b10000
4.44
16
5'b10001
4.81
17
5'b10010
5.19
18
5'b10011
5.60
19
5'b10100
6.02
20
5'b10101
6.02
20
5'b10110
6.02
20
5'b10111
6.02
20
5'b11000
6.02
20
5'b11001
6.02
20
5'b11010
6.02
20
5'b11011
6.02
20
5'b11100
6.02
20
5'b11101
6.02
20
5'b11110
6.02
20
5'b11111
6.02
20
注記 : TXPRECURSOR の値は、 TXPOSTCURSOR =5'b00000
エン フ ァ シ ス = 20log10(Vhigh/Vlow) = |20log10 (Vlow/Vhigh)| の場合に定
義 さ れます。
TXPRECURSORINV
MGTYTXP
MGTYTXN
入力
非同期
1'b1 の場合、 TXPRECURSOR 係数の極性を反転 し ま す。 デフ ォ ル ト
は 1'b0 です。
出力
(パ ッ ド )
TX シ リ アル
クロック
互いの差動 コ ン ポーネ ン ト で差動 ト ラ ン ス ミ ッ タ ー出力ペア を構成 し
ま す。 こ れ ら のポー ト はパ ッ ド を表 し てい ま す。 位置制約を適用 し て
(11 ページの 「 イ ンプ リ メ ン テーシ ョ ン」 を参照)、 デザ イ ンのに最上位
に指定す る 必要があ り ます。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-35 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーのポー ト (続き)
方向
クロッ ク
ド メ イン
TXSWING
入力
非同期
PCI Express PIPE 3.0 イ ン タ ーフ ェ イ ス用の TX 振幅を制御 し ます。こ の
信号は、 TXDIFFCTRL/TXBUFDIFFCTRL に内部マ ッ プ さ れます。
0 : 全振幅
1 : 小振幅
TXDIFFPD
入力
非同期
予約。
TXPISOPD
入力
非同期
予約。
ポー ト
説明
表 3-36 に、 コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イ バーの属性を示 し ます。
表 3-36 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーの属性
タ イプ
説明
TX_DEEMPH0[5:0]
属性
6 ビッ ト
バイナ リ
TXDEEMPH = 0 の と き に マ ッ プす る 必要が あ る TXPOSTCURSOR[4:0]
の値を示 し ます。 TX_DEEMPH0[4:0] = TXPOSTCURSOR[4:0]。
こ の値は変更で き ません。
TX_DEEMPH1[5:0]
6 ビッ ト
バイナ リ
TXDEEMPH = 0 の と き に マ ッ プす る 必要が あ る TXPOSTCURSOR[4:1]
の値を示 し ます。 TX_DEEMPH1[4:0] = TXPOSTCURSOR[4:0]。
こ の値は変更で き ません。
TX_DRIVE_MODE
文字列
TX ド ラ イ バーを制御する ピ ンに、PCI Express PIPE 3.0 ピ ン ま たは TX ド
ラ イ ブ制御ピ ンのいずれを使用する か選択 し ます。 デフ ォ ル ト は
DIRECT です。
DIRECT : TXBUFDIFFCRL、 TXDIFFCTRL、 TXPOSTCURSOR、
TXPRECURSOR、 お よ び TXMAINCURSOR (TX_MAINCURSOR_SEL
= 1'b1 の場合) が TX ド ラ イ バーを設定
PIPE : TXDEEMPH、 TXMARGIN、 TXSWING、 TXPRECURSOR、 お よ
び TXMAINCURSOR (TX_MAINCURSOR_SEL = 1'b1 の場合) が TX ド
ラ イ バーを設定
PIPEGEN3 : TXMARGIN、TXSWING、TXPOSTCURSOR、TXPRECURSOR、
および TXMAINCURSOR (TX_MAINCURSOR_SEL=1'b1 の場合) で TX ド
ラ イバーを設定
TX_MAINCURSOR_SEL
1 ビッ ト
バイナ リ
メ イ ン カー ソ ルの個別制御を可能に し ます。
1'b0 : TXMAINCURSOR の 係数 は、 「80 – TXPOSTCURSOR 係数 –
TXPRECURSOR 係数」 と い う 計算式で自動的に決定
1'b1 : TXMAINCURSOR の係数は、 TXMAINCURSOR ピ ン を使用 し
て、 「ピ ンの説明」 に記載 さ れてい る 指定範囲内で個別に設定可能
TX_MARGIN_FULL_0[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 000 お よ び TXSWING = 0 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_FULL_0 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_FULL_1[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 001 お よ び TXSWING = 0 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_FULL_1 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_FULL_2[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 010 お よ び TXSWING = 0 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_FULL_2 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_FULL_3[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 011 お よ び TXSWING = 0 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_FULL_3 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-36 : コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イバーの属性 (続き)
タ イプ
説明
TX_MARGIN_FULL_4[6:0]
属性
7 ビッ ト
バイナ リ
TXMARGIN = 100 お よ び TXSWING = 0 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_FULL_4 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_LOW_0[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 000 お よ び TXSWING = 1 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_LOW_0 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_LOW_1[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 001 お よ び TXSWING = 1 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_LOW_1 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_LOW_2[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 010 お よ び TXSWING = 1 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_LOW_2 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_LOW_3[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 011 お よ び TXSWING = 1 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_LOW_3 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_MARGIN_LOW_4[6:0]
7 ビッ ト
バイナ リ
TXMARGIN = 100 お よ び TXSWING = 1 の と き にマ ッ プす る 必要があ る
TXBUFDIFFCTRL[2:0] お よ び TXDIFFCTRL[3:0] の値を示 し ます。
TX_MARGIN_LOW_4 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。
TX_QPI_STATUS_EN
1 ビッ ト
バイナ リ
QPI 信号を イ ン ターコ ネ ク ト ロ ジ ッ ク へ送信する こ と を許可する属性です。
TX_EIDLE_ASSERT_DELAY
3 ビッ ト
バイナ リ
TXELECIDLE のデ ィ アサー ト か ら TXP/N が電気的ア イ ド ルか ら 遷移す
る ま でのプ ロ グ ラ ム可能な遅延です。 ウ ィ ザー ド の推奨値を使用 し て く
だ さ い。
TX_EIDLE_DEASSERT_DELAY
3 ビッ ト
バイナ リ
TXELECIDLE のデ ィ アサー ト か ら TXP/N が電気的ア イ ド ルか ら 遷移す
る ま でのプ ロ グ ラ ム可能な遅延です。 ウ ィ ザー ド の推奨値を使用 し て く
だ さ い。
TX_LOOPBACK_DRIVE_HIZ
1 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXDRVBIAS_P
3 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TXDRVBIAS_N
3 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TX_DCD_CFG
6 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TX_DCD_EN
1 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 3 章 : ト ラ ンス ミ ッ ター
PCI Express デザイ ン用の TX レ シーバー検出機能
機能の説明
PCI Express 仕様には、 リ ン ク 上の ト ラ ン ス ミ ッ タ ーに よ る レ シーバー検出を可能にす る 機能が含 ま れ ます。 レ シー
バーがあ る か ど う かは、 TXP/TXN の立ち上が り 時間に基づいて決定 さ れます。 図 3-30 に、 レ シーバー検出に使用 さ
れ る 回路モデルを示 し ます。 レ シーバー検出を実行する には、 GTY ト ラ ン シーバーを P1 パ ワ ーダ ウ ン ス テー ト にす
る 必要があ り ます。 さ ら に、 レ シーバー検出には ト ラ ン ス ミ ッ タ ー と レ シーバー間に外部カ ッ プ リ ン グ キ ャ パシ タ が
必要で、 レ シーバーは GND 終端す る 必要があ り ます。 Gen1、 Gen2、 ま たは Gen3 アプ リ ケーシ ョ ンにおけ る 外部カ ッ
プ リ ン グ キ ャ パシ タ の実際値については、 『PCI Express Base Specification』 を参照 し て く だ さ い。 レ シーバー検出シー
ケ ン ス は、 TXDETECTRX を アサー ト す る と 開始 し ます。 それに応 じ て、 レ シーバー検出 ロ ジ ッ ク が TXN お よ び TXP
を (VDD - VSWING/2) に駆動 し 、 その後それ ら を リ リ ース し ます。 一定時間 (プ ロ グ ラ ム可能な イ ン タ ーバル) 経過後、
TXN お よ び TXP の レベルが し き い値電圧 と 比較 さ れます。 シーケ ン ス の最後に、 PHYSTATUS が 1 サ イ ク ル間 High
にアサー ト さ れ、 レ シーバー検出ス テー タ ス が RXSTATUS に反映 さ れます。
X-Ref Target - Figure 3-30
VDD
RTERMT: 40Ω - 60Ω
CAC
TXP
RTERMR: 40Ω - 60Ω
CCH: < 3 nF
VTERMR
TXDETECTRX
GTY Transceiver
Components
Channel
Components
Far-End Receiver
Components
UG578_c3_30_061114
図 3-30 : レ シーバー検出回路モデル
注記 : Gen1、 Gen2、 ま たは Gen3 アプ リ ケーシ ョ ンにおけ る 外部カ ッ プ リ ン グ キ ャ パシ タ の実際値については、 『PCI
Express Base Specification』 を参照 し て く だ さ い。
ポー ト および属性
表 3-37 に、 TX レ シーバー検出で使用す る ポー ト を示 し ます。
表 3-37 : TX レ シーバー検出のポー ト
ポー ト
TXDETECTRX
方向
クロッ ク ド メ イン
説明
入力
TXUSRCLK2
レ シーバー検出動作の開始を GTY ト ラ ン シーバーへ伝え る た
めに使用 し ます。
0 : 通常動作
1 : レ シーバー検出
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第 3 章 : ト ラ ンス ミ ッ ター
表 3-37 : TX レ シーバー検出のポー ト (続き)
方向
クロッ ク ド メ イン
説明
TXPD[1:0]
ポー ト
入力
TXUSRCLK2
RXPD[1:0]
入力
非同期
GTY ト ラ ン シーバーの TX お よ び RX の電源投入/電源切断を
指定 し ます。 PCI Express モー ド では、 TXPD と RXPD を同 じ
ソ ー ス に接続 し て く だ さ い。 レ シーバー検出を実行す る 場合
は、 こ れ ら の信号を P1 省電力ス テー ト に設定 し ます。
00 : P0 (通常動作)
01 : P0 (短い リ カバ リ 時間の省電力ス テー ト )
10 : P1 (長い リ カバ リ 時間の省電力ス テー ト )
11 : P2 (消費電力が最小の省電力モー ド )
PHYSTATUS
出力
RXUSRCLK2
PCI Express モー ド で、パ ワー マネージ メ ン ト ス テー ト の遷移、
レー ト 変更、 レ シーバー検出な ど の GTY ト ラ ン シーバーの機
能が完了 し た こ と を示 し ます。 レ シーバー検出で、 こ の信号が
High の場合、 レ シーバー検出動作が完了 し た こ と を示 し ます。
RXSTATUS[2:0]
出力
RXUSRCLK2
レ シーバー検出で、PHYSTATUS が High にアサー ト さ れ る と 、
こ の信号が読み出 さ れ ま す。 レ シーバー検出では、 次のエ ン
コ ー ド のみが有効です。
000 : レ シーバーがない
011 : レ シーバーがあ る
表 3-38 : TX レ シーバー検出の属性
属性
タ イプ
説明
TX_RXDETECT_CFG
14 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
TX_RXDETECT_REF
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
PCI Express 用の TX レ シーバー検出機能を使用
P1 電力ス テー ト の と き 、 GTY ト ラ ン シーバーは、 接続先に レ シーバーがあ る か ど う か を判断す る ため、 レ シーバー
検出機能を実行で き ます。 図 3-31 に、 PCI Express モー ド の レ シーバー検出動作を示 し ます。
X-Ref Target - Figure 3-31
CLK
[TX/RX]PD
2’d2
TXDETECTRX
PHYSTATUS
RXSTATUS
3’d0
3’d3
3’d0
UG578_c3_31_061114
図 3-31 : PCI Express のレ シーバー検出
注記 : 図 3-31 は、 レ シーバーが検出 さ れた場合の イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
図 3-31 について説明 し ます。
1.
TXDETECTRX のアサー ト で レ シーバー検出が開始 さ れ る 前に、 GTY ト ラ ン シーバーは [TX/RX]PD = 2'd2 の P1
電力ス テー ト に遷移 し ます。
2.
PHYSTATUS = 1'd1 にな る ま で待機 し 、 同 じ PCLK サ イ ク ルで RXSTATUS を読み出 し ます。 PCI Express の場合、
PCLK は [TX/RX]USRCLK と な り ます。 RXSTATUS = 3'd3 の場合は、 レ シーバーがあ る こ と を示 し 、 RXSTATUS
= 3'd0 の場合は、 レ シーバーがない こ と を示 し ます。 そ し て、 TXDETECTRX をデ ィ アサー ト し て レ シーバー検
出動作を終了 し ます。
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第 3 章 : ト ラ ンス ミ ッ ター
TX の OOB 信号
機能の説明
GTY ト ラ ン シーバーは、 SATA (Serial ATA) や SAS (Serial Attach SCSI) 仕様で定義 さ れてい る OOB (Out-of-Band) シー
ケ ン ス の作成お よ び PCI Express 仕様に準拠す る ビー コ ン信号の生成をサポー ト し ます。
ポー ト および属性
表 3-39 に、 OOB 信号に関連す る ポー ト を示 し ます。
表 3-39 : TX OOB 信号のポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
TXCOMFINISH
出力
TXUSRCLK2
最後の SAS ま たは SATA COM ビー コ ン信号の送信が完
了 し た こ と を示 し ます。
TXCOMINIT
入力
TXUSRCLK2
SATA/SAS の COMINIT シーケ ン ス送信を開始 し ます。
TXCOMSAS
入力
TXUSRCLK2
SAS の COMSAS シーケ ン ス送信を開始 し ます。
TXCOMWAKE
入力
TXUSRCLK2
SATA/SAS の COMWAKE シーケ ン ス送信を開始 し ます。
TXPDELECIDLEMODE
入力
TXUSRCLK2
TXELECIDLE お よ び TXPOWERDOWN が同期信号 ま
たは非同期信号のいずれで処理 さ れ る か を決定 し ます。
1 : 非同期
0 : 同期
TXPD[1:0]
入力
TXUSRCLK2
PCI Express エ ン コ ー ド に応 じ て TX レーン の電源を切
断 し ます。
00 : P0 (通常動作)
01 : P0s (短い リ カバ リ 時間の電源切断)
10 : P1 (長い リ カバ リ 時間の電源切断、 受信検出はオ
ンの ま ま)
11 : P2 (電力が最 も 低い状態)
こ れ ら のパ ワ ーダ ウ ン ス テー ト 間の移行時間は属性
(PD_TRANS_TIME_FROM_P2、 PD_TRANS_TIME_
NONE_P2、PD_TRANS_TIME_TO_P2) で制御で き ます。
表 3-40 に、 OOB 信号に関連す る 属性を示 し ます。
表 3-40 : TX OOB 信号の属性
属性
タ イプ
説明
文字列
SAS/SATA に関連する CPLL 設定の コ ン フ ィ ギ ュ レーシ ョ
ン ビ ッ ト です。
VCO_3000MHZ = フル レー ト モー ド
VCO_1500MHZ = 1/2 レー ト モー ド
VCO_750MHZ = 1/4 レー ト モー ド
SATA_BURST_SEQ_LEN[3:0]
4 ビ ッ ト バイナ リ
SAS/SATA の COM シーケ ン ス で必要なバース ト 数を示 し
ます。
TX_IDLE_DATA_ZERO
1 ビ ッ ト バイナ リ
こ の属性を有効にする と 、電気的ア イ ド ル期間中、PMA に
送信 さ れ る デー タ はすべて 0 と な り ます。 ウ ィ ザー ド の推
奨値を使用 し て く だ さ い。
SATA_CPLL_CFG
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第 4章
レ シーバー
レ シーバー (RX) の概要
機能の説明
こ の章では、レ シーバーにあ る 各フ ァ ン ク シ ョ ン ブ ロ ッ ク の コ ン フ ィ ギ ュ レーシ ョ ンお よ び使用方法について説明 し
ます。 各 GTY ト ラ ン シーバーには、 PCS と PMA で構成 さ れ る 独立 し た レ シーバーが含まれます。 図 4-1 に、 GTY ト
ラ ン シーバー RX のブ ロ ッ ク 図を示 し ます。ボー ド 上の ト レース か ら の高速シ リ アル デー タ は、GTY ト ラ ン シーバー
RX の PMA か ら PCS に入 り 、 最終的に イ ン タ ーコ ネ ク ト ロ ジ ッ ク に送信 さ れます。 RX/TX ク ロ ッ ク 分周器へ ク ロ ッ
ク を供給す る チ ャ ネル ク ロ ッ キ ン グ アーキ テ ク チ ャ の詳細は、 23 ページの図 2-6 を参照 し て く だ さ い。
X-Ref Target - Figure 4-1
From Channel
Clocking
Architecture
From TX Parallel
Data (Near-End
PCS Loopback)
RX PIPE
Control
RX
Clock
Dividers
Polarity
RX
EQ
To TX Parallel Data
(Far-End PCS
Loopback)
To TX Parallel
Data (Far-End
PMA Loopback)
DFE
RX Status
Control
Comma
Detect
and
Align
8B/10B
Decoder
SIPO
RX
Elastic
Buffer
PRBS
Checker
RX OOB
RX
Interface
RX Sync
Gearbox
RX Async
Gearbox
128B/130B
Decoder
Block
Detect
Align
PCIe RX
Buffer
UG578_c4_01_061114
図 4-1 : GTY ト ラ ン シーバー RX のブ ロ ッ ク図
GTY ト ラ ン シーバー RX は、 次の よ う なエ レ メ ン ト で構成 さ れてい ます。
1.
126 ページの 「RX アナ ロ グ フ ロ ン ト エン ド 」
2.
132 ページの 「RX の OOB 信号」
3.
135 ページの 「RX イ コ ラ イ ザー (DFE お よ び LPM)」
4.
144 ページの 「RX CDR」
5.
148 ページの 「RX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御」
6.
154 ページの 「RX のマージ ン解析」
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125
第 4 章 : レ シーバー
7.
163 ページの 「RX 極性制御」
8.
164 ページの 「RX パ タ ーン チ ェ ッ カー」
9.
166 ページの 「RX バ イ ト お よ び ワー ド ア ラ イ メ ン ト 」
10. 176 ページの 「RX 8B/10B デ コ ーダー」
11. 181 ページの 「RX バ ッ フ ァ ーのバ イ パス」
12. 193 ページの 「RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー」
13. 197 ページの 「RX ク ロ ッ ク コ レ ク シ ョ ン」
14. 205 ページの 「RX チ ャ ネル ボ ンデ ィ ン グ」
15. 216 ページの 「RX 同期ギ アボ ッ ク ス」
16. 231 ページの 「RX イ ン タ ーフ ェ イ ス」
RX アナログ フ ロ ン ト エ ン ド
機能の説明
RX アナ ロ グ フ ロ ン ト エン ド (AFE) は、 高速電流モー ド の差動入力バ ッ フ ァ ー (図 4-1 を参照) であ り 、 次の機能があ
り ます。
•
設定可能な RX 終端電圧
•
調整 さ れた終端抵抗
X-Ref Target - Figure 4-2
Board
UltraScale Device
ACJTAG RX
MGTAVTT
~100 nF
50Ω
RX_CM_SEL[1:0]
GTY Transceivers: RX_CM_TRIM[3:0]
50Ω
MGTAVTT
+
–
+
–
Programmable
MGTAVTT
GND
FLOAT
~100 nF
ACJTAG RX
UG578_c4_02_061114
図 4-2 : ポー ト および属性
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第 4 章 : レ シーバー
ポー ト および属性
表 4-1 に、 RX AFE のポー ト を示 し ます。
表 4-1 : RX AFE のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
GTYRXN、 GTYRXP
入力
(パ ッ ド )
RX シ リ アル
クロック
互いの差動 コ ン ポーネ ン ト で差動 レ シーバー入力ペア を
構成 し ま す。 こ れ ら のポー ト はパ ッ ド を示 し ま す。 位置
制約を適用 し て (11 ページの 「 イ ンプ リ メ ン テーシ ョ ン」
を参照)、 デザ イ ンの最上位に指定する 必要があ り ます。
RXQPISENN
出力
非同期
GTYRXN ピ ンで 1 ま たは 0 を取得する セ ン ス出力です。
RXQPISENP
出力
非同期
GTYRXP ピ ンで 1 ま たは 0 を取得す る セ ン ス出力です。
RXQPIEN
入力
非同期
QPI プ ロ ト コ ルの要件どお り に、RX 終端を無効に し ます。
表 4-2 に、 RX AFE の属性を示 し ます。
表 4-2 : RX AFE の属性
属性
タ イプ
説明
RX_CM_SEL [1:0]
2 ビ ッ ト バイナ リ
RX 終端電圧を指定 し ます。
2'b00 - AVTT
2'b01 - GND
2'b10 - フ ロ ーテ ィ ン グ
2'b11 - プ ロ グ ラ マブル
RX_CM_TRIM [3:0]
4 ビ ッ ト バイナ リ
プ ロ グ ラ マブル モー ド で同相電圧を指定 し ます。
4'b0000 – 100mV
4'b0001 – 200mV
4'b0010 – 250mV
4'b0011 – 300mV
4'b0100 – 350mV
4’b0101 – 400mV
4’b0110 – 500mV
4'b0111 – 550mV
4'b1000 – 600mV
4'b1001 – 700mV
4'b1010 – 800mV
4'b1011 – 850mV
4'b1100 – 900mV
4'b1101 – 950mV
4'b1110 – 1000mV
4'b1111 – 1100mV
TERM_RCAL_CFG
15 ビ ッ ト バ イ ナ リ
ビ ッ ト [14:0]
内部終端キ ャ リ ブ レーシ ョ ン回路を制御 し ます。 予約。 ウ ィ ザー
ド の推奨値を使用 し て く だ さ い。
TERM_RCAL_OVRD
3 ビ ッ ト バイナ リ
ビ ッ ト [2:0] :
MGTRREF ピ ン に接続 さ れ た 100Ω の外部精密抵抗 を 使用す る
か、TERM_RCAL_CFG [14:0] で定義 さ れた値を使用す る か を選択
し ます。 予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_CM_BUF_CFG
4 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_CM_BUF_PD
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 4 章 : レ シーバー
GTY 使用モー ド — RX 終端
表 4-3 : 使用モー ド 1 — RX 終端
使用
モー ド
外部 AC
カ ッ プ リ ング
終端電圧
(mV)
1
オン
800
推奨 さ れる プ ロ ト コ ルおよび
使用法
属性設定 :
• RX_CM_SEL[1:0] = 2'b11
• RX_CM_TRIM[3:0] = 4'b1010
X-Ref Target - Figure 4-3
BOARD
UltraScale Device
ACJTAG RX
MGTAVTT
~100 nF
50Ω
50Ω
GTY: RX_CM_TRIM[3:0]
varies from 4'b000 - 4'b1111
800 mV = 4’b1010
+
–
Programmable
MGTAVTT
GTY: RX_CM_SEL = 2'b11
~100 nF
ACJTAG RX
UG578_c4_03_061114
図 4-3 : 使用モー ド 1
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第 4 章 : レ シーバー
表 4-4 : 使用モー ド 2 — RX 終端
使用
モー ド
外部 AC
カ ッ プ リ ング
終端電圧
2
オフ
フ ロ ーテ ィ ン グ
使用法
属性設定 :
• RX_CM_SEL[1:0] = 2'b10
X-Ref Target - Figure 4-4
BOARD
UltraScale Device
ACJTAG RX
MGTAVTT
50Ω
50Ω
GTY: RX_CM_SEL = 2'b10
FLOAT
MGTAVTT
ACJTAG RX
UG578_c4_04_061114
図 4-4 : 使用モー ド 2
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第 4 章 : レ シーバー
表 4-5 : 使用モー ド 3 — RX 終端
使用
モー ド
外部 AC
カ ッ プ リ ング
終端電圧
3
オフ
GND
使用法
属性設定 :
• RX_CM_SEL[1:0] = 2'b01
X-Ref Target - Figure 4-5
BOARD
UltraScale Device
ACJTAG RX
MGTAVTT
50Ω
GTY: RX_CM_SEL [1:0] = 2'b01
50Ω
MGTAVTT
GND
ACJTAG RX
UG578_c4_05_061114
図 4-5 : 使用モー ド 3
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第 4 章 : レ シーバー
表 4-6 : 使用モー ド 4 — RX 終端
使用
モー ド
外部 AC
カ ッ プ リ ング
終端電圧
4
オフ
MGTAVTT
使用法
属性設定 :
• RX_CM_SEL[1:0] = 2'b00
X-Ref Target - Figure 4-6
BOARD
UltraScale Device
ACJTAG RX
MGTAVTT
50Ω
GTY: RX_CM_SEL [1:0] = 2'b00
50Ω
MGTAVTT
+
–
MGTAVTT
ACJTAG RX
UG578_c4_06_061114
図 4-6 : 使用モー ド 4
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第 4 章 : レ シーバー
RX の OOB 信号
機能の説明
GTY レ シーバーは、 SATA (Serial ATA) や SAS (Serial Attach SCSI) 仕様で定義 さ れてい る OOB (Out-of-Band) シーケ ン ス
のデ コ ー ド お よ び PCI Express 仕様に準拠す る ビー コ ン信号の生成を サポー ト し ます。 SATA/SAS OOB 信号に対す る
GTY ト ラ ン シーバー レ シーバーのサポー ト 機能は、OOB 信号ス テー ト のデコー ド に必要なアナ ロ グ回路 と SATA/SAS
COM シーケ ン ス の OOB 信号のバース ト データ をデコー ド する ための ス テー ト マシ ンで構成 さ れてい ます。
GTY レ シーバーは、 『PHY Interface for the PCI Express (PIPE) Specification』 で定義 さ れてい る イ ン タ ーフ ェ イ ス信号を
使用す る こ と に よ り 、 PCI Express 準拠のビーコ ン信号 も サポー ト し ます。 ビーコ ン信号のシーケ ン スは、 イ ン タ ー コ
ネ ク ト ロ ジ ッ ク でデ コ ー ド さ れます。
ポー ト および属性
表 4-7 に、 OOB 信号に関連す る ポー ト を示 し ます。
表 4-7 : RX OOB 信号のポー ト
ポー ト
方向 ク ロ ッ ク ド メ イ ン
説明
RXOOBRESET
入力
非同期
予約。 GND に接続 し ます。
RXELECIDLEMODE[1:0]
入力
非同期
RXELECIDLE の動作を制御する 入力信号です。
2'b00 = OOB 信号検出回路の ス テー タ ス を示 し ます。 こ の設定
は、 OOB を利用す る PCIe、 SATA/SAS、 お よ びプ ロ ト コ ル/アプ
リ ケーシ ョ ン向けに使用 し ます。 こ の よ う な場合、 OOB 回路に
電源を投入 し てお く 必要があ り ます。
2'b11 = 静的な 1'b0 を出力 し ます。 こ の設定は OOB 以外のプ
ロ ト コ ルに使用 し ます。
RXELECIDLE
出力
非同期
こ の出力は OOB 信号検出の ス テー タ ス を示 し 、 OOB を使用す る
PCIe、 SATA/SAS、 お よ びプ ロ ト コ ル/アプ リ ケーシ ョ ンでのみ有効
です。 こ の よ う な場合、 OOB 回路に電源を投入 し てお く 必要があ
り ます。
0 = レ シーバーでア ク テ ィ ビ テ ィ が検出 さ れた
1 = ア ク テ ィ ビ テ ィ は検出 さ れない
OOB 以外のプ ロ ト コ ルでは、RXELECIDLEMODE[1:0] を 2’b11 に
設定す る 必要があ り ま す。 RXELECIDLE は静的な 1’b0 を出力 し
ます。 こ の場合は、 信号検出の ス テー タ ス は示 さ れません。
RXCOMINITDET
出力
RXUSRCLK2
SATA/SAS の COMINIT シーケ ン ス受信を開始 し ます。
RXCOMSASDET
出力
RXUSRCLK2
SAS の COMSAS シーケ ン ス受信を開始 し ます。
RXCOMWAKEDET
出力
RXUSRCLK2
SATA/SAS の COMWAKE シーケ ン ス受信を開始 し ます。
TXSYSCLKSEL
入力
非同期
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こ のポー ト を 1'b0 に設定す る と チ ャ ネル PLL か ら の基準 ク ロ ッ
ク を選択 し 、 1'b1 に設定す る と 共通 PLL か ら の基準 ク ロ ッ ク を選
択 し ます。
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132
第 4 章 : レ シーバー
表 4-8 に、 OOB 信号に関連す る 属性を示 し ます。
表 4-8 : RX OOB 信号の属性
属性
タ イプ
説明
OOB_PWRUP
1 ビ ッ ト バイナ リ
OOB の電源投入。OOB 回路の未使用時に回路への電源を切断する オプシ ョ
ン も あ り ます。
1'b0 = 回路の電源を切断す る
1'b1 = 回路の電源を投入す る (OOB を使用する PCIe、 SATA/SAS、 プ ロ
ト コ ル/アプ リ ケーシ ョ ン)
OOBDIVCTL[1:0]
2 ビ ッ ト バイナ リ
OOB ク ロ ッ ク の分周を制御 し ます。
11 = 8
10 = 4
01 = 2
00 = 1 (No Change)
RXELECIDLE_CFG[2:0]
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド か ら のデフ ォ ル ト 値を使用 し て く だ さ い。
RXOOB_CLK_CFG
1 ビ ッ ト バイナ リ
1'b0 = sysclk を選択する
1'b1 = ポー ト sigvalidclk を選択す る
RXOOB_CFG[8:0]
9 ビ ッ ト バイナ リ
OOB ブ ロ ッ ク の コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。ウ ィ ザー ド か ら のデ
フ ォ ル ト 値を使用 し て く だ さ い。
SATA_BURST_VAL[2:0]
3 ビ ッ ト バイナ リ
SAS/SATA の COM の一致を宣言す る ために必要なバース ト 数を示 し ます。
デフ ォ ル ト 値は 3'b100 です。
SATA_EIDLE_VAL[2:0]
3 ビ ッ ト バイナ リ
SAS/SATA の COM の一致を宣言す る ために必要な ア イ ド ル数を示 し ます。
デフ ォ ル ト 値は 3'b100 です。
SAS_MIN_COM
整数
1-63。 SAS/SATA の COM FSM に対す る バース ト 範囲の下限値を示 し ます。
デフ ォ ル ト 値は 36 です。
SATA_MIN_INIT
整数
1-63。 SAS の COMSAS シーケ ン ス中におけ る ア イ ド ル カ ウ ン ト の下限値
を示 し ます。 デフ ォ ル ト 値は 12 です。
SATA_MIN_WAKE
整数
1-63。 SAS/SATA の COMINIT/COMRESET シーケ ン ス中におけ る ア イ ド ル
カ ウ ン ト の下限値を示 し ます。 デフ ォ ル ト 値は 4 です。
SATA_MAX_BURST
整数
1-63。 SAS/SATA の COM FSM に対す る バース ト 範囲の上限値を示 し ます。
デフ ォ ル ト 値は 8 です。
SATA_MIN_BURST
整数
1-61。 SAS/SATA の COM FSM に対す る バース ト 範囲の下限値を示 し ます。
デフ ォ ル ト 値は 8 です。
SAS_MAX_COM
整数
1-127。SAS の COMSAS シーケ ン ス中におけ る ア イ ド ル カ ウ ン ト の上限値
を示 し ます。 デフ ォ ル ト 値は 64 です。
SATA_MAX_INIT
整数
1-63。 SAS/SATA の COMINIT/COMRESET シーケ ン ス中におけ る ア イ ド ル
カ ウ ン ト の上限値を示 し ます。 デフ ォ ル ト 値は 21 です。
SATA_MAX_WAKE
整数
1-63。 SAS/SATA の COMWAKE シーケ ン ス中におけ る ア イ ド ル カ ウ ン ト
の上限値を示 し ます。 デフ ォ ル ト 値は 7 です。
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第 4 章 : レ シーバー
GTY 使用モー ド
OOB を使用す る には、 次の RX 終端の条件を適用す る 必要があ り ます。
•
AC カ ッ プ リ ン グの場合 : 終端電圧は 800mV 以上にする
•
DC カ ッ プ リ ン グの場合 : 終端電圧は 900mV 以上にする
図 4-7 に、 OOB ク ロ ッ キ ン グ回路の構造を示 し ます。 sysclk ソ ース を制御す る ポー ト は TXSYSCLKSEL です。 こ の
ポー ト を 1'b0 に設定す る と チ ャ ネル PLL か ら の基準 ク ロ ッ ク を選択 し 、1'b1 に設定する と 共通 PLL か ら の基準 ク
ロ ッ ク を選択 し ます。
X-Ref Target - Figure 4-7
TXSYSCLKSEL
Port
Ref Clock Source
from CPLL
Attribute
OOBDIVCTL[1:0]
0
0
/N
Ref Clock Source
From QPLL
OOB Block
1
1
SIGVALIDCLK
Port
Attribute
RXOOB_CLK_CFG
UG578_c4_07_061114
図 4-7 : OOB 検出回路のク ロ ッ キング方法
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第 4 章 : レ シーバー
RX イ コ ラ イザー (DFE および LPM)
機能の説明
シ リ アル リ ン ク の BER (ビ ッ ト エ ラ ー レー ト ) 性能は、 ト ラ ン ス ミ ッ タ ー、 伝送媒体、 お よ びレ シーバーの機能その
も のです。 伝送媒体ま たはチ ャ ネルの帯域幅は制限 さ れてい る ため、 こ れを通っ て進む信号には劣化や歪みが発生 し
ます。
消費電力 と 性能間のシ ス テ ム レベルの ト レー ド オ フ に応 じ て GTY レ シーバーに利用可能な 2 つの種類の適応フ ィ ル
タ ーがあ り ます。チ ャ ネルの損失を低減す る よ う に消費電力を最適化す る ため、GTY レ シーバーには低消費電力モー
ド (LPM) と い う 電力効率に優れた ア ダプテ ィ ブ モー ド があ り ます (図 4-8 を参照)。損失の大 き いチ ャ ネルに イ コ ラ イ
ゼーシ ョ ン を適用す る 場合は、 DFE モー ド を利用で き ます。 GTY ト ラ ン シーバーは、 図 4-9 を参照 し て く だ さ い。
DFE は、 リ ニア イ コ ラ イ ザーを使用 し た場合 よ り も 、 フ ィ ル タ ー パ ラ メ ー タ ーの近似調整が可能なため、 転送チ ャ
ネルの損失を さ ら に補正で き ます。 ただ し 、 DFE では転送ビ ッ ト のプ リ カー ソ ルを除去で き ず、 ポ ス ト カー ソ ルの調
整にのみ対応 し てい ます。 リ ニア イ コ ラ イ ザーはプ リ カー ソ ルお よ びポ ス ト カー ソ ルのゲ イ ンに対応可能です。GTY
RX の DFE モー ド は離散時間に対応す る ハ イ パ ス (広域) フ ィ ル タ ーです。 DFE の タ ッ プ値は、 適応アルゴ リ ズ ム で
設定 さ れ る こ の フ ィ ル タ ーの係数です。
X-Ref Target - Figure 4-8
p
n
Termination
RX Data Path: LPM Mode
Linear
EQ
KL
KH
Fixed
Gain
AGC
Data to PCS
SIPO
KL,KH
LPM
Adaptation
Controller
UG578_c4_08_061114
図 4-8 : LPM モー ド
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-9
p
n
Termination
RX Data Path: GTY DFE Mode
Linear
EQ
DFEKL
AGC
+
SIPO
UT
Data to PCS
H2
MMSE
Adaption
Controller
H3
VP
H4
H5
DFEKL, AGC, UT, H2-HB
H6
+
H7
H8
H9
HA
HB
UG578_c4_09_061114
図 4-9 : GTY DFE モー ド
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第 4 章 : レ シーバー
ポー ト および属性
表 4-9 に、 RX イ コ ラ イ ザーのポー ト を示 し ます。
表 4-9 : RX イ コ ラ イザーのポー ト
方向
クロッ ク
ド メ イン
RXLPMEN
入力
RXUSRCLK2
RX デー タ パ ス
0 : DFE
1 : LPM
RXDFELPMRESET
入力
RXUSRCLK2
LPM お よ び DFE デー タ パ ス を リ セ ッ ト し ま
す。 適応 (値) を初期化す る ため、 モー ド を切 り
替えた後に ト グルす る 必要あ り ます。
{RXOSHOLD, RXOSOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} DFE
2'b00 : OS のオ フ セ ッ ト キ ャ ン セ レーシ ョ
ン ループ を適応
2'b10 : 現在の適応値を固定
2'bx1 : RXDFE_OS_CFG0 属性に応 じ て OS
値を上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXLPMLFHOLD, RXLPMLFKLOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX LPM
2'b00 : KL の周波数低減ループ を適応
2'b10 : 現在の適応値を固定
2'bx1 : RXDFELPM_KL_CFG0 属性に応 じ
て KL 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXLPMHFHOLD, RXLPMHFOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX LPM
2'b00 : KH の周波数増加ループを適応
2'b10 : 現在の適応値を固定
2'bx1 : RXLPM_KH_CFG0 属性に応 じ て
KH 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFEAGCHOLD, RXDFEAGCOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : AGC (Automatic Gain Control : 自動ゲ
イ ン制御) ループ を適応
2'b10 : 現在の AGC 適応値を固定
2'bx1 : RX_DFE_AGC_CFG0 属性に応 じ て
AGC 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFELFHOLD, RXDFELFOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : KL の周波数低減ループ を適応
2'b10 : 現在の KL 適応値を固定
2'bx1 : RXDFELPM_KL_CFG0 属性に応 じ
て KL 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFEUTHOLD, RXDFEUTOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : UT の展開 さ れていない し き い値
ループ を適応
2'b10 : 現在の UT 適応値を固定
2'bx1 : RXDFE_UT_CFG0 属性に応 じ て UT
値を上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
ポー ト
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説明
137
第 4 章 : レ シーバー
表 4-9 : RX イ コ ラ イザーのポー ト (続き)
方向
クロッ ク
ド メ イン
{RXDFEVPHOLD, RXDFEVPOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : VP 電圧ピー ク ループ を適応
2'b10 : 現在の VP 適応値を固定
2'bx1 : RXDFE_VP_CFG0 属性に応 じ て VP
値を上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP2HOLD, RXDFETAP2OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP2 ループ を適応
2'b10 : 現在の TAP2 適応値を固定
2'bx1 : RXDFE_H2_CFG0 属性に応 じ て
TAP2 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP3HOLD, RXDFETAP3OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP3 ループ を適応
2'b10 : 現在の TAP3 適応値を固定
2'bx1 : RXDFE_H3_CFG0 属性に応 じ て
TAP3 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP4HOLD, RXDFETAP4OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP4 ループ を適応
2'b10 : 現在の TAP4 適応値を固定
2'bx1 : RXDFE_H4_CFG0 属性に応 じ て
TAP4 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP5HOLD, RXDFETAP5OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP5 ループ を適応
2'b10 : 現在の TAP5 適応値を固定
2'bx1 : RXDFE_H5_CFG0 属性に応 じ て
TAP5 値を上書 き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFEXYDEN
入力
RXUSRCLK2
予約。 1'b1 に設定す る 。
RXMONITORSEL[1:0]
入力
非同期
RXMONITOROUT[6:0]
ポー ト
説明
予約。 ウ ィ ザー ド の推奨値を使用し て く だ さ い。
出力
非同期
予約。 ウ ィ ザー ド の推奨値を使用し て く だ さ い。
{RXDFETAP6HOLD, RXDFETAP6OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : T AP6 ループを適応
2'b10 : 現在の TAP6 適応値を固定
2'bx1 : 予約済み属性に応 じ て TAP6 値を上
書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP7HOLD, RXDFETAP7OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP7 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP7 値を上
書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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138
第 4 章 : レ シーバー
表 4-9 : RX イ コ ラ イザーのポー ト (続き)
方向
クロッ ク
ド メ イン
{RXDFETAP8HOLD, RXDFETAP8OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP8 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP8 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP9HOLD, RXDFETAP9OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP9 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP9 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP10HOLD, RXDFETAP10OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP10 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP10 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP11HOLD, RXDFETAP11OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP11 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP11 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP12HOLD, RXDFETAP12OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP12 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP12 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP13HOLD, RXDFETAP13OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP13 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP13 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP14HOLD, RXDFETAP14OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP14 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP14 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
{RXDFETAP15HOLD, RXDFETAP15OVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN} RX DFE
2'b00 : TAP15 ループ を適応
2'b10 : 現在値を固定
2'bx1 : 予約済み属性に応 じ て TAP15 値を
上書き
ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
ポー ト
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139
第 4 章 : レ シーバー
表 4-9 : RX イ コ ラ イザーのポー ト (続き)
方向
クロッ ク
ド メ イン
RXDFEAGCCTRL[1:0]
入力
RXUSRCLK2
RX DFE : 予約。 ウ ィ ザー ド の推奨値を使用 し
て く だ さ い。
RXOSINTEN
入力
RXUSRCLK2
RX LPM お よ び DFE : 予約。 ウ ィ ザー ド の推奨
値を使用 し て く だ さ い。
RXOSINTCFG[3:0]
入力
RXUSRCLK2
RX LPM お よ び DFE : 予約。 ウ ィ ザー ド の推奨
値を使用 し て く だ さ い。
RXOSINTOVRDEN
入力
RXUSRCLK2
RX LPM お よ び DFE : 予約。 ウ ィ ザー ド の推奨
値を使用 し て く だ さ い。
RXOSINTSTROBE
入力
RXUSRCLK2
RX LPM お よ び DFE : 予約。 ウ ィ ザー ド の推奨
値を使用 し て く だ さ い。
RXOSINTSTROBESTARTED
入力
RXUSRCLK2
RX LPM お よ び DFE : 予約。 ウ ィ ザー ド の推奨
値を使用 し て く だ さ い。
{RXOSINTHOLD,RXOSINTTESTOVRDEN}
入力
RXUSRCLK2
{HOLD,OVRDEN}
2'b00 : 予約。 ウ ィ ザー ド の推奨値を使用 し
て く だ さ い。
2'b10 : 予約。 ウ ィ ザー ド の推奨値を使用 し
て く だ さ い。
2'bx1 : 予約。 ウ ィ ザー ド の推奨値を使用 し
て く だ さ い。
RXDFEVSEN
入力
RXUSRCLK2
予約。 ウ ィ ザー ド の推奨値を使用し て く だ さ い。
RXDFEXYDEN
入力
RXUSRCLK2
予約。 ウ ィ ザー ド の推奨値を使用し て く だ さ い。
RXOSINTDONE
出力
RXUSRCLK2
予約。 ウ ィ ザー ド の推奨値を使用し て く だ さ い。
RXOSINTSTARTED
出力
非同期
予約。
RXOSINTSTROBEDONE
出力
非同期
予約。
{RXLPMOSHOLD, RXLPMOSOVRDEN}
入力
RXUSRCLK2
{HOLD, OVRDEN} RX LPM
2'b00 : OS のオ フ セ ッ ト キ ャ ン セ レーシ ョ
ン ループ を適応
2'b10 : 現在の適応値を固定
2'bx1 : RXLPM_OS_CFG0 属性に応 じ て OS
値を上書き 。ウ ィ ザー ド の推奨値を使用 し て
く だ さ い。
{RXLPMGCHOLD, RXLPMGCOVRDEN}
入力
RXUSRCLK2
{HOLD, OVRDEN} RX LPM
2'b00 : ゲ イ ン制御ループ を適応
2'b10 : 現在の適応値を固定
2'bx1 : RXLPM_GC_CFG 属性に応 じ て KH
値を上書き 。 ウ ィ ザー ド の推奨値を使用 し
て く だ さ い。
ポー ト
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140
第 4 章 : レ シーバー
表 4-10 に、 RX イ コ ラ イ ザーの属性を示 し ます。
表 4-10 : RX イ コ ラ イザーの属性
属性
タ イプ
説明
RX_AFE_CM_EN
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_BIAS_CFG0
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_CTLE3_LPF
8 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_EN_HI_LR
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SUM_DFETAPREP_EN
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SUM_IREF_TUNE
4 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SUM_RES_CTRL
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SUM_VCMTUNE
4 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SUM_VCM_OVWR
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SUM_VREF_TUNE
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_TUNE_AFE_OS
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXLPM_OS_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXLPM_OS_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_OS_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_OS_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFELPM_KL_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFELPM_KL_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFELPM_KL_CFG2[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXLPM_KH_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXLPM_KH_CFG01[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H2_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H2_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H3_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H3_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H4_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H4_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H5_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H5_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H6_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H6_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H7_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H7_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H8_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H8_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_H9_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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141
第 4 章 : レ シーバー
表 4-10 : RX イ コ ラ イザーの属性 (続き)
属性
タ イプ
説明
RXDFE_H9_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HA_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HA_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HB_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HB_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HC_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HC_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HD_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HD_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HE_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HE_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HF_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_HF_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_UT_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_UT_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_VP_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_VP_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_LPM_HOLD_DURING_EIDLE
1 ビ ッ ト バイナ リ
1'b0 : デフ ォ ル ト 設定。
1'b1 : PCI Express 動作で、 電気的ア イ ド ル状態の終了後に
内部レ ジ ス タ か ら DFE の コ ン テ ン ツ を回復 し ます。 電気的
ア イ ド ルの条件が検出 さ れ る と 、 DFE 回路を リ セ ッ ト 状態
に保持 し ます。
注記 : 信号減衰が大き いチ ャ ネル (Nyquist 周波数で通常
15dB を超え る チ ャ ネル損失) では、 CJPAT/CJTPAT の
101010 シーケ ン ス の よ う に高速変化する デー タ パ タ ーン
は電気的ア イ ド ルを ト リ ガーする 可能性があ る ため、
RX_DFE_LPM_HOLD_DURING_EIDLE を 1'b0 に設定す る
こ と を推奨 し ます。
RX_DFELPM_KLKH_AGC_STUP_EN
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFELPM_CFG0[3:0]
4 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFELPM_CFG1
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_KL_LPM_KH_CFG0[1:0]
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_KL_LPM_KH_CFG1[2:0]
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_KL_LPM_KH_CFG2[3:0]
4 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_KL_LPM_KL_CFG0[1:0]
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_KL_LPM_KL_CFG1[2:0]
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_AGC_CFG0[1:0]
2 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DFE_AGC_CFG1[2:0]
3 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
ADAPT_CFG0[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 4 章 : レ シーバー
表 4-10 : RX イ コ ラ イザーの属性 (続き)
属性
タ イプ
説明
ADAPT_CFG1[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_BIAS_CFG[15:0]
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
DFE_D_X_REL_POS
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
DFE_VCM_COMP_EN
1 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXCFOK_CFG0
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXCFOK_CFG1
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXCFOK_CFG2
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_CFG0
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_CFG1
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_GC_CFG0
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_GC_CFG1
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDFE_GC_CFG2
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
GTY 使用モー ド
LPM モー ド または DFE モー ド を選択する
LPM モー ド は、 Nyquist 周波数でチ ャ ネル損失が 14dB 以下の到達距離が短いアプ リ ケーシ ョ ンに使用す る こ と を推
奨 し ます。
DFE モー ド は、 Nyquist 周波数でチ ャ ネル損失が 8dB 以上の到達距離が中長距離 と な る アプ リ ケーシ ョ ンに使用す る
こ と を推奨 し ます。 DFE モー ド の使用は、 ノ イ ズや ク ロ ス ト ー ク を増加 さ せ る こ と な く チ ャ ネルに イ コ ラ イ ゼーシ ョ
ン を適用 さ せ る のに適 し てい ます。 DFE モー ド の使用は、 ク ロ ス ト ー ク が問題 と な っ てい る 場合やシ ン グル ビ ッ ト
応答の解析で反射が確認 さ れた場合に最適です。
LPM お よ び DFE の両モー ド については、8B/10B アプ リ ケーシ ョ ン ま たはデー タ の ス ク ラ ンブルが適用 さ れていない
場合に使用す る 際は注意が必要です。 デー タ に適切に対応で き る よ う に、 LPM お よ び DFE の両モー ド での自動適応
には、 入力デー タ が ラ ン ダ ム であ る 必要があ り ます。 た と えば、 XAUI アプ リ ケーシ ョ ンでは、 ユーザー ペ イ ロ ー ド
デー タ は ス ク ラ ン ブル さ れてお ら ず、 8B/10B エン コ ー ド さ れてい ます。 ユーザー ペ イ ロ ー ド は一般に ラ ン ダ ム と な
り ますが、 デー タ の周波数成分は本質的にエン コ ー ド に よ っ て制限 さ れてお り 、 繰 り 返 し パ タ ーンが発生 し ない よ う
にプ ロ ト コ ルで規定 さ れてい ません。 こ れ ら の繰 り 返 し パ タ ーンが原因で、 自動適応アルゴ リ ズ ムが理想的な イ コ ラ
イ ゼーシ ョ ンの設定か ら かけ離れた も のにな る 可能性があ り ます。PRBS7 (ま たは高次多項式) に類似 し た特性を持つ
パ タ ーンは十分に ラ ン ダ ムであ る ため、 自動適応は正 し い イ コ ラ イ ゼーシ ョ ンの設定を適切に選択で き ます。
GTY ト ラ ン シーバー : 実行時の LPM および DFE モー ド の切 り 替え
マルチ レー ト アプ リ ケーシ ョ ンでは、 LPM (低 ラ イ ン レー ト ) と DFE (高 ラ イ ン レー ト ) の切 り 替えが要求 さ れ る 可
能性があ り ます。 LPM モー ド と DFE モー ド を切 り 替え る には、 次の手順を実行 し ます。
1.
RXLPMEN (RXLPMEN = ~RXLPMEN) の現在値を反転 し ます。
2.
RXPMARESET を アサー ト し て レ シーバーの PMA を リ セ ッ ト し ます。
RXPMARESET の詳細は、 43 ページの 「RX の初期化お よ び リ セ ッ ト 」 を参照 し て く だ さ い。
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143
第 4 章 : レ シーバー
RX CDR
機能の説明
各 GTYE3_CHANNEL ト ラ ン シーバーの RX にあ る ク ロ ッ ク デー タ リ カバ リ (CDR) 回路は、 入力デー タ ス ト リ ーム
か ら リ カバ リ ク ロ ッ ク と リ カバ リ デー タ を抽出 し ます。 図 4-10 に、 CDR ブ ロ ッ ク のアーキ テ ク チ ャ の詳細を示 し ま
す。 わか り やすい よ う に ク ロ ッ ク パス を破線で示 し てい ます。
X-Ref Target - Figure 4-10
RXP/N
Linear EQ
Edge
Sampler
DFE
Data
Sampler
DEMUX
CDR FSM
PI(X)
DEMUX
RX DATA
PI(D)
Recovered Clock
PLL
UG578_c4_10_061614
図 4-10 : CDR の詳細図
GTYE3_CHANNEL ト ラ ン シーバーでは、 位相 ロ ーテー タ ーを搭載 し た CDR アーキ テ ク チ ャ を採用 し てい ます。 入力
さ れたデー タ は、 最初に レ シーバーの イ コ ラ イ ゼーシ ョ ン ス テージ を通過 し ます。 平均化 さ れたデー タ は、 エ ッ ジ
サン プ ラ ーお よ びデー タ サ ンプ ラ ーでキ ャ プチ ャ さ れ ます。 デー タ サンプ ラ ーでキ ャ プチ ャ さ れたデー タ は、 CDR
ス テー ト マシ ン を通過 し てダ ウ ン ス ト リ ームの ト ラ ン シーバー ブ ロ ッ ク へ転送 さ れます。
CDR ス テー ト マシ ンは、 エ ッ ジ サ ン プ ラ ー と デー タ サン プ ラ ーの両方のデー タ を使用 し て入力デー タ ス ト リ ーム
の位相を判断 し 、 位相補間 (PI) を制御 し ます。 エ ッ ジ サン プ ラ ーの位相はデー タ ス ト リ ームが変更す る 部分に位置
し 、 デー タ サンプ ラ ーの位相はデー タ ア イ の中央に位置 し ます。
X-Ref Target - Figure 4-11
E0
E1
D0
E2
D1
UG578_c4_11_061614
図 4-11 : CDR サン プ ラ ーの位置
CPLL ま たは QPLL が位相 イ ン タ ーポ レー タ ーに基本 ク ロ ッ ク を提供 し 、 位相補間が高精度で等間隔のサンプ リ ン グ
位相を生成す る こ と に よ っ て、 CDR ス テー ト マシ ンの細かい位相制御が可能にな り ます。 CDR ス テー ト マシ ンは、
ロ ーカル PLL 基準 ク ロ ッ ク か ら 周波数オ フ セ ッ ト が あ る 入力デー タ ス ト リ ーム を ト ラ ッ キ ン グ で き ま す。 CDR ス
テー ト マシ ンは、 ロ ーカル PLL 基準 ク ロ ッ ク か ら 周波数オ フ セ ッ ト があ る 入力デー タ ス ト リ ーム を ト ラ ッ キ ン グで
き ます。
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144
第 4 章 : レ シーバー
ポー ト および属性
表 4-11 に、 CDR のポー ト を示 し ます。
表 4-11 : CDR のポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
RXCDRFREQRESET
入力
非同期
CDR の周波数検出器を リ セ ッ ト し ます。
RXCDRHOLD
入力
非同期
CDR 制御ループ を停止状態に保持 し ます。
RXCDROVRDEN
入力
非同期
予約。
RXCDRRESET
入力
非同期
予約。 Low に接続 し て く だ さ い。
RXCDRRESETRSV
入力
非同期
予約。
RXRATE[2:0]
入力
RXUSRCLK2
RXCDRLOCK
出力
非同期
予約。
RXCDRPHDONE
出力
非同期
予約。
GTY ト ラ ン シーバー RX で有効な PLL 分周器の値を自動
的に変更する ダ イ ナ ミ ッ ク ピ ンです。 こ れ ら のポー ト は、
PCI Express やその他の規格で使用 さ れます。
000 : RXOUT_DIV 属性を使用
001 : 1 で分周
010 : 2 で分周
011 : 4 で分周
100 : 8 で分周
101 : 16 で分周
110 : 32 で分周
111 : 1 で分周
RXBUF_RESET_ON_RATE_CHANGE 属性が、 オプシ ョ ン
の自動 リ セ ッ ト 機能を有効に し ます。
表 4-12 に、 CDR 関連の属性を示 し ます。
表 4-12 : CDR の属性
タ イプ
説明
RXCDR_CFG0_GEN3
属性
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG1_GEN3
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG2_GEN3
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG3_GEN3
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG4_GEN3
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG5_GEN3
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG0
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG1
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
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第 4 章 : レ シーバー
表 4-12 : CDR の属性 (続き)
タ イプ
説明
RXCDR_CFG2
属性
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG3
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG4
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_CFG5
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_LOCK_CFG0
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_LOCK_CFG1
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
RXCDR_LOCK_CFG2
16 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。 ウ ィ ザー ド の推奨値を
使用 し て く だ さ い。
バイナ リ
1'b0 : デフ ォ ル ト 設定。
1'b1 : CDR は、PCI Express 動作におけ る 電気的ア イ ド ル
状態のオプ シ ョ ン リ セ ッ ト シーケ ン ス 中に内部 ス テー
ト を保持で き ます。
RXCDR_HOLD_DURING_EIDLE
注記 : 信号減衰が大 き いチ ャ ネル (Nyquist 周波数で通常
15dB を超え る チ ャ ネル損失) では、 CJPAT/CJTPAT の
101010 シーケ ン ス の よ う に高速変化す る デー タ パ タ ー
ン は電気的ア イ ド ル を ト リ ガーす る 可能性が あ る た め、
RXCDR_HOLD_DURING_EIDLE を 1'b0 に設定す る こ
と を推奨 し ます。
RXCDR_FR_RESET_ON_EIDLE
バイナ リ
1'b0 : デフ ォ ル ト 設定。
1'b1 : PCI Express 動作におけ る 電気的ア イ ド ル状態のオ
プシ ョ ン リ セ ッ ト シーケ ン ス中に CDR 周波数の自動 リ
セ ッ ト 機能を有効に し ます。
注記 : 信号減衰が大 き いチ ャ ネル (Nyquist 周波数で通常
15dB を超え る チ ャ ネル損失) では、 CJPAT/CJTPAT の
101010 シーケ ン ス の よ う に高速変化す る デー タ パ タ ー
ン は電気的ア イ ド ル を ト リ ガーす る 可能性が あ る た め、
RXCDR_FR_RESET_ON_EIDLE を 1'b0 に設定す る こ と
を推奨 し ます。
RXCDR_PH_RESET_ON_EIDLE
バイナ リ
1'b0 : デフ ォ ル ト 設定。
1'b1 : PCI Express 動作におけ る 電気的ア イ ド ル状態のオ
プ シ ョ ン リ セ ッ ト シーケ ン ス 中に CDR 位相の自動 リ
セ ッ ト 機能を有効に し ます。
注記 : 信号減衰が大 き いチ ャ ネル (Nyquist 周波数で通常
15dB を超え る チ ャ ネル損失) では、 CJPAT/CJTPAT の
101010 シーケ ン ス の よ う に高速変化す る デー タ パ タ ー
ン は電気的ア イ ド ル を ト リ ガーす る 可能性が あ る た め、
RXCDR_PH_RESET_ON_EIDLE を 1'b0 に設定す る こ と
を推奨 し ます。
RXPI_CFG0
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バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 4 章 : レ シーバー
表 4-12 : CDR の属性 (続き)
属性
タ イプ
説明
RXPI_CFG1
2 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPI_CFG2
2 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPI_CFG3
2 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPI_CFG4
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPI_CFG5
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPI_CFG6
3 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_WIDEMODE_CDR
1 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
CDR_SWAP_MODE_EN
1 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 4 章 : レ シーバー
RX のフ ァ ブ リ ッ ク ク ロ ッ ク出力制御
機能の説明
RX ク ロ ッ ク 分周制御ブ ロ ッ ク は、 2 つの コ ン ポーネ ン ト (シ リ アル ク ロ ッ ク 分周制御、 パ ラ レル ク ロ ッ ク 分周制御
と セ レ ク タ ー制御) で構成 さ れてい ます。 図 4-12 に、 ク ロ ッ ク 分周器 と セ レ ク タ ーの詳細図を示 し ます。
X-Ref Target - Figure 4-12
GTYE3_CHANNEL (GTY Transceiver Primitive)
RX PMA
RX PCS
RXP/N
RX DATA
RX DATA to
Downstream PCS Blocks
SIPO
CDR
RX Polarity
Control
Phase
Interp.
÷D
{1,2,4,8
16,32}
÷
÷
{2,4,8}
{4,5}
RXOUTCLKPCS
RX PROG.
DIV
RXPLLCLKSEL
RXRECCLKOUT
10 11 00
‘1’
QPLL1CLK
000
RXOUTCLKPCS
QPLL0CLK
001
RXSYSCLKSEL
RXOUTCLKPMA
CPLL
RXPLLREFCLK_DIV1
00
QPLL0REFCLK
10
QPLL1REFCLK
RXPLLREFCLK_DIV2
÷2
RXPROGDIVCLK
Delay
Aligner
0
RXOUTCLK
010
011
1
100
101
11
RXDLYBYPASS
RXOUTCLKSEL
RXOUTCLKFABRIC
REFCLK Sel
REFCLK Distribution
Output to
GTYE3_COMMON and
GTYE3_CHANNEL
IBUFDS_GTE3
MGT REFCLK[0/1]P
O
MGT REFCLK[0/1]N
ODIV2
Output Clock to BUFG_GT
REFCLK_HROW_CK_SEL
UG578_c4_12_061614
図 4-12 : RX シ リ アルお よびパラ レル ク ロ ッ ク分周器
図 4-12 について説明 し ます。
1.
RXOUTCLKPCS お よ び RXOUTCLKFABRIC は冗長出力であ る ため、 新規デザ イ ンには RXOUTCLK を使用 し て
く だ さ い。
2.
RXOUTCLK は、 BUFG_GT を介す る イ ン タ ー コ ネ ク ト ロ ジ ッ ク ク ロ ッ ク の ソ ース と し て使用 さ れます。
3.
GTYE3_CHANNEL プ リ ミ テ ィ ブには、 CPLL が 1 つだけ あ り ます。 適用で き る 場合は、 GTYE3_COMMON の
QPLL も 使用で き ます。
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148
第 4 章 : レ シーバー
4.
1/4 ま たは 1/5 分周ブ ロ ッ ク の選択は、 GTYE3_CHANNEL プ リ ミ テ ィ ブの RX_DATA_WIDTH 属性で制御 さ れま
す。 RX_DATA_WIDTH = 16、 32、 64、 ま たは 128 の場合は、 1/4 が選択 さ れます。 RX_DATA_WIDTH = 20、 40、
80、 ま たは 160 の場合は、 1/5 が選択 さ れます。
5.
1/2、 1/4 ま たは 1/8 分周ブ ロ ッ ク の選択は、 GTYE3_CHANNEL プ リ ミ テ ィ ブの RX_INT_DATAWIDTH 属性で制
御 さ れます。
RX_INT_DATAWIDTH = 0 (2 バ イ ト の内部デー タ パ ス) と す る と 1/2 が選択 さ れます。
RX_INT_DATAWIDTH = 1 (4 バ イ ト の内部デー タ パ ス) と す る と 1/4 が選択 さ れ、
RX_INT_DATAWIDTH = 2 (8 バ イ ト の内部デー タ パ ス) と す る と 1/8 が選択 さ れます。
6.
ク ロ ッ ク リ ソ ース (BUFG_GT な ど) の配置制約お よ び制限の詳細は、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ
リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 3] を参照 し て く だ さ い。
シ リ アル ク ロ ッ ク 分周器
各 ト ラ ン ス ミ ッ タ ー PMA モジ ュ ールには、 PLL か ら の ク ロ ッ ク を分周 し て低 ラ イ ン レ ー ト を サポー ト す る 分周器
(D) があ り ます。 こ のシ リ アル ク ロ ッ ク 分周器は、 ラ イ ン レー ト が一定のアプ リ ケーシ ョ ンに対 し て あ ら か じ め設定
で き ます。 ま た、 複数の ラ イ ン レー ト を使用す る アプ リ ケーシ ョ ンでは、 動的に変更する こ と も 可能です。 シ リ アル
分周器の制御については、 表 4-13 を参照 し て く だ さ い。 各ス ピー ド グ レー ド の ラ イ ン レー ト 範囲は、 UltraScale デ
バ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
ラ イ ン レ ー ト が一定の ア プ リ ケ ーシ ョ ン で D 分周器 を 使用す る 場合は、 RXOUT_DIV 属性 を 適切な値に設定 し 、
RXRATE ポー ト を 3'b000 に接続す る 必要があ り ます。 詳細は、 表 4-13 の 「属性を使用す る 固定設定」 を参照 し て
く だ さ い。
複数 ラ イ ン レー ト を使用す る アプ リ ケーシ ョ ンで分周器 (D) を使用す る 場合は、 RXRATE ポー ト を使用 し て D 値を
動的に選択 し ます。 RXOUT_DIV 属性 と RXRATE ポー ト は、 デバ イ ス設定時に同 じ D 値を設定す る 必要があ り ます。
デバ イ ス コ ン フ ィ ギ ュ レーシ ョ ン完了後に、 RXRATE ポー ト を使用 し て D 値を動的に変更 し ます。 詳細は、 表 4-13
の 「ポー ト を使用す る 動的設定」 を参照 し て く だ さ い。
表 4-13 : RX PLL 出力分周器の設定
分周器 (D) の値
属性を使用する固定設定
ポー ト を使用する動的制御
1
RXOUT_DIV = 1
RXRATE = 3'b000
RXOUT_DIV = Ignored
RXRATE = 3'b001
2
RXOUT_DIV = 2
RXRATE = 3'b000
RXOUT_DIV = Ignored
RXRATE = 3'b010
4
RXOUT_DIV = 4
RXRATE = 3'b000
RXOUT_DIV = Ignored
RXRATE = 3'b011
8
RXOUT_DIV = 8
RXRATE = 3'b000
RXOUT_DIV = Ignored
RXRATE = 3'b100
16
RXOUT_DIV = 16
RXRATE = 3'b000
RXOUT_DIV = Ignored
RXRATE = 3'b101
32
RXOUT_DIV = 32
RXRATE = 3'b000
RXOUT_DIV = Ignored
RXRATE = 3'b110
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第 4 章 : レ シーバー
パ ラ レル ク ロ ッ ク 分周器およびセ レ ク タ ー
RX ク ロ ッ ク 分周器制御ブ ロ ッ ク か ら のパ ラ レル ク ロ ッ ク 出力は、 ラ イ ン レー ト お よ びプ ロ ト コ ルの要件に応 じ て、
イ ン タ ー コ ネ ク ト ロ ジ ッ ク ク ロ ッ ク と し て使用で き ます。
イ ン タ ー コ ネ ク ト ロ ジ ッ ク の推奨 ク ロ ッ ク は、 いずれかの GTY ト ラ ン シーバーか ら 出力 さ れ る RXOUTCLK です。
ま た、MGTREFCLK を直接 イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ接続 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク ク ロ ッ ク と し て使用す
る こ と も 可能です。 RXOUTCLK は、 固定デー タ パ ス遅延のために RX バ ッ フ ァ ーをバ イ パ スす る アプ リ ケーシ ョ ン
で使用 さ れ る 出力遅延制御があ る 通常アプ リ ケーシ ョ ン で使用 さ れ ます。 詳細は、 181 ページの 「RX バ ッ フ ァ ーの
バ イ パ ス」 を参照 し て く だ さ い。
RXOUTCLKSEL ポー ト で入力セ レ ク タ ーを制御 し 、 TXOUTCLK ポー ト か ら 次の よ う な ク ロ ッ ク を出力で き ます。
•
RXOUTCLKSEL = 3'b001 : PCS ブ ロ ッ ク で余分な遅延を招 く ため、 推奨 さ れてい ません。
•
RXOUTCLKSEL = 3'b010 : RXOUTCLKPMA は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク で用い ら れ る リ カバ リ ク ロ ッ ク で
す。 こ の ク ロ ッ ク は、 ク ロ ッ ク 補正機能がないプ ロ ト コ ルで使用 さ れ、 デー タ に同期する ク ロ ッ ク や リ カバ リ ク
ロ ッ ク が必要な場合、 ま たはダ ウ ン ス ト リ ーム イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ ク ロ ッ ク を提供す る 場合に使用 さ
れます。 ま た、 RX PCS ブ ロ ッ ク に も 使用 さ れます。 こ の ク ロ ッ ク は、 関連する リ セ ッ ト 信号に よ っ て PLL ま た
は CDR が リ セ ッ ト さ れ る と き 中断 さ れます。
•
RXOUTCLKSEL = 3'b011 ま たは 3'b100 : RXPLLREFCLK_DIV1 ま たは RXPLLREFCLK_DIV2 : CPLL ま たは
QPLL (RXSYSCLKSEL の設定に依存) へ入力 さ れ る 基準 ク ロ ッ ク です。イ ン タ ーコ ネ ク ト ロ ジ ッ ク へ リ カバ リ ク
ロ ッ ク を出力す る 必要がない場合は、 RXPLLREFCLK_DIV1 ま たは RXPLLREFCLK_DIV2 を シ ス テ ム ク ロ ッ ク
と し て使用で き ます。 ただ し 、 通常は TXOUTCLK を シ ス テ ム ク ロ ッ ク と し て使用 し ます。
RX プ ログ ラ マ ブル分周器
図 4-12 に示す RX プ ロ グ ラ マブル分周器は、パ ラ レル出力 ク ロ ッ ク を生成する ために CDR か ら の リ カバ リ ク ロ ッ ク
を使用 し ます。 リ カバ リ ク ロ ッ ク 、 RX プ ロ グ ラ マブル分周器、 お よ び BUFG_GT を用い る こ と に よ り 、 イ ン タ ー コ
ネ ク ト ロ ジ ッ ク の PLL ま た は MMCM リ ソ ー ス を 使用す る 代わ り に RXOUTCLK (RXOUTCLKSEL = 101) を イ ン
タ ー コ ネ ク ト ロ ジ ッ ク の ク ロ ッ ク ソ ース と し て利用で き ます。 プ ロ グ ラ マブル分周器の出力 ク ロ ッ ク は、 出力に設
定 さ れてい る ト ラ ン シーバー基準 ク ロ ッ ク ピ ンに送出する こ と も で き ます。 サポー ト さ れ る 分周器の値は、 4、 5、 8、
10、 16、 16.5、 20、 32、 33、 40、 64、 66、 80、 100、 128、 132、 160、 お よ び 200 です。 表 4-14 お よ び表 4-15 に、 プ
ロ グ ラ マブル分周器のポー ト お よ び属性を それぞれ示 し ます。
表 4-14 : RX プ ログ ラ マ ブル分周器のポー ト
方向
クロ ッ ク ド メ イン
説明
RXPROGDIVRESET
ポー ト
入力
非同期
ア ク テ ィ ブ High の場合、 分周器のほかに、
RXPRGDIVRESETDONE ス テ ー タ ス 信号 も リ セ ッ ト
し ます。入力 ク ロ ッ ク ソ ース に割 り 込みが発生す る 場
合は常に、 リ セ ッ ト を実行 し ます。
RXPRGDIVRESETDONE
出力
非同期
入力 ク ロ ッ ク が安定 し ていて リ セ ッ ト が実行 さ れ、 そ
の リ セ ッ ト が完了 し て出力 ク ロ ッ ク が安定 し て い る
場合、 ア ク テ ィ ブ High にな り ます。
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第 4 章 : レ シーバー
表 4-15 : RX プ ログ ラ マ ブル分周器の属性
属性
タ イプ
説明
実数
RX プ ロ グ ラ マブル分周器の値を設定 し ます。 有効な設定値は、 4、
5、 8、 10、 16、 16.5、 20、 32、 33、 40、 64、 66、 80、 お よ び 100 で
す。RX_PROGDIV_CFG と RX_PROGDIV_RATE を組み合わせた も
のが、 RX プ ロ グ ラ マブル分周器全体の分周値 と な り ます。
RX_DIVRESET_TIME
5 ビ ッ ト バイナ リ
予約。 RX プ ロ グ ラ マブル分周器 リ セ ッ ト に適用 さ れ る 時間を示 し
ます。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPROGDIVRESET を使用 し て リ セ ッ ト プ ロ セ ス を開始する 場合
は、 0 以外の値に設定 し て く だ さ い。
RX_PROGDIV_RATE
16 ビ ッ ト バ イ ナ リ
[15:1] : 予約
[0] : 前置分周器の値を選択 し ます。
1'b1 : /1
1'b0 : /2
RX_PROGDIV_CFG
ポー ト および属性
表 4-16 に、 RX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御で使用す る ポー ト を示 し ます。
表 4-16 : RX のフ ァ ブ リ ッ ク ク ロ ッ ク 出力制御のポー ト
方向
クロ ッ ク ド メ イン
RXOUTCLKSEL[2:0]
ポー ト
入力
非同期
RXRATE[2:0]
入力
RXUSRCLK2
RX シ リ アル ク ロ ッ ク 分周器 D (表 4-13 を参照) の設定を動
的に制御 し 、RXOUT_DIV 属性 と 組み合わせて使用 さ れます。
3'b000 : RXOUT_DIV 分周器の値を使用
3'b001 : 分周値 D は 1
3'b010 : 分周値 D は 2
3'b011 : 分周値 D は 4
3'b100 : 分周値 D は 8
3'b101 : 分周値 D は 16
3'b110 : 分周値 D は 32
RXOUTCLKFABRIC
出力
クロック
テ ス ト 用に予約 さ れてい る 冗長出力です。 RXOUTCLKSEL =
3'b011 に設定 さ れた RXOUTCLK を代わ り に使用 し て く だ
さ い。
RXOUTCLK
出力
クロック
イ ン タ ー コ ネ ク ト ロ ジ ッ ク で使用 さ れ る 推奨 ク ロ ッ ク です。
RXOUTCLK の入力セ レ ク タ ー と な り 、 PLL 入力基準 ク ロ ッ
ク が イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ接続で き ます。
RXOUTCLKPCS
出力
クロック
冗長出力です。 RXOUTCLKSEL = 3'b001 に設定 さ れた
RXOUTCLK を代わ り に使用 し て く だ さ い。
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説明
マルチプ レ ク サーのセ レ ク ト 信号を制御 し ます (図 4-12 を
参照)。
3'b000 : 固定 1
3'b001 : RXOUTCLKPCS パ ス
3'b010 : RXOUTCLKPMA パ ス
3'b011 : RXPLLREFCLK_DIV1 パス
3'b100 : RXPLLREFCLK_DIV2 パス
3'b101 : RXPROGDIVCLK パ ス
その他 : 予約。
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第 4 章 : レ シーバー
表 4-16 : RX のフ ァ ブ リ ッ ク ク ロ ッ ク 出力制御のポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
RXRATEDONE
ポー ト
出力
RXUSRCLK2
RXRATE ポー ト が変更 さ れ る と 、こ の RXRATEDONE ポー ト
が RXUSRCLK2 ク ロ ッ ク の 1 サ イ ク ル間アサー ト さ れます。
TRANS_TIME_RATE 属性で、 RXRATE ポー ト が変更 さ れて
か ら RXRATEDONE が ア サー ト さ れ る ま での時間が定義 さ
れます。
RXDLYBYPASS
入力
非同期
RX の遅延調整をバ イ パスする 場合に使用 し ます。
0 : RX の遅延調整回路を使用。 RX バ ッ フ ァ ーがバ イ パ ス
さ れ る 場合は、 1'b0 に設定。
1 : RX の遅延調整回路をバ イ パス。 RX バ ッ フ ァ ーを使用
する 場合は、 1'b1 に設定。
RXRATEMODE
入力
非同期
RX PMA 内の D 出力分周器を RXRATE で非同期に制御す る
か ど う か を指定 し ます。
0 : 同期
1 : 非同期
表 4-17 に、 RX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御で使用す る 属性を示 し ます。
表 4-17 : RX の フ ァ ブ リ ッ ク ク ロ ッ ク出力制御の属性
属性
TRANS_TIME_RATE
RXBUF_RESET_ON_RATE_CHANGE
RXOUT_DIV
RXPMACLK_SEL
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タ イプ
説明
8 ビッ トの
16 進数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。 レー ト が変
更 さ れてか ら PHYSTATUS お よ び RXRATEDONE がアサー ト
さ れ る ま での時間を定義 し ます。
ブール型
整数
文字列
TRUE の場合、 RXRATE で レー ト が変更 さ れ る と RX バ ッ
フ ァ ーが自動的に リ セ ッ ト さ れ る 機能が有効にな り ます。
RX シ リ アル ク ロ ッ ク 分周器の設定を制御 し ま す。 RXRATE
= 3'b000 の場合のみ有効です。 それ以外の場合は、 RXRATE
で制御 さ れます。有効な値は、1、2、4、8、16、お よ び 32 です。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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152
第 4 章 : レ シーバー
表 4-17 : RX の フ ァ ブ リ ッ ク ク ロ ッ ク出力制御の属性 (続き)
属性
RX_CLK25_DIV
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UG578 (v1.0) 2014 年 6 月 23 日
タ イプ
説明
整数
レ シーバー内の一部 ロ ジ ッ ク で使用す る 内部 ク ロ ッ ク を生成
する ために、 RXPLLREFCLK_DIV1 を分周する分周器を設定し
ます。
1 : RXPLLREFCLK_DIV1 ≤ 25MHz
2 : 25MHz ≤ RXPLLREFCLK_DIV1 ≤ 50MHz
3 : 50MHz ≤ RXPLLREFCLK_DIV1 ≤ 75MHz
4 : 75MHz ≤ RXPLLREFCLK_DIV1 ≤ 100MHz
5 : 100MHz ≤ RXPLLREFCLK_DIV1 ≤ 125MHz
6 : 125MHz ≤ RXPLLREFCLK_DIV1 ≤ 150MHz
7 : 150MHz ≤ RXPLLREFCLK_DIV1 ≤ 175MHz
8 : 175MHz ≤ RXPLLREFCLK_DIV1 ≤ 200MHz
9 : 200MHz ≤ RXPLLREFCLK_DIV1 ≤ 225MHz
10 : 225MHz ≤ RXPLLREFCLK_DIV1 ≤ 250MHz
11 : 250MHz ≤ RXPLLREFCLK_DIV1 ≤ 275MHz
12 : 275MHz ≤ RXPLLREFCLK_DIV1 ≤ 300MHz
13 : 300MHz ≤ RXPLLREFCLK_DIV1 ≤ 325MHz
14 : 325MHz ≤ RXPLLREFCLK_DIV1 ≤ 350MHz
15 : 350MHz ≤ RXPLLREFCLK_DIV1 ≤ 375MHz
16 : 375MHz ≤ RXPLLREFCLK_DIV1 ≤ 400MHz
17 : 400MHz ≤ RXPLLREFCLK_DIV1 ≤ 425MHz
18 : 425MHz ≤ RXPLLREFCLK_DIV1 ≤ 450MHz
19 : 450MHz ≤ RXPLLREFCLK_DIV1 ≤ 475MHz
20 : 475MHz ≤ RXPLLREFCLK_DIV1 ≤ 500MHz
21 : 500MHz ≤ RXPLLREFCLK_DIV1 ≤ 525MHz
22 : 525MHz ≤ RXPLLREFCLK_DIV1 ≤ 550MHz
23 : 550MHz ≤ RXPLLREFCLK_DIV1 ≤ 575MHz
24 : 575MHz ≤ RXPLLREFCLK_DIV1 ≤ 600MHz
25 : 600MHz ≤ RXPLLREFCLK_DIV1 ≤ 625MHz
26 : 625MHz ≤ RXPLLREFCLK_DIV1 ≤ 650MHz
27 : 650MHz ≤ RXPLLREFCLK_DIV1 ≤ 675MHz
28 : 675MHz ≤ RXPLLREFCLK_DIV1 ≤ 700MHz
29 : 700MHz ≤ RXPLLREFCLK_DIV1 ≤ 725MHz
30 : 725MHz ≤ RXPLLREFCLK_DIV1 ≤ 750MHz
31 : 750MHz ≤ RXPLLREFCLK_DIV1 ≤ 775MHz
32 : 775MHz ≤ RXPLLREFCLK_DIV1 ≤ 820MHz
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153
第 4 章 : レ シーバー
RX のマージ ン解析
機能の説明
ラ イ ン レー ト が増加 し てチ ャ ネル減衰が悪化する と 、 こ れ ら を補正す る ために RX イ コ ラ イ ザーを多用す る 必要があ
り ます。 こ の と き 、 遠端の リ ン ク 状態はレ シーバー ピ ンでのア イ ダ イ ア グ ラ ム では判断で き ないため、 シ ス テ ム デ
バ ッ グに新た な課題が生 じ ます。 高 ラ イ ン レー ト の場合、 PCB 上の受信ア イ パ タ ーンは、 RX イ コ ラ イ ザーが有効の
場合であ っ て も 完全に閉 じ た状態にな っ て し ま い ます。
GTY ト ラ ン シーバー RX ア イ ス キ ャ ンには、 イ コ ラ イ ザー後の受信ア イ マージ ン を測定お よ び可視化す る 機能があ
り ます。 こ れに よ っ て、 新た な方法で イ コ ラ イ ゼーシ ョ ン設定の効果を診断で き る よ う にな り ま し た。
X-Ref Target - Figure 4-13
UG578_c4_13_061614
図 4-13 : オ フ セ ッ ト フ ァ ン ク シ ョ ン と し て BER を計算する ためのオ フ セ ッ ト サン プル と デー タ サン プル 統計的ア イ (Statistical Eye)
ア イ スキ ャ ンの原理
RX イ コ ラ イ ザー後にサンプ リ ン グ を行 う こ と に よ っ て、 RXDATA は平均化 さ れた差動波形か ら 復元 さ れます。 サン
プ リ ン グの水平方向の位置は CDR 機能で決定 さ れ、 垂直方向の位置は微分 0 です。 こ れを 「デー タ サンプル」 と し
て表 し ます (図 4-13 を参照)。
ア イ ス キ ャ ン機能を有効にす る には、 デー タ のサ ン プル ポ イ ン ト か ら プ ロ グ ラ マブル (水平お よ び垂直方向) オ フ
セ ッ ト を備えたサンプ ラ ーが も う 1 つ必要です。 こ れを 「オ フ セ ッ ト サンプル」 と し て表 し ます (図 4-13 を参照)。
シ ン グル ア イ ス キ ャ ンの測定は、 デー タ サンプルの値 (サンプル数) と オ フ セ ッ ト サンプルがデー タ サンプルに一
致 し ない時間 (エ ラ ー数) の累算に よ っ て成立 し ます。プ ロ グ ラ ム さ れた垂直方向 と 水平方向のオ フ セ ッ ト 位置のビ ッ
ト エ ラ ー率 (BER) は、 サンプル数に対する エ ラ ー数の比率です。 サンプル数の範囲は、 何万単位か ら 1014 (100 兆) 以
上ま で可能です。
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第 4 章 : レ シーバー
水平方向お よ び垂直方向オ フ セ ッ ト の全範囲に対 し て、 こ の BER 測定を繰 り 返す こ と で、 図 4-13 に示す よ う な BER
マ ッ プが生成 さ れます。 こ れは一般的に統計ア イ (Statistical Eye) と 呼ばれ、 カ ラ ー マ ッ プは log10 (BER) を表 し てい
ます。 こ の画像のア イ は、 オシ ロ ス コ ープのア イ よ り も 明 ら かに小 さ く な っ てい ます (図 4-13 を参照)。 こ れは、 サン
プル数が大幅に少な く オシ ロ ス コ ープで測 る こ と ので き ない低頻度のジ ッ タ ーや ノ イ ズに よ っ て縮小 さ れてい る た
めです。
こ の機能は、 受信 さ れ る デー タ パ タ ーン に制限を かけ る こ と がな く 、 RX 設定の変更 も 必要ないため、 アプ リ ケー
シ ョ ン デー タ が受信中で も エ ラ ーを生 じ さ せ る こ と な く 実行で き ま す。 さ ら に、 属性を読み書 き す る 機能のみ必要
で、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク を使用する 必要はあ り ません。
ア イ スキ ャ ンのアーキテ ク チ ャ
図 4-14 に示す灰色のブ ロ ッ ク は、 PMA アーキ テ ク チ ャ のア イ ス キ ャ ン をサポー ト す る 部分です。 水平方向オ フ セ ッ
ト (HORZ_OFFSET) に よ っ て、 デー タ サン プルに関連す る オ フ セ ッ ト サ ン プルのサン プ リ ン グ時間を短縮ま たは遅
延 さ せます。 垂直方向オ フ セ ッ ト (VERT_OFFSET) に よ っ て、 平均化 さ れた波形が比較 さ れ る 差動電圧の し き い値を
大 き く ま たは小 さ く し ます。 デー タ サンプルは Rdata バ ス に、 オ フ セ ッ ト サンプルは Sdata バ ス にデシ リ ア ラ イ ズ さ
れます。
DFE モー ド (RXLPMEN=0) の場合、最初の DFE タ ッ プ値はループ展開 さ れていないため、2 つの独立 し た ア イ ス キ ャ
ン計測が必要です。 つま り 、 +UT と –UT での計測で、 垂直方向お よ び水平方向オ フ セ ッ ト におけ る TOTAL BER を
測定 し ます。
X-Ref Target - Figure 4-14
RX Input
Equalization
Capture FF
+
Rdata
Unrolled Tap
-
Capture FF
Error-detection,
Screening
De-serialization
DAC
UT_SIGN
(±1)
PCS
Interface
Sdata
Capture FF
+
DAC
PI
VERT_OFFSET
Rec Clock
PI
HORZ_OFFSET
UG578_c4_14_061614
図 4-14 : ア イ スキ ャ ン をサポー ト する PMA アーキテ ク チ ャ
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第 4 章 : レ シーバー
図 4-15 に、 PCS アーキ テ ク チ ャ のア イ ス キ ャ ン をサポー ト す る 部分を示 し ます。 80 ビ ッ ト の Rdata バ ス にはデー タ
サン プルが含ま れ ます。 80 ビ ッ ト の Sdata バ ス の各ビ ッ ト は、 対応す る デー タ サン プル と オ フ セ ッ ト サンプルが同
一でない場合かつその と き に限 り 1 です (158 ページの表 4-19 の ES_ERRDET_EN を参照)。
X-Ref Target - Figure 4-15
ES_VERT_OFFSET
ES_HORZ_OFFSET
Filter
ES_QUALIFIER
ES_QUAL_MASK
ES_PRESCALE
Rdata
FIFO
Count
Qualifier
PMA
Interface
Prescaler
Sample
Counter
es_sample_count
DRP
Interface
es_error_count
Sdata
Error
Counter
FIFO
ES_SDATA_MASK
es_rdata
es_sdata
es_control_status
State
Machine
ES_CONTROL
ES_ERRDET_EN
ES_EYE_SCAN_EN
UG578_c4_15_061614
図 4-15 : ア イ スキ ャ ン をサポー ト する PCS アーキテ ク チ ャ
Sdata の 2 サ イ ク ル間は連続 し て ES_SDATA_MASK[159:0] (つま り 、 ビ ッ ト ご と の Sdata[i] AND NOT mask[i]) でマ ス
ク さ れます。 こ の結果のビ ッ ト [79:0] の代数和は、 エ ラ ー カ ウ ン タ ーに加算 さ れ る エ ラ ーの数です。
Rdata の 2 サ イ ク ル間は連続 し て ES_QUALIFIER[159:0] のパ タ ーン と 比較 さ れ、 その結果が ES_QUAL_MASK[159:0]
でマ ス ク さ れ ます (つ ま り 、 ビ ッ ト ご と に論理和を取 る )。 こ の結果の論理積に よ っ て、 プ リ ス ケー ラ /サ ン プル カ ウ
ン タ ーが イ ン ク リ メ ン ト さ れ、 エ ラ ーがエ ラ ー カ ウ ン タ ーに加算 さ れ る か ど う かが決定 さ れます。 統計ア イ の場合、
ES_QUAL_MASK は 160'b1 なので、サンプル カ ウ ン タ ーお よ びエ ラ ー カ ウ ン タ ーは各サ イ ク ルご と に累積 し ます。
現在のデー タ (ビ ッ ト 79 以下、 RX_INT_DATAWIDTH の説明を参照) は最初に下位 80 ビ ッ ト に現れ、 次のサ イ ク ル
で上位 80 ビ ッ ト に現れ る ため、2 重のエ ラ ー カ ウ ン ト を回避す る ために こ のデー タ のみを ES_SDATA_MASK に よ っ
てマ ス ク 対象外 と し ます。
別の使用モー ド では、 Rdata ビ ッ ト (最大 80) シーケ ン ス を マ ス ク 解除す る こ と でオシ ロ ス コ ープの よ う な表示にな り
ます。 こ れに よ り 、 その ビ ッ ト 範囲内で Rdata が ES_QUALIFIER と 一致す る 場合にのみエ ラ ーお よ びサンプルが累算
さ れます。 こ れ ら の使用モー ド では、 各計測ご と に 1 つの Sdata ビ ッ ト のみがマ ス ク 解除 さ れます。 診断使用モー ド
では、 Rdata お よ び Sdata は停止 し 、 次の場合に DRP を介 し て読み出 し 可能です。
•
エ ラ ーが発生す る
•
カ ウ ン ト 限定子が発生す る
•
イ ン タ ー コ ネ ク ト ロ ジ ッ ク ポー ト が ト リ ガー と な る 、 ま たは
•
属性の書 き 込みに よ っ て ト リ ガーが強制 さ れ る
診断使用モー ド を用いて、 た と えば、 DFE 動作に起因する バース ト エ ラ ーのパ タ ーン を検証で き ます。
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図 4-16 に、 ア イ ス キ ャ ンの ス テー ト マシ ンにおけ る ス テー ト の遷移を示 し ます。
X-Ref Target - Figure 4-16
WAIT
(000)
run
or
arm
RESET
(001)
run and
sample_count_zero and
error_count_zero
COUNT
(011)
sample_count_sat or
error_count_sat or
run = 0
END
(010)
arm and
sample_count_zero and
error_count_zero
ARMED
(101)
trigger event or
(arm = 0 and
trig[2:0] = 000)
READ
(100)
run = 0
arm = 0
UG578_c4_16_061614
図 4-16 : ア イ スキ ャ ンのス テー ト マシ ン
ES_CONTROL[1:0] は、 arm お よ び run を それぞれ実行す る 信号です。 WAIT ス テー ト か ら 始 ま り 、 run は BER 計測
ループ (左側) を、 arm は診断ループ (右側) を開始 し ます。
RESET ス テー ト はエ ラ ーお よ びサ ン プルのカ ウ ン タ ーを ゼ ロ に し 、 その後 run ま たは arm がア ク テ ィ ブか ど う かに
よ っ て COUNT ス テー ト ま たは ARMED ス テー ト へ遷移 し ます。
COUNT ス テー ト では、 サンプルお よ びエ ラ ーがカ ウ ン タ ーに累算 さ れ ます。 いずれかのカ ウ ン タ ーが飽和状態にな
る と 、 それ ら 両方が停止 し 、 END ス テー ト に遷移 し ます。 こ の遷移は、 es_control_status[3:0] を ポー リ ン グす る こ と
で検出 さ れます。 ビ ッ ト 0 (done) は、 END、 READ、 お よ び WAIT ス テー ト でのみア ク テ ィ ブに設定 さ れます。 ビ ッ
ト [3:1] は、 ス テー ト マシ ンの現在の ス テー ト を示 し ます。
END ス テー ト は、 run が 0 に設定 し 直 さ れ る と WAIT ス テー ト へ遷移 し ます。 es_sample_count[15:0] お よ び es_error_
count[15:0] は、 END ま たは WAIT ス テー ト のいずれかで読み出す こ と がで き ます。
ARMED ス テー ト では、 FIFO (Rdata お よ び Sdata の連続す る サ イ ク ル) は、 ト リ ガー イ ベン ト が発生す る と 停止 し ま
す。 こ の ト リ ガー イ ベン ト は、 カ ウ ン ト 限定子のパル ス、 エ ラ ー カ ウ ン タ ーに反映 さ れ る ビ ッ ト すべての論理和、
DRP デー タ 入力に よ る 手動 ト リ ガー、 ま たはポー ト を介 し た手動 ト リ ガーのいずれかで発生 し ます。 こ れ ら 4 つのオ
プシ ョ ンの う ち 1 つを trig[3:0] = ES_CONTROL[5:2] で選択 し ます。
READ ス テー ト では、 Rdata の最後の 2 サ イ ク ル間を COE ス テー タ ス レ ジ ス タ (es_rdata[159:0]) か ら 、 Sdata の最後の
2 サ イ ク ル間を COE ス テー タ ス レ ジ ス タ (es_sdata[159:0]) か ら 読み出す こ と がで き ます。
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第 4 章 : レ シーバー
ポー ト および属性
表 4-18 に、 RX ア イ ス キ ャ ン機能に関連す る ポー ト を示 し ます。
表 4-18 : RX マージ ン解析のポー ト
ポー ト
方向
ド メ イン
説明
EYESCANDATAERROR
出力
非同期
COUNT ま たは ARMED ス テー ト の と き に (マ ス ク さ れていない)
エ ラーが発生する と 、REC_CLK の 1 サ イ ク ル間 High にな り ます。
EYESCANTRIGGER
入力
RXUSRCLK2
ト リ ガー イ ベン ト を発生 さ せます。 下記の ES_CONTROL[4] を
参照 し て く だ さ い。
RXRATE
入力
RXUSRCLK2
GTY ト ラ ン シーバー RX で有効な PLL 分周器の値を自動的に変
更す る ダ イ ナ ミ ッ ク ピ ン です。 こ れ ら のポー ト は、 PCI Express
やその他の規格で使用 さ れます。
000 : RXOUT_DIV 属性を使用
001 : 1 で分周
010 : 2 で分周
011 : 4 で分周
100 : 8 で分周
101 : 16 で分周
110 : 32 で分周
111 : 1 で分周
RXBUF_RESET_ON_RATE_CHANGE 属性が、 オプシ ョ ンの自動
リ セ ッ ト 機能を有効に し ます。
RXLPMEN
入力
非同期
1'b1 に設定する と 、 アダプテ ィ ブ リ ニア イ コ ラ イ ザーの LPM
モー ド が有効にな り ます。 1'b0 に設定す る と 、 高性能 DFE
モー ド が有効にな り ます。
EYESCANMODE
入力
非同期
予約。
表 4-19 に、 RX ア イ ス キ ャ ンの属性を示 し ます。 小文字の属性名は R/O を示 し ます。
表 4-19 : RX マージ ン解析の属性
属性
ES_HORZ_OFFSET
タ イプ
説明
12 ビ ッ ト ス キ ャ ン サンプルの水平方向 (位相) オ フ セ ッ ト を制御 し ます。
の 16 進数 [10:0] : 位相オ フ セ ッ ト (2 の補数)。 デー タ ア イ の中央 (0 UI) は、 すべてのデー タ
レー ト の 11'd0 のカ ウ ン ト 値に相当す る 。 次の表に、 各デー タ レー ト の最小カ ウ
ン ト 値 (-0.5 UI) お よ び最大カ ウ ン ト 値 (+0.5 UI) を説明す る 。
レー ト
Full
Half
Qrtr
Octal
Hex
最小カ ウ ン ト 値 [dec(bin)]
-32 (11'b11111100000)
-64 (11'b11111000000)
-128 (11'b11110000000)
-256 (11'b11100000000)
-512 (11'b11000000000)
ア イ の中央 [dec(bin)] 最大カ ウ ン ト 値 [dec(bin)]
+0(11'b00000000000)
+32(11'b00000100000)
+0(11'b00000000000)
+64(11'b00001000000)
+0(11'b00000000000) +128(11'b00010000000)
+0(11'b00000000000) +256(11'b00100000000)
+0(11'b00000000000) +512(11'b01000000000)
[11] : 位相の統一。 ゼ ロ を含む正のカ ウ ン ト 値すべてに対 し て 0 を設定 し 、 負のカ
ウ ン ト 値すべてに対 し て 1 を設定する 必要があ る 。
ES_PRESCALE
5 ビッ ト
バイナ リ
サンプル カ ウ ン ト 値のプ リ ス ケー リ ン グ を制御 し 、16 ビ ッ ト レ ジ ス タ の範囲内の
妥当な精度でサ ンプル カ ウ ン ト 値お よ びエ ラ ー カ ウ ン ト 値の両方を保持 し ます。
プ リ ス ケール値は 2(1 + レ ジ ス タ 値) であ る ため、最小プ リ ス ケール値は 2(1+0) = 2、お
よ び最大プ リ ス ケール値は 2(1+31) = 4,284,967,296 です。
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第 4 章 : レ シーバー
表 4-19 : RX マージ ン解析の属性 (続き)
属性
タ イプ
説明
ES_SDATA_MASK9、
ES_SDATA_MASK8、
ES_SDATA_MASK7、
ES_SDATA_MASK6、
ES_SDATA_MASK5、
ES_SDATA_MASK4、
ES_SDATA_MASK3、
ES_SDATA_MASK2、
ES_SDATA_MASK1、
ES_SDATA_MASK0
16 ビ ッ ト
の 16 進数
こ れ ら 10 の 16 ビ ッ ト 単位で 160 ビ ッ ト の ES_SDATA_MASK を構成 し ます。 (た
と えば、ES_SDATA_MASK4[15:0] はビ ッ ト [79:64] を保持 し ます。) 80 ビ ッ ト Sdata
バス の最大 2 サ イ ク ル分を マ ス ク し ます。 バ イ ナ リ ビ ッ ト 1 で対応す る バ ス ビ ッ
ト がマ ス ク さ れ、 バ イ ナ リ ビ ッ ト 0 でマ ス ク さ れない ま ま と な り ます。 統計ア イ
の表示に対応する 場合、 エ ラ ー カ ウ ン タ ーは、 Sdata バ ス の直近のサ イ ク ルでマ ス
ク さ れていない 1 の総数を累積 し ます (ES_SDATA_MASK[79:0] でマ ス ク さ れ る )。
ス コ ープお よ び波形の表示に対応す る 場合、 エ ラ ー カ ウ ン タ ーは、 Sdata バ ス の以
前のサ イ ク ルでマ ス ク さ れていない 1 の 0 以外の各値に対 し て 1 ずつ イ ン ク リ メ
ン ト し ます (ES_SDATA_MASK[159:80] でマ ス ク さ れ る )。
こ の属性お よ び ES_QUAL_MASK は、80 ビ ッ ト よ り も 小 さ いバ ス幅の未使用ビ ッ
ト も マ ス ク す る 必要があ り ま す。 統計ア イ の表示では、 こ の属性は次の値を フ ァ
ン ク シ ョ ンのバス幅 と 見な し ます。
80 ビ ッ ト 幅 : ES_SDATA_MASK = {80'b1, 80'b0}
64 ビ ッ ト 幅 : ES_SDATA_MASK = {80'b1, 64'b0, 16'b1}
40 ビ ッ ト 幅 : ES_SDATA_MASK = {80'b1, 40'b0, 40'b1}
32 ビ ッ ト 幅 : ES_SDATA_MASK = {80'b1, 32'b0, 48'b1}
20 ビ ッ ト 幅 : ES_SDATA_MASK = {80'b1, 20'b0, 60'b1}
16 ビ ッ ト 幅 : ES_SDATA_MASK = {80'b1, 16'b0, 64'b1}
ス コ ープお よ び波形の表示には計測シーケ ン ス が必要で、 各計測のシ ン グル ビ ッ
ト のみがマ ス ク さ れません。
ES_QUALIFIER9、
ES_QUALIFIER8、
ES_QUALIFIER7、
ES_QUALIFIER6、
ES_QUALIFIER5、
ES_QUALIFIER4、
ES_QUALIFIER3、
ES_QUALIFIER2、
ES_QUALIFIER1、
ES_QUALIFIER0
16 ビ ッ ト こ れ ら 10 の 16 ビ ッ ト 単位で 160 ビ ッ ト の ES_QUALIFIER を構成 し ます。(た と え
の 16 進数 ば、 ES_QUALIFIER4[15:0] はビ ッ ト [79:64] を保持 し ます。 ) ア イ ス キ ャ ン では、
入力デー タ の ど の位置で も 、 最大 80 ビ ッ ト の連続ビ ッ ト 長のパ タ ーンに基づいて
BER 測定が可能です。 デー タ 、 つま り ク オ リ フ ァ イ ア パ タ ーンは揃え ら れないた
め、 パ タ ーンの位置をバレル シ フ ト 検索に よ っ て検出する 必要があ り ます。 た と
えば、 20 ビ ッ ト デー タ 幅の 10'b0011111010 パ タ ーン (8B/10B コ ー ド の K28.5)
を検索す る 場合、 次の よ う な計測シーケ ン ス が必要です。 こ こ では、 正確な ア ラ
イ メ ン ト での 0 以外のサンプル数を検索 し てい ます。
ES_QUALIFIER = ({130{1'b?}}, 10'b0011111010, {20{1’b?}})
ES_QUALIFIER = ({129{1'b?}}, 10'b0011111010, {21{1'b?}})
ES_QUALIFIER = ({128{1'b?}}, 10'b0011111010, {22{1'b?}})
…な ど ( 「?」 は、 マ ス ク さ れ る 「Don’t Care」 ビ ッ ト を示す)
ク オ リ フ ァ イ ア パ タ ーン は、 バ ス 幅 (80、 64、 40、 32、 20、 ま たは 16) の有効な
ビ ッ ト に対 し てのみシ フ ト さ れます。 RX_INT_DATAWIDTH の説明を参照 し て く
だ さ い。
ES_QUAL_MASK9、
ES_QUAL_MASK8、
ES_QUAL_MASK7、
ES_QUAL_MASK6、
ES_QUAL_MASK5、
ES_QUAL_MASK4、
ES_QUAL_MASK3、
ES_QUAL_MASK2、
ES_QUAL_MASK1、
ES_QUAL_MASK0
16 ビ ッ ト こ れ ら 10 の 16 ビ ッ ト 単位で 160 ビ ッ ト の ES_QUAL_MASK を構成 し ます。(た と
の 16 進数 えば、 ES_QUAL_MASK4[15:0] はビ ッ ト [79:64] を保持 し ます。 ) ク オ リ フ ァ イ ア
パ タ ーン に含 ま れない ビ ッ ト を マ ス ク し ます。 た と えば、 上記で例 と し て挙げた
K28.5 に対応する 値は次の と お り です。
ES_QUAL_MASK = ({130{1'b1}}, {10{1'b0}}, {20{1'b1}})
ES_QUAL_MASK = ({129{1'b1}}, {10{1'b0}}, {21{1'b1}})
ES_QUAL_MASK = ({128{1'b1}}, {10{1'b0}}, {22{1'b1}})
…な ど
ES_EYE_SCAN_EN
1 ビッ ト
バイナ リ
ア イ ス キ ャ ン を使用す る と き は、 常に 1 と し ます。 こ のビ ッ ト を 0 に設定する と 、
ア イ ス キ ャ ン回路の電源が切断 さ れ、 ア イ ス キ ャ ンの ス テー ト が強制的に WAIT
と な り ます。 ア イ ス キ ャ ン機能を再度有効にす る には、 こ のビ ッ ト を再度アサー
ト し て PMA リ セ ッ ト を アサー ト /デ ィ アサー ト す る 必要があ り ます。
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159
第 4 章 : レ シーバー
表 4-19 : RX マージ ン解析の属性 (続き)
タ イプ
説明
ES_ERRDET_EN
属性
1 ビッ ト
バイナ リ
1 : Sdata バ ス の各ビ ッ ト は、 対応す る オ フ セ ッ ト デー タ サ ン プルが復元 さ れた
デー タ サ ン プル と 一致 し ない場合かつその場合に限 り 、 1 と な る 。 こ れは、 統計
ア イ の表示に使用 さ れ る 。
0 : Sdata バ ス の各ビ ッ ト は、 復元 さ れたデー タ サン プルであ る 。 し たがっ て、 エ
ラ ーが発生 し ない場合、 Sdata バス は Rdata バ ス と 同一 と な る 。 こ れは、 ス コ ープ
お よ び波形の表示に使用 さ れ る 。
ES_CONTROL
6 ビッ ト
バイナ リ
[0] : Run
こ の ビ ッ ト を アサー ト する と 、WAIT ス テー ト が RESET ス テー ト に遷移 し 、BER
測定シーケ ン ス が開始する 。
[1] : ARM
こ の ビ ッ ト を アサー ト する と 、 WAIT ス テー ト が RESET ス テー ト に遷移 し 、 診
断シーケ ン ス が開始する 。デ ィ アサー ト す る と 、 下記の [5:2] ビ ッ ト ス テー ト の
う ちの 1 つが満た さ れていない場合、 ARMED ス テー ト が READ ス テー ト へ遷
移する 。
[5:2] :
0001 : ARMED ス テー ト では、 エ ラ ーが検出 さ れ る と (つま り 、 マ ス ク さ れてい
ない 1 が Sdata バス に 1 つ存在す る )、 ト リ ガー イ ベン ト (READ ス テー ト への
遷移) を発生 さ せ る 。
0010 : ARMED ス テー ト では、 ク オ リ フ ァ イ ア パ タ ーンが Rdata で検出 さ れ る
と 、 ト リ ガー イ ベン ト (READ ス テー ト への遷移) を発生 さ せ る 。
0100 : ARMED ス テー ト では、 eye_scan_trigger ポー ト が High にな る と 、 ト リ
ガー イ ベン ト (READ ス テー ト への遷移) を発生 さ せ る 。
1000 : ARMED ス テー ト では、 ただちに ト リ ガー イ ベン ト (READ ス テー ト へ
の遷移) を発生 さ せ る 。
es_control_status
4 ビッ ト
バイナ リ
[0] : DONE。 WAIT、 END、 ま たは READ ス テー ト の場合にのみ High にアサー ト
される。
[3:1] : ス テー ト マシ ンの現在の ス テー ト を示す。
WAIT
000
RESET 001
COUN
011
END
010
ARMED 101
READ
100
es_rdata_byte9、
es_rdata_byte8、
es_rdata_byte7、
es_rdata_byte6、
es_rdata_byte5、
es_rdata_byte4、
es_rdata_byte3、
es_rdata_byte2、
es_rdata_byte1、
es_rdata_byte0
16 ビ ッ ト
バイナ リ
こ れ ら 10 の 16 ビ ッ ト 単位で 160 ビ ッ ト の es_rdata を構成 し ます。 (た と えば、
es_rdata_byte9[15:0] はビ ッ ト [159:144] を保持 し ます。 ) ARMED ス テー ト で ト リ
ガー イ ベン ト が発生す る と 、 es_rdata[79:0] は Rdata バ ス の現在の ス テー ト 、
es_rdata[159:80] は Rdata バス の前の ス テー ト を表 し ます。
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第 4 章 : レ シーバー
表 4-19 : RX マージ ン解析の属性 (続き)
属性
タ イプ
説明
es_sdata_byte9、
es_rdata_byte8、
es_rdata_byte7、
es_rdata_byte6、
es_rdata_byte5、
es_sdata_byte4、
es_sdata_byte3、
es_sdata_byte2、
es_sdata_byte1、
es_sdata_byte0
16 ビ ッ ト
バイナ リ
es_error_count
16 ビ ッ ト END お よ び WAIT ス テー ト では、 前の BER 測定の最終的なエ ラ ー数を含みます。
の 16 進数
es_sample_count
16 ビ ッ ト END および WAIT ス テー ト では、前の BER 測定の最終的なサンプル数を含みます。
の 16 進数
RX_DATA_WIDTH
こ れ ら 10 の 16 ビ ッ ト 単位で 160 ビ ッ ト の es_sdata を構成 し ます。 (た と えば、
es_sdata_byte9[15:0] はビ ッ ト [159:144] を保持 し ます。 ) ARMED ス テー ト で ト リ
ガー イ ベン ト が発生す る と 、 es_sdata[79:0] は Sdata バ ス の現在の ス テー ト 、
es_sdata[159:80] は Sdata バ ス の前の ス テー ト を表 し ます。
整数
RXDATA ポー ト の ビ ッ ト 幅 を 設定 し ま す。 8B/10B エ ン コ ーダーが有効の場合、
RX_DATA_WIDTH は 20 ビ ッ ト 、 40 ビ ッ ト 、 ま たは 80 ビ ッ ト に設定 さ れ る 必要が
あ り ます。 有効な設定値は 16、 20、 32、 40、 64、 80、 128、 お よ び 160 です。
詳細は、 231 ページの 「 イ ン タ ーフ ェ イ ス幅の設定」 を参照 し て く だ さ い。
USE_PCS_CLK_PHASE_SEL
1 ビッ ト
バイナ リ
1 に設定す る と 、ア イ ス キ ャ ン 4T ク ロ ッ ク 位相が ES_CLK_PHASE_SEL に よ っ て
決定 さ れます。
0 に設定す る と 、デシ リ ア ラ イ ザーの位相検出回路がア イ ス キ ャ ン 4T ク ロ ッ ク の
位相を決定 し ます。
ES_CLK_PHASE_SEL
1 ビッ ト
バイナ リ
USE_PCS_CLK_PHASE_SEL がアサー ト さ れた場合、 こ の ビ ッ ト を 1 に設定す る
こ と でア イ ス キ ャ ン 4T ク ロ ッ ク の 1 つの位相が選択 さ れます。こ のビ ッ ト を 0 に
設定する こ と でほかの位相が選択 さ れます。
RX_INT_DATAWIDTH
整数
2 : 64 ま たは 80 ビ ッ ト イ ン タ ーフ ェ イ ス
1 : 32 ま たは 40 ビ ッ ト イ ン タ ーフ ェ イ ス
0 : 16 ま たは 20 ビ ッ ト イ ン タ ーフ ェ イ ス
(表 4-49 の RX_INT_DATAWIDTH の説明を参照)
Rdata お よ び Sdata バ ス の有効デー タ 幅は、2(1–RX_INT_DATAWIDTH) で分周 さ れ る RX
イ ン タ ーコ ネ ク ト ロ ジ ッ ク デー タ 幅です (RX_DATA_WIDTH を参照)。
考え ら れ る その他のバ ス 幅の場合、 以前お よ び現在の有効な Rdata お よ び Sdata
ビ ッ ト が ES_SDATA_MASK、 ES_QUALIFIER、 ES_QUAL_MASK、 es_rdata、 お よ
び es_sdata の次の イ ンデ ッ ク ス に対応 し ます。
valid data width
16
20
32
40
64
80
RXOUT_DIV
整数
ES_PMA_CFG
1 ビッ ト
バイナ リ
previous data
[159:144]
[159:140]
[159:128]
[159:120]
[159:96]
[159:80]
current data
[79:64]
[79:60]
[79:48]
[79:40]
[79:16]
[79:0]
23 ページの図 2-6 に示す、 RX デー タ パ ス用の QPLL/CPLL の出力 ク ロ ッ ク 分周器
D の設定です。 表 2-13 お よ び表 2-17 を参照 し て く だ さ い。
有効な値は、 1、 2、 4、 8、 16、 お よ び 32 です。
RXRATE ポー ト が 3'b000 に設定 さ れてい る 場合にのみ、 分周器を設定 し ます。
予約。
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第 4 章 : レ シーバー
表 4-19 : RX マージ ン解析の属性 (続き)
属性
タ イプ
RX_EYESCAN_VS_UT_SIGN
説明
1 ビッ ト
バイナ リ
1 ビ ッ ト バ イ ナ リ の UT 符号です。
0 : ラ ッ プ さ れていない正の し き い値
1 : ラ ッ プ さ れていない負の し き い値
7 シ リ ーズ デバ イ ス の ES_VERT_OFFSET[8] に相当 し ます。
RX_EYESCAN_VS_NEG_DIR
1 ビッ ト
バイナ リ
1 ビ ッ ト バ イ ナ リ のオ フ セ ッ ト 符号です。
1:負
0:正
7 シ リ ーズ デバ イ ス の ES_VERT_OFFSET[7] に相当 し ます。
RX_EYESCAN_VS_CODE
7 ビッ ト
バイナ リ
7 ビ ッ ト バ イ ナ リ のオ フ セ ッ ト レベルです ( ラ ッ プ さ れていない し き い値 ±UT
で、 中央に調節)7 シ リ ーズ デバ イ ス の ES_VERT_OFFSET[6:0] に相当 し ます。
RX_EYESCAN_VS_RANGE
2 ビッ ト
バイナ リ
次の よ う にア イ ス キ ャ ンの測定要素を設定 し ます。
00 : 1.5mV/カ ウ ン ト (デフ ォ ル ト )
01 : 1.8mV/カ ウ ン ト
10 : 2.2mV/カ ウ ン ト
11 : 2.8mV/カ ウ ン ト
EYE_SCAN_SWAP_EN
1 ビッ ト
バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
表 4-20 : ア イ スキ ャ ン読み取 り 専用 (R) レ ジ ス タ の DRP ア ド レ ス マ ッ プ
DRP ア ド レ ス 16 進数
(GTY ト ラ ン シーバー )
DRP ビ ッ ト
R/W
属性名
属性ビ ッ ト
251
15:0
R
es_error_count
15:0
252
15:0
R
es_sample_count
15:0
253
3:0
R
es_control_status
3:0
28C
15:0
R
es_rdata_byte9
159:144
28B
15:0
R
es_rdata_byte8
143:128
28A
15:0
R
es_rdata_byte7
127:112
289
15:0
R
es_rdata_byte6
111:96
288
15:0
R
es_rdata_byte5
95:80
254
15:0
R
es_rdata_byte4
79:64
255
15:0
R
es_rdata_byte3
63:48
256
15:0
R
es_rdata_byte2
47:32
257
15:0
R
es_rdata_byte1
31:16
258
15:0
R
es_rdata_byte0
15:0
287
15:0
R
es_sdata_byte9
159:144
286
15:0
R
es_sdata_byte8
143:128
285
15:0
R
es_sdata_byte7
127:112
284
15:0
R
es_sdata_byte6
111:96
283
15:0
R
es_sdata_byte5
95:80
259
15:0
R
es_sdata_byte4
79:64
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第 4 章 : レ シーバー
表 4-20 : ア イ スキ ャ ン読み取 り 専用 (R) レ ジ ス タ の DRP ア ド レ ス マ ッ プ (続き)
DRP ア ド レ ス 16 進数
(GTY ト ラ ン シーバー )
DRP ビ ッ ト
R/W
属性名
属性ビ ッ ト
25A
15:0
R
es_sdata_byte3
63:48
25B
15:0
R
es_sdata_byte2
47:32
25C
15:0
R
es_sdata_byte1
31:16
25D
15:0
R
es_sdata_byte0
15:0
RX 極性制御
機能の説明
RXP と RXN の差動 ト レース が PCB 上で誤っ て逆にな っ てい る と 、 GTY ト ラ ン シーバー RX に よ っ て受信 さ れ る 差
動デー タ が反転 し ます。GTY ト ラ ン シーバー RX では、差動ペアの反転極性をオ フ セ ッ ト する ために、SIPO 後に PCS
のパ ラ レル バ イ ト で反転 さ せ る こ と がで き ます。極性制御機能は RXPOLARITY 入力を使用 し 、 イ ン タ ーコ ネ ク ト ロ
ジ ッ ク イ ン タ ーフ ェ イ ス か ら こ れを High 駆動す る こ と に よ っ て極性を反転 さ せます。
ポー ト および属性
表 4-21 に、 RX の極性制御で使用す る ポー ト を示 し ます。
表 4-21 : RX 極性制御ポー ト
ポー ト
RXPOLARITY
方向
クロ ッ ク ド メ イン
説明
入力
RXUSRCLK2
RXPOLARITY ポー ト を使用 し て、 入力デー
タ の極性を反転 し ます。
0 : 反転 し ない。 RXP は正、 RXN は負
1 : 反転す る 。 RXP は負、 RXN は正
RX 極性制御の使用
RXP お よ び RXN の極性を入れ替え る 必要があ る 場合は、 RXPOLARITY を High に接続 し て く だ さ い。
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第 4 章 : レ シーバー
RX パ タ ーン チ ェ ッ カ ー
機能の説明
GTY ト ラ ン シーバー レ シーバーには、 PRBS チ ェ ッ カーが内蔵 さ れてい ます (図 4-17 を参照)。 こ のチ ェ ッ カーは、 5
つの業界標準 PRBS パ タ ーンの う ち 1 つをチ ェ ッ ク す る よ う に設定で き ます。 チ ェ ッ カーは自己同期 タ イ プで、 カ ン
マ ア ラ イ メ ン ト ま たはデ コ ー ド 実行前の入力デー タ に対 し て実行 さ れます。 こ の機能を使用 し て、 チ ャ ネルのシ グナ
ル イ ン テ グ リ テ ィ を検証で き ます
X-Ref Target - Figure 4-17
PRBS-7 Pattern Checker
Error
PRBS-9 Pattern Checker
Error
Counter
(32 bits)
PRBS-15 Pattern Checker
RX_PRBS_ERR_CNT
RXPRBSERR
PRBS-23 Pattern Checker
PRBS-31 Pattern Checker
Polarity
Inversion
RXPRBSSEL
RXDATA
SIPO
UG578_c4_17_061614
図 4-17 : RX パ タ ーン チ ェ ッ カ ー ブ ロ ッ ク
ポー ト および属性
表 4-22 に、 パ タ ーン チ ェ ッ カーのポー ト を示 し ます。
表 4-22 : パ タ ーン チ ェ ッ カ ーのポー ト
ポー ト
方向
クロ ッ ク ド メ イン
RXPRBSCNTRESET
入力
RXUSRCLK2
PRBS エ ラ ー カ ウ ン タ ーを リ セ ッ ト し ます。
RXPRBSSEL[3:0]
入力
RXUSRCLK2
レ シーバーの PRBS チ ェ ッ カーのテ ス ト パ タ ーン を制御 し
ます。 有効な設定は次の と お り です。
4’b000 : 通常動作モー ド (PRBS チ ェ ッ カーはオ フ)
4'b0001 : PRBS-7
4'b0010 : PRBS-9
4'b0011 : PRBS-15
4'b0100 : PRBS-23
4'b0101 : PRBS-31
パターンの変更後、 RX パ ターン チェ ッ カーが取得し た リ ン
ク を再度確立で き る よ う に、 RX の リ セ ッ ト (GTRXRESET、
RXPMARESET、ま たは RXPCSRESET) も し く は PRBS エ ラー
カ ウ ン ターの リ セ ッ ト (RXPRBSCNTRESET) を実行し ます。
PRBS 以外のパターンに対し てチェ ッ ク は実行さ れません。
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第 4 章 : レ シーバー
表 4-22 : パ タ ーン チ ェ ッ カ ーのポー ト (続き)
方向
クロ ッ ク ド メ イン
RXPRBSERR
ポー ト
出力
RXUSRCLK2
説明
PRBS エ ラ ーが発生 し た こ と を示すス テー タ ス出力です。
RXPRBSLOCKED
出力
RXUSRCLK2
リ セ ッ ト 後の RXPRBS_LINKACQ_CNT XCLK サ イ ク ル間、
RX PRBS チ ェ ッ カーがエ ラ ーのない状態を確認 し た こ と
を示 し ます。 いっ たん High にアサー ト さ れ る と 、 RX パ
タ ーン チ ェ ッ カーが RX の リ セ ッ ト (シーケ ン シ ャ ル モー
ド の GTRXRESET、 RXPMARESET、 ま たは
RXPCSRESET) も し く は PRBS エ ラ ー カ ウ ン タ ーの リ セ ッ
ト (RXPRBSCNTRESET) に よ っ て リ セ ッ ト さ れ る ま で、
RXPRBSLOCKED はデ ィ アサー ト さ れません。
表 4-23 に、 パ タ ーン チ ェ ッ カーの属性を示 し ます。
表 4-23 : パ タ ーン チ ェ ッ カ ーの属性
属性
タ イプ
説明
RX_PRBS_ERR_CNT
32 ビ ッ ト バ イ ナ リ
PRBS エ ラ ー カ ウ ン タ ーです。 こ のカ ウ ン タ ーは
RXPRBSCNTRESET のアサー ト で リ セ ッ ト さ れます。入力デー
タ でシ ン グル ビ ッ ト エ ラ ーが発生す る と 、 こ のエ ラ ー カ ウ ン
タ ーが 1 つずつ イ ン ク リ メ ン ト し ます。 こ のため、 入力デー タ
で複数ビ ッ ト エ ラ ーが発生す る と 、 シ ン グル ビ ッ ト エ ラ ーが
カ ウ ン ト さ れ ま す。 カ ウ ン タ ーは、 ビ ッ ト エ ラ ーの実際の数
の分だけ イ ン ク リ メ ン ト し ます。 RXPRBSLOCKED が High に
アサー ト さ れ る と 、 カ ウ ン ト が開始 し ます。 カ ウ ン タ ーは
32'hFFFFFFFF で飽和状態に な り ま す。 こ の エ ラ ー カ ウ ン
タ ーへは、 DRP イ ン タ ーフ ェ イ ス を介 し てのみア ク セ ス で き
ます。 DRP は各動作で 16 ビ ッ ト デー タ し か出力 し ないため、
完全な 32 ビ ッ ト 値を読み出すには 2 つの DRP ト ラ ンザ ク シ ョ
ン を完了 さ せ る 必要があ り ます。 エ ラ ー カ ウ ン タ ーを正 し く
読み出すには、ア ド レ ス 0x25E の下位 16 ビ ッ ト を最初に読み
出 し た後、 ア ド レ ス 0x25F の上位 16 ビ ッ ト を読み出 し ます。
RXPRBS_ERR_LOOPBACK
1 ビ ッ ト バイナ リ
1 に設定 さ れた場合、 RXPRBSERR ビ ッ ト が同 じ GTY ト ラ ン
シーバーの TXPRBSFORCEERR へ内部ループバ ッ ク さ れます。
こ れに よ っ て、 データ ク ロ ッ ク 乗せ換えの交差を懸念せずに、
同期およ び非同期ジ ッ ター耐性テ ス ト が可能にな り ます。
0 に設定する と 、TXPRBSFORCEERR が TX PRBS に対応し ます。
整数
RX パ タ ーン チ ェ ッ カーの リ ン ク 取得カ ウ ン ト です。出力ポー
ト RXPRBSLOCKED と 併用 し ま す。 RX PRBS チ ェ ッ カ ーに
よ っ て、 PRBS デー タ が RXPRBS_LINKACQ_CNT XCLK サ イ
ク ル間エ ラ ーのない状態であ る こ と が確認 さ れた ら 、
RXPRBSLOCKED は High にアサー ト さ れます。 有効な範囲は
15 ～ 255 です。
RXPRBS_LINKACQ_CNT
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第 4 章 : レ シーバー
RX バイ ト およびワー ド ア ラ イ メ ン ト
機能の説明
シ リ アル デー タ をパ ラ レ ル デー タ と し て使用で き る よ う にす る には、 デー タ を シ ン ボルの境界に揃え る 必要があ り
ます。 こ のア ラ イ メ ン ト を実行す る ため、 ト ラ ン ス ミ ッ タ ーは通常カ ン マ と 呼ばれ る 識別可能なシーケ ン ス を送信 し
ます。 レ シーバーは、 入力デー タ 内でカ ン マ を検索 し ます。 レ シーバーでカ ン マが検出 さ れ る と 、 カ ン マがバ イ ト 境
界に移動 し て、 受信 し たパ ラ レル ワ ー ド が送信 さ れたパ ラ レル ワー ド と 一致 し ます。
図 4-18 に、 10 ビ ッ ト カ ン マへのア ラ イ メ ン ト を示 し ます。 RX が受信 し た ア ラ イ ン さ れていない ビ ッ ト は右側にあ
り ます。 カ ン マ を含むシ リ アル デー タ は、中央でハ イ ラ イ ト さ れてい ます。バ イ ト ア ラ イ ン さ れた RX パ ラ レル デー
タ は左側にあ り ます。
X-Ref Target - Figure 4-18
Stream of Serial Data
10010110000100100110101110 0 1 1 0 0 1 1 1 0 0 1 0 1 1 1 1 1 0 0 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0
All Subsequent Data
Aligned to Correct
Byte Boundary
Alignment Block
Finds Comma
Transmitted First
UG578_c4_18_061614
図 4-18 : カ ン マ ア ラ イ メ ン ト の詳細図 (10 ビ ッ ト カ ン マへのア ラ イ メ ン ト )
図 4-19 では、 TX パ ラ レ ル デー タ を左側に示 し 、 RX が受信す る カ ン マ ア ラ イ メ ン ト 後の識別可能なパ ラ レ ル デー
タ を右側に示 し ます。
X-Ref Target - Figure 4-19
TX Parallel Data
RX Parallel Data
Data0
Non-aligned
Data
Comma
Comma
Time
Data1
Data1
Data2
Data2
UG578_c4_19_061614
図 4-19 : カ ン マ ア ラ イ メ ン ト のパラ レル デー タ
カ ン マ ア ラ イ メ ン ト の有効化
カ ン マ ア ラ イ メ ン ト ブ ロ ッ ク を有効にす る には、 RXCOMMADETEN ポー ト を High に駆動 し ます。
RXCOMMADETEN を Low に駆動す る と 、 ブ ロ ッ ク がバ イ パス さ れて レ イ テ ン シが最小にな り ます。
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第 4 章 : レ シーバー
カ ン マ パ タ ーンの設定
ブ ロ ッ ク が入力デー タ ス ト リ ーム内で検索する カ ン マ パ タ ーン を設定す る には、 ALIGN_MCOMMA_VALUE、
ALIGN_PCOMMA_VALUE、 お よ び ALIGN_COMMA_ENABLE 属性を使用 し ます。 カ ン マの長 さ は、 RX_DATA_
WIDTH で決定 さ れます (234 ページの表 4-49 を参照)。 図 4-20 では、 ALIGN_COMMA_ENABLE に よ っ て、 各カ ン マ
の値が部分的にパ タ ーン一致可能にな っ てい ます。
X-Ref Target - Figure 4-20
ALIGN_MCOMMA_VALUE
or
ALIGN_PCOMMA_VALUE
Pattern Required for
Comma Detection
(x = don’t care)
0101111100
xxx1111100
0001111111
ALIGN_COMMA_ENABLE
UG578_c4_20_061614
図 4-20 : カ ン マ パ タ ーンのマス ク
図 4-21 に、 ALIGN_COMMA_DOUBLE = TRUE の場合でのカ ン マ パ タ ーンの組み合わせを示 し ます。
X-Ref Target - Figure 4-21
ALIGN_MCOMMA_VALUE
ALIGN_PCOMMA_VALUE
UG578_c4_21_061614
図 4-21 : 拡張 さ れた カ ン マ パ タ ーン定義
図 4-22 に、ALIGN_COMMA_ENABLE でカ ンマを結合し て構成し た、ワ イ ル ド カー ド を含む 20 ビ ッ ト のカ ンマ パ タ ー
ン を示 し ます。 ALIGN_COMMA_DOUBLE が TRUE の場合、 MCOMMA パ ターン と PCOMMA パ ターンが組み合わせ
ら れ、 ブ ロ ッ ク では連続 し た 2 つのカ ン マが検索 さ れます。 カ ン マ内の ビ ッ ト 数は RX_DATA_WIDTH で決定 さ れ ま
す。 16 ビ ッ ト ま たは 20 ビ ッ ト のいずれかのカ ン マ ア ラ イ メ ン ト モー ド を利用で き ます。 2 つの連続カ ンマは、 受信
データ 内に ALIGN_PCOMMA_VALUE で定義 さ れた PCOMMA があ り 、その後にすぐ ALIGN_MCOMMA_VALUE で定
義 さ れた MCOMMA があ る場合にのみ検出 さ れます (2 つのカ ンマ パ ターン間に余分な ビ ッ ト は含まれない)。
X-Ref Target - Figure 4-22
ALIGN_MCOMMA_VALUE
and
ALIGN_PCOMMA_VALUE
(ALIGN_COMMA_DOUBLE = TRUE)
0010100001
Pattern Required for
Comma Detection
(x = don’t care)
0010100010
xx10100001
0011111111
xx10100010
0011111111
0011111111
ALIGN_COMMA_ENABLE
UG578_c4_22_061614
図 4-22 : 拡張 し た カ ン マ パ タ ーンのマス ク
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第 4 章 : レ シーバー
カ ン マ ア ラ イ メ ン ト の有効化
カ ン マ ア ラ イ メ ン ト が有効な と き にカ ン マが検出 さ れ る と 、 それ ら は最 も 近接 し た境界に揃え ら れます。
MCOMMA パ タ ーンに揃え る には、 RXMCOMMAALIGNEN を High に駆動 し 、 PCOMMA パ タ ーンに揃え る には、
RXPCOMMAALIGNEN を High に駆動 し ます。 いずれかのパ タ ーンに揃え る 場合は、 両方の イ ネーブル ポー ト を駆
動 し ます。 ALIGN_COMMA_DOUBLE が TRUE の場合、 2 つの イ ネーブル ポー ト は常に同 じ 値を駆動す る 必要があ
り ます。
ア ラ イ メ ン ト ス テー タ ス信号
MCOMMA ま たは PCOMMA ア ラ イ メ ン ト が有効の間、 ブ ロ ッ ク はカ ン マ パ タ ーン一致機能に よ り 、 最 も 近い境界に
再び揃え ら れます。 ア ラ イ メ ン ト が適切に完了する と 、 ブ ロ ッ ク では RXBYTEISALIGNED が High に保持 さ れます。
こ の時点で、 RXMCOMMAALIGNEN お よ び RXPCOMMAALIGNEN を Low に駆動 し て ア ラ イ メ ン ト 機能を オ フ にす
る と 、 回路ア ラ イ メ ン ト の状態を維持で き ます。 RXBYTEISALIGNED を High にす る には、 PCOMMA に対する
RXPCOMMAALIGNEN を TRUE に設定す る 必要があ り ます。 同様に、 RXBYTEISALIGNED を High にす る には、
MCOMMA に対す る RXMCOMMAALIGNEN を TRUE に設定す る 必要があ り ます。 カ ン マは、 RXBYTEISALIGNED
が High の間に到達可能です。 カ ン マが境界に揃え ら れて到達す る 場合、 変更はあ り ません。 カ ン マがずれた位置に
到達す る と 、 ブ ロ ッ ク では、 再びカ ン マが揃 う ま で RXBYTEISALIGNED がデ ィ アサー ト さ れます。 到達 し た カ ン マ
に対 し てア ラ イ メ ン ト が有効の ま ま の と き 、 ブ ロ ッ ク は自動的に新 し いカ ン マ を最 も 近接 し た境界に揃え て、
RXUSRCLK2 の 1 サ イ ク ル間、 RXBYTEREALIGN を High に駆動 し ます。
5Gb/s よ り も 高い ラ イ ン レー ト で動作し、 シ ス テムに過剰な ノ イ ズが発生する アプ リ ケーシ ョ ンでは、 有効なデータ が
存在し ない場合に、 バ イ ト ア ラ イ ン ブ ロ ッ ク に よ っ てデータ が間違っ たバ イ ト 境界に揃え ら れ、 RXBYTEISALIGNED
信号が不正にアサー ト さ れます。 こ の よ う なアプ リ ケーシ ョ ンでは、 RXBYTEISALIGNED 信号 (イ ンジケーター ) およ
びデータ の有効性を確認する ためにシ ス テム レベル チェ ッ ク の準備が整っ てい る必要があ り ます。
PCIe お よ び SATA の よ う な RX OOB ブ ロ ッ ク を使用す る シ ス テ ムでは、 有効なバ イ ト 境界に ロ ッ ク し て
RXBYTEISALIGNED 信号を アサー ト し た後、 バ イ ト ア ラ イ ン ブ ロ ッ ク はバ イ ト 境界に変更がな く て も
RXBYTEISALIGNED 信号をデ ィ アサー ト する 可能性があ り ます。 こ の よ う な アプ リ ケーシ ョ ンでは、
RXBYTEISALIGNED は、 最初のアサー ト 後、 バ イ ト 境界が変更 さ れた際の有効な イ ン ジ ケー タ ー と し て利用で き ま
せん。
ア ラ イ メ ン ト の境界
ア ラ イ メ ン ト で有効なバ ウ ン ダ リ は、 ALIGN_COMMA_WORD お よ び RX_INT_DATAWIDTH で定義 さ れます。 有効
なバ ウ ン ダ リ の間隔は RX_DATA_WIDTH で指定 さ れ、有効なバ ウ ン ダ リ 位置の数は RXDATA イ ン タ ーフ ェ イ ス のバ
イ ト 数に よ っ て決定 さ れます (X_DATA_WIDTH お よ び RX_INT_DATAWIDTH の設定は、 231 ページの表 4-45 を参照
)。 図 4-23 に、 選択可能な境界を示 し ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-23
P ossible R X A lignm ents
R X_D A T A_W ID T H
R X_IN T_D A T A W ID T H
A LIG N_C O M M A_W O R D
16/20
(2-byte)
0 (2-byte)
1
B yte1
B yte0
16/20
(2-byte)
0 (2-byte)
2
B yte1
B yte0
16/20
(2-byte)
0 (2-byte)
4
32/40
(4-byte)
0 (2-byte)
1
B yte3 B yte2 B yte1
B yte0
32/40
(4-byte)
0 (2-byte)
2
B yte3 B yte2 B yte1
B yte0
32/40
(4-byte)
0 (2-byte)
4
32/40
(4-byte)
1 (4-byte)
1
B yte3 B yte2 B yte1
B yte0
32/40
(4-byte)
1 (4-byte)
2
B yte3 B yte2 B yte1
B yte0
32/40
(4-byte)
1 (4-byte)
4
B yte3 B yte2 B yte1
B yte0
64/80
(8-byte)
1 (4-byte)
1
B yte7 B yte6 B yte5
B yte4
B yte3 B yte2 B yte1
B yte0
64/80
(8-byte)
1 (4-byte)
2
B yte7 B yte6 B yte5
B yte4
B yte3 B yte2 B yte1
B yte0
64/80
(8-byte)
1 (4-byte)
4
B yte7 B yte6 B yte5
B yte4
B yte3 B yte2 B yte1
B yte0
(G rey = C om m a C an A ppear on B yte)
Invalid C onfiguration
Invalid C onfiguration
UG578_c4_23_061614
図 4-23 : カ ン マ ア ラ イ メ ン ト の境界
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第 4 章 : レ シーバー
手動ア ラ イ メ ン ト
RXSLIDE を使用 し て自動カ ン マ ア ラ イ メ ン ト を無効に し 、 手動でパ ラ レル デー タ を シ フ ト で き ます。 RXSLIDE が
RXUSRCLK2 の 2 サ イ ク ル間 High 駆動す る 間、 パ ラ レル デー タ が 1 ビ ッ ト シ フ ト し ます。 RXSLIDE は、 使用 さ れ
る 前に少な く と も RXUSRCLK2 の 32 サ イ ク ル間 Low 駆動す る 必要があ り ます。
図 4-24 に、 RXSLIDE_MODE = PCS の RXSLIDE を使用 し た手動ア ラ イ メ ン ト 実行前 と 実行後の波形を示 し ます。
RXSLIDE_MODE = PCS が使用 さ れ る 場合、 RXSLIDE パルス が連続 し て出力 さ れ る と き の ビ ッ ト シ フ ト 位置の値 も
ま た、 ALIGN_COMMA_WORD、 RX_DATA_WIDTH、 お よ び RX_INT_DATAWIDTH で設定 し た カ ン マ ア ラ イ メ ン ト
バ ウ ン ダ リ に よ っ て決定 さ れます。 た と えば、 RX_DATA_WIDTH が 20 ビ ッ ト で ALIGN_COMMA_WORD が 1 の場
合、 9 番目の ス ラ イ ド 動作後の ス ラ イ ド 位置は 0 に戻 り ます。 同様の RX_DATA_WIDTH 設定で ALIGN_COMMA_
WORD が 2 の場合、 19 番目の ス ラ イ ド 動作後に ス ラ イ ド 位置が 0 に戻 り ます。 こ のため RXSLIDE_MODE = PCS で
は、 RX_INT_DATAWIDTH = 1 (4 バ イ ト ) お よ び ALIGN_COMMA_WORD = 4 の場合に最大で 40 ビ ッ ト の ス ラ イ ド が
可能にな り ます。
X-Ref Target - Figure 4-24
RXUSRCLK2
A minimum of 32 RXUSRCLK2
cycles are required between two
RXSLIDE pulses
RXSLIDE
Slide results on RXDATA
after several cycles of latency
through the PCS path
RXDATA
00000000000010011111
TXDATA
00000000000100111110
00000000001001111100
00000000001001111100
UG578_c4_24_061614
図 4-24 : RXSLIDE を使用 し た手動デー タ ア ラ イ メ ン ト (RX_DATA_WIDTH = 20 ビ ッ ト 、 RXSLIDE_MODE = PCS)
図 4-24 について説明 し ます。
1.
RXDATA での ス ラ イ ド 開始か ら ス ラ イ ド 完了ま での レ イ テ ン シは、デー タ パ ス のア ク テ ィ ブ RX PCS ブ ロ ッ ク 数
に よ っ て異な り ます。
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第 4 章 : レ シーバー
図 4-25 に、 RXSLIDE_MODE = PMA の RXSLIDE を使用 し た手動ア ラ イ メ ン ト 実行前 と 実行後の波形を示 し ます。 こ
のモー ド では、 RXSLIDE パル ス が出力 さ れ る たびにデー タ が 1 ビ ッ ト 分右方向へシ フ ト さ れますが、 最後のデー タ
がバ ス に送信 さ れ る 前に、 ビ ッ ト が左方向にシ フ ト し た中間デー タ も 一部あ り ます。 RXSLIDE_MODE = PMA が使用
さ れ る 場合、 RX の リ カバ リ ク ロ ッ ク の位相は、 RXSLIDE の隔パルス ご と に 2 UI 分シ フ ト し ます。
X-Ref Target - Figure 4-25
RXUSRCLK2
A minimum of 32 RXUSRCLK2
cycles are required between two
RXSLIDE pulses
RXSLIDE
Intermediate Data
RXDATA
00000000000010011111
TXDATA
0000000000
0100111110
Slide results on RXDATA
after several cycles of latency
through the PCS path
10000000000001001111
11000000000000100111
00000000001001111100
UG578_c4_25_061614
図 4-25 : RXSLIDE を使用 し た手動デー タ ア ラ イ メ ン ト (RX_DATA_WIDTH = 20 ビ ッ ト 、 RXSLIDE_MODE = PMA)
図 4-25 について説明 し ます。
1.
RXDATA での ス ラ イ ド 開始か ら ス ラ イ ド 完了ま での レ イ テ ン シは、デー タ パ ス のア ク テ ィ ブ RX PCS ブ ロ ッ ク 数
に よ っ て異な り ます。
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第 4 章 : レ シーバー
ポー ト および属性
表 4-24 に、 RX バ イ ト お よ びワ ー ド ア ラ イ メ ン ト のポー ト を示 し ます。
表 4-24 : RX バイ ト およびワー ド ア ラ イ メ ン ト のポー ト
ポー ト 名
方向
クロッ ク ド メ イン
説明
RXBYTEISALIGNED
出力
RXUSRCLK2
カ ン マ検出お よ び リ ア ラ イ メ ン ト 回路か ら の信号で あ
り 、 パ ラ レル デー タ ス ト リ ームが、 カ ン マ検出に従っ
てバ イ ト 境界に適切に揃え ら れてい る と き に High にな
り ます。
0 : パ ラ レ ル デー タ ス ト リ ーム がバ イ ト 境界に揃え
ら れていない
1 : パ ラ レ ル デー タ ス ト リ ーム がバ イ ト 境界に揃え
ら れてい る
RXBYTEISALIGNED がアサー ト さ れてか ら 揃え ら れた
デー タ が RX イ ン タ ー フ ェ イ ス で使用で き る よ う に な
る ま でには、 数サ イ ク ルが必要です。
RXPCOMMAALIGNEN = TRUE の と き は、
RXBYTEISALIGNED が正のカ ン マ ア ラ イ メ ン ト に対
応 し 、 RXMCOMMAALIGNEN = TRUE の と き は、
RXBYTEISALIGNED が負のカ ン マ ア ラ イ メ ン ト に対
応 し ます。
168 ページの 「ア ラ イ メ ン ト ス テー タ ス信号」 に、 こ
の信号が正 し い動作にな ら ない条件をい く つか説明 し
ます。
RXBYTEREALIGN
出力
RXUSRCLK2
カ ンマ検出お よ び リ ア ラ イ メ ン ト 回路か ら の信号で、カ
ンマ検出に よ っ て、 シ リ アル デー タ ス ト リ ーム内のバ
イ ト ア ラ イ メ ン ト が変更 し た こ と を示 し ます。
0 : バ イ ト ア ラ イ メ ン ト に変更な し
1 : バ イ ト ア ラ イ メ ン ト に変更あ り
ア ラ イ メ ン ト が起 こ る と デー タ の損失や重複が生 じ る
場合があ り 、デー タ エ ラ ー (お よ び、8B/10B デ コ ーダー
の使用時はデ ィ ス パ リ テ ィ エ ラ ー ) が発生す る 可能性
があ り ます。
RXCOMMADET
出力
RXUSRCLK2
カ ン マ ア ラ イ メ ン ト ブ ロ ッ ク で カ ン マ が検出 さ れ る
と 、 アサー ト さ れます。 こ の信号は、 RX イ ン タ ーフ ェ
イ ス で カ ン マが使用可能 と な る 数サ イ ク ル前に ア サー
ト さ れます。
0 : カ ン マは未検出
1 : カ ン マ を検出
RXCOMMADETEN
入力
RXUSRCLK2
カ ンマ検出およびア ラ イ メ ン ト 回路の使用を制御し ます。
0 : カ ン マ検出お よ びア ラ イ メ ン ト 回路をバ イ パ ス
1 : カ ン マ検出お よ びア ラ イ メ ン ト 回路を使用
カ ン マお よ び ア ラ イ メ ン ト 回路 を バ イ パ ス す る 場合、
RX デー タ パス の レ イ テ ン シが削減 さ れます。
RXPCOMMAALIGNEN
入力
RXUSRCLK2
正のカ ンマが検出 さ れる と 、バ イ ト 境界が揃え ら れます。
0 : 無効
1 : 有効
RXMCOMMAALIGNEN
入力
RXUSRCLK2
負のカ ンマが検出 さ れる と 、バ イ ト 境界が揃え ら れます。
0 : 無効
1 : 有効
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第 4 章 : レ シーバー
表 4-24 : RX バイ ト およびワー ド ア ラ イ メ ン ト のポー ト (続き)
ポー ト 名
RXSLIDE
方向
クロッ ク ド メ イン
説明
入力
RXUSRCLK2
RXSLIDE は、 カ ン マ ア ラ イ メ ン ト の手動制御を行 う 場
合に使用 し ます。 RXSLIDE がアサー ト さ れ る と 、 バ イ
ト ア ラ イ メ ン ト 機能に よ っ て 1 ビ ッ ト 調整 さ れます。つ
ま り 、 こ の信号が イ ン タ ー コ ネ ク ト ロ ジ ッ ク に よ る バ
イ ト ア ラ イ メ ン ト の決定や制御を許可 し ます。
RXSLIDE がアサー ト さ れ る たびに 1 回調整 さ れます。
RXSLIDE は、 少な く と も RXUSRCLK2 の 2 サ イ ク ルの
パルス幅だけアサー ト す る 必要があ り ます。
再調整のため再びアサー ト す る 場合は、 RXSLIDE を少
な く と も RXUSRCLK2 の 32 サ イ ク ル間 Low 駆動す る
必要があ り ます。
RXSLIDE のアサー ト は、 通常のカ ン マ ア ラ イ メ ン ト 動
作 よ り 優先 さ れます。
正し く 動作 させる には、次の設定を行 う 必要があ り ます。
RXPCOMMAALIGNEN = 0;
RXMCOMMAALIGNEN = 0;
RXCOMMADETEN = 1;
SHOW_REALIGN_COMMA = FALSE
表 4-25 に、 RX バ イ ト お よ びワ ー ド ア ラ イ メ ン ト の属性を示 し ます。
表 4-25 : RX バイ ト およびワー ド ア ラ イ メ ン ト の属性
属性
タ イプ
説明
整数
マルチバ イ ト のデー タ パ ス で検出 さ れた カ ン マの ア ラ イ メ ン ト
を制御 し ます。
1 : 2 バ イ ト イ ン タ ーフ ェ イ ス の場合は 2 バ イ ト 、4 バ イ ト イ ン
タ ーフ ェ イ ス の場合は 4 バ イ ト 、 8 バ イ ト イ ン タ ーフ ェ イ ス の
場合は 8 バ イ ト にカ ン マ を揃え る
カ ン マは、RXDATA の偶数バ イ ト ま たは奇数バ イ ト のいずれか
に揃え る こ と がで き る 。
2 : カ ン マ を偶数バ イ ト にのみ揃え る 。 揃え ら れた カ ン マは、 2
バ イ ト イ ン タ ーフ ェ イ ス の場合は RXDATA[9:0]、 4 バ イ ト イ
ン タ ーフ ェ イ ス の場合は RXDATA[9:0]/RXDATA[29:20]、8 バ イ
ト イ ン タ ーフ ェ イ ス の場合は RXDATA[9:0]/RXDATA[29:20]/
RX[49:40]/RX[69:60] の偶数バ イ ト に確実に揃え ら れ る
4 : カ ン マ を 4 バ イ ト バ ウ ン ダ リ に揃え る 。 こ の設定は、 RX_
INT_DATAWIDTH = 0 では利用不可。 揃え ら れた カ ン マは、 4
バ イ ト イ ン タ ーフ ェ イ ス の場合は RXDATA[9:0]、 8 バ イ ト イ
ン タ ーフ ェ イ ス の場合は RXDATA[9:0]/RXDATA[49:40] に確実
に揃え ら れ る
ALIGN_COMMA_WORD、RX_DATA_WIDTH、お よ び RX_INT_
DATAWIDTH の異な る 設定で利用で き る カ ン マ ア ラ イ メ ン ト
バ ウ ン ダ リ の詳細は、169 ページの図 4-23 を参照し て く だ さ い。
カ ン マ を偶数位置お よ び奇数位置に送信す る プ ロ ト コ ルでは、
ALIGN_COMMA_WORD を 1 に設定 し ます。
10 ビ ッ ト
バイナ リ
MCOMMA/PCOMMA で入力デー タ に一致す る 必要が あ る ビ ッ
ト 、 お よ び任意の値で問題ない ビ ッ ト を設定 し ます。
10 ビ ッ ト のマ ス ク ビ ッ ト で、デフ ォ ル ト 値は 1111111111 です。
マ ス ク に あ り 、 0 に リ セ ッ ト さ れ る いずれの ビ ッ ト に よ っ て も 、
MCOMMA ま たは PCOMMA 内の対応す る ビ ッ ト が事実上 Don't
Care ビ ッ ト にな り ます。
ALIGN_COMMA_WORD
ALIGN_COMMA_ENABLE
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第 4 章 : レ シーバー
表 4-25 : RX バイ ト およびワー ド ア ラ イ メ ン ト の属性 (続き)
タ イプ
説明
ALIGN_COMMA_DOUBLE
属性
ブール型
正 ま たは負のカ ン マのいずれかのみで カ ン マ一致を定義す る か、
あ る いはシーケ ン ス に両方が必要か を指定 し ます。
FALSE : 正のカ ン マ (PCOMMA) お よ び負のカ ン マ (MCOMMA)
を別々に扱 う 。 いずれかが一致す る こ と でカ ン マ検出お よ びア
ラ イ メ ン ト が実行 さ れ る 。
TRUE : 正のカ ン マの直後に負のカ ン マがあ る と 、 カ ン マが一
致する。一致パ ターンは 20 ま たは 16 ビ ッ ト (RX_DATA_WIDTH
で定義) であ る。
ALIGN_COMMA_DOUBLE が TRUE の場合、
ALIGN_PCOMMA_DET は ALIGN_MCOMMA_DET と 同一、
RXPCOMMAALIGNEN は RXMCOMMAALIGNEN と 同一 と な
る 必要があ る 。
ALIGN_MCOMMA_VALUE
10 ビ ッ ト
バイナ リ
RXCOMMADET を High 駆動 さ せてパ ラ レ ル デー タ を揃え る た
めに負のカ ン マ を定義 し ます。 デー タ 受信は右か ら 左の順
(ALIGN_MCOMMA_VALUE [0] が最初に受信) です。 デフ ォ ル ト
値は、 10'b1010000011 (K28.5) です。 こ の設定に よ る 、 8B/10B
エン コ ー ド ま たはデコ ー ド への影響はあ り ません。
ALIGN_MCOMMA_DET
ブール型
負のカ ン マが検出 さ れた と き に RXCOMMADET を アサー ト す る
か否か を制御 し ます。
FALSE : 負のカ ン マが検出 さ れた と き 、 RXCOMMADET を ア
サー ト し ない
TRUE : 負のカ ンマが検出 さ れた と き 、 RXCOMMADET を ア
サー ト する ( こ の設定に よ る カ ン マ ア ラ イ メ ン ト への影響は
ない)
ALIGN_PCOMMA_VALUE
10 ビ ッ ト
バイナ リ
RXCOMMADET を High 駆動 さ せてパ ラ レ ル デー タ を揃え る た
めに正のカ ン マ を定義 し ます。 デー タ 受信は右か ら 左の順
(ALIGN_PCOMMA_VALUE [0] が最初に受信) です。デフ ォ ル ト 値
は、 10'b0101111100 (K28.5) です。 こ の設定に よ る 、 8B/10B エ
ン コ ー ド ま たはデコ ー ド への影響はあ り ません。
ALIGN_PCOMMA_DET
ブール型
正のカ ン マが検出 さ れた と き に RXCOMMADET を アサー ト す る
か否か を制御 し ます。
FALSE : 正のカ ン マが検出 さ れ る と 、RXCOMMADET を アサー
ト し ない
TRUE : 正のカ ンマが検出 さ れ る と 、 RXCOMMADET を アサー
ト する ( こ の設定に よ る カ ン マ ア ラ イ メ ン ト への影響はない)
SHOW_REALIGN_COMMA
ブール型
リ ア ラ イ メ ン ト のため、 RX へカ ン マ パ タ ーン を送信す る か を定
義 し ます。
FALSE : RX の リ ア ラ イ メ ン ト を実行 さ せ る カ ン マ を送信 し な
い。こ の設定に よ り 、RX デー タ パ ス の レ イ テ ン シ を削減で き る
TRUE : RX の リ ア ラ イ メ ン ト を実行 さ せる カ ン マ を送信する 。
ALIGN_COMMA_DOUBLE = TRUE の場合、 ま たは手動ア ラ イ
メ ン ト を 使用す る 場合は SHOW_REALIGN_COMMA = TRUE
を使用 し ない よ う に し ます。
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174
第 4 章 : レ シーバー
表 4-25 : RX バイ ト およびワー ド ア ラ イ メ ン ト の属性 (続き)
属性
タ イプ
説明
RXSLIDE_MODE
文字列
RXSLIDE モー ド を指定 し ます。
オ フ : デフ ォ ル ト 設定。 RXSLIDE 機能は使用 さ れない。
PCS : PCS を使用 し て、 ビ ッ ト シ フ ト 機能を実行す る 。
RXSLIDE が RXUSRCLK2 の 1 サ イ ク ル間 High 駆動する 間、
ALIGN_COMMA_WORD、 RX_DATA_WIDTH、 お よ び
RX_INT_DATAWIDTH で設定 し た カ ン マ ア ラ イ メ ン ト バ ウ ン
ダ リ 内でパ ラ レル デー タ (RXDATA) が 1 ビ ッ ト 分左方向へシ
フ ト する 。 こ のモー ド の場合、 RXOUTCLK の ソ ース が RX
PMA であ っ て も 、 ク ロ ッ ク の位相は変わ ら ない。 こ のオプ
シ ョ ン を使用する 場合は、 SHOW_REALIGN_COMMA を
FALSE に設定する 必要があ る 。
PMA : PMA を使用 し て、 ビ ッ ト シ フ ト 機能を実行す る 。
RXSLIDE が RXUSRCLK2 の 1 サ イ ク ル間 High 駆動する 間、パ
ラ レル デー タ (RXDATA) が 1 ビ ッ ト 分右へシ フ ト す る 。
RXOUTCLK の ソ ース が RX PMA の場合、 ク ロ ッ ク の位相が変
更 さ れ る 可能性があ る 。 こ のモー ド では、 PCS モー ド よ り も レ
イ テ ン シ変動を最小限に抑え ら れ る 。 こ のオプシ ョ ン を使用す
る 場合は、 SHOW_REALIGN_COMMA を FALSE に設定す る 必
要があ る 。
AUTO : 自動化 さ れた PMA モー ド 。 RXDATA のモニ タ リ ン グ
や RXSLIDE パル ス の送信 を 行 う た めの イ ン タ ー コ ネ ク ト ロ
ジ ッ ク を使用 し ないため、 RXSLIDE は無視 さ れ る 。 PCIe® ア
プ リ ケーシ ョ ンでは、 FTS レーンの ス キ ュ ー調整用に こ の設定
が 使 用 さ れ る 。 こ の オ プ シ ョ ン を 使 用 す る 場 合 は、
SHOW_ALIGN_COMMA を FALSE に設定する 必要があ る 。 RX
バ ッ フ ァ ーがバ イ パ ス さ れ る と き は、 RXSLIDE_
MODE は AUTO ま たは PMA に設定で き ません。
RXSLIDE_AUTO_WAIT
整数
再びア ラ イ メ ン ト チ ェ ッ ク を行 う 前に、 PCS が何サ イ ク ル間
(RXUSRCLK ク ロ ッ ク サ イ ク ルに基づ く ) PMA の自動ス ラ イ ド を
待機すべき か を定義 し ます。 有効な値は、 0 ～ 15 です。 デフ ォ ル
ト 値は 7 です。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_SIG_VALID_DLY
整数
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
COMMA_ALIGN_LATENCY
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7 ビッ ト
バイナ リ
ロ ッ ク さ れて い る カ ン マ位置に基づい て入力デー タ を ア ラ イ ン
す る バ イ ト ア ラ イ ン ブ ロ ッ ク が使用す る 現在のア ラ イ メ ン ト で
す。 こ の レ ジ ス タ へは DRP を介 し てのみア ク セ ス可能です。
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175
第 4 章 : レ シーバー
RX 8B/10B デ コ ーダー
機能の説明
RX で受信す る デー タ が 8B/10B エン コ ー ド さ れ る 場合は、 デコ ー ド が必要です。 GTY ト ラ ン シーバーには、 TX 側に
8B/10B エン コ ーダーが 1 つ、 そ し て RX 側に 8B/10B デ コ ーダーが 1 つ内蔵 さ れてい ます。 デコ ーダーには、 デー タ
パ ス上に 4 つの 1 バ イ ト 8B/10B デ コ ーダー モジ ュ ールが含まれてい る ため、デバ イ ス リ ソ ース を使用せずにデー タ
をデ コ ー ド で き ます。 RX 8B/10B デ コ ーダーの機能は次の と お り です。
1.
2 バ イ ト 、 4 バ イ ト 、 お よ び 8 バ イ ト の イ ン タ ーコ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス動作をサポー ト
2.
正 し いデ ィ スパ リ テ ィ が得 ら れ る よ う に、 ラ ン ニ ン グ デ ィ ス パ リ テ ィ のデ イ ジー チ ェーン接続を提供
3.
K 符号お よ びス テー タ ス出力を生成
4.
入力デー タ が 8B/10B エン コー ド さ れていない場合は、 バ イ パ ス可能
5.
Not-in-Table エ ラ ー発生時に、 10 ビ ッ ト の リ テ ラ ル エン コ ー ド 値を出力
8B/10B のビ ッ ト お よびバイ ト 順序
8B/10B デコーダーへ入力 さ れる ビ ッ ト 順序は、 付録 A 「8B/10B の符号」 の順序の逆です。 8B/10B デコー ド ではビ ッ ト
a0 を最初に受信する必要があ り ますが、 GTY ト ラ ン シーバーでは常に最 も 右にあ る ビ ッ ト が最初に受信 さ れます。 し
たがっ て、8B/10B デコーダーは、デコー ド 前に受信データ のビ ッ ト 順序を自動的に反転 さ せる よ う 設計 さ れてい ます。
そ し て、 デコー ド さ れたデータ が RXDATA ポー ト に現れます。 図 4-26 に、 RX_DATA_WIDTH = 20、 40、 およ び 80 の
場合での GTY ト ラ ン シーバー RX に よ るデー タ受信を示 し ます。 8B/10B デコーダーは、 RX_DATA_WIDTH = 160 をサ
ポー ト し ません。 RX_INT_DATAWIDTH = 0 (2 バ イ ト の内部デー タ パ ス) ま たは 1 (4 バ イ ト の内部デー タ パス) に設定
する必要があ り ます。 8B/10B デコーダーの後、 データ はバ イ ト に再構築 さ れて RXDATA イ ン ターフ ェ イ スへ送信 さ れ
ます。 RXDATA で使用 さ れ る ビ ッ ト 数 と 対応する バ イ ト 順序は、 RX_DATA_WIDTH に よ っ て異な り ます。
•
RX_DATA_WIDTH = 20 の場合は、 RXDATA[15:0] のみ使用
•
RX_DATA_WIDTH = 40 の場合は、 RXDATA[31:0] のみ使用
•
RX_DATA_WIDTH = 80 の場合は、 RXDATA[63:0] のみ使用
8B/10B デ コ ーダーがバ イ パ ス さ れ、 RX_DATA_WIDTH が 10 の倍数に設定 さ れてい る 場合は、 次の フ ォ ーマ ッ ト で
10 ビ ッ ト のキ ャ ラ ク タ ーが RX デー タ イ ン タ ーフ ェ イ スへ送 ら れます。
•
対応す る RXDISPERR は 9 番目のビ ッ ト を示す
•
対応す る RXCHARISK は 8 番目の ビ ッ ト を示す
•
対応す る RXDATA バ イ ト は [7:0] ビ ッ ト を示す
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-26
RX_DATA_WIDTH = 20
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RXDATA H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
8B/10B
MSB
LSB
j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0
Received
Last
RX_DATA_WIDTH = 40
Received
First
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RXDATA H3 G3 F3 E3 D3 C3 B3 A3 H2 G2 F2 E2 D2 C2 B2 A2 H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
8B/10B
MSB
LSB
j3 h3 g3 f3 i3 e3 d3 c3 b3 a3 j2 h2 g2 f2 i2 e2 d2 c2 b2 a2 j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0
Received
Last
RX_DATA_WIDTH = 80
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8
Received
First
7 6 5 4 3 2 1 0
RXDATA H3 G3 F3 E3 D3 C3 B3 A3 H2 G2 F2 E2 D2 C2 B2 A2 H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32
RXDATA H7 G7 F7 E7 D7 C7 B7 A7 H6 G6 F6 E6 D6 C6 B6 A6 H5 G5 F5 E5 D5 C5 B5 A5 H4 G4 F4 E4 D4 C4 B4 A4
Received
First
8B/10B
MSB
LSB
j3 h3 g3 f3 i3 e3 d3 c3 b3 a3 j2 h2 g2 f2 i2 e2 d2 c2 b2 a2 j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0
j7 h7 g7 f7 i7 e7 d7 c7 b7 a7 j6 h6 g6 f6 i6 e6 d6 c6 b6 a6 j5 h5 g5 f5 i5 e5 d5 c5 b5 a5 j4 h4 g4 f4 i4 e4 d4 c4 b4 a4
Received
Last
UG578_c4_26_061614
図 4-26 : 8B/10B デ コ ーダーでのビ ッ ト およびバイ ト 順序
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第 4 章 : レ シーバー
RX ラ ン ニ ング デ ィ スパ リ テ ィ
デ ィ スパ リ テ ィ チ ェ ッ ク が実行 さ れ、 RXDATA のデー タ バ イ ト が不正なデ ィ スパ リ テ ィ で到達す る と 、 デ コ ーダー
は対応す る RXCTRL1 を High に駆動 し ます。 8B/10B デコ ーダーでは、 デ ィ スパ リ テ ィ エ ラ ーだけではな く 、 20 ビ ッ
ト の Out-of-Table エ ラ ー コ ー ド も 検出 さ れます。 デ コ ーダーが有効で も 、 受信 し た 10 ビ ッ ト キ ャ ラ ク タ ーを付録 A
「8B/10B の符号」に示す有効な 8B/10B キ ャ ラ ク タ ーにマ ッ プで き ない場合は、デ コ ーダーが RXCTRL3 ポー ト を High
に駆動 し ます。 デ コ ー ド さ れない 10 ビ ッ ト のキ ャ ラ ク タ ーは、 次の フ ォーマ ッ ト で RX デー タ イ ン タ ーフ ェ イ ス を
介 し てデ コ ーダーか ら 出力 さ れます。
•
対応す る RXCTRL1 は 9 番目のビ ッ ト を示す
•
対応す る RXCTRL0 は 8 番目のビ ッ ト を示す
•
対応す る RXDATA バ イ ト は [7:0] ビ ッ ト を示す
図 4-27 に、 正 し いデー タ (A)、 デ ィ スパ リ テ ィ エ ラ ーがあ る デー タ (B)、 Out-of-Table キ ャ ラ ク タ ー (C)、 お よ びデ ィ
スパ リ テ ィ エ ラ ーがあ る Out-of-Table キ ャ ラ ク タ ー (D) をデ コ ーダーが受信 し た場合の RX デー タ イ ン タ ーフ ェ イ ス
の波形を示 し ます。
X-Ref Target - Figure 4-27
A
B
Good
Data
Disp
Error
C
D
RXUSRCLK2
RXDATA
Out of
Table
Both
Errors
Good
Data
RXCTRL1
RXCTRL3
UG578_c4_27_061614
図 4-27 : 8B/10B エ ラ ーがある RX デー タ
特殊文字
8B/10B デ コ ー ド には、 制御機能に頻繁に使用 さ れ る 特殊文字 (K 符号) が含まれます。 RXDATA が K 符号の場合、 デ
コ ーダーでは RXCTRL0 が High に駆動 さ れます。
DEC_PCOMMA_DETECT が TRUE の場合、 RXDATA が正の 8B/10B カ ン マの と き は常に、 デ コ ーダーは対応す る
RXCTRL2 を High に駆動 し ます。 DEC_MCOMMA_DETECT が TRUE の場合、 RXDATA が負の 8B/10B カ ン マの と き
は常に、 デ コ ーダーは対応す る RXCTRL2 を High に駆動 し ます。
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第 4 章 : レ シーバー
ポー ト および属性
表 4-26 に、 RX 8B/10B エン コ ーダーで必要なポー ト を示 し ます。
表 4-26 : RX 8B/10B デ コ ーダーのポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
RX8B10BEN
入力
RXUSRCLK2
カ ン マ検出/ア ラ イ メ ン ト ブ ロ ッ ク 直後の RX デー タ パ ス で
8B/10B デ コ ーダーの使用を選択 し ます。 こ の入力が Low の場合、
リ テ ラ ル 10 ビ ッ ト デー タ は {RXCTRL1, RXCTRL0, RXDATA
<8 bits>} と し て出力 さ れます。
1 : 8B/10B デコ ーダーを使用
0 : 8B/10B デコ ーダーをバ イ パス (レ イ テ ン シ削減)
RXCTRL2[7:0]
出力
RXUSRCLK2
High の場合、 RXDATA の対応す る デー タ バ イ ト が K 符号であ る
こ と を示 し ます。
RXCTRL2[7] は RXDATA[63:56] に対応
RXCTRL2[6] は RXDATA[55:48] に対応
RXCTRL2[5] は RXDATA[47:40] に対応
RXCTRL2[4] は RXDATA[39:32] に対応
RXCTRL2[3] は RXDATA[31:24] に対応
RXCTRL2[2] は RXDATA[23:16] に対応
RXCTRL2[1] は RXDATA[15:8] に対応
RXCTRL2[0] は RXDATA[7:0] に対応
RXCTRL0[15:0]
入力
RXUSRCLK2
High の場合、 8B/10B デコ ー ド が有効の と き に RXDATA の対応す
る デー タ バ イ ト が K 符号であ る こ と を示 し ます。RXCTRL0[15:8]
は使用 し ません。
RXCTRL0[7] は RXDATA[63:56] に対応
RXCTRL0[6] は RXDATA[55:48] に対応
RXCTRL0[5] は RXDATA[47:40] に対応
RXCTRL0[4] は RXDATA[39:32] に対応
RXCTRL0[3] は RXDATA[31:24] に対応
RXCTRL0[2] は RXDATA[23:16] に対応
RXCTRL0[1] は RXDATA[15:8] に対応
RXCTRL0[0] は RXDATA[7:0] に対応
8B/10B デコーダーがバ イ パス さ れてい る場合、ま たは RXCTRL3
の対応する ビ ッ ト が High 駆動 し てい る場合、 こ のビ ッ ト 8 はデ
コ ー ド さ れていないデー タ と な る。 詳細は、 231 ページの 「RX
イ ン ターフ ェ イ ス」 を参照。
RXCTRL1[15:0]
出力
RXUSRCLK2
High の場合、RXDATA の対応するデータ バ イ ト にはデ ィ スパ リ テ ィ
エ ラーがあ る こ と を示し ます。 RXCTRL1[15:8] は使用し ません。
RXCTRL1[7] は RXDATA[63:56] に対応
RXCTRL1[6] は RXDATA[55:48] に対応
RXCTRL1[5] は RXDATA[47:40] に対応
RXCTRL1[4] は RXDATA[39:32] に対応
RXCTRL1[3] は RXDATA[31:24] に対応
RXCTRL1[2] は RXDATA[23:16] に対応
RXCTRL1[1] は RXDATA[15:8] に対応
RXCTRL1[0] は RXDATA[7:0] に対応
8B/10B デコーダーがバ イ パス さ れてい る場合、 ま たは RXCTRL3
の対応する ビ ッ ト が High 駆動し てい る場合、 こ のビ ッ ト 9 はデ
コ ー ド さ れていないデー タ と な る。 詳細は、 231 ページの 「RX
イ ン ターフ ェ イ ス」 を参照。
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第 4 章 : レ シーバー
表 4-26 : RX 8B/10B デ コ ーダーのポー ト (続き)
ポー ト
RXCTRL3[7:0]
方向
クロ ッ ク ド メ イン
説明
出力
RXUSRCLK2
High の場合、 RXDATA の対応する デー タ バ イ ト が 8B/10B テーブ
ルの有効な キ ャ ラ ク タ ーではなか っ た こ と を示 し ます。
RXCTRL3[7] は RXDATA[63:56] に対応
RXCTRL3[6] は RXDATA[55:48] に対応
RXCTRL3[5] は RXDATA[47:40] に対応
RXCTRL3[4] は RXDATA[39:32] に対応
RXCTRL3[3] は RXDATA[31:24] に対応
RXCTRL3[2] は RXDATA[23:16] に対応
RXCTRL3[1] は RXDATA[15:8] に対応
RXCTRL3[0] は RXDATA[7:0] に対応
表 4-27 : RX 8B/10B デ コ ーダーの属性
属性
タ イプ
説明
RX_DISPERR_SEQ_MATCH
文字列
デ コ ー ド さ れたバ イ ト のデ ィ ス パ リ テ ィ エ ラ ーがチ ャ ネル
ボ ンデ ィ ン グや ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス の イ ン
ジ ケー タ ー と 一致すべ き か を指定 し ます。
TRUE の場合、 デ ィ スパ リ テ ィ エ ラ ー ス テー タ ス が一致 し
ます。
FALSE の場合、デ ィ スパ リ テ ィ エ ラ ー ス テー タ ス を無視 し
ます。
DEC_MCOMMA_DETECT
文字列
TRUE の場合、 MCOMMA が検出 さ れ る と バ イ ト 単位の フ
ラ グ RXCTRL2 が High 駆動 し ます。
FALSE の場合、 負の カ ン マ が検出 さ れ る と RXCTRL2 が
Low 駆動 し ます。
DEC_PCOMMA_DETECT
文字列
TRUE の場合、 PCOMMA が検出 さ れ る と バ イ ト 単位の フ ラ
グ RXCTRL2 が High 駆動 し ます。
FALSE の場合、 正の カ ン マ が検出 さ れ る と RXCTRL2 が
Low 駆動 し ます。
DEC_VALID_COMMA_ONLY
文字列
TRUE の場合、 IEEE 802.3 で有効な カ ン マ K28.1、 K28.5、 お
よ び K28.7 が検出 さ れた場合にのみ、 バ イ ト 単位の フ ラ グ
RXCTRL2 が High 駆動 し ます。
FALSE の場合、 RXCTRL2 は正ま たは負 (DEC_PCOMMA_
DETECT お よ び DEC_MCOMMA_DETECT の設定に依存)
の 8B/10B カ ン マ検出に使用 さ れます。
3 ビ ッ ト バイナ リ
RXDATA ポー ト のビ ッ ト 幅を設定 し ます。8B/10B エン コ ー
ダーが有効の場合、RX_DATA_WIDTH は 20 ビ ッ ト 、40 ビ ッ
ト 、 ま たは 80 ビ ッ ト に設定 さ れ る 必要があ り ます。 有効な
設定値は 16、 20、 32、 40、 64、 80、 128、 お よ び 160 です。
RX_DATA_WIDTH
8B/10B デ コ ーダーの有効化/無効化
8B/10B デ コ ーダーを有効にす る には RX8B10BEN を High に駆動する 必要があ り ます。8B/10B デ コ ーダーが有効の場
合は、 RX_DATA_WIDTH を 8 の倍数 (8、 16、 32、 64) に設定する 必要があ り ます。
GTY レ シーバー パ ス上の 8B/10B デ コ ーダーを無効にす る には、 RX8B10BEN を Low に駆動す る 必要があ り ます。
8B/10B デ コ ーダーが無効の場合は、 RX_DATA_WIDTH を 10 の倍数 (10、 20、 40、 80、 160) に設定で き ます。 8B/10B
デ コ ーダーをバ イ パ ス し た場合の RXDATA ポー ト の動作については、 231 ページの 「RX イ ン タ ーフ ェ イ ス」 で説明
し てい ます。
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第 4 章 : レ シーバー
RX バ ッ フ ァ ーのバイパス
機能の説明
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのバ イ パ ス は、 GTY ト ラ ン シーバーのア ド バン ス機能です。 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーをバ イ パ スす る 場合、 PMA パ ラ レル ク ロ ッ ク ド メ イ ン (XCLK) と RXUSRCLK ド メ イ ン間の位相差調整を行
う ために RX 位相ア ラ イ メ ン ト 回路が使用 さ れ ます。 ま た、 温度や電圧の変化に対応す る ために、 RXUSRCLK を調
整 し て RX 遅延の調整 も 行い ます。 RX の位相 と 遅延の調整は、 GTY ト ラ ン シーバーで自動実行で き ますが、 手動で
制御す る こ と も 可能です。 図 4-36 に、 XCLK ド メ イ ン と RXUSRCLK ド メ イ ン を示 し ます。 表 4-31 では、 バ ッ フ ァ ー
と 位相ア ラ イ メ ン ト の比較を示 し ます。
RXUSRCLK お よ び RXUSRCLK2 の ソ ース と し て RX で リ カバ リ ク ロ ッ ク を使用す る 場合は、 レ イ テ ン シ を削減す る
ために RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ ス で き ます。 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ スす る と 、 RX
デー タ パ ス を通過す る 際の レ イ テ ン シが削減 さ れて確定的にな り ますが、 ク ロ ッ ク コ レ ク シ ョ ンお よ びチ ャ ネル ボ
ンデ ィ ン グは使用で き ません。
図 4-28 に、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのバ イ パ ス が可能な位相ア ラ イ メ ン ト を示 し ます。 RX 位相ア ラ イ メ ン ト
が実行 さ れ る 前は、 PMA パ ラ レル ク ロ ッ ク ド メ イ ン (XCLK) と RXUSRCLK ド メ イ ン間に保証 さ れた位相関係はあ
り ません。 RX 位相ア ラ イ メ ン ト 回路に よ り 、 CDR か ら 調整 さ れた RX リ カバ リ ク ロ ッ ク が選択 さ れ る ため、 XCLK
お よ び RXUSRCLK 間に大 き な位相差はな く な り ます。
RX バ ッ フ ァ ーがバ イ パス さ れ る と き は、 RXSLIDE_MODE は AUTO ま たは PMA に設定で き ません。
X-Ref Target - Figure 4-28
From TX Parallel
Data (Near-End
PCS Loopback)
From Channel
Clocking
Architecture
To TX Parallel
Data (Far-End PCS
Loopback)
To TX Parallel
Data (Far-End
PMA Loopback)
RX
Clock
Dividers
RX
EQ
RX PIPE
Control
DFE
Polarity
RX CDR
SIPO
Comma
Detect
and
Align
RX Status
Control
8B/10B
Decoder
RX OOB
RX
Elastic
Buffer
PRBS
Checker
RX
Interface
RX
Gearbox
Bypass RX Elastic Buffer
RX Serial
Clock
After RX phase alignment:
- SIPO parallel clock phase matches RXUSRCLK phase.
- No phase difference between XCLK and RXUSRCLK.
PMA Parallel
Clock
(XCLK)
PCS Parallel
Clock
(RXUSRCLK)
Device Parallel
Clock
(RXUSRCLK2)
UG578_c4_28_061614
図 4-28 : RX 位相ア ラ イ メ ン ト を使用する場合
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第 4 章 : レ シーバー
ポー ト および属性
表 4-28 に、 RX バ ッ フ ァ ーをバ イ パ スす る 場合のポー ト を示 し ます。
表 4-28 : RX バ ッ フ ァ ーのバイパス ポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
RXPHDLYRESET
入力
非同期
RXUSRCLK を遅延調整 タ ッ プの中央に強制的に配置す
る ための、RX 位相ア ラ イ メ ン ト のハー ド リ セ ッ ト です。
遅延調整 タ ッ プは、 全範囲が ±4ns、 低範囲が ±2ns です。
こ のハー ド リ セ ッ ト は、 その他すべての RX バ ッ フ ァ ー
バ イ パ ス 入力ポー ト が Low に設定 さ れ て い る 場合に、
GTY ト ラ ン シーバーが RX の位相お よ び遅延調整を自動
的に開始す る ために使用 さ れ ま す。 RXDLYSRESET は、
位相お よ び遅延調整のためだけに使用す る こ と を推奨 し
ます。
RXPHALIGN
入力
非同期
RX 位相ア ラ イ メ ン ト を設定 し ま す。 自動調整モー ド を
使用す る 場合は Low に設定 し ます。
RXPHALIGNEN
入力
非同期
RX 位相ア ラ イ メ ン ト を有効に し ま す。 自動調整モー ド
を使用す る 場合は Low に設定 し ます。
RXPHDLYPD
入力
非同期
RX の位相お よ び遅延調整回路の電源切断に使用 し ま
す。 a) RX バ ッ フ ァ ーが使用 さ れていない場合、
b) RXPD がアサー ト さ れてい る 場合、 あ る いは
c) RXOUTCLKSEL が 3'b010 に設定 さ れてい る に も か
かわ ら ず リ カバ リ ク ロ ッ ク が利用で き ない場合は、 High
に接続 し て く だ さ い。 RX バ ッ フ ァ ーをバ イ パ ス す る 場
合の通常動作時は Low に接続 し て く だ さ い。
0 : RX の位相お よ び遅延調整回路に電源を投入
1 : RX の位相お よ び遅延調整回路の電源を切断
RXPHOVRDEN
入力
非同期
RX の位相ア ラ イ メ ン ト カ ウ ン タ ーのオーバー ラ イ ド を
有効に し ます。 使用 し ない場合は Low に設定 し ます。
0 : 通常動作
1 : RXPH_CFG[10:6] の値で RX 位相ア ラ イ メ ン ト カ ウ
ン タ ーを オーバー ラ イ ド
RXDLYSRESET
入力
非同期
RXUSRCLK を遅延調整 タ ッ プの中央に徐々にシ フ ト さ
せ る ための RX 遅延調整 ソ フ ト リ セ ッ ト です。 遅延調整
タ ッ プは、 全範囲が ±4ns、 低範囲が ±2ns です。 こ の ソ
フ ト リ セ ッ ト は、その他すべての RX バ ッ フ ァ ー バ イ パ
ス入力ポー ト が Low に設定 さ れてい る 場合に、 GTY ト
ラ ン シーバーが RX の位相お よ び遅延調整を自動的に開
始す る ために使用 さ れます。
RXDLYBYPASS
入力
非同期
RX の遅延調整をバ イ パスする 場合に使用 し ます。
0 : RX の遅延調整回路を使用
1 : RX の遅延調整回路をバ イ パ ス
RXDLYEN
入力
非同期
RX 遅延調整回路を有効に し ます。使用 し ない場合は Low
に設定 し ます。
RXDLYOVRDEN
入力
非同期
RX の遅延調整カ ウ ン タ ーのオーバー ラ イ ド を有効に し
ます。 使用 し ない場合は Low に設定 し ます。
0 : 通常動作
1 : RXDLY_CFG[14:6] の値で RX 遅延調整カ ウ ン タ ー
を オーバー ラ イ ド
RXDDIEN
入力
非同期
デシ リ ア ラ イザーでの RX データ遅延挿入を有効にし ます。
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第 4 章 : レ シーバー
表 4-28 : RX バ ッ フ ァ ーのバイパス ポー ト (続き)
方向
クロッ ク ド メ イン
説明
RXPHALIGNDONE
ポー ト
出力
非同期
RX の位相ア ラ イ メ ン ト 完了を示し ます。RX の自動位相お
よび遅延調整が実行されている場合、RXDLYSRESETDONE
がアサー ト さ れた後に RXPHALIGNDONE の 2 番目の立ち
上が り エ ッ ジが検出 さ れる と 、 RX の位相および遅延調整
が完了し た こ と を示し ます。
RXDATA のデー タ のア ラ イ メ ン ト は、 RXPHALIGNDONE
の 2 番目の立ち上が り エ ッ ジ後に変更で き ます。
RXPHMONITOR
出力
非同期
RX の位相ア ラ イ メ ン ト モニ タ ーです。
RXPHSLIPMONITOR
出力
非同期
RX の位相ア ラ イ メ ン ト ス リ ッ プ モニ タ ーです。
RXDLYSRESETDONE
出力
非同期
RX の遅延調整ソ フ ト リ セ ッ ト が完了し た こ と を示し ます。
RXSYNCMODE
入力
非同期
0 : RX バ ッ フ ァ ー バ イ パス ス レーブ レーン
1 : RX バ ッ フ ァ ー バ イ パス マ ス タ ー レーン
マルチ レーン手動モー ド で使用 し ます。
RXSYNCALLIN
入力
非同期
シングル レーン自動モード : それぞれの RXPHALIGNDONE
へ接続し ます。
マルチ レーン自動モー ド : マ ス タ ーお よ びすべての ス
レーブ レーンの RXPHALIGNDONE の AND 接続 さ れた
信号へ接続 し ます。
マルチ レーン手動モー ド : マルチ レーン手動モー ド で使
用 し ます。
RXSYNCIN
入力
非同期
マルチ レ ーン自動モー ド ア プ リ ケーシ ョ ン でのみ有効
で す。 RX バ ッ フ ァ ー バ イ パ ス マ ス タ ー レ ー ン か ら
RXSYNCOUT へ接続 し ます。
RXSYNCOUT
出力
非同期
マルチ レ ーン自動モー ド ア プ リ ケーシ ョ ン の RX バ ッ
フ ァ ー バ イ パ ス マ ス タ ー レーン でのみ有効です。 マル
チ レーン アプ リ ケーシ ョ ンの各レーンの RXSYNCIN へ
接続 し ます。
RXSYNCDONE
出力
非同期
RX バ ッ フ ァーをバイパスする場合の位相ア ラ イ メ ン ト プ
ロ セ スが完了し た こ と を示し ます。 自動モー ド 動作の RX
バ ッ フ ァー バイパス マス ター レーンでのみ有効です。
RXSLIPOUTCLK
入力
RXUSRCLK2
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXSLIPPMA
入力
RXUSRCLK2
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPHALIGNERR
出力
非同期
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RX 位相ア ラ イ メ ン ト エ ラ ーです。
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第 4 章 : レ シーバー
表 4-29 に、 RX バ ッ フ ァ ーの属性を示 し ます。
表 4-29 : RX バ ッ フ ァ ー バイパスの属性
属性
RXBUF_EN
RX_XCLK_SEL
タ イプ
説明
ブール型
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの使用ま たはバ イ パス を指定し ます。
TRUE : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを使用 (デフ ォ ル ト )
FALSE : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ ス (ア ド バン ス
機能)
文字列
RX パ ラ レ ル ク ロ ッ ク ド メ イ ン (XCLK) を駆動す る ク ロ ッ ク を選
択 し ます。
RXREC : XCLK の ソ ー ス と し て RX リ カ バ リ ク ロ ッ ク を 選択。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを使用する と き に使用。
RXUSR : XCLK の ソ ース と し て RXUSRCLK を選択。 RX エ ラ ス
テ ィ ッ ク バ ッ フ ァ ーをバ イ パスす る と き に使用。
RXPH_CFG
24 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPH_MONITOR_SEL
5 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXPHDLY_CFG
24 ビ ッ ト バ イ ナ リ
RX の位相お よ び遅延調整回路の コ ン フ ィ ギ ュ レーシ ョ ンです。RX
の遅延調整 タ ッ プ を全範囲の ±4ns に設定す る 場合は、 RXPHDLY_
CFG[19] = 1 を使用 し ます。 RX の遅延調整 タ ッ プ を全範囲の ±2ns
に設定する 場合は、 RXPHDLY_CFG[19] = 0 を使用 し ます。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDLY_CFG
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDLY_LCFG
9 ビ ッ ト バイナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXDLY_TAP_CFG
16 ビ ッ ト バ イ ナ リ
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_DDI_SEL
6 ビ ッ ト バイナ リ
RX デー タ 遅延挿入を有効に し ます。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXSYNC_MULTILANE
1 ビ ッ ト バイナ リ
マルチ レーン イ ン タ ーフ ェ イ ス の一部 と し て使用 さ れ る か否か を
指定 し ます。 自動モー ド の RX バ ッ フ ァ ー バ イ パ ス マ ス タ ー レー
ンでのみ有効です。
0 : シ ン グル レーン モー ド で使用
1 : マルチ レーン モー ド で使用
RXSYNC_SKIP_DA
1 ビ ッ ト バイナ リ
遅延調整プ ロ セ ス を ス キ ッ プする か否か を指定 し ます。自動モー ド
の RX バ ッ フ ァ ー バ イ パ ス マ ス タ ー レーン でのみ有効です。
0 : RX 遅延調整プ ロ セ ス を実行
1 : RX 遅延調整プ ロ セ ス を ス キ ッ プ
RXSYNC_OVRD
1 ビ ッ ト バイナ リ
手動モー ド を優先 さ せる 場合に使用 し ます。
0 : RX バ ッ フ ァ ー バ イ パス の自動モー ド が有効
1 : RX バ ッ フ ァ ー バ イ パス の手動モー ド を使用。 RX バ ッ フ ァ ー
のバ イ パ ス制御を イ ン タ ー コ ネ ク ト ロ ジ ッ ク に イ ン プ リ メ ン ト
する。
TST_RSV[0]
1 ビ ッ ト バイナ リ
0 : 通常
1 : デー タ 遅延挿入 (DDI) の遅延設定を RX_DDI_SEL 属性でオー
バー ラ イ ド する
RX_CLK_SLIP_OVRD
5 ビ ッ ト バイナ リ
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予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 4 章 : レ シーバー
RX バ ッ フ ァ ー バイパスの使用モー ド
RX 位相ア ラ イ メ ン ト は、 1 つのチ ャ ネル (シ ン グル レ ーン) ま たは 1 つの RXOUTCLK (マルチ レ ーン) を共有す る
チ ャ ネル グループに対 し てのみ実行可能です。 RX バ ッ フ ァ ー バ イ パ ス はシ ン グル レーン自動モー ド 、 お よ び手動
お よ び自動モー ド のマルチ レーン アプ リ ケーシ ョ ン をサポー ト し ます (表 4-30 を参照)。
表 4-30 : RX バ ッ フ ァ ー バイパスの使用モー ド
RX バ ッ フ ァ ーのバイパス
GTY ト ラ ン シーバー
シ ン グル レーン
自動
マルチ レーン
手動ま たは自動
シ ングル レーン自動モー ド で RX バ ッ フ ァ ー バイパス を使用
RX バ ッ フ ァ ーをバ イ パスす る には、 ト ラ ン シーバーを次の よ う に設定 し ます。
•
RXBUF_EN = FALSE
•
RX_XCLK_SEL = RXUSR
•
RXOUTCLKSEL = 3'b010 ま たは 3'b101 ― RXOUTCLK の ソ ース と し て RX リ カバ リ ク ロ ッ ク を選択 し ます。
RX リ カバ リ ク ロ ッ ク が選択 さ れ る 場合、 RXOUTCLK が RXUSRCLK の ソ ース と し て使用 さ れます。 RXOUTCLK お
よ び選択 し た RX リ カバ リ ク ロ ッ ク が確実に必要な周波数で動作する よ う に し ます。RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー
をバ イ パ スす る 場合は、 次の条件の後に必ず RX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
レ シーバーの リ セ ッ ト ま たは電源投入
•
CPLL/QPLL の リ セ ッ ト ま たは電源投入
•
RX の リ カバ リ ク ロ ッ ク ソ ース ま たは周波数の変更
•
RX ラ イ ン レー ト の変更
シ ン グル レーン自動モー ド で RX バ ッ フ ァ ー バ イ パ ス を セ ッ ト ア ッ プす る には、 属性を次の よ う に設定 し ます。
•
RXSYNC_MULTILANE = 0
•
RXSYNC_OVRD = 0
図 4-29 に示す よ う にポー ト を設定 し ます。
X-Ref Target - Figure 4-29
RXSYNCALLIN
1'b0
RXSYNCIN
1'b1
RXSYNCMODE
RXPHALIGNDONE
RXSYNCOUT
RXSYNCDONE
RXDLYSRESET
UG578_c4_29_061614
図 4-29 : RX バ ッ フ ァ ー バイパス — シ ングル レーン、 自動モー ド ポー ト 接続
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第 4 章 : レ シーバー
図 4-30 に、 温度や電圧の変化に対応 し て RXUSRCLK を調整する のに必要な、 自動 RX 位相ア ラ イ メ ン ト と RX 遅延
調整を示 し ます。
X-Ref Target - Figure 4-30
RXDLYSRESET
RXDLYSRESETDONE
RXPHALIGNDONE
RXSYNCDONE
UG578_c4_30_061614
図 4-30 : RX バ ッ フ ァ ー バイパス例 — シ ングル レーン自動モー ド
図 4-30 について説明 し ます。
1.
図 4-30 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
レ シーバーの リ セ ッ ト や RX の レー ト 変更な ど の後、 XCLK と RXUSRCLK の位相を揃え る ために、 RX 位相ア
ラ イ メ ン ト が実行 さ れ る 必要があ り ます。 RX 位相お よ び遅延調整を開始する には、 RXDLYSRESET を アサー ト
す る 前に、 既存の RXELECIDLE お よ び RX CDR が ロ ッ ク さ れ る ま で待機 し ます。
3.
RXDLYSRESETDONE が High にな る ま で待機 し ます。 RXDLYSRESETDONE は少な く と も 100ns 間アサー ト さ
れた ま ま と な り ます。
4.
RXSYNCDONE がアサー ト さ れ る と 、 ア ラ イ メ ン ト が完了 し ます。 こ の信号は、 ア ラ イ メ ン ト が再開 さ れ る ま で
アサー ト さ れた ま ま と な り ます。
5.
RXSYNCDONE がアサー ト さ れ る と 、RXPHALIGNDONE に よ っ て ア ラ イ メ ン ト の完了お よ び継続が示 さ れます。
6.
温度や電圧の変化に対応す る ため、 RX 遅延調整は RXUSRCLK の調整を継続 し ます。
RX リ カバ リ ク ロ ッ ク と RXUSRCLK が安定 し 、 確実に ク ロ ッ ク 調整で使用で き る よ う にす る には、 RX CDR が ロ ッ
ク さ れた後に、 必ず RX 位相ア ラ イ メ ン ト を実行する 必要があ り ます。 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ スす
る 場合、 ト ラ ン シーバー リ セ ッ ト やレー ト 変更な ど に よ る 位相差に よ っ て、 PMA か ら の受信デー タ にずれが生 じ る
可能性があ り ます。 イ ン タ ー コ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス で評価 さ れた受信デー タ が無効な場合は、 RX CDR
が ロ ッ ク さ れてい る 間 RX 位相ア ラ イ メ ン ト を繰 り 返す必要があ り ます。
マルチ レーン手動モー ド で RX バ ッ フ ァ ー バイパス を使用
マルチ レーンのアプ リ ケーシ ョ ンで RX バ ッ フ ァ ーのバ イ パス が必要な と き は、位相ア ラ イ メ ン ト を手動ま たは自動
で実行で き ます。
こ のセ ク シ ョ ン では、 マルチ レーン RX バ ッ フ ァ ー バ イ パ ス のア ラ イ メ ン ト を手動で実行す る ために必要な手順を
説明 し ます。
•
マ ス タ ー : マルチ レーンのアプ リ ケーシ ョ ンでは、 バ ッ フ ァ ー バ イ パス マ ス タ ーは RXOUTCLK を ソ ース と す
る レーンです。
•
ス レーブ : バ ッ フ ァ ー バ イ パ ス マ ス タ ーの RXOUTCLK か ら 生成 さ れ る 、同 じ RXUSRCLK/RXUSRCLK2 を共有
す る すべての レーンです。
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第 4 章 : レ シーバー
図 4-31 に、 バ ッ フ ァ ー バ イ パ ス マ ス タ ーお よ びス レーブ レーンの例を示 し ます。
X-Ref Target - Figure 4-31
Slave
GTY RX
Lane 3
RXUSRCLK
RXUSRCLK2
Master
GTY RX
Lane 2
RXOUTCLK
BUFG_GT
RXUSRCLK
RXUSRCLK2
Slave
GTY RX
Lane 1
RXUSRCLK
RXUSRCLK2
Slave
GTY RX
Lane 0
RXUSRCLK
RXUSRCLK2
UG578_c4_31_061614
図 4-31 : RX のバ ッ フ ァ ー バイパス マス タ ーおよびス レーブ レーンの例
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ スす る には、 ト ラ ン シーバーを次の よ う に設定 し ます。
•
RXBUF_EN = FALSE
•
RX_XCLK_SEL = RXUSR
•
RXOUTCLKSEL = 3'b010 ま たは 3'b101 ― RXOUTCLK の ソ ース と し て RX リ カバ リ ク ロ ッ ク を選択 し ます。
RX リ カバ リ ク ロ ッ ク が選択 さ れ る 場合、 RXOUTCLK が RXUSRCLK の ソ ース と し て使用 さ れます。 RXOUTCLK お
よ び選択 し た RX リ カバ リ ク ロ ッ ク が確実に必要な周波数で動作する よ う に し ます。RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー
をバ イ パ スす る 場合は、 次の条件の後に必ず RX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
レ シーバーの リ セ ッ ト ま たは電源投入
•
CPLL/QPLL の リ セ ッ ト ま たは電源投入
•
RX の リ カバ リ ク ロ ッ ク ソ ース ま たは周波数の変更
•
ト ラ ン シーバーの RX ラ イ ン レー ト の変更
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第 4 章 : レ シーバー
図 4-32 に、 手動に よ る RX の位相お よ び遅延調整を示 し ます。
X-Ref Target - Figure 4-32
M_RXPHDLYRESET
M_RXDLYBYPASS
M_RXPHALIGNEN
M_RXDDIEN
M_RXDLYSRESET
M_RXDLYSRESETDONE
M_RXPHALIGN
M_RXDLYEN
M_RXPHALIGNDONE
S_RXPHDLYRESET
S_RXDLYBYPASS
S_RXPHALIGNEN
S_RXDDIEN
S_RXDLYSRESET
S_RXDLYSRESETDONE
S_RXPHALIGN
S_RXDLYEN
S_RXPHALIGNDONE
UG578_c4_32_061614
図 4-32 : 手動モー ド での RX の位相および遅延調整
図 4-32 について説明 し ます。
1.
図 4-32 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
M_* はマ ス タ ー レーンに関連す る ポー ト を示 し ます。
3.
S_* は ス レーブ レーンに関連す る ポー ト を示 し ます。
4.
RXSYNC_OVRD 属性を 1'b1 に設定 し ます。
5.
すべての レーンの RXPHDLYRESET お よ び RXDLYBYPASS を Low に設定 し ます。
6.
すべての レーンの RXPHALIGNEN を High に設定 し ます。
7.
すべての レーンの RXDLYSRESET を アサー ト し ます。 各レーンの RXDLYSRESETDONE がアサー ト さ れ る ま で
こ の信号を High に保持 し ます。
8.
RXDLYSRESETDONE がアサー ト さ れ る レーンの RXDLYSRESET をデ ィ アサー ト し ます。
9.
すべての レーンの RXDLYSRESET がデ ィ アサー ト さ れ る 場合、 マ ス タ ー レーンの RXPHALIGN を アサー ト し ま
す。マ ス タ ー レーンの RXPHALIGNDONE の立ち上が り エ ッ ジが確認 さ れ る ま で こ の信号を High に保持 し ます。
10. マ ス タ ー レーンの RXPHALIGN をデ ィ アサー ト し ます。
11. マ ス タ ー レーンの RXDLYEN を アサー ト し ます。 こ れに よ り 、 RXPHALIGNDONE がデ ィ アサー ト さ れます。
12. マ ス タ ー レーンの RXPHALIGNDONE の立ち上が り エ ッ ジが確認 さ れ る ま で こ の レーンの RXDLYEN を High に
保持 し ます。
13. マ ス タ ー レーンの RXDLYEN をデ ィ アサー ト し ます。
14. すべての ス レーブ レーンの RXPHALIGN を アサー ト し ます。 各ス レーブ レーンの RXPHALIGNDONE の立ち上
が り エ ッ ジが確認 さ れ る ま で こ の信号を High に保持 し ます。
15. RXPHALIGNDONE がアサー ト さ れ る レーンの RXPHALIGN をデ ィ アサー ト し ます。
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第 4 章 : レ シーバー
16. すべての ス レーブ レーンの RXPHALIGN がデ ィ アサー ト さ れ る 場合、 マ ス タ ー レーンの RXDLYEN を アサー ト
し ます。 こ れに よ り 、 マ ス タ ー レーンの RXPHALIGNDONE がデ ィ アサー ト さ れます。
17. マ ス タ ー レーンの RXPHALIGNDONE が再度アサー ト さ れ る ま で待機 し ます。 マルチ レーン イ ン タ ーフ ェ イ ス
の位相お よ び遅延調整が完了 し ます。 温度お よ び電圧の変化に対応す る ため、 マ ス タ ー レーン の RXDLYEN を
引 き 続 き High に保持 し ます。
マルチ レーン のアプ リ ケーシ ョ ン では、 RXELECIDLE がいずれかの レーン でデ ィ アサー ト さ れた後、 RX ア ラ イ メ
ン ト を イ ン タ ーフ ェ イ ス で開始す る 必要があ り ます。 すべての レーンの RX CDR は、 RX ア ラ イ メ ン ト を開始す る 前
に ロ ッ ク し て く だ さ い。 こ れは、 ア ラ イ メ ン ト 前に RX リ カバ リ ク ロ ッ ク お よ び RXUSRCLK が安定 し 、 確実にア ラ
イ メ ン ト 可能な状態にす る ためです。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ スす る 場合、 GTY ト ラ ン シーバー リ セ ッ ト やレー ト 変更な ど に よ る 位相差
に よ っ て、 PMA か ら の受信デー タ にずれが生 じ る 可能性があ り ます。 イ ン タ ー コ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス
で評価 さ れた受信デー タ がいずれかの レーン で無効な場合は、 すべての レーン の RX CDR が ロ ッ ク さ れた後に イ ン
タ ーフ ェ イ ス の RX ア ラ イ メ ン ト を繰 り 返す必要があ り ます。
マルチ レーン自動モー ド で RX バ ッ フ ァ ー バイパス を使用
マルチ レーンのアプ リ ケーシ ョ ンで RX バ ッ フ ァ ーのバ イ パス が必要な と き は、位相ア ラ イ メ ン ト を手動ま たは自動
で実行で き ます。 こ のセ ク シ ョ ン では、 マルチ レーン RX バ ッ フ ァ ー バ イ パ ス のア ラ イ メ ン ト を自動で実行す る た
めに必要な手順を説明 し ます。
•
マ ス タ ー : マルチ レーンのアプ リ ケーシ ョ ンでは、 バ ッ フ ァ ー バ イ パス マ ス タ ーは RXOUTCLK を ソ ース と す
る レーンです。
•
ス レーブ : こ れ ら はすべて、 バ ッ フ ァ ー バ イ パ ス マ ス タ ーの RXOUTCLK か ら 生成 さ れ る 、 同 じ RXUSRCLK/
RXUSRCLK2 を共有す る レーンです。
図 4-33 に、 バ ッ フ ァ ー バ イ パ ス マ ス タ ーお よ びス レーブ レーンの例を示 し ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-33
Slave
GTY RX
Lane 3
RXUSRCLK
RXUSRCLK2
BUFG_GT
Master
GTY RX
Lane 2
RXOUTCLK
RXUSRCLK
RXUSRCLK2
Slave
GTY RX
Lane 1
RXUSRCLK
RXUSRCLK2
Slave
GTY RX
Lane 0
RXUSRCLK
RXUSRCLK2
UG578_c4_33_061614
図 4-33 : バ ッ フ ァ ー バイパス マス タ ーおよびス レーブ レーンの例
RX バ ッ フ ァ ーをバ イ パスす る には、 GTY ト ラ ン シーバーを次の よ う に設定 し ます。
•
RXBUF_EN = FALSE
•
RX_XCLK_SEL = RXUSR
•
RXOUTCLKSEL = 3'b010 ま たは 3'b101 ― RXOUTCLK の ソ ース と し て RX リ カバ リ ク ロ ッ ク を選択 し ます。
RX リ カバ リ ク ロ ッ ク が選択 さ れ る 場合、 RXOUTCLK が RXUSRCLK の ソ ース と し て使用 さ れます。 RXOUTCLK お
よ び選択 し た RX リ カバ リ ク ロ ッ ク が確実に必要な周波数で動作する よ う に し ます。RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー
をバ イ パ スす る 場合は、 次の条件の後に必ず RX 位相ア ラ イ メ ン ト プ ロ セ ス を実行 し ます。
•
GTY レ シーバーの リ セ ッ ト ま たは電源投入
•
CPLL/QPLL の リ セ ッ ト ま たは電源投入
•
RX の リ カバ リ ク ロ ッ ク ソ ース ま たは周波数の変更
•
GTY ト ラ ン シーバーの RX ラ イ ン レー ト の変更
マルチ レーン自動モー ド で RX バ ッ フ ァ ー バ イ パ ス を セ ッ ト ア ッ プす る には、 属性を次の よ う に設定 し ます。
•
RXSYNC_MULTILANE = 1
•
RXSYNC_OVRD = 0
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第 4 章 : レ シーバー
図 4-34 の よ う にポー ト を設定 し ます。
X-Ref Target - Figure 4-34
RXSYNCALLIN
RXPHALIGNDONE
RXSYNCIN
RXSYNCOUT
Master
1'b1
RXSYNCMODE
RXSYNCDONE
RXDLYSRESET
RXSYNCALLIN
RXPHALIGNDONE
RXSYNCIN
RXSYNCOUT
Slave
1'b0
RXSYNCMODE
RXSYNCDONE
RXDLYSRESET
UG578_c4_34_061614
図 4-34 : RX バ ッ フ ァ ー バイパス — マルチ レーン、 自動モー ド ポー ト 接続
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第 4 章 : レ シーバー
図 4-35 に、 RX の位相お よ び遅延の自動調整を示 し ます。
X-Ref Target - Figure 4-35
M_RXDLYSRESET
M_RXDLYSRESETDONE
M_RXPHALIGNDONE
M_RXSYNCOUT
M_RXSYNCDONE
S_RXDLYSRESET
S_RXDLYSRESETDONE
S_RXPHALIGNDONE
S_RXSYNCOUT
S_RXSYNCDONE
UG578_c4_35_061714
図 4-35 : RX バ ッ フ ァ ー バイパス例 — マルチ レーン自動モー ド
図 4-35 について説明 し ます。
1.
図 4-35 は イ ベン ト シーケ ン ス を表 し てお り 、 正確な縮尺ではあ り ません。
2.
M_* はマ ス タ ー レーンに関連す る ポー ト を示 し ます。
3.
S_* は ス レーブ レーンに関連す る ポー ト を示 し ます。
4.
GTY レ シーバーの リ セ ッ ト や RX の レー ト 変更な ど の後、 XCLK と RXUSRCLK の位相を揃え る ために、 RX 位
相ア ラ イ メ ン ト が実行 さ れ る 必要が あ り ま す。 RX 位相お よ び遅延調整を開始す る には、 RXDLYSRESET を ア
サー ト す る 前に、 既存の RXELECIDLE お よ び RX CDR が ロ ッ ク さ れ る ま で待機 し ます。
5.
RXDLYSRESETDONE が High にな る ま で待機 し ます。 RXDLYSRESETDONE は少な く と も 100ns 間アサー ト さ
れた ま ま と な り ます。
6.
マ ス タ ー レーンの RXSYNCDONE がアサー ト さ れ る と 、 ア ラ イ メ ン ト が完了 し ます。 こ の信号は、 ア ラ イ メ ン
ト が再開 さ れ る ま でアサー ト さ れた ま ま と な り ます。
7.
マ ス タ ー レーンの RXSYNCDONE がアサー ト さ れ る と 、 マ ス タ ー レーンの RXPHALIGNDONE に よ っ てア ラ イ
メ ン ト の完了お よ び継続が示 さ れます。
8.
温度や電圧の変化に対応す る ため、 RX 遅延調整は RXUSRCLK の調整を継続 し ます。
マルチ レーン のアプ リ ケーシ ョ ン では、 RXELECIDLE がいずれかの レーン でデ ィ アサー ト さ れた後、 RX ア ラ イ メ
ン ト を イ ン タ ーフ ェ イ ス で開始す る 必要があ り ます。 すべての レーンの RX CDR は、 RX ア ラ イ メ ン ト を開始す る 前
に ロ ッ ク し ます。 こ れは、 ア ラ イ メ ン ト 前に RX リ カバ リ ク ロ ッ ク お よ び RXUSRCLK が安定 し 、 確実にア ラ イ メ ン
ト 可能な状態にす る ためです。
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第 4 章 : レ シーバー
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ スす る 場合、 GTY ト ラ ン シーバー リ セ ッ ト やレー ト 変更な ど に よ る 位相差
に よ っ て、 PMA か ら の受信デー タ にずれが生 じ る 可能性があ り ます。 イ ン タ ー コ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス
で評価 さ れた受信デー タ がいずれかの レーン で無効な場合は、 すべての レーン の RX CDR が ロ ッ ク さ れた後に イ ン
タ ーフ ェ イ ス の RX ア ラ イ メ ン ト を繰 り 返す必要があ り ます。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー
機能の説明
GTY ト ラ ン シーバー RX のデー タ パ ス には、 PCS で使用 さ れ る 2 つの内部パ ラ レル ク ロ ッ ク ド メ イ ン (PMA パ ラ レ
ル ク ロ ッ ク ド メ イ ン (XCLK) お よ び RXUSRCLK ド メ イ ン) があ り ます。 デー タ を受信す る 場合は、 PMA パ ラ レ ル
レー ト と RXUSRCLK レー ト が近似 し 、 2 つの ド メ イ ン間の位相差を な く す必要があ り ます。 図 4-36 に、 2 つのパ ラ
レル ク ロ ッ ク ド メ イ ン (XCLK お よ び RXUSRCLK) を示 し ます。
X-Ref Target - Figure 4-36
From Channel
Clocking
Architecture
From TX Parallel
Data (Near-End
PCS Loopback)
RX PIPE
Control
RX
Clock
Dividers
RX Status
Control
Comma
Detect
and
Align
Polarity
RX
EQ
To TX Parallel
Data (Far-End PCS
Loopback)
To TX Parallel
Data (Far-End
PMA Loopback)
DFE
8B/10B
Decoder
SIPO
RX OOB
RX
Elastic
Buffer
PRBS
Checker
RX
Interface
RX Sync
Gearbox
RX Async
Gearbox
128B/130B
Decoder
RX Serial Clock
Block
Detect
Align
PMA Parallel Clock
(XCLK)
PCIe RX
Buffer
PCS Parallel Clock
(RXUSRCLK)
Device Parallel
Clock
(RXUSRCLK2)
UG578_c4_36_061714
図 4-36 : RX ク ロ ッ ク ド メ イ ン
GTY ト ラ ン シーバーには、 XCLK ド メ イ ン と RXUSRCLK ド メ イ ン間の位相差を な く すた め、 RX エ ラ ス テ ィ ッ ク
バ ッ フ ァ ーが内蔵 さ れてい ま す。 ま た、 RX バ ッ フ ァ ーを バ イ パ ス す る 場合は、 ト ラ ン シーバーか ら の リ カバ リ ク
ロ ッ ク を使用 し て RXUSRCLK を駆動 し 、 その位相を XCLK と 一致する よ う 調整する こ と で、 2 つの ド メ イ ンの位相
を一致 さ せ る こ と も 可能です (181 ページの 「RX バ ッ フ ァ ーのバ イ パ ス」 を参照)。 すべての RX デー タ パ ス におい
て、 こ れ ら の方法のいずれか を使用 し て位相を一致 さ せ る 必要があ り ます。 表 4-31 に、 各方法の長所お よ び短所を
示 し ます。
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第 4 章 : レ シーバー
表 4-31 : RX バ ッ フ ァ ー と 位相ア ラ イ メ ン ト の比較
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー
RX 位相ア ラ イ メ ン ト
使いやす さ
可能な限 り RX バ ッ フ ァ ーをデフ ォ ル ト で
使用す る こ と を推奨。 動作が堅牢で扱いや
すい。
追加 ロ ジ ッ ク や ク ロ ッ ク ソ ー ス に追加制約が必要な ア ド
バ ン ス 機能。 RXUSRCLK を 駆動す る た めの RXOUTCLK
の ソ ース と し て、 RXOUTCLKSEL が RX リ カバ リ ク ロ ッ
ク を選択する 必要があ る 。
ク ロ ッ キング
オプシ ョ ン
RX リ カ バ リ ク ロ ッ ク ま た は ロ ー カ ル ク
ロ ッ ク ( ク ロ ッ ク コ レ ク シ ョ ン あ り ) を使用
可能。
RX リ カバ リ ク ロ ッ ク の使用が必須。
初期化
す ぐ に実行可能。
RX 位相お よ び遅延調整を実行す る 前に、 全 ク ロ ッ ク が安
定する ま で待機する 必要があ る 。
レ イ テンシ
ク ロ ッ ク コ レ ク シ ョ ンお よ びチ ャ ネル ボ ン よ り 低 く 確定的な レ イ テ ン シ。
デ ィ ングなど、使用する機能に よ って異な る。
クロッ ク コレク
シ ョ ン/チ ャ ネル
ボ ンデ ィ ン グ
ク ロ ッ ク コ レ ク シ ョ ンやチ ャ ネル ボ ンデ ィ
ン グには必須。
ト ラ ン シーバー内部では実行 さ れない。 イ ン タ ーコ ネ ク ト
ロ ジ ッ ク に イ ンプ リ メ ン ト する 必要があ る 。
ポー ト および属性
表 4-32 に、 RX バ ッ フ ァ ーのポー ト を示 し ます。
表 4-32 : RX バ ッ フ ァ ーのポー ト
ポー ト
方向
クロッ ク ド メ イン
RXBUFRESET
入力
非同期
RXBUFSTATUS[2:0]
出力
RXUSRCLK2
説明
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを リ セ ッ ト し て再初期化 し ます。
RX バ ッ フ ァ ーの ス テー タ ス です。
000b : 通常条件
001b : バ ッ フ ァ ーのバ イ ト 数が CLK_COR_MIN_LAT 未満
010b : バ ッ フ ァ ーのバ イ ト 数が CLK_COR_MAX_LAT よ り 多い
101b : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーがア ン ダーフ ロ ー
110b : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーがオーバーフ ロ ー
表 4-33 に、 RX バ ッ フ ァ ーの属性を示 し ます。
表 4-33 : RX バ ッ フ ァ ーの属性
属性
タ イプ
説明
RXBUF_EN
文字列
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの使用 ま たはバ イ パ ス を指定 し
ます。
TRUE : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを使用 (デフ ォ ル ト )
FALSE : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パス (ア ド バン
ス機能)
RX_XCLK_SEL
文字列
RX パ ラ レ ル ク ロ ッ ク ド メ イ ン (XCLK) を駆動す る ク ロ ッ ク を
選択 し ます。
RXDES : XCLK の ソ ース と し て RX リ カバ リ ク ロ ッ ク を選択。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを使用する と き に使用。
RXUSR : XCLK の ソ ース と し て RXUSRCLK を選択。 RX エ ラ
ス テ ィ ッ ク バ ッ フ ァ ーをバ イ パ スす る と き に使用。
6 ビ ッ ト バイナ リ
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの コ ン フ ィ ギ ュ レーシ ョ ンです。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RX_BUFFER_CFG
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第 4 章 : レ シーバー
表 4-33 : RX バ ッ フ ァ ーの属性 (続き)
タ イプ
説明
RX_DEFER_RESET_BUF_EN
属性
文字列
カ ン マ リ ア ラ イ メ ン ト 時の RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー リ
セ ッ ト 動作を延期 し ま す。 延期時間は RXBUF_EIDLE_HI_CNT
で制御 さ れます。
TRUE : カ ン マ リ ア ラ イ メ ン ト 時の RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ー リ セ ッ ト 動作の延期が有効。
FALSE : カ ン マ リ ア ラ イ メ ン ト 時の RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ー リ セ ッ ト 動作の延期が無効。
RXBUF_ADDR_MODE
文字列
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのア ド レ ス (処理ス ピー ド ) モー
ド を指定 し ます。
FULL : ク ロ ッ ク コ レ ク シ ョ ンお よ びチ ャ ネル ボ ンデ ィ ン グ
をサポー ト す る RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが有効。
FAST : ク ロ ッ ク コ レ ク シ ョ ンお よ びチ ャ ネル ボ ンデ ィ ン グ
をサポー ト し ない RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが有効。 こ
のモー ド は、 高 ラ イ ン レー ト に推奨 さ れ る 。
RXBUF_EIDLE_HI_CNT
4 ビ ッ ト バイナ リ
RXP/RXN シ リ アル ラ イ ンに有効なデー タ が現れない場合、電気
的ア イ ド ル時に GTY ト ラ ン シーバー内部で生成 さ れ る RX エ ラ
ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 信号を アサー ト す る タ イ ミ ン
グ を制御 し ます。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXBUF_EIDLE_LO_CNT
4 ビ ッ ト バイナ リ
RXP/RXN シ リ アル ラ イ ンに有効なデー タ が現れ る 場合、電気的
ア イ ド ル時に GTY ト ラ ン シーバー内部で生成 さ れ る RX エ ラ ス
テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 信号をデ ィ アサー ト す る タ イ ミ
ン グ を制御 し ます。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXBUF_RESET_ON_CB_CHANGE
文字列
チ ャ ネル ボ ンデ ィ ン グ変更時に GTY ト ラ ン シーバー内部で生
成 さ れ る RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 機能を制御
し ます。
TRUE : チ ャ ネル ボ ン デ ィ ン グ変更時、 RX エ ラ ス テ ィ ッ ク
バ ッ フ ァ ーの自動 リ セ ッ ト 機能が有効。
FALSE : チ ャ ネル ボ ンデ ィ ン グ変更時、 RX エ ラ ス テ ィ ッ ク
バ ッ フ ァ ーの自動 リ セ ッ ト 機能が無効。
RXBUF_RESET_ON_COMMAALIGN
文字列
カ ンマ リ ア ラ イ メ ン ト 時に GTY ト ラ ン シーバー内部で生成 さ れ
る RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 機能を制御 し ます。
TRUE : カ ン マ リ ア ラ イ メ ン ト 時、 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーの自動 リ セ ッ ト 機能が有効。
FALSE : カ ン マ リ ア ラ イ メ ン ト 時、 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーの自動 リ セ ッ ト 機能が無効。
RXBUF_RESET_ON_EIDLE
文字列
電気的ア イ ド ル時に GTY ト ラ ン シーバー内部で生成 さ れ る RX
エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 機能を制御 し ます。
TRUE : PCI Express 動作におけ る 電気的ア イ ド ル状態のオプ
シ ョ ン リ セ ッ ト シ ー ケ ン ス 中、 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーの自動 リ セ ッ ト 機能が有効。
FALSE : 電気的ア イ ド ル時、RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの
自動 リ セ ッ ト 機能が無効。 こ れをデフ ォ ル ト 設定 と する 。
注記 : 信号減衰が大き いチ ャ ネル (Nyquist 周波数で通常 15dB を
超え る チ ャ ネル損失) では、 CJPAT/CJTPAT の 101010 シーケ ン
ス の よ う に高速変化す る デー タ パ タ ーンは電気的ア イ ド ルを ト
リ ガ ーす る 可能性が あ る た め、 RXBUF_RESET_ON_EIDLE を
FALSE に設定す る こ と を推奨 し ます。
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第 4 章 : レ シーバー
表 4-33 : RX バ ッ フ ァ ーの属性 (続き)
属性
タ イプ
説明
RXBUF_RESET_ON_RATE_CHANGE
文字列
レー ト 変更時、 GTY ト ラ ン シーバー内部で生成 さ れ る RX エ ラ
ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 機能を示 し ます。
TRUE : レー ト 変更時、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの自動
リ セ ッ ト 機能が有効。
FALSE : レー ト 変更時、RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの自動
リ セ ッ ト 機能が無効。
RXBUF_THRESH_OVRD
文字列
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの し き い値オーバー ラ イ ド 機能
を示 し ます。
TRUE : RXBUF_THRESH_OVFLW お よ び RXBUF_THRESH_
UNDFLW 属性を使用 し て、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの
オーバーフ ロ ー /ア ン ダーフ ロ ー し き い値を設定。
FALSE : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのオーバーフ ロ ー /ア
ン ダーフ ロ ー し き い値を自動計算。 こ れをデフ ォ ル ト 設定 と
する 。
RXBUF_THRESH_OVFLW
整数
バ イ ト 数で指定 さ れ た RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの オー
バーフ ロ ー し き い値です。RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを通る
デー タ レ イ テ ン シ が こ の し き い値に到達あ る いは超え る 場合
は、 バ ッ フ ァ ーがオーバー フ ロ ー状態で あ る と 認識 さ れ ま す。
RXBUF_THRESH_OVRD = TRUE の と き に使用 し ます。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXBUF_THRESH_UNDFLW
整数
整数バ イ ト 数で指定 さ れた RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのア
ン ダーフ ロ ー し き い値です。RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを通
る デー タ レ イ テ ン シが こ の し き い値に到達あ る いは下回 る 場合
は、 バ ッ フ ァ ーが ア ン ダー フ ロ ー状態で あ る と 認識 さ れ ま す。
RXBUF_THRESH_OVRD = TRUE の と き に使用 し ます。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
RXBUFRESET_TIME
5 ビ ッ ト バイナ リ
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RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 時間です。
予約。 ウ ィ ザー ド の推奨値を使用 し て く だ さ い。
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第 4 章 : レ シーバー
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを使用
XCLK お よ び RXUSRCLK ド メ イ ン間の位相差を調整す る RX バ ッ フ ァ ーを有効にす る には、次の よ う に設定 し ます。
•
RXBUF_EN = TRUE
•
RX_XCLK_SEL = RXDES
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーがオーバーフ ロ ー /ア ン ダーフ ロ ーにな る と 、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの内容
は無効に な り ま す。 オーバー フ ロ ー / ア ン ダー フ ロ ーの いずれか が生 じ た 場合は、 GTRXRESET、 RXPCSRESET、
RXBUFRESET、 ま たは GTY ト ラ ン シーバーで内部生成 さ れた RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー リ セ ッ ト 信号を使用
し て、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを リ セ ッ ト する 必要があ り ます (43 ページの 「RX の初期化お よ び リ セ ッ ト 」 を
参照)。 内部生成 さ れた RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの リ セ ッ ト 信号は、 チ ャ ネル ボ ンデ ィ ン グの変更、 カ ン マ リ
ア ラ イ メ ン ト 、 電気的ア イ ド ル、 ま たはレー ト 変更時に発生 し ます。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーは、 ク ロ ッ ク コ レ ク シ ョ ン ( 「RX ク ロ ッ ク コ レ ク シ ョ ン」 を参照) お よ びチ ャ ネル
ボ ンデ ィ ン グ (205 ページ の 「RX チ ャ ネル ボ ンデ ィ ン グ」 を 参照) に も 使用 さ れ ま す。 ク ロ ッ ク コ レ ク シ ョ ン は、
XCLK と RXUSRCLK の周波数が一致 し ない場合に使用 さ れ ます。 表 4-34 に、 一般的な ク ロ ッ ク コ ン フ ィ ギ ュ レー
シ ョ ン と ク ロ ッ ク コ レ ク シ ョ ンの必要性を示 し ます。
表 4-34 : 一般的な ク ロ ッ ク 構成
ク ロ ッ キン グの種類
ク ロ ッ ク コ レ ク シ ョ ンの必要性
両サ イ ド が物理的に同 じ オシ レー タ ーか ら の基準 ク ロ ッ ク を使用 し てい る 同期
システム
なし
異な る 基準 ク ロ ッ ク を使用 し 、GTY レ シーバーが RX リ カバ リ ク ロ ッ ク を使用
し てい る 非同期シ ス テ ム
なし
異な る 基準 ク ロ ッ ク を使用 し 、GTY レ シーバーが ロ ーカル ク ロ ッ ク を使用 し て
い る 非同期シ ス テ ム
あり
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを使用す る と 、 ク ロ ッ ク コ レ ク シ ョ ン機能の使用にかかわ ら ず、CLK_COR_MIN_LAT
の設定に よ る 影響がそのバ ッ フ ァ ーを通 る 際に生 じ る レ イ テ ン シにお よ びます。
RX ク ロ ッ ク コ レ ク シ ョ ン
機能の説明
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーは、 CDR か ら の リ カバ リ ク ロ ッ ク であ る 2 つの ク ロ ッ ク ド メ イ ン (RXUSRCLK お よ
び XCLK) 間を ブ リ ッ ジ し ます。 RXUSRCLK と XCLK が同 じ ク ロ ッ ク 周波数で動作 し てい る 場合で も 、 わずかな周
波数のずれが常に生 じ ます。 XCLK と RXUSRCLK は ま っ た く 同 じ ではないため、 修正 さ れない場合は、 こ れ ら の位
相差が累積 さ れて最終的に RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーがオーバーフ ロ ーま たはア ン ダーフ ロ ー と な り ま す。 ク
ロ ッ ク コ レ ク シ ョ ン を行 う には、 各 GTY ト ラ ン シーバー TX は定期的に 1 つま たは複数の特殊キ ャ ラ ク タ ーを送信
し ます。 こ のキ ャ ラ ク タ ーは、 GTY ト ラ ン シーバー RX が RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーで必要に応 じ て削除/複製
で き ます。 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが フルにな り そ う な場合は こ れ ら のキ ャ ラ ク タ ーを削除 し 、 空にな り そ う
な場合は複製す る こ と で、 レ シーバーはオーバーフ ロ ーやア ン ダーフ ロ ーを回避で き ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-37
Pointer Difference is Always Same Between
READ Address and WRITE Address While
They Are Moving
Write Operation
Driven by
XCLK
Read Operation
Driven by
RXUSRCLK
Normal Condition If RXUSRCLK and XCLK Are Exactly the Same Frequency
Pointer Difference is Getting Smaller
When READ Clock is Faster
Write Operation
Driven by
XCLK
Elastic Buffer Can Underflow When Read Clock Faster Than Write Clock
Insert Special Character to
Realign Pointer Difference
to Normal Condition
Write Operation
Driven by
XCLK
Read Operation
Driven by
RXUSRCLK
Pointer Difference is Getting Bigger
When WRITE Clock is Faster
Elastic Buffer Can Overflow When Read Clock Slower Than Write Clock
Read Operation
Driven by
RXUSRCLK
Remove Special Character to
Realign Pointer Difference
to Normal Condition
UG578_c4_37_061714
図 4-37 : ク ロ ッ ク コ レ ク シ ョ ンの詳細図
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第 4 章 : レ シーバー
ポー ト および属性
表 4-35 に、 RX ク ロ ッ ク コ レ ク シ ョ ンで必要なポー ト を示 し ます。
表 4-35 : RX ク ロ ッ ク コ レ ク シ ョ ンのポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
RXBUFRESET
入力
非同期
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー と 関連 ロ ジ ッ ク を リ セ ッ
ト し ます。
RXBUFSTATUS[2:0]
出力
RXUSRCLK2
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのス テータ ス を示し ます。
000 : バ ッ フ ァ ーが CLK_COR_MIN_LAT か ら CLK_
COR_MAX_LAT 内の通常動作
001 : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが CLK_COR_
MIN_LAT 未満
010 : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが CLK_COR_
MAX_LAT を超え てい る
101 : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーがア ン ダー
フ ロー
110 : RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーがオーバー
フ ロー
RXCLKCORCNT[1:0]
出力
RXUSRCLK2
ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス の最初のバ イ ト が
RXDATA に 現れ る と き に、 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーの ク ロ ッ ク コ レ ク シ ョ ン ス テータ ス を示し ます。
00 : ク ロ ッ ク コ レ ク シ ョ ン な し
01 : 1 シーケ ン ス を ス キ ッ プ
10 : 2 シーケ ン ス を ス キ ッ プ
11 : 1 シーケ ン ス を追加
RX8B10BEN
入力
RXUSRCLK2
High の場合、GTY ト ラ ン シーバー RX の 8B/10B デ コ ー
ダーを有効に し ま す。 8B/10B エ ン コ ーダーが有効の場
合、 RX_DATA_WIDTH を 10 の倍数 (20 ビ ッ ト 、 40 ビ ッ
ト 、 ま たは 80 ビ ッ ト ) に設定す る 必要があ り ます。
8B/10B エ ン コ ーダーが無効の場合、 RX_DATA_WIDTH
を 8 の倍数 (16 ビ ッ ト 、 32 ビ ッ ト 、 ま たは 64 ビ ッ ト ) に
設定す る 必要があ り ます。
表 4-36 に、 RX チ ャ ネル ボ ンデ ィ ン グで必要な属性を示 し ます。
表 4-36 : RX ク ロ ッ ク コ レ ク シ ョ ンの属性
属性
CBCC_DATA_SOURCE_SEL
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タ イプ
説明
文字列
ク ロ ッ ク コ レ ク シ ョ ンやチ ャ ネル ボ ンデ ィ ン グ用のデー タ ソ ー
ス の選択に、 RX8B10BEN と 共に使用 さ れます。
RX8B10BEN が High で、CBCC_DATA_SOURCE_SEL = DECODED
の場合、 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン スは、8B/10B デ コ ーダー
後のデコ ー ド さ れたデー タ と 一致 し ます。CBCC_DATA_SOURCE_
SEL = ENCODED の場合、 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス は、
8B/10B デ コ ーダー前の カ ン マ検出や リ ア ラ イ メ ン ト ブ ロ ッ ク か
ら の生デー タ と 一致 し ます。
RX8B10BEN が Low の場合、 CBCC_DATA_SOURCE_SEL =
DECODED はサポー ト さ れません。 CBCC_DATA_SOURCE_SEL =
ENCODED の場合は、 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス がカ ン マ
検出や リ ア ラ イ メ ン ト ブ ロ ッ ク か ら の生デー タ と 一致 し ます。
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199
第 4 章 : レ シーバー
表 4-36 : RX ク ロ ッ ク コ レ ク シ ョ ンの属性 (続き)
タ イプ
説明
CLK_CORRECT_USE
属性
文字列
TRUE に設定す る と 、 ク ロ ッ ク コ レ ク シ ョ ン機能が有効にな り ま
す。 FALSE に設定する と 、 無効にな り ます。
ク ロ ッ ク コ レ ク シ ョ ン機能が無効の と き は、 次の属性を設定す る
必要があ り ます。
CLK_COR_SEQ_1_1 = 10'b0100000000
CLK_COR_SEQ_2_1 = 10'b0100000000
CLK_COR_SEQ_1_ENABLE = 4'b1111
CLK_COR_SEQ_2_ENABLE = 4'b1111
CLK_COR_KEEP_IDLE
文字列
TRUE に設定す る と 、 受信 し た ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス
の各連続ス ト リ ームに対 し て、 最低 1 ク ロ ッ ク コ レ ク シ ョ ン シー
ケ ン ス を保持 し ます。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの範囲を リ セ ッ ト す る 必要があ る
場合は、 FALSE に設定 し てバ イ ト ス ト リ ーム か ら のすべて の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス を削除 し ます。
CLK_COR_MAX_LAT
整数
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの最大レ イ テンシ を指定し ます。RX
エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが CLK_COR_MAX_LAT を越え る と 、ク
ロ ッ ク コ レ ク シ ョ ン回路では、入力さ れてい る ク ロ ッ ク コ レ ク シ ョ
ン シーケ ン スが削除 さ れ、 オーバーフ ローを回避で き ます。
ウ ィ ザー ド がアプ リ ケーシ ョ ン要件に応 じ て適切な値を選択 し ま
す。 最適な性能を保持す る ために ウ ィ ザー ド で選択 さ れた値に従
い、 こ れを上書き し ない よ う に し ます。
CLK_COR_MIN_LAT
整数
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの最小レ イ テンシ を指定し ます。RX
エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが CLK_COR_MIN_LAT 未満にな る と 、
ク ロ ッ ク コ レ ク シ ョ ン回路では、 入力 さ れてい る ク ロ ッ ク コ レ ク
シ ョ ン シーケ ン ス を反復し、 ア ンダーフ ローを回避で き ます。
ウ ィ ザー ド がアプ リ ケーシ ョ ン要件に応 じ て適切な値を選択 し ま
す。 最適な性能を保持す る ために ウ ィ ザー ド で選択 さ れた値に従
い、 こ れを上書き し ない よ う に し ます。
CLK_COR_PRECEDENCE
文字列
ク ロ ッ ク コ レ ク シ ョ ン と チ ャ ネ ル ボ ン デ ィ ン グ が同時に ト リ
ガー さ れた場合に、 ど ち ら を優先する か を指定 し ます。
TRUE : チ ャ ネル ボンデ ィ ン グ よ り ク ロ ッ ク コ レ ク シ ョ ン を優先
FALSE : ク ロ ッ ク コ レ ク シ ョ ン よ り チャ ネル ボンデ ィ ング を優先
CLK_COR_REPEAT_WAIT
整数
次の ク ロ ッ ク コ レ ク シ ョ ン ま での最少 RXUSRCLK サ イ ク ル数を
指定 し ます。 0 の場合は、 ク ロ ッ ク コ レ ク シ ョ ン キ ャ ラ ク タ ーの
送信頻度に制限はあ り ません。
有効な設定値は 0 ～ 31 です。
CLK_COR_SEQ_LEN
整数
ク ロ ッ ク コ レ ク シ ョ ン を検出す る ために一致 さ せ る シーケ ン ス の
長 さ をバ イ ト で定義 し ます。 ま た、 ク ロ ッ ク コ レ ク シ ョ ン での調
整サ イ ズ (反復ま たは ス キ ッ プす る バ イ ト 数) を定義 し ます。
有効な長 さ は、 1、 2 お よ び 4 バ イ ト です。
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200
第 4 章 : レ シーバー
表 4-36 : RX ク ロ ッ ク コ レ ク シ ョ ンの属性 (続き)
タ イプ
説明
CLK_COR_SEQ_1_ENABLE
属性
4 ビッ ト
バイナ リ
最初の ク ロ ッ ク コ レ ク シ ョ ン シ ー ケ ン ス の マ ス ク イ ネーブル
ビ ッ ト です。
CLK_FOR_SEQ_1_ENABLE[0] は、 CLK_COR_SEQ_1_1 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_1_ENABLE[1] は、 CLK_COR_SEQ_1_2 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_1_ENABLE[2] は、 CLK_COR_SEQ_1_3 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_1_ENABLE[3] は、 CLK_COR_SEQ_1_4 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_1_ENABLE[*] = 0 の場合、 対応す る CLK_COR_
SEQ_1_* は DON'T CARE と し て処理、 ま たは比較 し ないで自動的
に一致 と し て処理 さ れます。
CLK_FOR_SEQ_1_ENABLE[*] = 1 の場合、 対応す る CLK_COR_
SEQ_1_* が一致 し てい る か ど う か比較 さ れます。
CLK_COR_SEQ_1_1
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_1_ENABLE[0] = 1 の場合に比較 さ れ る 最初の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 1 です。
CLK_COR_SEQ_1_2
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_1_ENABLE[1] = 1 の場合に比較 さ れ る 最初の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 2 です。
CLK_COR_SEQ_1_3
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_1_ENABLE[2] = 1 の場合に比較 さ れ る 最初の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 3 です。
CLK_COR_SEQ_1_4
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_1_ENABLE[3] = 1 の場合に比較 さ れ る 最初の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 4 です。
文字列
TRUE に設定する と 、 常に使用 さ れる CLK_COR_SEQ_1_* に追加 し
て、2 つ目の ク ロ ッ ク コ レ ク シ ョ ン シーケン ス (CLK_COR_SEQ_2_*)
が使用されます。
CLK_COR_SEQ_2_ENABLE
4 ビッ ト
バイナ リ
2 つ目の ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス のマ ス ク イ ネーブル
ビ ッ ト です。
CLK_FOR_SEQ_2_ENABLE[0] は、 CLK_COR_SEQ_2_1 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_2_ENABLE[1] は、 CLK_COR_SEQ_2_2 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_2_ENABLE[2] は、 CLK_COR_SEQ_2_3 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_2_ENABLE[3] は、 CLK_COR_SEQ_2_4 の マ ス ク
ビ ッ ト です。
CLK_FOR_SEQ_2_ENABLE[*] = 0 の場合、 対応す る CLK_COR_
SEQ_2_* は DON'T CARE と し て処理、 ま たは比較 し ないで自動的
に一致 と し て処理 さ れます。
CLK_FOR_SEQ_2_ENABLE[*] = 1 の場合、 対応す る CLK_COR_
SEQ_2_* が一致 し てい る か ど う か比較 さ れます。
CLK_COR_SEQ_2_1
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_2_ENABLE[0] = 1 の場合に比較 さ れ る 2 番目の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 1 です。
CLK_COR_SEQ_2_2
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_2_ENABLE[1] = 1 の場合に比較 さ れ る 2 番目の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 2 です。
CLK_COR_SEQ_2_3
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_2_ENABLE[2] = 1 の場合に比較 さ れ る 2 番目の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 3 です。
CLK_COR_SEQ_2_4
10 ビ ッ ト
バイナ リ
CLK_FOR_SEQ_2_ENABLE[3] = 1 の場合に比較 さ れ る 2 番目の ク
ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 4 です。
CLK_COR_SEQ_2_USE
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第 4 章 : レ シーバー
表 4-36 : RX ク ロ ッ ク コ レ ク シ ョ ンの属性 (続き)
属性
RX_DATA_WIDTH
RX_DISPERR_SEQ_MATCH
タ イプ
説明
整数
RXDATA ポー ト の ビ ッ ト 幅を設定 し ます。8B/10B エン コ ーダーが
有効の場合、 RX_DATA_WIDTH は 20 ビ ッ ト 、 40 ビ ッ ト 、 ま たは
80 ビ ッ ト に設定 さ れ る 必要があ り ます。 有効な値は、 16、 20、 32、
40、 64、 お よ び 80 です。
詳細は、 231 ページの 「 イ ン タ ーフ ェ イ ス幅の設定」 を参照 し て く
だ さ い。
文字列
デ コ ー ド さ れたバ イ ト のデ ィ ス パ リ テ ィ エ ラ ーがチ ャ ネル ボ ン
デ ィ ン グや ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス の イ ン ジ ケー タ ー
と 一致すべき か を指定 し ます。
TRUE : デ ィ スパ リ テ ィ エ ラ ー ス テー タ ス が一致。
FALSE : デ ィ スパ リ テ ィ エ ラ ー ス テー タ ス を無視。
RX_INT_DATAWIDTH
整数
内部デー タ パ ス幅を指定 し ます。
0 : 2 バ イ ト の内部デー タ パ ス
1 : 4 バ イ ト の内部デー タ パ ス
ALIGN_COMMA_WORD
整数
マルチバ イ ト のデー タ パ ス で検出 さ れた カ ン マのア ラ イ メ ン ト を
制御 し ます。
1 : 2 バ イ ト イ ン タ ーフ ェ イ ス の場合は 2 バ イ ト 、 4 バ イ ト イ ン
タ ーフ ェ イ ス の場合は 4 バ イ ト 、 8 バ イ ト イ ン タ ーフ ェ イ ス の
場合は 8 バ イ ト のいずれかのバ イ ト にカ ン マ を揃え る 。
カ ン マは、 RXDATA 出力の偶数バ イ ト ま たは奇数バ イ ト のいず
れかに揃え る こ と がで き る 。
2 : カ ン マ を偶数バ イ ト にのみ揃え る 。 揃え ら れた カ ン マは、 2
バ イ ト イ ン タ ーフ ェ イ ス の場合は RXDATA[9:0]、 4 バ イ ト イ ン
タ ーフ ェ イ ス の場合は RXDATA[9:0]/RXDATA[29:20]、 8 バ イ ト
イ ン タ ーフ ェ イ ス の場合は RXDATA[9:0]/RXDATA[29:20]/RX
[49:40]/RX[69:60] の偶数バ イ ト に確実に揃え ら れます。
4 : カ ン マ を 4 バ イ ト バ ウ ン ダ リ に揃え る 。 こ の設定は、 RX_
INT_DATAWIDTH = 0 では利用不可。 揃え ら れた カ ン マは、 4 バ
イ ト イ ン タ ー フ ェ イ ス の場合は RXDATA[9:0]、 8 バ イ ト イ ン
タ ー フ ェ イ ス の場合は RXDATA[9:0]/RXDATA[49:40] に確実に
揃え ら れ る 。
ALIGN_COMMA_WORD、 RX_DATA_WIDTH、 お よ び RX_INT_
DATAWIDTH の異な る 設定で利用で き る カ ン マ ア ラ イ メ ン ト バ
ウ ン ダ リ の詳細は、 図 4-23 を参照 し て く だ さ い。
カ ン マ を 偶数位置お よ び奇数位置に送信す る プ ロ ト コ ル で は、
ALIGN_COMMA_WORD を 1 に設定 し ます。
RX_INT_DATAWIDTH
整数
内部デー タ パ ス幅を指定 し ます。
0 : 2 バ イ ト の内部デー タ パ ス。 ク ロ ッ ク コ レ ク シ ョ ンがサポー
ト さ れる。
1 : 4 バ イ ト の内部デー タ パ ス。 ク ロ ッ ク コ レ ク シ ョ ンがサポー
ト さ れる。
2 : 8 バ イ ト の内部デー タ パ ス。 ク ロ ッ ク コ レ ク シ ョ ンはサポー
ト さ れない。
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第 4 章 : レ シーバー
RX ク ロ ッ ク コ レ ク シ ョ ンの使用
こ のセ ク シ ョ ンでは、 レ シーバーの ク ロ ッ ク コ レ ク シ ョ ン機能を使用する 際の手順を説明 し ます。
ク ロ ッ ク コ レ ク シ ョ ンの有効化
GTY ト ラ ン シーバーには、 ク ロ ッ ク コ レ ク シ ョ ン回路が備わ っ て い ま す。 こ の回路は、 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ーのポ イ ン タ ーを制御す る こ と に よ り 、 ク ロ ッ ク コ レ ク シ ョ ン を実行 し ます。 ク ロ ッ ク コ レ ク シ ョ ン を使用す
る には、 RXBUF_EN を TRUE に設定 し て RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを有効に し 、 CLK_CORRECT_USE を TRUE
に 設定 し て ク ロ ッ ク コ レ ク シ ョ ン 回路 を オ ン に し ま す。 ク ロ ッ ク コ レ ク シ ョ ン は、 内部デー タ 幅 が 2 バ イ ト
(RX_INT_DATAWIDTH = 0) ま たは 4 バ イ ト (RX_INT_DATAWIDTH = 1) の場合のみサポー ト さ れます。
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの レ イ テ ン シが大 き すぎ る 、ま たは小 さ すぎ る 場合に ク ロ ッ ク コ レ ク シ ョ ン回路が一
致シーケ ン ス を検出す る と 、 ク ロ ッ ク コ レ ク シ ョ ンが ト リ ガー さ れます。 ク ロ ッ ク コ レ ク シ ョ ン を使用す る 場合は、
ク ロ ッ ク コ レ ク シ ョ ン回路に対 し て次の設定を行 う 必要があ り ます。
•
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの制限
•
ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの制限の設定
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの制限は、CLK_COR_MIN_LAT (最小レ イ テ ン シ) および CLK_COR_MAX_LAT (最大レ
イ テ ン シ) を使用 し て設定 さ れます。 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー内のバ イ ト 数が CLK_COR_MIN_LAT 未満にな る
と 、 バ ッ フ ァ ーのア ン ダーフ ロ ーを回避する ため、 ク ロ ッ ク コ レ ク シ ョ ン回路は最初の ク ロ ッ ク コ レ ク シ ョ ン シーケ
ン ス含まれていた同様の CLK_COR_SEQ_LEN バ イ ト を追加で書き込みます。 こ れ と 同じ よ う に、 RX エ ラ ス テ ィ ッ ク
バ ッ フ ァ ーのバ イ ト 数が CLK_COR_MAX_LAT を越え る と 、 ク ロ ッ ク コ レ ク シ ョ ン回路は、 最初の ク ロ ッ ク コ レ ク
シ ョ ン シーケ ン ス に含まれていた同様の CLK_COR_SEQ_LEN バ イ ト を削除 し 、 シーケ ン ス の最初のバ イ ト か ら 開始
し ます。 ウ ィ ザー ド がアプ リ ケーシ ョ ン要件に応じ て適切な CLK_COR_MIN_LAT および CLK_COR_MAX_LAT の設定
値を選択し ます。 最適な性能を保持する ために ウ ィ ザー ド で選択 さ れた値に従い、 こ れを上書き し ない よ う に し ます。
ク ロ ッ ク コ レ ク シ ョ ン シーケ ン スの設定
ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス は、 CLK_COR_SEQ_1_* の属性お よ び CLK_COR_SEQ_LEN を使用 し てプ ロ グ ラ
ム さ れます。 CLK_COR_SEQ_1_* の属性はそれぞれ、 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス 1 のサブシーケ ン ス 1 つに
対応 し ます。 CLK_COR_SEQ_LEN は、 一致 さ せ る サブシーケ ン ス数の設定に使用 さ れ ま す。 40 ま たは 20 ビ ッ ト の
内部デー タ パ ス幅が使用 さ れ る 場合、 ク ロ ッ ク コ レ ク シ ョ ン回路は各サブシーケ ン ス の 10 ビ ッ ト すべて を一致 さ せ
ます。 一方、 16 ま たは 32 ビ ッ ト の内部デー タ パ ス幅が使用 さ れ る 場合は、 各サブシーケ ン ス の右か ら 8 ビ ッ ト のみ
が使用 さ れます。
CLK_COR_SEQ_2_USE を TRUE に設定する こ と で、 2 番目の代替 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス を ア ク テ ィ ブに
で き ます。 最初お よ び 2 番目のシーケ ン ス では、 長 さ の設定は共通ですが、 一致 さ せ る シーケ ン ス に異な る 値を使用
し ます。 2 番目のシーケ ン ス のサブシーケ ン ス を定義する には、 CLK_COR_SEQ_2_* 属性を設定 し ます。
8B/10B デ コ ー ド (RX8B10BEN は High) を使用す る 場合、CBCC_DATA_SOURCE_SEL は DECODED に設定 さ れ、シー
ケ ン ス一致にデ コ ー ド さ れていないデー タ ではな く 、 8B/10B デ コ ーダー出力を検索 し ます。 こ れに よ っ て、 回路で
は正ま たは負のデ ィ スパ リ テ ィ を持つ 8 ビ ッ ト 値の検索が可能 と な り 、 K 符号 と 通常のキ ャ ラ ク タ ーを区別で き る よ
う にな り ます (詳細は、 71 ページの 「TX 8B/10B エン コーダー」 お よ び 176 ページの 「RX 8B/10B デ コ ーダー」 を参
照)。 図 4-38 に、 RX8B10BEN が High で、 CBCC_DATA_SOURCE_SEL が DECODED に設定 さ れてい る 場合の ク ロ ッ
ク コ レ ク シ ョ ン シーケ ン ス の設定方法を示 し ます。
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第 4 章 : レ シーバー
CBCC_DATA_SOURCE_SEL が ENCODED に設定 さ れてい る 場合、 シーケ ン ス と 入力 さ れ る 生デー タ が正確に一致す
る 必要があ り ます。 RX_DISPERR_SEQ_MATCH が FALSE に設定 さ れてい る 場合、 CLK_COR_SEQ_x_y[9] は一致 さ
せ る 際に使用 さ れません。
X-Ref Target - Figure 4-38
CLK_COR_SEQ_x_y
9
8
7:0
8-bit Clock Correction Sequence
1 = Sequence is a K Character
0 = Sequence is a Regular Character
1 = Sequence Uses Inverted Disparity
0 = Sequence Uses Regular Disparity
UG578_c4_38_061714
図 4-38 : CBCC_DATA_SOURCE_SEL = DECODED の場合のク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス設定
一部のプ ロ ト コ ルでは、 Don't Care サブシーケ ン ス を含む ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス が使用 さ れます。
CLK_COR_SEQ_1_ENABLE お よ び CLK_COR_SEQ_2_ENABLE を使用 し て、 ク ロ ッ ク コ レ ク シ ョ ン回路が こ れ ら の
シーケ ン ス を認識す る よ う にプ ロ グ ラ ム で き ま す。 シーケ ン ス の イ ネーブル ビ ッ ト が Low の と き 、 そのバ イ ト は、
値にかかわ ら ず一致 し ます。 図 4-39 に、 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス と ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス の
イ ネーブル ビ ッ ト 間のマ ッ ピ ン グ を示 し ます。
X-Ref Target - Figure 4-39
CLK_COR_SEQ_x_4
CLK_COR_SEQ_x_3
4
3
CLK_COR_SEQ_x_2
2
CLK_COR_SEQ_x_1
1
CLK_COR_SEQ_x_ENABLE
UG578_c4_39_061714
図 4-39 : ク ロ ッ ク コ レ ク シ ョ ン シーケ ン スのマ ッ ピ ング
エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを通 る カ ン マ ア ラ イ メ ン ト を保持す る には、 表 4-37 で示す値に従 う よ う に CLK_COR_
SEQ_LEN お よ び ALIGN_COMMA_WORD を選択する 必要があ り ます。
表 4-37 : 有効な ALIGN_COMMA_WORD/CLK_COR_SEQ_LEN の組み合わせ
ALIGN_COMMA_WORD
CLK_COR_SEQ_LEN
1
1、 2、 4
2
2、 4
4
4
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第 4 章 : レ シーバー
ク ロ ッ ク コ レ ク シ ョ ンのオプ シ ョ ン
ク ロ ッ ク コ レ ク シ ョ ンの周波数制御には、 CLK_COR_REPEAT_WAIT を使用 し ます。 こ の値は、 ク ロ ッ ク コ レ ク シ ョ
ン イ ベン ト 間に必要な RXUSRCLK サ イ ク ルの最小数に設定す る 必要があ り ま す。 ク ロ ッ ク コ レ ク シ ョ ン を随時実
行可能にす る 場合は、 こ の属性を 0 に設定 し ます。 一部のプ ロ ト コ ルは ク ロ ッ ク コ レ ク シ ョ ン を随時実行可能です
が、 ク ロ ッ ク コ レ ク シ ョ ン回路か ら シーケ ン ス を削除す る 際に、 ス ト リ ーム に最少 1 シーケ ン ス残す必要があ り ま
す。 こ れが要件 と な っ てい る プ ロ ト コ ルの場合、 CLK_COR_KEEP_IDLE を TRUE に設定 し ます。
ク ロ ッ ク コ レ ク シ ョ ンのモニ タ リ ング
ク ロ ッ ク コ レ ク シ ョ ン回路は、RXCLKCORCNT お よ び RXBUFSTATUS ポー ト を使用 し てモニ タ ーで き ます。表 4-35
の RXCLKCORCNT の項目に、 ク ロ ッ ク コ レ ク シ ョ ン回路の ス テー タ ス を決定す る ための RXCLKCORCNT 値のデ
コ ー ド 方法が説明 さ れてい ます。 表 4-35 の RXBUFSTATUS の項目に、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを ど こ ま で満
たすか を決定す る ための RXBUFSTATUS 値のデコ ー ド 方法が説明 さ れてい ます。
RX チ ャ ネル ボンデ ィ ン グ
機能の説明
XAUI や PCI Express な ど のプ ロ ト コ ルは、 複数のシ リ アル ト ラ ン シーバー チ ャ ネルを組み合わせて 1 つの高スルー
プ ッ ト チ ャ ネルを構築 し ます。 こ の結合 し た シ リ アル ト ラ ン シーバー チ ャ ネルを レーン と 呼びます。 こ れ ら すべて
のシ リ アル チ ャ ネルが ま っ た く 同 じ 長 さ でない限 り 、 レーン間の ス キ ュ ーに よ っ てデー タ は同時に送信 さ れますが、
到達す る タ イ ミ ン グにずれが生 じ ます。 チ ャ ネル ボ ンデ ィ ン グでは、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーを可変レ イ テ ン
シ ブ ロ ッ ク と し て使用す る こ と に よ り 、 GTY ト ラ ン シーバー レーン間の ス キ ュ ーが相殺 さ れ ま す。 チ ャ ネル ボ ン
デ ィ ン グは、 チ ャ ネルの ス キ ュ ー調整やレーン間の ス キ ュ ー調整 と も いわれてい ます。 結合 さ れたチ ャ ネルに使用 さ
れ る GTY ト ラ ン ス ミ ッ タ ーは、 すべてのチ ャ ネル ボ ンデ ィ ン グ キ ャ ラ ク タ ー (キ ャ ラ ク タ ー シーケ ン ス) を同時に
送信 し ます。 シーケ ン ス が受信 さ れ る と き 、 GTY レ シーバーが各レーン間の ス キ ュ ーを判断 し て RX エ ラ ス テ ィ ッ ク
バ ッ フ ァ ーの レ イ テ ン シ を調整 し ます。 こ のため、 RX イ ン タ ー コ ネ ク ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス に ス キ ュ ーのな
いデー タ が現れます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-40
GTY0 (Master)
Elastic Buffer
RX Data in Two Clock Cycles
Ahead of GTY1 Data
data SEQ SEQ SEQ SEQ data
4
3
2
1
Set to 4 Cycles of Latency by
Channel Bonding Controller
data SEQ SEQ SEQ SEQ data
4
3
2
1
RX Data in Two Clock Cycles
Behind GTY0 Data
Elastic Buffer
Deskewed
Data
GTY1 (Slave)
data SEQ SEQ SEQ SEQ data
4
3
2
1
data SEQ SEQ SEQ SEQ data
4
3
2
1
Set to 2 Cycles of Latency by
Channel Bonding Controller
Deskewed
Data
UG578_c4_40_061714
図 4-40 : チ ャ ネル ボンデ ィ ングの詳細図
RX チ ャ ネル ボ ンデ ィ ン グは、8B/10B エン コー ド さ れたデー タ をサポー ト し ますが、次のエン コ ー ド デー タ はサポー
ト さ れてい ません。
•
64B/66B
•
64B/67B
•
128B/130B
•
暗号デー タ
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第 4 章 : レ シーバー
ポー ト および属性
表 4-38 に、 RX チ ャ ネル ボ ンデ ィ ン グで必要なポー ト を示 し ます。
表 4-38 : RX チ ャ ネル ボンデ ィ ングのポー ト
ポー ト
方向
クロッ ク ド メ イン
説明
RXCHANBONDSEQ
出力
RXUSRCLK2
RXDATA にチ ャ ネル ボ ンデ ィ ン グ シーケ ン ス の開始
が含まれ る と High にな り ます。
RXCHANISALIGNED
出力
RXUSRCLK2
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーか ら の信号です。 デー
タ ス ト リ ーム 内の確認 さ れたチ ャ ネル ボ ンデ ィ ン グ
シーケ ン ス に従っ て、 チ ャ ネルがマ ス タ ー ト ラ ン シー
バー と 適切に揃え ら れ る と High にな り ます。 揃え ら れ
て い な いチ ャ ネル ボ ン デ ィ ン グ シーケ ン ス が検出 さ
れ、 チ ャ ネル ア ラ イ メ ン ト が失われた場合は Low にな
り ます。
RXCHANREALIGN
出力
RXUSRCLK2
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーか ら の信号です。レ シー
バーで ト ラ ン シーバー と マ ス タ ー間のア ラ イ メ ン ト が
変更 さ れ る と 、 少な く と も 1 サ イ ク ル間 High を保持 し
ます。
RXCHBONDI[4:0]
入力
RXUSRCLK
ス レーブ専用のチ ャ ネル ボ ンデ ィ ン グ を制御す る ポー
ト です。 こ れ ら のポー ト を使用 し て、 マ ス タ ー GTY ト
ラ ン シーバーの RXCHBONDO ポー ト 、ま たはマ ス タ ー
GTY ト ラ ン シ ー バ ー か ら 接 続 さ れ て い る デ イ ジ ー
チ ェ ーン上の ス レーブ GTY ト ラ ン シーバーの
RXCHBONDO ポー ト か ら 、チ ャ ネル ボ ンデ ィ ン グ情報
や ク ロ ッ ク コ レ ク シ ョ ン情報を受信 し ます。
RXCHBONDO[4:0]
出力
RXUSRCLK
チ ャ ネル ボ ン デ ィ ン グ を 制御す る ポー ト です。 マ ス
タ ーか ら 、 あ る いはマ ス タ ー と 接続 し てい る デ イ ジー
チ ェーン上の ス レーブか ら GTY ト ラ ン シーバーへチ ャ
ネル ボンデ ィ ン グ情報や ク ロ ッ ク コ レ ク シ ョ ン情報を
送信する ために使用 さ れます。 マ ス ター RXCHBONDO
は、 1 つま たは複数の ス レーブ RXCHBONDI ポー ト へ
接続で き ま す。 ス レ ーブ RXCHBONDO は、 デ イ ジー
チ ェ ーン を構築 し てマ ス タ ーか ら 各 ス レ ーブへ情報を
伝搬する ため、 次の レベルの ス レーブ RXCHBONDI へ
接続する必要があ り ます。
RXCHBONDLEVEL[2:0]
入力
RXUSRCLK2
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーの制御信号に使用 さ れ
る 内部パ イ プ ラ イ ン レベル (量) を示 し ます。 値が大 き
い ほ ど、 よ り レ ベ ル 数 の 多 い RXCHBONDO お よ び
RXCHBONDI デ イ ジー チ ェーンが可能にな り 、 配置配
線制約が容易に な り ま す。 RX エ ラ ス テ ィ ッ ク バ ッ
フ ァ ー を 通 る 際に生 じ る レ イ テ ン シ を 最小にす る に
は、 マ ス タ ーの CHAN_BOND_LEVEL を、 可能な限 り
最 も 少ないデ イ ジー チ ェ ーン数に し ます。 4 バ イ ト の
内部デー タ パ ス (RX_INT_DATAWIDTH = 1) を 使用す
る 場合、 マ ス タ ーは RXCHANBONDLEVEL = 3 を超過
で き ません。
RXCHBONDMASTER
入力
RXUSRCLK2
ト ラ ン シーバーがチ ャ ネル ボ ンデ ィ ン グのマ ス タ ーで
あ る こ と を示 し ます。 RXCHBONDO ポー ト は、 1 つま
た は複数の ス レ ーブ ト ラ ン シーバーの RXCHBONDI
ポー ト を直接駆動 し ます。
こ のポー ト は、 RXCHBONDSLAVE と 同時に High 駆動
で き ません。
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第 4 章 : レ シーバー
表 4-38 : RX チ ャ ネル ボンデ ィ ングのポー ト (続き)
方向
クロッ ク ド メ イン
説明
RXCHBONDSLAVE
ポー ト
入力
RXUSRCLK2
ト ラ ン シーバーがチ ャ ネル ボ ンデ ィ ン グの ス レーブで
あ る こ と を示 し ます。 RXCHBONDI ポー ト は、 別の ス
レーブ ま たはマ ス タ ー ト ラ ン シーバーにあ る
RXCHBONDO ポー ト に よ っ て駆動 さ れます。
RXCHBONDLEVEL[2:0] の設定が 0 よ り も 大 き い場合、
RXCHBONDO ポー ト が 1 つま たは複数の ス レーブ ト
ラ ン シーバーの RXCHBONDI ポー ト を直接駆動す る こ
と があ り ます。
こ のポー ト は、 RXCHBONDMASTER と 同時に High 駆
動で き ません。
RXCHBONDEN
入力
RXUSRCLK2
チ ャ ネル ボ ンデ ィ ン グ を有効に し ま す ( イ ン タ ー コ ネ
ク ト ロ ジ ッ ク か ら マ ス タ ー と ス レーブの両方へ)。
表 4-39 に、 RX チ ャ ネル ボ ンデ ィ ン グで必要な属性を示 し ます。
表 4-39 : RX チ ャ ネル ボンデ ィ ングの属性
タ イプ
説明
CHAN_BOND_MAX_SKEW
属性
整数
整数ス レーブにチ ャ ネル ボ ンデ ィ ン グの実行を命令す る 前
に、マ ス タ ーが待機す る USRCLK サ イ ク ル数を制御 し ます。
こ の属性に よ り 、 チ ャ ネル ボ ンデ ィ ン グで許容可能な最大
ス キ ュ ーが決定 し ます。 こ の値は、 常にチ ャ ネル ボ ンデ ィ
ン グ シーケ ン ス間の最小距離の半分 (バ イ ト ま たは 10 ビ ッ
ト コ ー ド ) 未満 と す る 必要があ り ます。有効な設定値は 1 ～
14 です。
CHAN_BOND_KEEP_ALIGN
文字列
PCI Express デザ イ ン でチ ャ ネル ボ ンデ ィ ン グ中に ALIGN
キ ャ ラ ク タ ーを保持 し ます。
CHAN_BOND_SEQ_1_1
CHAN_BOND_SEQ_1_2
CHAN_BOND_SEQ_1_3
CHAN_BOND_SEQ_1_4
10 ビ ッ ト
バイナ リ
CHAN_BOND_SEQ_1_ENABLE
4 ビッ ト
バイナ リ
CHAN_BOND_SEQ_1 属性は、CHAN_BOND_SEQ_1_ENABLE
と 併用 し てチ ャ ネル ボ ンデ ィ ン グ シーケ ン ス 1 を定義 し ま
す。 各サブシーケ ン ス の長 さ は 10 ビ ッ ト です。 サブシーケ
ン ス の設定規則は、RX_DATA_WIDTH お よ び CBCC_DATA_
SOURCE_SEL に よ っ て決定 し ます。
すべ て の サ ブ シ ー ケ ン ス を 使用す る 必要 は あ り ま せ ん。
CHAN_BOND_SEQ_LEN は、 一致 さ せ る 際のシーケ ン ス 数
を決定 し ます。CHAN_BOND_SEQ_LEN = 1 の場合、CHAN_
BOND_SEQ_1_1 のみ使用 し ます。
CHAN_BOND_SEQ_1_ENABLE を使用す る と 、 シーケ ン ス
の一部を Don't Care にで き ます。
CHAN_BOND_SEQ_1_ENABLE[k] が 0 の場合、 CHAN_
BOND_SEQ_1_k は Don't Care サブシーケ ン ス と な り 、 常に
一致 し ます。
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第 4 章 : レ シーバー
表 4-39 : RX チ ャ ネル ボンデ ィ ングの属性 (続き)
タ イプ
説明
CHAN_BOND_SEQ_2_1
CHAN_BOND_SEQ_2_2
CHAN_BOND_SEQ_2_3
CHAN_BOND_SEQ_2_4
属性
10 ビ ッ ト
バイナ リ
CHAN_BOND_SEQ_2_ENABLE
4 ビッ ト
バイナ リ
CHAN_BOND_SEQ_2 属性は、CHAN_BOND_SEQ_2_ENABLE
と 併用 し て 2 番目のチ ャ ネル ボ ンデ ィ ン グ を定義 し ま す。
CHAN_BOND_SEQ_2_USE が TRUE の場合は、2 番目のシー
ケ ン ス がチ ャ ネル ボ ンデ ィ ン グ を ト リ ガーす る 代替シーケ
ン ス と し て使用 さ れます。
各サブシーケ ン ス の長 さ は 10 ビ ッ ト です。 サブシーケ ン ス
の設定規則は、 RX_DATA_WIDTH お よ び CBCC_DATA_
SOURCE_SEL に よ っ て決定 し ます。
すべ て の サ ブ シ ー ケ ン ス を 使用す る 必要 は あ り ま せ ん。
CHAN_BOND_SEQ_LEN は、 一致 さ せ る 際に使用す る シー
ケ ン ス 数 を 決定 し ま す。 CHAN_BOND_SEQ_LEN = 1 の場
合、 CHAN_BOND_SEQ_2_1 のみ使用 し ます。
CHAN_BOND_SEQ_2_ENABLE を使用す る と 、 シーケ ン ス
の一部を Don't Care にで き ます。
CHAN_BOND_SEQ_2_ENABLE[k] が 0 の場合、 CHAN_
BOND_SEQ_2_k は Don't Care サブシーケ ン ス と な り 、 常に
一致 し ます。
CHAN_BOND_SEQ_2_USE
CHAN_BOND_SEQ_LEN
CBCC_DATA_SOURCE_SEL
FTS_DESKEW_SEQ_ENABLE
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文字列
2 つのチ ャ ネル ボ ンデ ィ ン グ シーケ ン ス を使用す る か を指
定 し ます。
TRUE : チ ャ ネル ボ ンデ ィ ン グは、 シーケ ン ス 1 ま たは 2
で ト リ ガー可能。
FALSE : シーケ ン ス 1 でのみ ト リ ガー。
整数
ス キ ュ ーを検出す る ために GTY ト ラ ン シーバーが一致 さ せ
る チ ャ ネル ボ ンデ ィ ン グ シーケ ン ス の長 さ をバ イ ト で定義
し ます。 有効な長 さ は、 1、 2 お よ び 4 バ イ ト です。
文字列
ク ロ ッ ク コ レ ク シ ョ ンやチ ャ ネル ボ ンデ ィ ン グ用のデー タ
ソ ース の選択に使用 し ます。
DECODED に設定 し た場合、 RX8B10BEN が High にな る と
8B/10B デ コ ーダーか ら のデー タ を選択 し ます。
ENCODED に設定 し た場合、 カ ン マ検出お よ び リ ア ラ イ メ
ン ト ブ ロ ッ ク か ら のデー タ を選択 し ます。
4 ビッ ト
バイナ リ
FTS_LANE_DESKEW_CFG の イ ネーブル マ ス ク ビ ッ ト です。
FTS_DESKEW_SEQ_ENABLE[0] は
FTS_LANE_DESKEW_CFG[0] のマ ス ク ビ ッ ト です。
FTS_DESKEW_SEQ_ENABLE[1] は
FTS_LANE_DESKEW_CFG[1] のマ ス ク ビ ッ ト です。
FTS_DESKEW_SEQ_ENABLE[2] は
FTS_LANE_DESKEW_CFG[2] のマ ス ク ビ ッ ト です。
FTS_DESKEW_SEQ_ENABLE[3] は
FTS_LANE_DESKEW_CFG[3] のマ ス ク ビ ッ ト です。
デフ ォ ル ト 値は 1111 です。
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209
第 4 章 : レ シーバー
表 4-39 : RX チ ャ ネル ボンデ ィ ングの属性 (続き)
属性
FTS_LANE_DESKEW_CFG
FTS_LANE_DESKEW_EN
PCS_PCIE_EN
RX_DATA_WIDTH
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タ イプ
説明
4 ビッ ト
バイナ リ
ビ ッ ト 3 : ス レーブで 1'b1 に設定す る と 、 最適なチ ャ ネル
ア ラ イ メ ン ト が保持 さ れてい る 場合で も ス リ ッ プ 4、 スナ ッ
プ 4、 ま たは ク ロ ッ ク コ レ ク シ ョ ンに続いて生 じ る 、誤っ た
ア ラ イ メ ン ト や間違っ て修正 さ れた ア ラ イ メ ン ト が実行 さ
れ る のを回避す る ため、 ア ラ イ メ ン ト 機能を停止 さ せる 。 ス
レーブで 1'b0 に設定す る と 、ア ラ イ メ ン ト 機能の停止を解
除す る 。
ビ ッ ト 2 : ル ッ ク アヘ ッ ド 制御 ロ ジ ッ ク で、 FTS OS の最後
に到達 し た、FTS レーンの ス キ ュ ー調整を実行 し てい る マ ス
タ ー チ ャ ネルが、 ク ロ ッ ク コ レ ク シ ョ ン コ マ ン ド の生成を
短い間禁止すべ き か を指定す る 。 こ れは、 ク ロ ッ ク コ レ ク
シ ョ ン コ マ ン ド が ス レ ーブの ス リ ッ プ 4 や ス ナ ッ プ 4 ロ
ジ ッ ク の動作に干渉 と す る のを回避する こ と が目的です。ロ
ジ ッ ク は、 完全な SKP OS が存在す る 場合で も ク ロ ッ ク コ
レ ク シ ョ ン を必ず実行す る 。
ビ ッ ト 1 : マ ス タ ー よ り も 先に、 FTS に続い て ス レ ーブが
SKP OS へ到達 し た場合、 FTS レーンの ス キ ュ ー調整を実行
し てい る ス レーブ チ ャ ネルが 4 バ イ ト (ス リ ッ プ 4) の即時
バ ッ ク ワ ー ド ア ラ イ メ ン ト を 実行す る こ と を 許可 (1'b1)
ま たは禁止 (1'b0) し ます。
ビ ッ ト 0 : ス レーブ よ り も 先に FTS に続いてマ ス タ ーが SKP
OS へ到達 し た場合、 FTS レーンの ス キ ュ ー調整を実行 し て
い る ス レーブ チ ャ ネルが 4 バ イ ト (スナ ッ プ 4) の即時フ ォ
ワ ー ド ア ラ イ メ ン ト を実行す る こ と を許可 (1'b1) ま たは
禁止 (1'b0) し ます。
文字列
TRUE に設定す る と 、FTS レーンの ス キ ュ ー調整用のチ ャ ネ
ル ボ ンデ ィ ン グ ロ ジ ッ ク が有効にな り ます。 FTS レーンの
ス キ ュ ー調整は、 チ ャ ネル ボ ンデ ィ ン グ シーケ ン ス 1 と 2
を使用す る 標準アルゴ リ ズ ムか ら 独立 し てい る ため、標準ア
ルゴ リ ズ ム と 同時に動作 し ます。FTS レーンの ス キ ュ ー調整
は、 2 バ イ ト モー ド でのみ動作 し ます。
ブール型
GTY ト ラ ン シーバーが PCI Express で使用 さ れ る 場合は、 こ
の属性を TRUE に設定 し 、 その他のプ ロ ト コ ルで使用 さ れ
る 場合は FALSE に設定 し ます。 チ ャ ネル ボ ンデ ィ ン グ機能
では、 PIPE エ ン コ ー ド や FTS レ ー ン の ス キ ュ ー調整 を サ
ポー ト す る ため、 こ の属性 と 併せて TXCHARDISPMODE お
よ び TXCHARDISPVAL を使用す る 必要があ り ま す。 ま た、
GTY ト ラ ン シーバーが電気的ア イ ド ルか ら 復帰 し た後に以
前のチ ャ ネル ボ ンデ ィ ン グ情報を再利用す る こ と で、 短い
シーケ ン ス と 一致 さ せ る ため、 TXELECIDLE と 併用 も で き
ます。
整数
RXDATA ポー ト のビ ッ ト 幅を設定 し ます。 8B/10B エン コ ー
ダーが有効の場合、RX_DATA_WIDTH は 20 ビ ッ ト 、40 ビ ッ
ト 、 ま たは 80 ビ ッ ト に設定 さ れ る 必要があ り ます。 有効な
値は、 16、 20、 32、 40、 64、 お よ び 80 です。
詳細は、 231 ページの 「 イ ン タ ーフ ェ イ ス幅の設定」 を参照
し て く だ さ い。
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第 4 章 : レ シーバー
表 4-39 : RX チ ャ ネル ボンデ ィ ングの属性 (続き)
属性
RX_DISPERR_SEQ_MATCH
RX_INT_DATAWIDTH
タ イプ
説明
ブール型
デ コ ー ド さ れたバ イ ト のデ ィ ス パ リ テ ィ エ ラ ーがチ ャ ネル
ボ ンデ ィ ン グや ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス の イ ン ジ
ケー タ ー と 一致すべ き かを指定 し ます。
TRUE : デ ィ スパ リ テ ィ エ ラ ーが一致。
FALSE : デ ィ スパ リ テ ィ エ ラ ー ス テー タ ス を無視。
整数
内部デー タ パ ス幅を指定 し ます。
0 : 2 バ イ ト の内部デー タ パス。 チ ャ ネル ボ ンデ ィ ン グが
サポー ト さ れ る 。
1 : 4 バ イ ト の内部デー タ パス。 チ ャ ネル ボ ンデ ィ ン グが
サポー ト さ れ る 。
2 : 8 バ イ ト の内部デー タ パス。 チ ャ ネル ボ ンデ ィ ン グは
サポー ト さ れない。
RX チ ャ ネル ボンデ ィ ン グの使用
こ のセ ク シ ョ ンでは、 レ シーバーのチ ャ ネル ボ ンデ ィ ン グ機能を使用する 際の手順を説明 し ます。
チ ャ ネル ボンデ ィ ン グの有効化
各 GTY ト ラ ン シーバーには、 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのポ イ ン タ ーを制御する こ と でチ ャ ネル ボ ンデ ィ ン グ
を 実行 す る 回路 が 含 ま れ て い ま す。 チ ャ ネ ル ボ ン デ ィ ン グ で は RX バ ッ フ ァ ー を 使用す る 必要 が あ る た め、
RXBUF_EN 属性を TRUE に設定 し ます。 チ ャ ネル ボ ンデ ィ ン グは、 内部デー タ 幅が 2 バ イ ト (RX_INT_DATAWIDTH
= 0) ま たは 4 バ イ ト (RX_INT_DATAWIDTH = 1) の場合のみサポー ト さ れます。
各 GTY ト ラ ン シーバーにはチ ャ ネル ボ ンデ ィ ン グ回路が 1 つあ り ます。 チ ャ ネル ボ ンデ ィ ン グ を実行す る よ う に
GTY ト ラ ン シーバーを構成す る には、 次の手順に従い ます。
1.
各 GTY ト ラ ン シーバーにチ ャ ネル ボ ンデ ィ ン グ モー ド を設定 し ます。
2.
マ ス タ ー ト ラ ン シーバーの RXCHBONDMASTER を High に接続 し ます。
3.
ス レーブ ト ラ ン シーバーの RXCHBONDSLAVE を High に接続 し ます。
4.
マ ス タ ーか ら のチ ャ ネル ボ ンデ ィ ン グ ポー ト を各ス レーブに直接接続、 ま たはデ イ ジー チ ェ ーン接続 し ます。
5.
チ ャ ネル ボ ンデ ィ ン グ シーケ ン スお よ び検出パ ラ メ ー タ ーを設定 し ます。
チ ャ ネル ボンデ ィ ン グのモー ド
チ ャ ネル ボ ンデ ィ ン グのモー ド は、各 GTY ト ラ ン シーバーのチ ャ ネル ボ ンデ ィ ン グ を有効にす る べ き か、 ま た GTY
ト ラ ン シーバーがマ ス タ ーか ス レーブか を決定 し ます。 チ ャ ネル ボ ンデ ィ ン グが有効 と な る GTY ト ラ ン シーバーに
は、 マ ス タ ーが 1 つ と 任意数の ス レーブが必要です。 GTY ト ラ ン シーバー グループのチ ャ ネル ボ ンデ ィ ン グ を オン
にす る には、 1 つの ト ラ ン シーバーを マ ス タ ーに設定 し 、 その他の GTY ト ラ ン シーバーをすべて ス レーブに設定 し
て く だ さ い。
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第 4 章 : レ シーバー
チ ャ ネル ボンデ ィ ン グ ポー ト の接続
チ ャ ネル ボ ンデ ィ ン グ の実行には、 グループのマ ス タ ー GTY ト ラ ン シーバー RXCHBONDO ポー ト をすべて の ス
レ ーブの RXCHBONDI ポー ト に接続す る 必要が あ り ま す。 同 じ カ ラ ム に属す る GTY ト ラ ン シーバーのみが、 共に
チ ャ ネル ボ ンデ ィ ン グ可能です。 隣接 し た GTY ト ラ ン シーバーは直接接続 し て く だ さ い。 マ ス タ ーか ら ス レーブへ
の直接接続の手順は、 次の と お り です。
1.
マ ス タ ーの RXCHBONDO ポー ト を ス レーブの RXCHBONDI ポー ト に接続 し ます。
2.
マ ス タ ー ト ラ ン シーバーの RXCHBONDMASTER を High に接続 し ます。
3.
各ス レーブ ト ラ ン シーバーの RXCHBONDSLAVE を High に接続 し ます。
GTY ト ラ ン シーバーが直接接続 さ れてい る と 、 ト ラ ン シーバー間の距離が長 く な る ため、 タ イ ミ ン グ制約を満たす
こ と が困難にな り ます。 こ の問題の解決策 と し て、 ト ラ ン シーバーをデ イ ジー チ ェーン接続す る と い う 方法があ り ま
す。 デ イ ジー チ ェーン接続は、 RXCHBONDLEVEL[2:0] ポー ト を使用 し 、 マ ス タ ーお よ びス レーブ間にパ イ プ ラ イ ン
ス テージ を追加 し て行い ます。 各ス レーブの RXCHBONDO ポー ト は、 マ ス タ ーか ら の RXCHBONDO パ ス でのパ イ
プ ラ イ ン ス テージ と し て使用 さ れます。 図 4-41 お よ び図 4-42 に、 デ イ ジー チ ェ ーンの例を 2 つ示 し ます。
X-Ref Target - Figure 4-41
RXCHBONDI
RXCHBONDO
RXCHBONDI
RXCHBONDO
RXCHBONDI
RXCHBONDO
RXCHBONDI
RXCHBONDO
RXCHANBONDMASTER = 1
RXCHANBONDSLAVE = 0
RXCHANBONDLEVEL[2:0] = 3
RXCHANBONDMASTER = 0
RXCHANBONDSLAVE = 1
RXCHANBONDLEVEL[2:0] = 2
RXCHANBONDMASTER = 0
RXCHANBONDSLAVE = 1
RXCHANBONDLEVEL[2:0] = 1
RXCHANBONDMASTER = 0
RXCHANBONDSLAVE = 1
RXCHANBONDLEVEL[2:0] = 0
UG578_c4_41_061714
図 4-41 : チ ャ ネル ボンデ ィ ン グのデ イ ジー チ ェ ーン例 (1)
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-42
RXCHBONDI
RXCHBONDO
RXCHANBONDMASTER = 1
RXCHANBONDSLAVE = 0
RXCHANBONDLEVEL[2:0] = 2
RXCHBONDI
RXCHBONDI
RXCHBONDO
RXCHBONDO
RXCHBONDI
RXCHANBONDMASTER = 0
RXCHANBONDSLAVE = 1
RXCHANBONDLEVEL[2:0] = 1
RXCHBONDO
RXCHANBONDMASTER = 0
RXCHANBONDSLAVE = 1
RXCHANBONDLEVEL[2:0] = 0
UG578_c4_42_061714
図 4-42 : チ ャ ネル ボンデ ィ ン グのデ イ ジー チ ェ ーン例 (2)
デ イ ジー チ ェ ーン を設定す る 場合、最初に RXCHBONDO お よ び RXCHBONDI を使用 し て GTY ト ラ ン シーバーを接
続 し 、各ス レーブの RXCHBONDI ポー ト か ら マ ス タ ーの RXCHBONDO ポー ト へのパ ス を作成 し ます。 チ ェーン内の
GTY ト ラ ン シーバーの RXCHANBONDLEVEL を設定する 手順は、 次の と お り です。
1.
マ ス タ ーの RXCHANBONDLEVEL を 7 に設定 し ます。
2.
各ス レーブの RXCHANBONDLEVEL を、 ス レーブの RXCHBONDI ポー ト を駆動 し てい る GTY ト ラ ン シーバー
の RXCHANBONDLEVEL か ら 1 を引いた値に設定 し ます。
3.
最 も 低い レベルの ス レーブ を見つけ ます。 GTY ト ラ ン シーバーすべての RXCHANBONDLEVEL か ら こ の レベル
を減算 し 、 最 も 低い ス レーブの レベルが 0 と な り 、 マ ス タ ーがすべての ス レーブ対 し て機能す る ための最少の レ
ベル数 と な る よ う に し ます。4 バ イ ト の内部デー タ パ ス (RX_INT_DATAWIDTH = 1) を使用す る 場合は、マ ス タ ー
が RXCHANBONDLEVEL = 3 を超過 し ない よ う に し ます。
各 GTY ト ラ ン シーバーにおけ る チ ャ ネル ボ ンデ ィ ン グ ポー ト 間の接続が定義 さ れ る と き は、 RXCHBONDI お よ び
RXCHBONDO が RXUSRCLK ク ロ ッ ク ド メ イ ンに属 し てい る こ と に注意 し て く だ さ い。RXUSRCLK の周波数増加に
伴い、 ま た直接接続 さ れた ト ラ ン シーバーの距離が離れ る に従っ て、 RXUSRCLK の タ イ ミ ン グ制約を満たす こ と が
困難にな り ます。 タ イ ミ ン グ制約が満た さ れてい る 限 り 、 隣接す る SLR に ト ラ ン シーバーを ま と めてチ ャ ネル ボ ン
デ ィ ン グで き ます。
GTY ト ラ ン シーバー カ ラ ムの中央にあ る GTY ト ラ ン シーバーをチ ャ ネル ボ ンデ ィ ン グのマ ス タ ー と し て選択す る
と 、 ポー ト 接続を柔軟に行 う こ と が可能です。 つま り 、 チ ャ ネル ボ ンデ ィ ン グ マ ス タ ーが GTY ト ラ ン シーバー カ
ラ ム の中央に配置 さ れてい る と 、 マ ス タ ーの上下方向に あ る GTY への接続が可能にな り ま す。 ま た、 GTY ト ラ ン
シーバーの専用 ク ロ ッ ク 配線構造に よ っ て、チ ャ ネル ボ ンデ ィ ン グ マ ス タ ーがカ ラ ムの中央に配置 さ れてい る と 、 さ
ら な る 利点 と し て 1 組の ク ロ ッ ク ピ ン ペアの使用で最大 20 個の GTY ト ラ ン シーバーをチ ャ ネル ボ ンデ ィ ン グで き
る よ う にな り ます。
タ イ ミ ン グ制約が満た さ れてい る 限 り 、1 つの RXCHANBONDLEVEL 上の GTY ト ラ ン シーバー数は制限 さ れません。
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第 4 章 : レ シーバー
チ ャ ネル ボンデ ィ ン グ シーケ ン スの設定
チ ャ ネル ボ ンデ ィ ン グ シーケ ン ス は、 ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス と 同 じ 方法でプ ロ グ ラ ム さ れます。
CHAN_BOND_SEQ_LEN はシーケ ン ス の長 さ を設定 し 、 CHAN_BOND_SEQ_1_* はシーケ ン ス の値を設定 し ます。
CHAN_BOND_SEQ_2_USE が TRUE の場合、 CHAN_BOND_SEQ_2_* は 2 番目のシーケ ン ス の値を設定 し ます。 各サ
ブシーケ ン ス のア ク テ ィ ブ ビ ッ ト 数は、 RX_DATA_WIDTH お よ び CBCC_DATA_SOURCE_SEL に よ っ て決定 さ れま
す (197 ページの 「RX ク ロ ッ ク コ レ ク シ ョ ン」 を参照)。 RX_DISPERR_SEQ_MATCH が FALSE に設定 さ れてい る 場
合、 CHAN_BOND_SEQ_x_y[9] は一致 さ せる 際に使用 さ れません。
図 4-43 に、 サブシーケ ン ス のビ ッ ト が ど の よ う にマ ッ プ さ れ る か を示 し ます。
X-Ref Target - Figure 4-43
CHAN BOND_SEQ_x_y
9
8
7:0
8-Bit Channel Bonding Sequence
1 = Sequence is a K Character
0 = Sequence is a Regular Character
1 = Sequence Uses Inverted Disparity
0 = Sequence Uses Regular Disparity
UG578_c4_43_061714
図 4-43 : チ ャ ネル ボンデ ィ ング シーケ ン スの設定
ク ロ ッ ク コ レ ク シ ョ ン シーケ ン ス と 同様、 チ ャ ネル ボ ンデ ィ ン グ シーケ ン ス に も Don't Care サブシーケ ン ス を含め
る こ と がで き ます。 CHAN_BOND_SEQ_1_ENABLE お よ び CHAN_BOND_SEQ_2_ENABLE が こ れ ら のバ イ ト を設定
し ます。 図 4-44 に、 チ ャ ネル ボ ンデ ィ ン グ サブシーケ ン ス の イ ネーブル属性のマ ッ プ を示 し ます。
X-Ref Target - Figure 4-44
CHAN_BOND_SEQ_x_4
CHAN_BOND_SEQ_x_3
CHAN_BOND_SEQ_x_ENABLE
4
3
CHAN_BOND_SEQ_x_2
2
CHAN_BOND_SEQ_x_1
1
UG578_c4_44_061714
図 4-44 : チ ャ ネル ボンデ ィ ング シーケ ン スのマ ッ ピ ング
最大スキ ュ ーの設定
チ ャ ネル ボンデ ィ ン グ シーケ ン ス がマ ス タ ーで受信 さ れて も 、すぐ にチ ャ ネル ボ ンデ ィ ン グが実行 さ れ る わけではあ
り ません。 ス レーブに レ イ テ ン シがあ る 場合は、 さ ら に数バ イ ト を受信す る 必要があ り ます。 こ の待機時間が、 実質
的には RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーが許容可能な最大ス キ ュー と な り ます。 ス キ ューが待機時間よ り も 大き い場合、
マ ス タ ーがチ ャ ネル ボンデ ィ ン グ を ト リ ガーする ま でに、 ス レーブでシーケ ン ス が受信 さ れない可能性があ り ます。
図 4-45 に、 マ ス タ ー と ス レ ーブにな っ てい る 2 つの FIFO を示 し ま す。 ス レ ーブがマ ス タ ーの後にあ る 場合、 マ ス
タ ーはチ ャ ネル ボ ンデ ィ ン グ を ト リ ガーす る ま で数サ イ ク ル待機す る 必要があ り 、 待機 し ない と 、 遅い ス レーブの
バ ッ フ ァ ーにはチ ャ ネル ボ ンデ ィ ン グ シーケ ン ス が含ま れな く な り ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-45
SEQ1
D7
D6
D5
D4
D3
D2
D1
Master
Elastic
Buffer
D7
D6
D5
D4
D3
D2
D1
D0
Slave
Elastic
Buffer
The master waits CHAN_BOND_MAX_SKEW
cycles before triggering channel bonding, giving
the slave time to receive the sequence. The
message to perform channel bonding is sent
using the RXCHBONDO port.
D10
D9
D8
SEQ1
D7
D6
D5
D4
Master
Elastic
Buffer
D9
D8
SEQ1
D7
D6
D5
D4
D3
Slave
Elastic
Buffer
The RXCHANBONDLEVEL setting of the master
determines how many cycles later the bonding
operation is executed. At this time, the slave’s
elastic buffer pointers are moved so that the
output is deskewed.
D11
D10
D9
D8
SEQ1
D7
D6
D5
Master
Elastic
Buffer
D10
D9
D8
SEQ1
D7
D6
D5
D4
Slave
Elastic
Buffer
Master receives CB Sequence
Slave’s New Elastic
Buffer Read Pointer
UG578_c4_45_061714
図 4-45 : チ ャ ネル ボンデ ィ ングの例 (CHAN_BOND_MAX_SKEW = 2 お よびマス タ ー RXCHANBONDLEVEL[2:0] = 1)
CHAN_BOND_MAX_SKEW は、各チ ャ ネル ボ ンデ ィ ン グ シーケ ン ス 1 お よ び 2 で許容可能な最大ス キ ュ ーの設定に
使用 さ れます。 最大ス キ ュ ーの範囲は 1 ～ 14 です。 こ の範囲は、 常にチ ャ ネル ボ ンデ ィ ン グ シーケ ン ス間の最小距
離の半分 (バ イ ト ま たは 10 ビ ッ ト コ ー ド ) 未満の必要があ り ます。 こ の最小距離の値は、 使用 し てい る プ ロ ト コ ルに
依存 し ます。
チ ャ ネル ボンデ ィ ン グ と ク ロ ッ ク コ レ ク シ ョ ン間の優先順位
ク ロ ッ ク コ レ ク シ ョ ン (197 ページの 「RX ク ロ ッ ク コ レ ク シ ョ ン」 を参照) お よ びチ ャ ネル ボ ンデ ィ ン グは、 共に
RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ーのポ イ ン タ ーで動作 し ます。 通常、 2 つの回路は競合する こ と な く 機能 し ますが、 こ
れ ら の イ ベン ト が同時に発生す る と 競合が発生 し ます。 こ の よ う な場合は、一方の回路を優先 さ せ る 必要があ り ます。
ク ロ ッ ク コ レ ク シ ョ ン を優先 さ せ る 場合は、 CLK_COR_PRECEDENCE を TRUE に設定 し 、 チ ャ ネル ボ ンデ ィ ン グ
を優先 さ せ る 場合は、 こ れを FALSE に設定 し ます。
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第 4 章 : レ シーバー
RX 同期ギアボ ッ ク ス
機能の説明
RX 同期ギ アボ ッ ク ス は、 64B/66B と 64B/67B のヘ ッ ダーお よ びペ イ ロ ー ド の分割をサポー ト し ます。 受信 し たデー
タ のペ イ ロ ー ド と ヘ ッ ダーの出力ピ ン と し て、 RXDATA[127:0] お よ び RXHEADER[5:0] を通常モー ド で使用 し ます。
75 ページの 「TX 同期ギ ア ボ ッ ク ス」 と 同様に、 RX 同期ギ ア ボ ッ ク ス も シ ン グル ク ロ ッ ク を使用す る PMA と 共に
動作 し ます。 こ のため、 出力デー タ が無効にな る 可能性があ り ます。 出力ピ ンの RXHEADERVALID お よ び
RXDATAVALID が、 適切なヘ ッ ダーお よ びデー タ が有効な値であ る か を示 し ます。 RX 同期ギ ア ボ ッ ク ス は、 2 バ イ
ト 、 4 バ イ ト 、 8 バ イ ト 、 お よ び 16 バ イ ト の イ ン タ ーフ ェ イ ス をサポー ト し ます。
RX 同期ギ アボ ッ ク ス か ら 出力 さ れ る デー タ は、 ア ラ イ ンす る 必要はあ り ません。 ア ラ イ メ ン ト は、 イ ン タ ー コ ネ ク
ト ロ ジ ッ ク で実行 さ れます。 正確にア ラ イ メ ン ト さ れ る ま で、 RXGEARBOXSLIP ポー ト を使用 し てギアボ ッ ク ス か
ら 各サ イ ク ルご と にデー タ を ス リ ッ プ し ます。 ビ ッ ト の ス リ ッ プ動作が完了 し て出力デー タ が安定する ま でには、 特
定のサ イ ク ル数が必要です。デー タ のデス ク ラ ンブル と ブ ロ ッ ク の同期化は イ ン タ ーコ ネ ク ト ロ ジ ッ ク で実行 さ れま
す。 一般的なギアボ ッ ク ス モー ド に加え て CAUI イ ン タ ーフ ェ イ ス モー ド も サポー ト さ れます。
ポー ト および属性
表 4-40 に、 RX ギ アボ ッ ク ス のポー ト を示 し ます。
表 4-40 : RX ギアボ ッ ク スのポー ト
ポー ト 名
方向
クロ ッ ク ド メ イン
説明
RXDATAVALID[1:0]
出力
RXUSRCLK2
ギ ア ボ ッ ク ス 64B/66B ま た は 64B/67B が使用 さ れ る 場
合、 RXDATA に現れ たデー タ が有効で あ る か を 示す ス
テータ ス出力。 た と えば 64B/66B エン コー ド の場合、8 バ
イ ト イ ン ターフ ェ イ ス (および RX_INT_DATAWIDTH = 0
の 4 バ イ ト イ ン タ ーフ ェ イ ス) では 32 サ イ ク ルご と に
デ ィ ア サー ト さ れ、 2 バ イ ト イ ン タ ー フ ェ イ ス (お よ び
RX_INT_DATAWIDTH = 1 の 4 バ イ ト イ ン ターフ ェ イ ス)
では 64 サ イ ク ルご と にデ ィ アサー ト さ れます。
RXDATAVALID[0] は、 RXDATA に現れたデー タ が通常
モー ド で有効であ る こ と を示 し ます。 デー タ ス ト リ ーム
A の現在の RXDATA は、CAUI イ ン タ ーフ ェ イ ス モー ド
で有効です。
RXDATAVALID[1] は、現在の RXDATA が CAUI イ ン タ ー
フ ェ イ ス モー ド のデー タ ス ト リ ーム B に対 し て有効で
あ る こ と を示 し ます。
RXGEARBOXSLIP
入力
RXUSRCLK2
High に遷移す る と 、 ギ アボ ッ ク ス の内容が次の可能なア
ラ イ メ ン ト へス リ ッ プ し ます。 こ のポー ト は、 イ ン タ ー
コ ネ ク ト ロ ジ ッ ク と のア ラ イ メ ン ト に使用 さ れます。 こ
の ポ ー ト を RXUSRCLK2 ク ロ ッ ク の 1 サ イ ク ル 間 ア
サー ト す る と 、 ギ アボ ッ ク ス か ら 出力 さ れ る デー タ ア ラ
イ メ ン ト が変更 さ れます。
デー タ を新たに リ ア ラ イ メ ン ト す る 場合は、
RXGEARBOXSLIP を最低 1 サ イ ク ル間デ ィ アサー ト し 、
再びアサー ト す る 必要があ り ます。 複数の リ ア ラ イ メ ン
ト が連続 し て実行 さ れ る 場合は、 イ ン タ ー コ ネ ク ト ロ
ジ ッ ク で正 し い ア ラ イ メ ン ト ポ イ ン ト を 認識 し な く て
も 、適切なア ラ イ メ ン ト ポ イ ン ト を渡す こ と がで き ます。
CAUI イ ン タ ーフ ェ イ ス モー ド のデー タ ス ト リ ーム A の
RXGEARBOXSLIP と し て使用 さ れます。
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第 4 章 : レ シーバー
表 4-40 : RX ギアボ ッ ク スのポー ト (続き)
方向
クロ ッ ク ド メ イン
説明
RXHEADER[5:0]
ポー ト 名
出力
RXUSRCLK2
RXHEADER[2:0] : 通常モー ド 、 お よ び CAUI イ ン タ ー
フ ェ イ ス モー ド のデー タ ス ト リ ーム A のヘ ッ ダー出力
です。
RXHEADER[5:3] : CAUI イ ン タ ーフ ェ イ ス モー ド のビ ッ
ト ス ト リ ーム B のヘ ッ ダー出力です。
RXHEADERVALID[1:0]
出力
RXUSRCLK2
ギ ア ボ ッ ク ス を使用す る 場合、 RXHEADER が有効で あ
る こ と を示 し ます。
GTY ト ラ ン シーバー :
RXHEADERVALID[0] : RXHEADER が通常モー ド 、 お よ
び CAUI イ ン タ ーフ ェ イ ス モー ド のデー タ ス ト リ ーム A
の現在のデー タ について有効であ る こ と を示 し ます。
RXHEADERVALID[1] : RXHEADER が CAUI イ ン タ ー
フ ェ イ ス モー ド のデー タ ス ト リ ーム B に対 し て有効で
あ る こ と を示 し ます。
RXSLIDE
入力
RXUSRCLK2
CAUI イ ン タ ーフ ェ イ ス モー ド ではデー タ ス ト リ ーム B
用に RXGEARBOXSLIP と し て使用 さ れます。
RXSTARTOFSEQ[1:0]
出力
RXUSRCLK2
ギアボ ッ ク ス 64B/66B ま たは 64B/67B が有効の場合、 現
在の RXDATA 出力のシーケ ン ス カ ウ ン タ ーが 0 であ る
こ と を示 し ます。
RXSTARTOFSEQ[0] : 通常モー ド の現在の RXDATA、 お
よ び CAUI イ ン タ ーフ ェ イ ス モー ド のデー タ ス ト リ ーム
A に対 し てシーケ ン ス カ ウ ン タ ーが 0 であ る こ と を示す
出力です。
RXSTARTOFSEQ[1] : CAUI イ ン タ ーフ ェ イ ス モー ド の
デー タ ス ト リ ーム B に対 し てシーケ ン ス カ ウ ン タ ーが 0
であ る こ と を示す出力です。
表 4-41 に、 RX 同期ギ アボ ッ ク ス の属性を示 し ます。
表 4-41 : RX 同期ギアボ ッ ク スの属性
属性
タ イプ
説明
GEARBOX_MODE 5 ビ ッ ト バ イ ナ リ TX お よ び RX ギ アボ ッ ク ス モー ド を示 し ます。
• ビッ ト 4:
° 0 : 同期ギ アボ ッ ク ス を選択
° 1 : 非同期ギ アボ ッ ク ス を選択
• ビッ ト 3:
未使用。 0 に設定。
• ビッ ト 2:
0 : 通常モー ド 。
1 : CAUI イ ン タ ーフ ェ イ ス モー ド
• ビッ ト 1:
未使用。 0 に設定。
• ビッ ト 0:
0 : Interlaken 用の 64B/67B ギアボ ッ ク ス ボー ド (同期ギアボ ッ ク ス の場
合にのみ有効)
1 : 64B/66B ギ アボ ッ ク ス
RXGEARBOX_EN
文字列
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TRUE の場合、RX 同期ギ アボ ッ ク ス ま たは RX 非同期ギアボ ッ ク ス が有効
にな り ます。 ど ち ら の RX ギ アボ ッ ク ス を有効にす る かは、 GEARBOX_
MODE 属性で設定 し ます。
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第 4 章 : レ シーバー
RX 同期ギアボ ッ ク スの有効化
GTY ト ラ ン シーバーの RX 同期ギ ア ボ ッ ク ス を有効にす る 場合は、 RXGEARBOX_EN 属性を TRUE に設定 し ま す。
GEARBOX_MODE 属性の ビ ッ ト 4 は 0 に設定 し ま す。 ビ ッ ト 3 お よ びビ ッ ト 1 は未使用のため、 0 に設定 し ま す。
ビ ッ ト 2 は、通常 イ ン タ ーフ ェ イ ス ま たは CAUI イ ン タ ーフ ェ イ ス のいずれを使用する か を指定 し ます。ビ ッ ト 0 は、
64B/67B ギ アボ ッ ク ス ま たは 64B/66B ギ アボ ッ ク ス のいずれを使用する か を指定 し ます。
RX ギアボ ッ ク スの動作モー ド
RX ギ アボ ッ ク ス は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に対 し て 2、 4、 お よ び 8 バ イ ト の イ ン タ ーフ ェ イ ス のみサポー ト し
ます。
図 4-46 に示すよ う に、RXGEARBOXSLIP 入力ポー ト に加えて出力ポー ト RXDATA、RXHEADER、RXDATAOUTVALID、
お よび RXHEADEROUTVALID が通常モー ド (GEARBOX_MODE[2] = 1’b0) で使用 さ れます。
X-Ref Target - Figure 4-46
RXDATA[15:0] or RXDATA[31:0] or
RXDATA[63:0]
RXHEADER[2:0]
RXDATAVALID
RX Synchronous Gearbox
(in GTY Transceiver)
Design in
Interconnect Logic
RXHEADERVALID
RXSTARTOFSEQ
RXGEARBOXSLIP
UG578_c4_46_061714
図 4-46 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) におけるギアボ ッ ク スの使用
図 4-47 に、 4 バ イ ト ロ ジ ッ ク イ ン タ ーフ ェ イ ス (RX_DATA_WIDTH = 32 (4 バ イ ト )、 RX_INT_DATAWIDTH = 1 (4 バ
イ ト )) を通常モー ド (GEARBOX_MODE[2] = 1'b0) で使用 し た場合の 64B/66B エン コ ー ド で、 RX ギアボ ッ ク スへ入
力 さ れ る デー タ お よ び RX ギアボ ッ ク ス か ら 出力 さ れ る デー タ の 4 サ イ ク ルを例示 し ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-47
Input to the RXGearbox
………………………
D1 D0 H1 H0 D31 D30
Cycle N
H1 H0 D31 D30
RXHEADER
Output of the
RXGearbox
……………
D0 D31 …………
D5 D4
D5 D4 D3 D2
RXDATA
RXHEADEROUTVALID = 1'b1
RXDATAOUTVALID = 1'b1
Input to the RXGearbox
D3 D2 D1 D0 D31 D30
Cycle N+1
D1 D0 D31 D30
RXHEADER
Output of the
RXGearbox
………………
………………………
D0 H1
………
D5 D4
D7 D6 D5 D4
RXDATA
RXHEADEROUTVALID = 1'b0
RXDATAOUTVALID = 1'b1
Input to the RXGearbox
D3 D2 D1 D0 H1 H0 D31
Cycle N+2
H1 H0 D31 D30
RXHEADER
Output of the
RXGearbox
………………
………………………
D0 D31 …………
D7 D6
D7 D6 D5 D4
RXDATA
RXHEADEROUTVALID = 1'b1
RXDATAOUTVALID = 1'b1
Input to the RXGearbox
D5 D4 D3 D2 D1 D0 D31 D30
………………
D7 D6
Cycle N+3
D1 D0 D31 D30
RXHEADER
Output of the
RXGearbox
………………
D0 H1
…………
D9 D8 D7 D6
RXDATA
RXHEADEROUTVALID = 1'b0
RXDATAOUTVALID = 1'b1
UG578_c4_47_061714
図 4-47 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) における RX ギアボ ッ ク スの動作
図 4-47 について説明 し ます。
1.
IEEE Std 802.3ae-2002 の命名規則に従っ て、 H1 は RxB0、 H0 は RxB1 な ど の よ う に対応 し ます。 RX ギアボ ッ ク
ス はすべてのシーケ ン ス を内部処理 し ます。
こ の点では、内部シーケ ン ス か外部シーケ ン ス のいずれかを処理す る TX ギ アボ ッ ク ス のオプシ ョ ン と は異な り ます。
2、 4、 ま たは 8 バ イ ト の イ ン タ ーフ ェ イ ス のいずれを使用す る かに よ っ て、 RXDATAOUTVALID お よ び
RXHEADEROUTVALID 信号のアサー ト /デ ィ アサー ト 期間は異な り ます。 デー タ お よ びヘ ッ ダーの長 さ に関 し ては、
RX ギ アボ ッ ク ス と TX ギ アボ ッ ク ス で同 じ です。 図 4-48 に、 こ れ ら の長 さ を示す と 共に、 1 サ イ ク ル間デ ィ アサー
ト さ れ る RXHEADERVALID 信号 と RXDATAVALID 信号を示 し ます。 図 4-49 に、 通常モー ド (GEARBOX_MODE[2]
= 1'b0) で RX_DATA_WIDTH = 16 (2 バ イ ト ) お よ び RX_INT_DATAWIDTH = 0 (2 バ イ ト ) を使用 し た場合の 64B/67B
エン コ ー ド の動作を示 し ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-48
RXUSRCLK2
RXGEARBOXSLIP
RXHEADERVALID
RXHEADER[1:0]
1
2
1
RXDATAVALID
RXDATA[63:0]
Da
Db
Dc
Dd
De
XXX
Df
Dg
Dh
Di
Dj
Dk
Dl
Data pauses for 1 cycle.
Dm
Dn
UG578_c4_48_061714
図 4-48 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) で RX_DATA_WIDTH = 64 (8 バイ ト ) と RX_INT_DATAWIDTH = 1 (4 バイ ト ) を
使用 し た場合の 64B/66B エ ン コ ー ド における RX ギアボ ッ ク ス
X-Ref Target - Figure 4-49
RXUSRCLK2
RXGEARBOXSLIP
RXHEADERVALID
RXHEADER[2:0]
1
6
Da
Db
2
1
0
6
0
De
Df
Dg
Dh
1
0
6
5
1
Dj
Dk
Dl
Dm
RXDATAVALID
RXDATA[15:0]
Dc
Dd
Data pauses for 1 cycle.
XXX
Di
Data pauses for 2 cycles.
UG578_c4_49_061714
図 4-49 : RX_DATA_WIDTH = 16 (2 バイ ト ) と RX_INT_DATAWIDTH = 0 (2 バイ ト ) を使用 し た場合の
64B/67B エ ン コ ー ド における RX ギアボ ッ ク ス
RX ギアボ ッ ク ス ブ ロ ッ ク の同期化
64B/66B お よ び 64B/67B プ ロ ト コ ルは、 ブ ロ ッ ク の同期に よ っ て その境界が決 ま り ま す。 すべての入力デー タ はブ
ロ ッ ク が ロ ッ ク さ れ る ま で安定 し ないため、 ブ ロ ッ ク は同期化する 必要があ り ます。 同期化す る には、 デー タ ア ラ イ
メ ン ト を変更 し て、 有効な同期ヘ ッ ダーを検出 し ます。 RXGEARBOXSLIP 入力ポー ト を使用 し て、 ギ アボ ッ ク ス の
デー タ ア ラ イ メ ン ト を 変更す る と 、 すべて の可能な ア ラ イ メ ン ト を 通常モー ド (GEARBOX_MODE[2] = 1'b0) で
チ ェ ッ ク で き ます。 (RXSLIDE は、 CAUI イ ン タ ーフ ェ イ ス モー ド (GEARBOX_MODE[2] = 1'b1) での 2 番目のデー
タ ス ト リ ームに対 し ては RXGEARBOXSLIP と し て利用で き ます。 ) RXGEARBOXSLIP 信号がブ ロ ッ ク 同期化ス テー
ト マシ ンか ら RX ギ アボ ッ ク スへフ ィ ー ド バ ッ ク す る こ と で、 そのギ ア ボ ッ ク ス にデー タ ア ラ イ メ ン ト を ス リ ッ プ
す る よ う に伝え ます。 こ のプ ロ セ ス (ス リ ッ プ し て同期ヘ ッ ダーを テ ス ト ) は、 ブ ロ ッ ク が ロ ッ ク さ れ る ま で繰 り 返 さ
れます。 RX ギ アボ ッ ク ス を使用す る 場合、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク ではブ ロ ッ ク 同期化ス テー ト マシ ンが必要で
す。 図 4-50 に、 ブ ロ ッ ク 同期化ス テー ト マシ ンの動作を示 し ます。
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第 4 章 : レ シーバー
X-Ref Target - Figure 4-50
LOCK_INIT
block_lock <= false
test_sh <= false
Unconditional Transition
RESET_CNT
sh_cnt <= 0
sh_invalid_cnt <= 0
slip_done <= false
test_sh = 1
TEST_SH
test_sh <= false
test_sh = true AND
sh_cnt < 64 AND
sh_invalid_cnt < 16 AND
block_lock = true
sh_valid = 0
test_sh = true AND
sh_cnt < 64
sh_valid = 1
VALID_SH
INVALID_SH
sh_cnt <= sh_cnt + 1
sh_cnt <= sh_cnt + 1
sh_invalid_cnt <= sh_invalid_cnt + 1
sh_cnt = 64 AND
sh_invalid_cnt > 0
sh_cnt = 64 AND
sh_invalid_cnt = 0
sh_cnt = 64 AND
sh_invalid_cnt < 16 AND
block_lock = true
sh_invalid_cnt = 16 OR
block_lock = false
64_GOOD
SLIP
block_lock <= true
block_lock <= false
SLIP <= true
Unconditional Transition
slip_done = true
UG578_c4_50_061714
図 4-50 : ブ ロ ッ ク 同期化ス テー ト マシ ン
ス テー ト マシ ンは、有効な同期ヘ ッ ダー と 無効な同期ヘ ッ ダーを ト ラ ッ キ ン グする こ と で機能 し てい ます。 リ セ ッ ト
時は、 ブ ロ ッ ク ロ ッ ク がデ ィ アサー ト さ れて ス テー ト は LOCK_INIT にな り ます。 次に、 RESET_CNT ス テー ト へ遷
移 し て、すべてのカ ウ ン タ ーが 0 に リ セ ッ ト さ れます。同期ヘ ッ ダーは TEST_SH ス テー ト で解析 さ れます。ヘ ッ ダー
が有効の場合は、 VALID_SH ス テー ト で sh_cnt が イ ン ク リ メ ン ト さ れます。 無効の場合は、 INVALID_SH ス テー ト で
sh_count お よ び sh_invalid_count が イ ン ク リ メ ン ト さ れます。
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第 4 章 : レ シーバー
図 4-50 に示すブ ロ ッ ク 同期化 ス テー ト マシ ン では、 sh_cnt_max が 64 で sh_invalid_cnt_max が 16 に設定 さ れてい ま
す。 VALID_SH ス テー ト では、 sh_cnt が sh_cnt_max 値 よ り も 小 さ く 、 test_sh が High の と き に TEST_SH ス テー ト へ
遷移 し ま す。 一方、 sh_cnt が sh_cnt_max と 等 し く 、 sh_invalid_cnt が 0 の と き は、 GOOD_64 ス テ ー ト へ遷移 し て
block_lock がアサー ト さ れます。 そ し てプ ロ セ ス が再び繰 り 返 さ れて カ ウ ン タ ーが 0 に ク リ ア さ れます。 ブ ロ ッ ク の
ロ ッ ク を完了す る には、ス テー ト マシ ンが有効な同期ヘ ッ ダーを sh_cnt_max の数だけ連続 し て (無効な同期ヘ ッ ダー
を受信せず) 受信す る 必要があ り ます。し か し 、ブ ロ ッ ク の ロ ッ ク が完了す る と 、有効な同期ヘ ッ ダーの数 (sh_cnt_max)
を 受信す る 間に、 sh_invalid_cnt_max-1 数の無効な同期ヘ ッ ダー を 受信で き ま す。 し た が っ て、 一度 ロ ッ ク す る と 、
ロ ッ ク は解除 さ れ る こ と はほ と ん ど あ り ません。
図 4-51 に、 ブ ロ ッ ク 同期化ス テー ト マシ ンの波形を示し ます。 こ の ス テー ト マシ ンは、 無効な同期ヘ ッ ダーがあ る た
め、 データ ア ラ イ メ ン ト が完了する前ま でに多数の RXGEARBOXSLIP がアサー ト さ れてい ます。 RXGEARBOXSLIP
が送信 さ れた後、 ス テー ト マシ ンは RXUSRCLK2 の 32 サ イ ク ル間待機 し てか ら 、 有効な同期ヘ ッ ダーをチ ェ ッ ク し
ます。
X-Ref Target - Figure 4-51
Data check on
unscrambled data
Data alignment
achieved
block_sync_i
unscrambled_data_i
0000000000000000
begin_r
track_data_r
start_of_packet_detected_r
RXDATA 0000000000000000
Closely spaced slip pulses. State machine
asserts slip as soon as it sees bad header.
Slip data
alignment
RXDATAVALID
RXGEARBOXSLIP
RXHEADER 0
RXHEADERVALID
RXSTARTOFSEQ
UG578_c4_51_061714
図 4-51 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) における、 ブ ロ ッ ク同期化を用いた RX ギアボ ッ ク ス
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第 4 章 : レ シーバー
CAUI イ ン タ ー フ ェ イ ス
CAUI イ ン タ ーフ ェ イ ス には、 ト ラ ン シーバーに 2 つのデー タ イ ン タ ーフ ェ イ ス が必要です。 こ のセ ク シ ョ ン では、
GTY ト ラ ン シーバーに イ ン プ リ メ ン ト さ れてい る RX の CAUI イ ン タ ーフ ェ イ ス ブ ロ ッ ク のデザ イ ン について説明
し ます。 こ れに よ り 、 64/66 お よ び 64/67 モー ド (デー タ ス ト リ ーム A お よ びデー タ ス ト リ ーム B) でのデュ アル デー
タ イ ン タ ーフ ェ イ ス がサポー ト さ れます。 CAUI イ ン タ ーフ ェ イ ス モー ド は、 GEARBOX_MODE[2] 属性を 1'b1 に
設定す る こ と で選択可能です。 CAUI イ ン タ ー フ ェ イ ス モー ド では、 RX_INT_DATAWIDTH = 1 (4 バ イ ト ) お よ び
RX_DATA_WIDTH = 64 (8 バ イ ト ) ま たは 32 (4 バ イ ト ) の設定のみが認め ら れてい ます。
最上位の RX 同期ギアボ ッ ク ス には次の コ ン ポーネ ン ト があ り ます。
1.
64/66 4 バ イ ト ギ アボ ッ ク ス が 1 つ
2.
64/66 2 バ イ ト ギ アボ ッ ク ス が 2 つ
3.
64/67 4 バ イ ト ギ アボ ッ ク ス が 1 つ
4.
64/67 2 バ イ ト ギ アボ ッ ク ス が 2 つ
5.
シーケ ン ス検出
CAUI イ ン タ ーフ ェ イ ス をサポー ト す る ために、GTY ト ラ ン シーバーには各 2 バ イ ト ギ アボ ッ ク ス の イ ン ス タ ン ス が
2 つあ り ます。 Bit Demux ブ ロ ッ ク の イ ン ス タ ン ス も 1 つ追加 さ れてい ます。 RXGEARBOXSLIP 入力信号はデー タ ス
ト リ ーム A 用に使用 さ れ、RXSLIDE 入力信号はデー タ ス ト リ ーム B 用のギ アボ ッ ク ス ス リ ッ プ入力 と し て使用 さ れ
ます。
図 4-52 に、 GTY ト ラ ン シーバーの CAUI イ ン タ ーフ ェ イ ス (RX パ ス) を示 し ます。
X-Ref Target - Figure 4-52
GTYE2_CHANNEL
Interconnect Logic
Interface Block
4-Byte to 8-Byte
Converter
{B , A}
RXDATA[63:0]
RXDATAVALID[1:0]
RXHEADER[5:0]
RXHEADERVALID[1:0]
RX Gearbox Block
RX Gearbox
Synchronizer
64/66 – 4 Byte
Gearbox
Data Out
Data Valid
Header Out
Header Valid
64/67 – 4 Byte
Gearbox
Data Out
Data Valid
Header Out
Header Valid
64/66 – 2 Byte
Gearbox A
Data Out
Data Valid
Header Out
Header Valid
64/66 – 2 Byte
Gearbox B
Data Out
Data Valid
Header Out
Header Valid
64/67 – 2 Byte
Gearbox A
Data Out
Data Valid
Header Out
Header Valid
64/67 – 2 Byte
Gearbox B
Startseq
Sequence
Detector A
Startseq
Sequence
Detector B
{B , A}
{B , A}
RXSTARTOFSEQ[1:0]
Data Out
Data Valid
Header Out
Header Valid
RXDATA
from PMA
A IN
0
Bit
Demux
B
64/66 4B Gbx Sequence
64/67 4B Gbx Sequence
64/66 2B Gbx A Sequence
64/67 2B Gbx A Sequence
0
0
64/66 2B Gbx B Sequence
64/67 2B Gbx B Sequence
UG578_c4_52_061714
図 4-52 : CAUI イ ン タ ー フ ェ イ ス (RX デー タ パス)
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第 4 章 : レ シーバー
CAUI イ ン タ ーフ ェ イ ス モー ド では、 Bit Demux ブ ロ ッ ク に よ っ て、 PMA か ら A お よ び B ス ト リ ームへの入力デー
タ ス ト リ ーム が分割 さ れ ます。 ブ ロ ッ ク レ シーバーは、 サ イ ク ルご と に 32 ビ ッ ト のエ ン コ ー ド デー タ を受信 し ま
す。 すべての偶数ビ ッ ト はデー タ ス ト リ ーム A に割 り 当て ら れ、 すべての奇数ビ ッ ト はデー タ ス ト リ ーム B に割 り
当て ら れます。
RX_INT_DATAWIDTH = 1 (4 バ イ ト ) が こ のモー ド で使用 さ れてい ますが、 2 つの 2 バ イ ト ギ アボ ッ ク ス を使用 し て
図 4-52 に示す機能性 を 実現 し ま す。 こ れ ら 2 バ イ ト ギ ア ボ ッ ク ス の機能性は、 前述の セ ク シ ョ ン で説明 し た、
RX_INT_DATAWIDTH = 0 (2 バ イ ト ) の場合 と 同 じ です。
PCSL デー タ 幅がそれぞれ 32 ビ ッ ト の場合 (RX_DATA_WIDTH = 64 (8 バ イ ト ))、 デー タ ス ト リ ーム A お よ びデー タ
ス ト リ ーム B がそれぞれ対応す る ギ アボ ッ ク ス に達す る よ う に、 4-8 バ イ ト コ ンバー タ ーに よ っ てデー タ が組み合わ
さ れます (図 4-53 お よ び図 4-54 を参照)。
X-Ref Target - Figure 4-53
RXUSRCLK
RXDATA[31:24]
D0
D4
D8 D12 D16 D20
RXDATA[23:16]
D1
D5
D9 D13 D17 D21
RXDATA[15:8]
D2
D6 D10 D14 D18 D22
RXDATA[7:0]
D3
D7 D11 D15 D19 D23
UG578_c4_53_061714
図 4-53 : 4-8 バイ ト コ ンバー タ ー (RX_DATA_WIDTH = 64 (8 バイ ト )、 RX_INT_DATAWIDTH = 1 (4 バイ ト )、
GEARBOX_MODE[2] = 1'b1) への入力
X-Ref Target - Figure 4-54
RXUSRCLK2
RXDATA[63:56]
D0
D8 D16
RXDATA[55:48]
D1
D9 D17
RXDATA[47:40]
D4
D12 D20
RXDATA[39:32]
D5
D13 D21
RXDATA[31:24]
D2
D10 D18
RXDATA[23:16]
D3
D11 D19
RXDATA[15:8]
D6
D14 D22
RXDATA[7:0]
D7
D15 D23
UG578_c4_54_061714
図 4-54 : 4-8 バイ ト コ ンバー タ ー (RX_DATA_WIDTH = 64 (8 バイ ト )、 RX_INT_DATAWIDTH = 1 (4 バイ ト )、
GEARBOX_MODE[2] = 1'b1) の出力
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第 4 章 : レ シーバー
RX 非同期ギアボ ッ ク ス
機能の説明
RX 非同期ギ アボ ッ ク ス は、 64B/66B のヘ ッ ダーお よ びペ イ ロ ー ド の結合 し かサポー ト し ません。 ペ イ ロ ー ド と ヘ ッ
ダーの出力ピ ン と し て、 RXDATA[127:0] お よ び RXHEADER[4:0] を通常モー ド で使用 し ます。 64B/67B は RX 非同期
ギアボ ッ ク ス でサポー ト さ れてい ません。
RX 非同期ギ アボ ッ ク ス は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に接続 さ れ る 4 バ イ ト 、 8 バ イ ト 、 お よ び 16 バ イ ト RX デー
タ イ ン タ ーフ ェ イ ス をサポー ト し 、 4 バ イ ト ま たは 8 バ イ ト の内部デー タ パ ス を使用する 必要があ り ます。 デー タ の
ス ク ラ ン ブルは イ ン タ ー コ ネ ク ト ロ ジ ッ ク で実行 さ れ ます。 一般的な非同期ギ ア ボ ッ ク ス モー ド に加え て CAUI イ
ン タ ーフ ェ イ ス モー ド も サポー ト さ れます。 CAUI イ ン タ ーフ ェ イ ス は、 8 バ イ ト RX デー タ イ ン タ ーフ ェ イ ス で イ
ン タ ー コ ネ ク ト ロ ジ ッ ク に接続 し 、 4 バ イ ト の内部デー タ パス を使用する 場合のみサポー ト さ れます。 表 4-42 に、 非
同期ギアボ ッ ク ス で有効なデー タ 幅の組み合わせを示 し ます。
表 4-42 : RX 非同期ギアボ ッ ク スで有効なデー タ 幅の組み合わせ
イ ン タ ー フ ェ イ ス 内部デー タ パス
モー ド
幅
通常モー ド
CAUI モー ド
イ ン ターフ ェ イス
幅
XCLK (MHz)
RXUSRCLK (MHz)
RXUSRCLK2 (MHz)
32
32
RX ラ イ ン レー ト /32
RX ラ イ ン レー ト /33
RX ラ イ ン レー ト /33
32
64
RX ラ イ ン レー ト /32
RX ラ イ ン レー ト /33
RX ラ イ ン レー ト /66
64
64
RX ラ イ ン レー ト /64
RX ラ イ ン レー ト /66
RX ラ イ ン レー ト /66
64
128
RX ラ イ ン レー ト /64
RX ラ イ ン レー ト /66
RX ラ イ ン レー ト /132
32
64
RX ラ イ ン レー ト /32
RX ラ イ ン レー ト /33
RX ラ イ ン レー ト /66
RX 同期ギ アボ ッ ク ス では、 無効デー タ が周期的に RXDATAVALID ポー ト に現れ る ため こ のポー ト を モニ タ ーす る 必
要があ り ますが、 RX 非同期ギ ア ボ ッ ク ス では各 RXUSRCLK2 サ イ ク ルで有効デー タ を継続 し て受信可能です。 RX
非同期ギアボ ッ ク ス は周波数お よ び位相が異な る 2 つの ク ロ ッ ク ド メ イ ン をブ リ ッ ジする ため、こ の非同期ギアボ ッ
ク ス使用時は RX バ ッ フ ァ ー バ イ パ ス はサポー ト さ れません。 ま た、 RX 非同期ギアボ ッ ク ス は RX バ ッ フ ァ ーに並
列 し て配置 さ れます。 図 4-55 に、 RX 非同期ギ アボ ッ ク ス の位置を示 し ます。 4 バ イ ト の内部デー タ パ ス (RX_INT_
DATAWIDTH = 1) を選択 し た場合、 32 ビ ッ ト のデー タ が常に、 各 RX XCLK サ イ ク ルで RX 非同期ギアボ ッ ク ス に入
力 さ れます。 34 ビ ッ ト デー タ (2 ビ ッ ト のヘ ッ ダー と 32 ビ ッ ト のペ イ ロ ー ド ) お よ び 32 ビ ッ ト デー タ (32 ビ ッ ト の
ペ イ ロ ー ド ) が交互に、 各 RXUSRCLK サ イ ク ルで RX 非同期ギ アボ ッ ク ス か ら 出力 さ れます。 8 バ イ ト の内部デー タ
パ ス の場合、 64 ビ ッ ト デー タ が常に、 各 RX XCLK サ イ ク ルで RX 非同期ギ アボ ッ ク ス に入力 さ れ ます。 66 ビ ッ ト
デー タ (2 ビ ッ ト のヘ ッ ダー と 64 ビ ッ ト のペ イ ロ ー ド ) が、各 RXUSRCLK サ イ ク ルで RX 非同期ギアボ ッ ク ス か ら 出
力 さ れます。
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X-Ref Target - Figure 4-55
From Channel
Clocking
Architecture
From TX Parallel
Data (Near-End
PCS Loopback)
To TX Parallel Data
(Far-End PMA
Loopback)
To TX Parallel Data
(Far-End PCS
Loopback)
RX
Clock
Dividers
RX
EQ
RX PIPE
Control
DFE
Polarity
SIPO
Comma
Detect
and
Align
RX Status
Control
8B/10B
Decoder
RX
Elastic
Buffer
RX OOB
PRBS
Checker
32 bits
128B/
130B
Decoder
RX Serial Clock
Block
Detect
Align
PMA Parallel Clock (XCLK)
RX Async
Gearbox
RX Sync
Gearbox
RX
Interface
34, 32 bits
64 Data +
2 Header
bits
PCIe
RX Buffer
PCS Parallel Clock (RXUSRCLK)
Device Parallel
Clock
(RXUSRCLK2)
UG578_c4_57_061714
図 4-55 : RX ク ロ ッ ク ド メ イ ンの例 (RX_INT_DATAWIDTH = 1 (4 バイ ト ) および RX_DATA_WIDTH = 64)
通常モー ド では、 RX 非同期ギアボ ッ ク ス を介 し たデー タ パス の レ イ テ ン シが内部で計測 さ れ、 DRP を用いて読み出
し 専用レ ジ ス タ を読み出す こ と でその計測 さ れた レ イ テ ン シにア ク セ ス で き ます。RX 非同期ギ アボ ッ ク ス は、RX プ
ロ グ ラ マブル分周器 と 併用 さ れ ます。 RXOUTCLKSEL を 3'b101 に設定 し 、 RXUSRCLK お よ び RXUSRCLK2 の ク
ロ ッ ク 周波数を適切に生成で き る 分周値を選択す る 必要があ り ます。
ポー ト および属性
表 4-43 に、 RX 非同期ギ アボ ッ ク ス のポー ト を示 し ます。
表 4-43 : RX 非同期ギアボ ッ ク スのポー ト
ポー ト 名
RXGEARBOXSLIP
方向
クロッ ク ド メ イン
説明
入力
RXUSRCLK2
High に遷移す る と 、 ギ アボ ッ ク ス の内容が次の可能
な ア ラ イ メ ン ト へス リ ッ プ し ます。 こ のポー ト は、 イ
ン タ ー コ ネ ク ト ロ ジ ッ ク と のア ラ イ メ ン ト に使用 さ
れます。
こ のポー ト を RXUSRCLK2 ク ロ ッ ク の 1 サ イ ク ル間
アサー ト す る と 、 ギ ア ボ ッ ク ス か ら 出力 さ れ る デー
タ ア ラ イ メ ン ト が変更 さ れます。
デー タ を新たに リ ア ラ イ メ ン ト する 場合は、
RXGEARBOXSLIP を最低 1 サ イ ク ル間デ ィ アサー ト
し 、 再びア サー ト す る 必要が あ り ま す。 複数の リ ア
ラ イ メ ン ト が連続 し て実行 さ れ る 場合は、 イ ン タ ー
コ ネ ク ト ロ ジ ッ ク で正 し いア ラ イ メ ン ト ポ イ ン ト を
認識 し な く て も 、 適切な ア ラ イ メ ン ト ポ イ ン ト を渡
す こ と がで き ます。
CAUI イ ン タ ーフ ェ イ ス モー ド では、
RXGEARBOXSLIP は ス リ ッ プ デー タ ス ト リ ーム A
用に使用 さ れます。
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表 4-43 : RX 非同期ギアボ ッ ク スのポー ト (続き)
方向
クロッ ク ド メ イン
説明
RXHEADER[5:0]
ポー ト 名
出力
RXUSRCLK2
RXHEADER[1:0] : 通常モー ド 、お よ び CAUI イ ン タ ー
フ ェ イ ス モー ド のデータ ス ト リ ーム A のヘッ ダー出力
RXHEADER[4:3] : CAUI イ ン タ ーフ ェ イ ス モー ド の
ビ ッ ト ス ト リ ーム B のヘ ッ ダー出力。 通常モー ド で
16 バ イ ト TXDATA イ ン タ ーフ ェ イ ス を使用す る 場
合 も 、 ヘ ッ ダー出力 と し て使用 さ れます。
RXHEADERVALID[1:0]
出力
RXUSRCLK2
RXHEADER の有効/無効を示 し ます。
RXHEADERVALID[0] : 1'b1 は RXHEADER が通常
モー ド 、 お よ び CAUI イ ン タ ー フ ェ イ ス モー ド の
デー タ ス ト リ ーム A の現在のデー タ について有効で
あ る こ と を示 し ま す。 8 バ イ ト RX デー タ イ ン タ ー
フ ェ イ ス (RX_DATA_WIDTH = 64) ま たは 16 バ イ ト
RX デー タ イ ン タ ー フ ェ イ ス (RX_DATA_WIDTH =
128) を 使用 し た場合、 RXHEADERVALID[0] は常に
1'b1 を出力 し 、RXHEADER が各 RXUSRCLK2 サ イ
ク ルで有効であ る こ と を示 し ます。4 バ イ ト RX デー
タ イ ン タ ーフ ェ イ ス を通常モー ド ま たは CAUI イ ン
タ ーフ ェ イ ス モー ド で使用 し た場合、
RXHEADERVALID[0] が各 RXUSRCLK2 サ イ ク ルで
ト グル し ます。
RXHEADERVALID[1] : 1'b1 は RXHEADER が CAUI
イ ン タ ーフ ェ イ ス モー ド のデー タ ス ト リ ーム B に対
し て有効であ る こ と を示 し ます。4 バ イ ト RX デー タ
イ ン タ ー フ ェ イ ス を 通常 モー ド ま た は CAUI イ ン
タ ーフ ェ イ ス モー ド で使用 し た場合、
RXHEADERVALID[1] が各 RXUSRCLK2 サ イ ク ルで
ト グル し ます。
RXBUFSTATUS[1:0]
出力
RXUSRCLK2
RXBUFSTATUS は RX バ ッ フ ァ ー ま たは RX 非同期
ギ アボ ッ ク ス の ス テー タ ス を提供 し ます。RX 非同期
ギ ア ボ ッ ク ス 使用時のポー ト の ス テー タ ス は次の と
お り です。
• ビッ ト 1:
0 : RX 非同期ギ アボ ッ ク ス の FIFO オーバーフ ロ ー
なし
1 : RX 非同期ギ アボ ッ ク ス の FIFO オーバーフ ロ ー
が発生
• ビッ ト 0:
0 : RX 非同期ギ アボ ッ ク ス の FIFO ア ン ダーフ ロ ー
なし
1 : RX 非同期ギ アボ ッ ク ス の FIFO ア ン ダーフ ロ ー
が発生
ポー ト は High にな る と 、 TX 非同期ギ ア ボ ッ ク ス が
リ セ ッ ト さ れ る ま で High が保持 さ れます。
RXLATCLK
入力
クロック
RX 非同期ギアボ ッ ク スの レ イ テ ン シ計算用に ク ロ ッ
ク を提供する ために使用 さ れ る入力ポー ト です。
RXSLIDE
入力
RXUSRCLK2
CAUI イ ン タ ー フ ェ イ ス モー ド ではデー タ ス ト リ ー
ム B 用 RXGEARBOXSLIP と し て使用 さ れます。
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表 4-44 に、 RX 非同期ギ アボ ッ ク ス のポー ト を示 し ます。
表 4-44 : RX 非同期ギアボ ッ ク スのポー ト
属性
タ イプ
説明
GEARBOX_MODE
5 ビ ッ ト バイナ リ
TX お よ び RX ギ アボ ッ ク ス の動作モー ド を選択 し ます。
• ビッ ト 4:
0 : 同期ギ アボ ッ ク ス を選択
1 : 非同期ギ アボ ッ ク ス を選択
• ビッ ト 3:
未使用。 0 に設定。
• ビッ ト 2:
0 : 通常モー ド
1 : CAUI イ ン タ ーフ ェ イ ス モー ド
• ビッ ト 1:
未使用。 0 に設定。
• ビッ ト 0:
0 : 64B/67B ギ アボ ッ ク ス ボー ド (同期ギアボ ッ ク ス の場
合にのみ有効)
1 : 64B/66B ギアボ ッ ク ス
RXGEARBOX_EN
文字列
TRUE の場合、RX 同期ギアボ ッ ク ス ま たは RX 非同期ギア
ボ ッ ク ス が有効にな り ます。 ど ち ら の RX ギ アボ ッ ク ス を
有効にす る か は、 GEARBOX_MODE 属性で設定 し ま す。
FALSE の場合、 TX 同期ギ ア ボ ッ ク スお よ び TX 非同期ギ
アボ ッ ク ス が無効にな り ます。
RXGBOX_FIFO_INIT_RD_ADDR
整数
初期化読み出 し ア ド レ ス です。 予約。 UltraScale FPGAs
Transceivers Wizard の推奨値を使用 し て く だ さ い。
RX_SAMPLE_PERIOD
3 ビ ッ ト バイナ リ
レ イ テ ン シの計算で平均化処理が行われ る RXLATCLK サ
イ ク ルの数を示 し ます。
3'b000 : 256
3'b001 : 512
3'b010 : 1024
3'b011 : 2048
3'b100 : 4096
3'b101 : 8192 (デフ ォ ル ト )
3'b110 : 16384
3'b111 : 32768
RXGBOX_FIFO_LATENCY
16 ビ ッ ト バ イ ナ リ RX_SAMPLE_PERIOD サ イ ク ル間平均化処理が行われ た
RX 非同期ギ アボ ッ ク ス を用いて UI 単位で計測 さ れた レ イ
テ ン シです。 レ イ テ ン シは、 1/8 UI 単位で報告 さ れます。
RXGBOX_FIFO_LATENCY 読み出 し 専用 レ ジ ス タ へ は、
DRP を介 し て ア ク セ ス し ます。 こ の レ ジ ス タ のア ド レ ス は
0x269 です。
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第 4 章 : レ シーバー
RX 非同期ギアボ ッ ク スの有効化
RX 非同期ギ アボ ッ ク ス を有効にす る には、 RXGEARBOX_EN を TRUE に設定する 必要があ り ます。
非同期ギ ア ボ ッ ク ス を選択す る には、 GEARBOX_MODE[4] を 1'b1 に設定 し ます。 ビ ッ ト GEARBOX_MODE[1] お
よ び GEARBOX_MODE[3] は未使用のため、 1'b0 に設定 し ます。 GEARBOX_MODE[2] は、 標準 イ ン タ ーフ ェ イ ス ま
たは CAUI イ ン タ ーフ ェ イ ス のいずれを使用す る か を指定 し ます。 RX 非同期ギ アボ ッ ク ス は 64B/66B し かサポー ト
し ないため、 GEARBOX_MODE[0] を 1'b0 に設定 し ます。
RX 非同期ギアボ ッ ク スの使用
図 4-56 に示す と お り 、 通常モー ド (GEARBOX_MODE[2] = 1'b0) では、 RX 非同期ギ アボ ッ ク ス は出力ポー ト
(RXHEADERVALID[0]、 RXDATA[63:0]、 RXHEADER[1:0]) お よ び入力ポー ト RXGEARBOXSLIP を使用 し ます。
16 バ イ ト RXDATA イ ン タ ーフ ェ イ ス (RX_DATA_WIDTH = 128) を使用 し た場合、 各 RXUSRCLK2 サ イ ク ルで 2 ビ ッ
ト の ヘ ッ ダ ー 2 つ と 64 ビ ッ ト の ペ イ ロ ー ド 2 つ が GTY ト ラ ン シ ーバ ー に よ っ て 出力 さ れ ま す。 ヘ ッ ダ ー は
RXHEADER[4:3] と RXHEADER[1:0] に出力 さ れます。 データ ペイ ロー ド は RXDATA[127:64] と RXDATA[63:0] に出力
さ れます。 RXHEADER[4:3] と RXHEADER[1:0] が RXUSRCLK2 サ イ ク ルご と に有効にな る と 、 RXHEADERVALID[0]
が RXUSRCLK2 サ イ ク ルご と に High (1'b1) にな り ます。
8 バ イ ト RXDATA イ ン タ ーフ ェ イ ス (RX_DATA_WIDTH = 64) の使用時は、 RXUSRCLK2 サ イ ク ルご と に 2 ビ ッ ト の
ヘ ッ ダ ー お よ び 64 ビ ッ ト の ペ イ ロ ー ド が GTY ト ラ ン シ ー バ ー に よ っ て 出力 さ れ ま す。 RXHEADER[1:0] が
RXUSRCLK2 サ イ ク ルご と に有効にな る と 、 RXHEADERVALID[0] が RXUSRCLK2 サ イ ク ルご と に High (1'b1) にな
り ます。
4 バ イ ト RXDATA イ ン タ ーフ ェ イ ス (RX_DATA_WIDTH = 32) を使用 し た場合、 RXHEADER[1:0] が 1 RXUSRCLK2
サ イ ク ルお き に有効 と な る ため、 RXHEADERVALID[0] は ト グル し 、 32 ビ ッ ト のデー タ が RXUSRCLK2 サ イ ク ルご
と に RXDATA[31:0] に出力 さ れます。
RXGEARBOXSLIP 入力ポー ト がブ ロ ッ ク 同期プ ロ セ ス で使用 さ れ ます。 ブ ロ ッ ク の境界を決定す る こ のブ ロ ッ ク 同
期プ ロ セ ス は、 216 ページの 「RX 同期ギ ア ボ ッ ク ス」 で説明 さ れてい る 内容 と 同 じ です。 ブ ロ ッ ク 同期の詳細は、
220 ページの 「RX ギ アボ ッ ク ス ブ ロ ッ ク の同期化」 を参照 し て く だ さ い。
X-Ref Target - Figure 4-56
RXDATA[31:0], RXDATA[63:0],
or RXDATA[127:0]
RXHEADER[4:0]
Design in
Interconnect Logic
RXHEADERVALID[0]
RX Asynchronous Gearbox
(in GTY Transceiver)
RXGEARBOXSLIP
UG578_c4_56_061714
図 4-56 : 通常モー ド (GEARBOX_MODE[2] = 1'b0) における RX 非同期ギアボ ッ ク ス
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第 4 章 : レ シーバー
CAUI イ ン タ ー フ ェ イ ス
CAUI イ ン タ ーフ ェ イ ス には、 ト ラ ン シーバーに接続 さ れ る 2 つのデー タ イ ン タ ーフ ェ イ ス (デー タ ス ト リ ーム A お
よ びデー タ ス ト リ ーム B) が必要です。 CAUI イ ン タ ーフ ェ イ ス モー ド は、 GEARBOX_MODE[2] 属性を 1'b1 に設定
す る こ と で有効にな り ます。 CAUI イ ン タ ーフ ェ イ ス モー ド であ り 、 RX 非同期ギ アボ ッ ク ス が選択 さ れてい る 場合、
デー タ 幅の設定 と し て、 TX_INT_DATAWIDTH = 1 (4 バ イ ト ) お よ び TX_DATA_WIDTH = 64 (8 バ イ ト ) のみが認め ら
れてい ます。
図 4-57 に示す と お り 、 CAUI イ ン タ ーフ ェ イ ス モー ド (GEARBOX_MODE[2] = 1'b1) では、 RX 非同期ギアボ ッ ク ス
は RXHEADERVALID[1:0]、 RXDATA[63:0]、 お よ び RXHEADER[4:0] を使用 し 、 入力ポー ト であ る RXGEARBOXSLIP
お よ び RXSLIDE を使用 し ます。 RX_DATA_WIDTH = 32 (4 バ イ ト ) の場合、 各デー タ ス ト リ ームに対す る CAUI イ ン
タ ーフ ェ イ ス の使用法は、 通常モー ド で説明 さ れてい る 内容 と 同 じ です。 RXDATA[31:0]、 RXHEADER[1:0]、 お よ び
RXHEADERVALID[0] はデー タ ス ト リ ーム A 専用で、RXDATA[63:32]、RXHEADER[4:3]、お よ び RXHEADERVALID[1]
はデー タ ス ト リ ー ム B 専用です。 デー タ ス ト リ ー ム B 用 RXSLIDE は、 デー タ ス ト リ ー ム A に対 し て使用 さ れ る
RXGEARBOXSLIP と 同 じ 機能を実現 し ます。
X-Ref Target - Figure 4-57
RXDATA[31:0]
RXHEADER[1:0]
PCSL – Datastream A
RXHEADERVALID[0]
RXGEARBOXSLIP
RX Asynchronous Gearbox
(in GTY Transceiver)
Design in Interconnect Logic
RXDATA[63:32]
RXHEADER[4:3]
PCSL – Datastream B
RXHEADERVALID[1]
RXSLIDE
UG578_c4_57_061714
図 4-57 : CAUI モー ド (GEARBOX_MODE[2] = 1'b1) における RX 非同期ギアボ ッ ク ス
通常モー ド で の ブ ロ ッ ク 同期プ ロ セ ス と 同様に、 ブ ロ ッ ク の境界 を 決定す る CAUI モー ド で の こ の プ ロ セ ス は、
216 ページの 「RX 同期ギ アボ ッ ク ス」 で説明 さ れてい る 内容 と 同 じ です。 ブ ロ ッ ク 同期の詳細は、 220 ページの 「RX
ギアボ ッ ク ス ブ ロ ッ ク の同期化」 を参照 し て く だ さ い。
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第 4 章 : レ シーバー
RX イ ン タ ー フ ェ イ ス
機能の説明
RX イ ン タ ーフ ェ イ ス は、GTY ト ラ ン シーバーの RX デー タ パ スへの入 り 口です。 アプ リ ケーシ ョ ンは、RXUSRCLK2
の立ち上が り エ ッ ジで RXDATA ポー ト か ら デー タ を受け取る こ と で、GTY ト ラ ン シーバーか ら デー タ を受信 し ます。
ポー ト 幅は、 2、 4、 ま たは 8 バ イ ト 幅か ら 選択で き ます。 実際のポー ト 幅は、 RX_DATA_WIDTH 属性 と RX_INT_
DATAWIDTH 属性そ し て RX8B10BEN ポー ト の設定で定義 し ます。 有効なポー ト 幅は、 16、 20、 32、 40、 64、 80、 128
お よ び 160 ビ ッ ト です。 イ ン タ ー フ ェ イ ス で のパ ラ レ ル ク ロ ッ ク (RXUSRCLK2) レ ー ト は、 RX ラ イ ン レ ー ト 、
RXDATA ポー ト 幅、 お よ び 8B/10B デ コ ー ド の使用有無に よ っ て決定 し ます。 パ ラ レル動作モー ド の場合、 2 番目の
パ ラ レル ク ロ ッ ク (RXUSRCLK) は、 ト ラ ン ス ミ ッ タ ーの内部 PCS ロ ジ ッ ク に使用す る 必要があ り ます。 こ こ では、
パ ラ レル ク ロ ッ ク がど の よ う に駆動 さ れ る か を示 し 、 それ ら が正 し く 動作する ための制約について説明 し ます。最高
速 ト ラ ン ス ミ ッ タ ー デー タ レー ト の場合、指定動作範囲内で RXUSRCLK2 レー ト を実現する には 8 バ イ ト イ ン タ ー
フ ェ イ ス が必要です。
イ ン タ ー フ ェ イ ス幅の設定
GTY ト ラ ン シーバーには、 2 バ イ ト と 4 バ イ ト の内部デー タ パ ス があ り 、 RX_INT_DATAWIDTH 属性で設定で き ま
す。 イ ン タ ーフ ェ イ ス幅は、RX_DATA_WIDTH 属性で設定で き ます。8B/10B エン コ ーダーが有効の場合、RX_DATA_
WIDTH 属性は 20 ビ ッ ト 、 40 ビ ッ ト 、 ま たは 80 ビ ッ ト に設定 さ れ る 必要があ り ます。 そ し て こ の場合、 RX イ ン タ ー
フ ェ イ ス は RXDATA ポー ト のみを使用 し ます。 た と えば、 イ ン タ ーフ ェ イ ス幅が 16 の場合、 RXDATA[15:0] が使用
さ れます。 8B/10B デコ ーダーをバ イ パスする 場合、 RX_DATA_WIDTH は 16 ビ ッ ト 、 20 ビ ッ ト 、 32 ビ ッ ト 、 40 ビ ッ
ト 、 64 ビ ッ ト 、 80 ビ ッ ト 、 128 ビ ッ ト ま たは 160 ビ ッ ト で設定で き ます。
表 4-45 に、 RX デー タ パ ス の イ ン タ ーフ ェ イ ス幅が ど の よ う に決定 さ れ る か を示 し ます。 8B/10B デ コ ー ド について
は、 176 ページの 「RX 8B/10B デ コ ーダー」 で詳細に説明 し ます。
表 4-45 : RX イ ン タ ー フ ェ イ スのデー タ パス設定
RX8B10BEN
1
0
RX_DATA_WIDTH
RX_INT_DATAWIDTH
イ ン タ ー フ ェ イ ス幅
内部デー タ 幅
20
0
16
20
40
0
32
20
40
1
32
40
80
1
64
40
16
0
16
16
20
0
20
20
32
0
32
16
32
1
32
32
40
0
40
20
40
1
40
40
64
1
64
32
64
2
64
64
80
1
80
40
80
2
80
80
128
2
128
64
160
2
160
80
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231
第 4 章 : レ シーバー
8B/10B デコ ーダーがバ イ パス さ れて、RX_DATA_WIDTH が 20、40、 ま たは 80 の場合は、RXCTRL0 お よ び RXCTRL1
ポー ト を 使用 し て RXDATA ポー ト を 16 か ら 20 へ、 32 か ら 40 へ、 ま た は 64 か ら 80 へ拡張 し ま す。 表 4-46 に、
8B/10B デ コ ー ダーが無効の場合の受信デー タ を 示 し ま す。 RX ギ ア ボ ッ ク ス を 使用す る 場合のデー タ 転送順は、
216 ページの 「RX 同期ギ アボ ッ ク ス」 を参照 し て く だ さ い。
表 4-46 : 8B/10B デ コ ーダーをバイパスする場合での RX 受信デー タ
< < < 右から左へデー タ 受信 (LSB から MSB) < < <
7
6
5
4
3
2
1
0
RXDATA[7:0]
8
RXCTRL0[0]
RXCTRL1[0]
RXDATA[15:8]
RXCTRL0[1]
RXCTRL1[1]
RXDATA[32:16]
RXCTRL0[2]
RXCTRL1[2]
RXDATA[31:24]
RXCTRL0[3]
RXCTRL1[3]
受信デー タ
39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
< < < 右から左へデー タ 受信 (LSB から MSB) < < <
RXDATA[39:32]
RXCTRL0[4]
RXCTRL1[4]
RXDATA[47:40]
RXCTRL0[5]
RXCTRL1[5]
RXDATA[55:48]
RXCTRL0[6]
RXCTRL1[6]
RXDATA[63:56]
RXCTRL0[7]
RXCTRL1[7]
受信デー タ
79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40
< < < 右から左へデー タ 受信 (LSB から MSB) < < <
RXDATA[71:64]
RXCTRL0[8]
RXCTRL1[8]
RXDATA[79:72]
RXCTRL0[9]
RXCTRL1[9]
RXDATA[87:80]
RXCTRL0[10]
RXCTRL1[10]
RXDATA[95:88]
RXCTRL0[11]
RXCTRL1[11]
受信デー タ
119 118 117 116 115 114 113 112 111 110 109 108 107 106 105 104 103 102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80
< < < 右から左へデー タ 受信 (LSB から MSB) < < <
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RXDATA[103:96]
RXCTRL0[12]
RXCTRL1[12]
RXDATA[111:104]
RXCTRL0[13]
RXCTRL1[13]
RXDATA[119:112]
RXCTRL0[14]
RXCTRL1[14]
RXDATA[127:120]
RXCTRL0[15]
RXCTRL1[15]
受信デー タ
159 158 157 156 155 154 153 152 151 150 149 148 147 146 145 144 143 142 141 140 139 138 137 136 135 134 133 132 131 130 129 128 127 126 125 124 123 122 121 120
232
第 4 章 : レ シーバー
RXUSRCLK および RXUSRCLK2 の生成
RX イ ン タ ーフ ェ イ ス には、2 つのパ ラ レル ク ロ ッ ク (RXUSRCLK お よ び RXUSRCLK2) があ り ます。RXUSRCLK は、
GTY ト ラ ン ス ミ ッ タ ーの PCS ロ ジ ッ ク 用の内部 ク ロ ッ ク です。 RXUSRCLK で必要な レー ト は、 GTYE3_CHANNEL
プ リ ミ テ ィ ブの内部デー タ パ ス幅お よ び GTY ト ラ ン シーバーの RX ラ イ ン レー ト に よ っ て決ま り ます。 RX 非同期
ギアボ ッ ク ス を使用す る 場合を除 き 、 RXUSRCLK の必要な レー ト は式 4-1 で求め る こ と がで き ます。 4 バ イ ト の内部
デー タ パ ス で RX 非同期ギ ア ボ ッ ク ス を使用す る 場合の RXUSRCLK の必要な レー ト は、 式 4-2 で求め ます。 8 バ イ
ト の内部デー タ パ ス の場合の必要な レー ト は、 式 4-3 で求め ます。
Line Rate
RXUSRCLK Rate = ---------------------------------------------------------Internal Datapath Width
式 4-1
Rate
RXUSRCLK Rate = Line
---------------------33
式 4-2
Rate
RXUSRCLK Rate = Line
---------------------66
式 4-3
RXUSRCLK2 は、GTY ト ラ ン シーバーの RX 側に入る 信号すべて を同期化する ためのプ ラ イ マ リ ク ロ ッ ク です。GTY
ト ラ ン シ ーバーの RX 側に入力 さ れ る ほ と ん ど の信号は、 RXUSRCLK2 の立 ち 上が り エ ッ ジ で取 り 込 ま れ ま す。
RXUSRCLK2 と RXUSRCLK は、 RX_DATA_WIDTH と RX_INT_DATAWIDTH の設定に基づ く 固定 さ れた レー ト 関係
があ り ます。 表 4-47 に、 RX_DATA_WIDTH と RX_INT_DATAWIDTH 値に対す る RXUSRCLK2 と RXUSRCLK の関
係を示 し ま す。 上記の ラ イ ン レ ー ト には、 4 バ イ ト ま たは 8 バ イ ト の内部デー タ パ ス の使用が求め ら れ ま す。 各 ス
ピー ド グ レー ド の詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
表 4-47 : RXUSRCLK2 と RXUSRCLK の周波数関係
RX_DATA_WIDTH
RX_INT_DATAWIDTH
RXUSRCLK2 の周波数
2 バイ ト
16、 20
0
FRXUSRCLK2 = FRXUSRCLK
4 バイ ト
32、 40
0
FRXUSRCLK2 = FRXUSRCLK /2
4 バイ ト
32、 40
1
FRXUSRCLK2 = FRXUSRCLK
8 バイ ト
64、 80
1
FRXUSRCLK2 = FRXUSRCLK /2
8 バイ ト
64、 80
2
FRXUSRCLK2 = FRXUSRCLK
16 バ イ ト
128、 160
2
FRXUSRCLK2 = FRXUSRCLK /2
イ ン タ ー フ ェ イ ス幅
RXUSRCLK と RXUSRCLK2 の関係には、 次の よ う な規則があ り ます。
•
RXUSRCLK お よ び RXUSRCLK2 は、 ク ロ ッ ク ス キ ュ ーを可能な限 り 最小限に抑えた状態で、 立ち上が り エ ッ ジ
で揃え る 必要があ り ます。
•
ト ラ ン ス ミ ッ タ ーお よ びレ シーバーの基準 ク ロ ッ ク が同 じ オシ レー タ ーで駆動す る よ う にチ ャ ネルが構成 さ れて
い る と 、 TXOUTCLK を使用 し て TXUSRCLK お よ び TXUSRCLK2 を駆動す る 場合 と 同様の方法で、 RXUSRCLK
お よび RXUSRCLK2 が駆動で き ます。 ク ロ ッ ク コ レ ク シ ョ ンがオフの と き、 ま たは RX バ ッ フ ァ ーをバ イ パスす
る と き は、 RX 位相ア ラ イ メ ン ト 機能を使用 し てシ リ アル ク ロ ッ ク お よ びパ ラ レル ク ロ ッ ク を揃え る必要があ り
ます。
•
チ ャ ネルの ト ラ ン ス ミ ッ タ ーお よ びレ シーバーの基準 ク ロ ッ ク を別々のオシ レー タ ーで駆動 し 、ク ロ ッ ク コ レ ク
シ ョ ンが未使用の場合は、 RXUSRCLK お よ び RXUSRCLK2 は、 RXOUTCLK (RXOUTCLKPMA の場合は
RXOUTCLKSEL = 3'b010) で分周 し て位相ア ラ イ メ ン ト 回路を使用す る 必要があ り ます。
•
ク ロ ッ ク コ レ ク シ ョ ン を使用 し てい る 場合は、 RXOUTCLK ま たは TXOUTCLK を ソ ース と し て RXUSRCLK お
よ び RXUSRCLK2 が使用可能です。
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233
第 4 章 : レ シーバー
ポー ト および属性
表 4-48 に、 RX イ ン タ ーフ ェ イ ス のポー ト を示 し ます。
表 4-48 : RX イ ン タ ー フ ェ イ スのポー ト
ポー ト
方向
クロ ッ ク ド メ イン
説明
RXCTRL1[15:0]
出力
RXUSRCLK2
8B/10B デコ ー ド が無効の場合、 20、 40、 80、 お よ び
160 ビ ッ ト RX イ ン タ ーフ ェ イ ス のデー タ バ ス の拡
張に使用 さ れます。
RXCTRL0[15:0]
出力
RXUSRCLK2
8B/10B デコ ー ド が無効の場合、 20、 40、 80、 お よ び
160 ビ ッ ト RX イ ン タ ーフ ェ イ ス のデー タ バ ス の拡
張に使用 さ れます。
RXDATA[127:0]
出力
RXUSRCLK2
デー タ 受信用のバ ス です。 ポー ト 幅は RX_DATA_
WIDTH に よ っ て決定 し ます。
RX_DATA_WIDTH = 16、 20 :
RXDATA[15:0] = 16 ビ ッ ト 幅
RX_DATA_WIDTH = 32、 40 :
RXDATA[31:0] = 32 ビ ッ ト 幅
RX_DATA_WIDTH = 64、 80 :
RXDATA[63:0] = 64 ビ ッ ト 幅
RX_DATA_WIDTH = 128、 160 :
RXDATA[128:0] = 128 ビ ッ ト 幅
20 ビ ッ ト 、 40 ビ ッ ト ま たは 80 ビ ッ ト のバ ス が必要
な場合は、8B/10B エン コーダーの RXCTRL0 お よ び
RXCTRL1 ポー ト と RXDATA ポー ト を結合 し ます。
232 ページの表 4-46 を参照 し て く だ さ い。
RXUSRCLK
入力
クロック
内部 RX PCS デー タ パ スへの ク ロ ッ ク 提供に使用 し
ます。
RXUSRCLK2
入力
クロック
イ ン タ ーコ ネ ク ト ロ ジ ッ ク と RX イ ン タ ーフ ェ イ ス
の同期に使用 し ます。 こ の ク ロ ッ ク は、 RXUSRCLK
の立ち上が り エ ッ ジに揃 う 必要があ り ます。
RXDATAEXTENDRSVD
出力
RXUSRCLK2
予約。
表 4-49 に、 RX イ ン タ ーフ ェ イ ス の属性を示 し ます。
表 4-49 : RX イ ン タ ー フ ェ イ スの属性
属性
タ イプ
説明
RX_DATA_WIDTH
整数
RXDATA ポー ト のビ ッ ト 幅を設定 し ます。 8B/10B エン コ ーダーが
有効の場合、 RX_DATA_WIDTH は 20 ビ ッ ト 、 40 ビ ッ ト 、 ま たは
80 ビ ッ ト に設定 さ れ る 必要が あ り ま す。 有効な設定値は 16、 20、
32、 40、 64、 80、 128、 お よ び 160 です。
詳細は、 231 ページの 「 イ ン タ ーフ ェ イ ス幅の設定」 を参照 し て く
だ さ い。
RX_INT_DATAWIDTH
整数
内部デー タ パス幅を指定 し ます。
0 : 2 バ イ ト の内部デー タ パ ス
1 : 4 バ イ ト の内部デー タ パ ス
2 : 8 バ イ ト の内部デー タ パ ス
上記の ラ イ ン レー ト には、4 バ イ ト ま たは 8 バ イ ト の内部デー タ パ
ス の使用が求め ら れます。各ス ピー ド グ レー ド の詳細は、UltraScale
デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
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第 4 章 : レ シーバー
表 4-49 : RX イ ン タ ー フ ェ イ スの属性 (続き)
属性
タ イプ
説明
RX_FABINT_USRCLK_FLOP
1 ビッ ト
バイナ リ
RXUSRCLK2 ド メ イ ン の前に RXUSRCLK ド メ イ ン でポー ト 信号
を 1 回取得する か ど う か を指定 し ます。 こ の属性は、 RX 内部デー
タ パス幅が RX イ ン タ ーフ ェ イ ス幅 と 等 し い場合のみ適用 さ れ、そ
れ以外の場合は無視 さ れます。ウ ィ ザー ド の推奨値を使用 し て く だ
さ い。
0 : RXUSRCLK フ リ ッ プ フ ロ ッ プをバ イ パ ス
1 : RXUSRCLK フ リ ッ プ フ ロ ッ プを使用
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第 5章
ボー ド デザイ ンのガ イ ド ラ イ ン
概要
こ の章では、 GTY ト ラ ン シーバーを使用する デザ イ ン を PCB 上に実装する 際のガ イ ド ラ イ ン を示 し ます。 GTY ト ラ
ン シーバーはアナ ロ グ回路であ る ため、 PCB に実装す る 際には特別な配慮が必要です。 デザ イ ン を正常に動作 さ せ る
には、 デバ イ ス ピ ンの機能を理解 し 、 デバ イ ス イ ン タ ーフ ェ イ ス、 伝送 ラ イ ンの イ ン ピーダ ン ス と 配線、 電源回路
デザ イ ン の フ ィ ル タ リ ン グ と 分配、 コ ン ポーネ ン ト 選択、 PCB レ イ ア ウ ト と ス タ ッ ク ア ッ プ デザ イ ン な ど の問題に
取 り 組む必要があ り ます。
ピ ンの説明およびデザイ ンのガ イ ド ラ イ ン
GTY ト ラ ン シーバーのピ ンの説明
表 5-1 に、 GTY ト ラ ン シーバー ク ワ ッ ド の ピ ン を示 し ます。
表 5-1 : GTY ト ラ ン シーバー ク ワ ッ ド のピ ンの説明
ピン
方向
説明
MGTREFCLK0P
MGTREFCLK0N
入力
(パ ッ ド )
GTY ト ラ ン シーバー ク ワ ッ ド の基準 ク ロ ッ ク 用の差動 ク ロ ッ ク 入力ピ ン
ペアです。
MGTREFCLK1P
MGTREFCLK1N
入力
(パ ッ ド )
GTY ト ラ ン シーバー ク ワ ッ ド の基準 ク ロ ッ ク 用の差動 ク ロ ッ ク 入力ピ ン
ペアです。
MGTYRXP[3:0]/MGTYRXN[3:0]
入力
(パ ッ ド )
RXP と RXN は、 GTY ト ラ ン シーバー ク ワ ッ ド にあ る 各レ シーバーの作動
入力ペアです。
MGTYTXP[3:0]/MGTYTXN[3:0]
出力
(パ ッ ド )
TXP と TXN は、 GTY ト ラ ン シーバー ク ワ ッ ド にあ る 各 ト ラ ン ス ミ ッ タ ー
の差動出力ペアです。
MGTAVTTRCAL
入力
(パ ッ ド )
終端抵抗キ ャ リ ブ レーシ ョ ン回路のバ イ ア ス電源電流です。「終端抵抗キ ャ
リ ブ レーシ ョ ン回路」 を参照 し て く だ さ い。
MGTRREF
入力
(パ ッ ド )
終端抵抗キ ャ リ ブ レ ーシ ョ ン 回路の キ ャ リ ブ レ ーシ ョ ン 抵抗入力 ピ ン で
す。 「終端抵抗キ ャ リ ブ レーシ ョ ン回路」 を参照 し て く だ さ い。
MGTAVCC
入力
(パ ッ ド )
MGTAVCC は、 GTY ト ラ ン シーバー ク ワ ッ ド タ イ ルの内部アナ ロ グ回路
へ電力供給する アナ ロ グ電源ピ ンです。 こ の回路には、 PLL、 ト ラ ン ス ミ ッ
タ ー、 お よ びレ シーバー用のアナ ロ グ回路が含まれ ます。 多 く のパ ッ ケー
ジには、 その内部に MGTAVCC 用の電源接続グループが複数あ り ます。 特
定の GTY ト ラ ン シーバー ク ワ ッ ド に配置 さ れ る 電源グループの詳細は、
パ ッ ケージ ピ ンの説明を参照 し て く だ さ い。 公称電圧は、 1.0VDC です。
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
表 5-1 : GTY ト ラ ン シーバー ク ワ ッ ド のピ ンの説明 (続き)
方向
説明
MGTAVTT
ピン
入力
(パ ッ ド )
MGTAVTT は、 GTY ト ラ ン シーバー ク ワ ッ ド タ イ ルの ト ラ ン ス ミ ッ タ ー
回路お よ びレ シーバー回路へ電力供給す る アナ ロ グ電源ピ ンです。 多 く の
パ ッ ケージには、 その内部に MGTAVTT 用の電源接続グループが複数あ り
ます。 特定の GTY ト ラ ン シーバー ク ワ ッ ド に配置 さ れ る 電源グループの
詳細は、 パ ッ ケージ ピ ンの説明を参照 し て く だ さ い。 公称電圧は、 1.2VDC
です。
MGTVCCAUX
入力
(パ ッ ド )
MGTVCCAUX は、 ト ラ ン シーバーの QPLL へ電圧を供給す る アナ ロ グ補
助電源ピ ンです。 多 く のパ ッ ケージには、 複数の電源グループがあ り ます。
特定の GTY ト ラ ン シーバー ク ワ ッ ド に配置 さ れ る 電源グループの詳細は、
パ ッ ケージ ピ ンの説明を参照 し て く だ さ い。 公称電圧は、 1.8VDC です。
図 5-1 に、 GTY ト ラ ン シーバー と 外部電源 と の接続を示 し ます。
X-Ref Target - Figure 5-1
GTY Transceiver Quad
1.8V
MGTVCCAUX
1.0V
MGTAVCC
1.2V
MGTAVTT
MGTAVTTRCAL
100Ω
1%
MGTRREF
UG578_c5_01_061114
図 5-1 : GTY ト ラ ン シーバー と 外部電源 と の接続
図 5-1 について説明 し ます。
1.
電圧値は公称値です。 値お よ び耐性の詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
終端抵抗キ ャ リ ブ レーシ ョ ン回路
GTY ト ラ ン シーバー ク ワ ッ ド カ ラ ム内にあ る すべての GTY ト ラ ン シーバー ク ワ ッ ド プ リ ミ テ ィ ブで共有 さ れ る 抵
抗キ ャ リ ブ レーシ ョ ン回路 (RCAL) が 1 つあ り ます。 MGTAVTTRCAL ピ ンお よ び MGTRREF ピ ン を使用 し て、 バ イ
ア ス回路 と 外部キ ャ リ ブ レーシ ョ ン抵抗を RCAL 回路へ接続 し ます。 RCAL 回路は、 UltraScale デバ イ ス の コ ン フ ィ
ギ ュ レーシ ョ ン中にのみ抵抗キ ャ リ ブ レーシ ョ ン を実行 し ます。 コ ン フ ィ ギ ュ レーシ ョ ン前には、 すべてのアナ ロ グ
電源電圧が供給 さ れ、 UltraScale デバ イ ス デー タ シー ト [参照 6] で指定 さ れ る 耐性範囲内にな る 必要があ り ます。
RCAL 回路は、 RCAL マ ス タ ーであ る GTY ト ラ ン シーバー ク ワ ッ ド に含まれます。 RCAL マ ス タ ーは、 UltraScale デ
バ イ ス の コ ン フ ィ ギ ュ レーシ ョ ン中に終端抵抗キ ャ リ ブ レーシ ョ ン を実行 し 、 カ ラ ム内のすべての GTY ト ラ ン シー
バー ク ワ ッ ド へキ ャ リ ブ レーシ ョ ン し た値を分配 し ます。RCAL 回路が配置 さ れてい る ク ワ ッ ド に電源を投入す る 必
要があ り ますス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト (SSI) テ ク ノ ロ ジ を使用す る デバ イ ス については、使用 さ れ る 各
ス ラ イ ス (複数の ク ワ ッ ド を含む) に電源を投入 し て く だ さ い。
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
MGTAVTTRCAL ピ ン を、 MGTAVTT 電源ピ ン と 100Ω の外部精密抵抗の ピ ンへ接続 し て く だ さ い。 抵抗の も う 一方
の ピ ンは、 MGTRREF ピ ンへ接続 し ます。 抵抗キ ャ リ ブ レーシ ョ ン回路に よ っ て、 MGTRREF ピ ンへ接続 さ れてい る
抵抗に、 制御 さ れた電流負荷が提供 さ れます。 そ し て、 こ の回路は外部キ ャ リ ブ レーシ ョ ン抵抗におけ る 電圧降下を
判断 し 、 そ の値に基づい て抵抗 キ ャ リ ブ レ ーシ ョ ン 値 を 変更 (調整) し ま す。 抵抗 キ ャ リ ブ レ ーシ ョ ン の品質は、
MGTAVTTRCAL ピ ンお よ び MGTRREF ピ ンでの電圧測定精度に よ っ て決ま り ます。 抵抗か ら UltraScale デバ イ ス ピ
ン ま での ト レ ー ス 間での電圧降下が原因で生 じ る エ ラ ーを回避す る ため、 MGTAVTTRCAL ピ ン か ら 抵抗 ま での ト
レース長お よ び構造は、抵抗の も う 一方の ピ ンか ら MGTRREF ピ ン ま での ト レース長お よ び構造 と 同 じ にす る 必要が
あ り ます。 ま た、 PCB ト レース の最大 DC 抵抗を 0.5Ω 未満に制限す る 必要があ り ます。 図 5-2 に、 推奨 さ れ る レ イ
ア ウ ト を示 し ます。
X-Ref Target - Figure 5-2
Connection
to AVTT
Trace length from the resistor pins to the
UltraScale device pins MGTRREF and MGTAVTTRCAL
must be equal in length.
100Ω
MGTAVTTRCAL
MGTRREF
UG578_c5_02_061714
図 5-2 : RCAL 抵抗の PCB レ イ アウ ト
アナログ電源ピ ン
GTY ト ラ ン シーバー ク ワ ッ ド のアナ ロ グ電源 (MGTAVCC、MGTAVTT、MGTVCCAUX) には、パ ッ ケージ内にプ レー
ンがあ り ます。 一部のパ ッ ケージには、 各アナ ロ グ電源に対 し て複数のプ レーンがあ り ます。 パ ッ ケージに複数の電
源グループがあ る 場合、 電源ピ ン の名前に接尾辞 「_G# suffix」 が付 き 、 ど の ピ ン が特定の電源グループに含 ま れ る
か を示 し ます。 電源グループのすべての ク ワ ッ ド を使用 し ない場合は、 関連す る 電源ピ ン を未接続の ま ま にす る か、
GND に接続で き ます (RCAL 回路が ク ワ ッ ド に配置 さ れてい る 場合を除 く )。
GTY ト ラ ン シーバーの各アナ ロ グ電源グループには、 3 つの電源 (MGTAVCC、 MGTAVTT、 MGTVCCAUX) があ り ま
す。 パ ッ ケージに 2 つの電源グループがあ る 場合、 こ れ ら のグループのパ ッ ケージ内に合計 6 つの電源プ レーン (各
電源グループに 3 つのプ レーン) があ り ます。
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
基準ク ロ ッ ク
概要
こ のセ ク シ ョ ンでは、 基準 ク ロ ッ ク ソ ースやオシ レー タ ーの選択について説明 し ます。 オシ レー タ ーは、 次の特性で
評価 さ れます。
•
周波数範囲
•
出力電圧幅
•
ジ ッ タ ー (予測可能、 ラ ン ダ ム、 Peak-to-Peak)
•
立ち上が り お よ び立ち下が り 時間
•
電源電圧お よ び電流
•
ノ イ ズ仕様
•
デ ュ ーテ ィ サ イ ク ルお よ びデ ュ ーテ ィ サ イ ク ル耐性
•
周波数の安定性
こ れ ら の特性は、 GTY ト ラ ン シーバー デザ イ ン で使用す る オシ レ ー タ ーを決定す る 際の選択基準です。 図 5-3 に、
UltraScale デバ イ ス デー タ シー ト [参照 6] の GTY ト ラ ン シーバー セ ク シ ョ ン に記載 さ れてい る シ ン グルエ ン ド ク
ロ ッ ク 入力の Peak-to-Peak 電圧幅を示 し ます。 こ の図は、 図 5-4 に示す差動 ク ロ ッ ク 入力の電圧幅 と の対比 と な る も
のです。
X-Ref Target - Figure 5-3
+V
MGTREFCLKP
Single-Ended Voltage
MGTREFCLKN
0
UG578_c5_03_061714
図 5-3 : シ ン グルエ ン ド ク ロ ッ ク入力の Peak-to-Peak 電圧幅
図 5-4 に、 「MGTREFCLKP－MGTREFCLKN」 と し て定義 さ れた差動 ク ロ ッ ク 入力の Peak-to-Peak 電圧幅を示 し ます。
X-Ref Target - Figure 5-4
+V
MGTREFCLKP – MGTREFCLKN
0
VIDIFF
–V
UG578_c5_04_061714
図 5-4 : 差動ク ロ ッ ク入力の Peak-to-Peak 電圧幅
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239
第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
図 5-5 に、 基準 ク ロ ッ ク の立ち上が り お よ び立ち下が り 時間を示 し ます。
X-Ref Target - Figure 5-5
TRCLK
80%
20%
TFCLK
UG578_c5_05_061714
図 5-5 : 立ち上が り および立ち下が り 時間
図 5-6 に、 IBUFDS 内部の詳細 を 示 し ま す。 専用の差動基準 ク ロ ッ ク 入力ペア (MGTREFCLKP/MGTREFCLKN) が
100Ω の差動 イ ン ピーダ ン ス で内部終端 さ れてい ます。こ の差動基準 ク ロ ッ ク 入力ペアの同相電圧は 4/5 の MGTAVCC
です (= 0.8V、 公称値)。 詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
X-Ref Target - Figure 5-6
MGTREFCLKP
to GTY
Dedicated
50Ω
4/5 MGTAVCC
REFCLK
Clock
Routing
50Ω
MGTREFCLKN
UG578_c5_06_061714
図 5-6 : MGTREFCLK 入力の詳細
図 5-6 について説明 し ます。
1.
抵抗値は公称値です。 詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
GTY ト ラ ン シーバーの基準ク ロ ッ クのチ ェ ッ ク項目
GTY ト ラ ン シーバー デザ イ ン で使用す る オシ レー タ ーを選択す る 際には、 次の条件を満た し てい る か を判断す る 必
要があ り ます。
•
オシ レー タ ーの出力ピ ン と GTY ト ラ ン シーバー ク ワ ッ ド 専用の ク ロ ッ ク 入力ピ ン間に AC カ ッ プ リ ン グ を提供
する。
•
基準 ク ロ ッ ク の差動電圧幅が、UltraScale デバ イ ス デー タ シー ト [参照 6] で指定 さ れてい る 範囲であ る (公称範囲
は 250mV ～ 2000mV、 公称値は 1200mV)。
•
UltraScale デバ イ ス デー タ シー ト [参照 6] で指定 さ れた基準 ク ロ ッ ク の特性を満たす、 ま たはそれ以上であ る 。
•
GTY ト ラ ン シーバーが物理層に対応す る 場合の、標準的な基準 ク ロ ッ ク の特性を満たす、ま たはそれ以上であ る 。
•
オシ レー タ ー ベン ダーが提供す る 、 電源、 ボー ド 配置、 お よ び ノ イ ズ仕様に関する 規定要件を満た し てい る 。
•
オシ レータ ー と GTY ト ラ ン シーバー ク ワ ッ ド の ク ロ ッ ク 入力ピ ン間には、 専用の Point-to-Point 接続を使用する。
•
差動送信 ラ イ ン上の イ ン ピーダ ン ス断絶を最小限に抑え る ( イ ン ピーダ ン ス断絶はジ ッ タ ーを発生す る )。
基準ク ロ ッ クのイ ン タ ー フ ェ イ ス
LVDS
図 5-7 では、 LVDS オシ レー タ ー と GTY ト ラ ン シーバーの基準 ク ロ ッ ク 入力の接続を示 し ます。
X-Ref Target - Figure 5-7
Internal to
UltraScale Device
0.01 μF
0.01 μF
GTY Transceiver
Reference Clock
Input Buffer
LVDS Oscillator
UG578_c5_07_061714
図 5-7 : LVDS オシ レー タ ー と GTY ト ラ ン シーバーの基準ク ロ ッ ク入力の接続
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
LVPECL
図 5-8 では、 LVPECL オシ レー タ ー と GTY ト ラ ン シーバーの基準 ク ロ ッ ク 入力の接続を示 し ます。
X-Ref Target - Figure 5-8
Internal to
UltraScale Device
0.01 μF
240 Ω
240 Ω
0.01 μF
GTY Transceiver
Reference Clock
Input Buffer
LVPECL Oscillator
UG578_c5_08_061714
図 5-8 : LVPECL オシ レー タ ー と GTY ト ラ ン シーバーの基準ク ロ ッ ク入力の接続
図 5-8 について説明 し ます。
1.
抵抗値は公称値です。 実際のバ イ ア ス抵抗要件は、 オシ レー タ ー ベン ダーが発行す る デー タ シー ト を参照 し て く
だ さ い。
AC カ ッ プ リ ング さ れた基準ク ロ ッ ク
オシ レー タ ー基準 ク ロ ッ ク 出力 と GTY ト ラ ン シーバー ク ワ ッ ド の基準 ク ロ ッ ク 入力の AC カ ッ プ リ ン グは、 次の よ
う な役割を果た し ます。
•
オシ レー タ ー と GTY ト ラ ン シーバー ク ワ ッ ド 専用 ク ロ ッ ク 入力ピ ンの間の DC 電流をブ ロ ッ ク し ます ( こ れに
よ り 、 両方の消費電力が削減 さ れ る )。
•
同相電圧を独立 さ せます。
•
AC カ ッ プ リ ン グ キ ャ パシ タ がオンチ ッ プ終端を持つハ イ パス フ ィ ル タ ー と な り 、 基準 ク ロ ッ ク の ワ ン ダ を低
減 さ せます。
ノ イ ズお よ び消費電力を最小限にす る ため、 ソ ース と な っ てい る オシ レー タ ー と GTY ト ラ ン シーバー ク ワ ッ ド 専用
の基準 ク ロ ッ ク 入力ピ ンの間に外部 AC カ ッ プ リ ン グ キ ャ パシ タ が必要です。
未使用基準 ク ロ ッ ク
基準 ク ロ ッ ク 入力を使用 し ない場合は、MGTREFCLKP お よ び MGTREFCLKN の両方の基準 ク ロ ッ ク 入力ピ ン を未接
続の ま ま に し て く だ さ い。
基準 ク ロ ッ クの電源
GTY ト ラ ン シーバーの基準 ク ロ ッ ク 入力回路は、 MGTAVCC か ら 電源供給 さ れ ます。 こ の電圧に過剰な ノ イ ズが発
生す る と 、 こ の回路か ら の基準 ク ロ ッ ク を使用す る GTY ト ラ ン シーバー ク ワ ッ ド の性能が低下 し ます。
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
電源および フ ィ ル タ リ ング
概要
GTY ト ラ ン シーバー ク ワ ッ ド には、3 つのアナ ロ グ電源 (公称値 1.0VDC の MGTAVCC、公称値 1.8VDC の MGTVCCAUX、
公称値 1.2VDC の MGTAVTT) が必要です。 こ れ ら のアナ ロ グ電源の各ピ ンは、 パ ッ ケージのプレーンへ接続 さ れます。
一部のパ ッ ケージには、 各アナ ロ グ電源に対 し て 2 つのプ レーン (North プ レーンお よび South プ レーン) があ り ます。
GTY ト ラ ン シーバーの内部電源プ レーンの詳細は、 236 ページの 「概要」 を参照 し て く だ さ い。
GTY ト ラ ン シーバーのアナ ロ グ電源での ノ イ ズは、 ト ラ ン シーバーの性能に悪影響を与え る 可能性があ り ます。 つ
ま り 、 GTY ト ラ ン ス ミ ッ タ ーの出力でジ ッ タ ーが増加 し 、 レ シーバーのジ ッ タ ー耐性が低下 し ます。 電源 ノ イ ズの
原因には、 次の よ う な も のがあ り ます。
•
電圧レ ギ ュ レー タ の ノ イ ズ
•
電力分配ネ ッ ト ワー ク
•
ほかの回路か ら のカ ッ プ リ ン グ
GTY ト ラ ン シーバー アナ ロ グ電源を イ ンプ リ メ ン ト す る 際には、 こ れ ら の ノ イ ズの原因を考慮す る 必要があ り ます。
UltraScale デバ イ ス の入力ピ ンで測定 さ れ る Peak-to-Peak ノ イ ズの合計値は、 10mVPK-PK を超過 し てはいけ ません。
電圧レギ ュ レー タ
通常、 GTY ト ラ ン シーバーのアナ ロ グ電源には、 電圧制御の最終段階を提供す る ロ ーカル電圧レ ギ ュ レー タ があ り
ます。 こ れ ら の レ ギ ュ レー タ は、 で き る 限 り GTY ト ラ ン シーバーの電源ピ ンの近 く に配置す る こ と が理想です。 ア
ナ ロ グ電圧レ ギ ュ レー タ と GTY ト ラ ン シーバーの電源ピ ンの距離が短いほ ど、 制御後の ノ イ ズ結合や動的な負荷に
よ る 過渡電流が原因で生 じ る ノ イ ズ生成の可能性が抑え ら れます。
リ ニア レギ ュ レー タ およびス イ ッ チ ング レギ ュ レー タ
使用す る 電圧レ ギ ュ レー タ に よ っ て、 電源回路の複雑性、 コ ス ト 、 お よ び性能が大 き く 異な り ます。 電圧レ ギ ュ レー
タ は、 シ ス テ ム全体の熱要件や効率要件を満た し なが ら 、 ノ イ ズ を最小限に抑え て GTY ト ラ ン シーバーへ適切な電
源を供給す る 必要があ り ます。 GTY ト ラ ン シーバーのアナ ロ グ電圧レールで使用 さ れ る レ ギ ュ レー タ は、 主に 2 種
類 ( リ ニ ア レ ギ ュ レー タ お よ びス イ ッ チン グ レ ギ ュ レー タ ) あ り ます。 各レ ギ ュ レー タ にはそれぞれに長所 と 短所が
あ る ため、 最適な レ ギ ュ レー タ を選択す る 際は、 次の要件を基準に し ます。
•
物理的サ イ ズ
•
熱バジ ェ ッ ト
•
電力効率
•
コス ト
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
リ ニア レギ ュ レー タ
一般的に リ ニ ア レ ギ ュ レ ー タ は GTY ト ラ ン シーバーのアナ ロ グ電源 レ ールの電圧制御 と し ては最 も シ ン プルな レ
ギ ュ レー タ です。 こ れは、 制御 さ れた出力電圧に大き な ノ イ ズ を発生 さ せない こ と が特徴です。 実際、 一部の リ ニア
レ ギ ュ レー タ には、 電圧入力で生 じ た ノ イ ズ を出力で除去す る 機能があ り ます。 リ ニア レ ギ ュ レー タ の も う 1 つの長
所は、 最小限の外部 コ ン ポーネ ン ト で PCB 上に電源回路を構築で き る こ と です。
一方、 主な短所には最小 ド ロ ッ プア ウ ト 電圧 と 制限 さ れた効率性があ り ます。 こ の レ ギ ュ レー タ では、 出力電圧 よ り
も 高い入力電圧が必要であ り 、 最小 ド ロ ッ プア ウ ト 電圧は負荷電流に依存 し ます。 低 ド ロ ッ プア ウ ト の リ ニ ア レ ギ ュ
レー タ であ っ て も 、 レ ギ ュ レー タ の入力電圧 と 出力電圧には最小限の電圧差が必要です。 こ のため、 シ ス テ ム電源回
路デザ イ ンでは、 リ ニア レ ギ ュ レー タ の最小 ド ロ ッ プア ウ ト 電圧要件を確認 し てお く 必要があ り ます。
リ ニア レ ギ ュ レー タ の効率は、 その入力電圧 と 出力電圧の差に依存 し ます。 た と えば、 入力電圧が 2.5VDC で出力電
圧が 1.2VDC の場合、 電圧差は 1.3VDC です。 レ ギ ュ レー タ へ入力す る 電流 と レ ギ ュ レー タ か ら 出力 さ れ る 電流が同 じ
であ る と 仮定 し た場合、 こ の レ ギ ュ レー タ の最大効率は 48% と な り ます。 つま り 、 負荷に対 し て電力が供給 さ れ、 そ
のたびに レ ギ ュ レー タ が余分な電力を消費 し ます。 レ ギ ュ レー タ が電力を消費する と 熱が生成 さ れ る ため、 シ ス テ ム
では こ れ ら の熱を処理す る 必要があ り ます。 こ の よ う に リ ニア レ ギ ュ レー タ で生成 さ れた熱の放熱処理が、 シ ス テ ム
コ ス ト を増加 さ せ る 可能性があ り ます。 コ ン ポーネ ン ト 数や複雑性を考えた場合、 リ ニ ア レ ギ ュ レー タ は ス イ ッ チン
グ レ ギ ュ レー タ よ り も 優位性があ る よ う に思い ますが、 消費電力や放熱器を含む全体的な シ ス テ ム コ ス ト を考え た
場合、 高電流アプ リ ケーシ ョ ンでは リ ニ ア レ ギ ュ レー タ の方が高 コ ス ト にな る 場合 も あ り ます。
ス イ ッ チ ング レギ ュ レー タ
ス イ ッ チン グ レ ギ ュ レー タ は、 GTY ト ラ ン シーバーのアナ ロ グ電源に対 し て優れた電圧制御を提供で き る 高効率レ
ギ ュ レー タ です。 リ ニ ア レ ギ ュ レー タ と は異な り 、 ス イ ッ チン グ レ ギ ュ レー タ に よ る 電圧制御は、 入力電圧 と 出力
電圧の電圧降下に依存 し ません。 し たがっ て、 高い効率を維持 し なが ら 、 大容量の電流を供給で き ます。 ス イ ッ チン
グ レ ギ ュ レー タ が 95% 以上の効率性を維持で き る こ と はめず ら し く あ り ません。 こ の レ ギ ュ レー タ の効率は、 入力
電圧 と 出力電圧の差にあ ま り 影響 さ れず、ま た負荷電流の影響 も リ ニ ア レ ギ ュ レー タ の場合 よ り も は る かに低 く な り
ます。 こ の よ う に ス イ ッ チン グ レ ギ ュ レー タ は高効率で、 大量の電力を回路へ供給する 必要がない上に、 レ ギ ュ レー
タ で生成 さ れ る 熱を放出す る ための大 き な装置 も 必要あ り ません。
ス イ ッ チン グ レ ギ ュ レー タ の短所は、回路の複雑性 と レ ギ ュ レー タ の ス イ ッ チ機能に よ っ て ノ イ ズが生成 さ れ る こ と
です。 通常、 ス イ ッ チン グ レ ギ ュ レー タ の回路は リ ニ ア レ ギ ュ レー タ の回路 よ り も 複雑です。 近年、 ス イ ッ チン グ
レ ギ ュ レー タ コ ン ポーネ ン ト の開発ベン ダーの多 く が こ の短所を解消する 努力を続けてい ます。 通常、 ス イ ッ チン グ
レ ギ ュ レー タ 回路には、 ス イ ッ チン グ ト ラ ン ジ ス タ エ レ メ ン ト 、 イ ン ダ ク タ 、 お よ びキ ャ パシ タ が必要です。 求め
ら れ る 効率要件や負荷要件に よ っ ては、 外部に ス イ ッ チン グ ト ラ ン ジ ス タ や イ ン ダ ク タ が必要にな る 場合があ り ま
す。 コ ン ポーネ ン ト 数のほかに も 、 こ れ ら の ス イ ッ チン グ レ ギ ュ レー タ を効率 よ く 動作 さ せ る ためには、 PCB 上の
配置配線を慎重に行 う 必要があ り ます。
ス イ ッ チン グ レ ギ ュ レー タ は非常に大 き な ノ イ ズ を生成す る ため、 GTY ト ラ ン シーバーのアナ ロ グ電源入力ピ ンへ
電圧を供給す る 前に フ ィ ル タ ー機能を追加す る 必要があ り ま す。 ノ イ ズ振幅は 10mVpp 未満に抑え る 必要が あ る た
め、 こ の ノ イ ズ要件を満たす よ う に電源フ ィ ル タ ーを設計 し 、 ス イ ッ チン グ レ ギ ュ レー タ で生成 さ れ る ノ イ ズ を抑え
て く だ さ い。
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電力分配ネ ッ ト ワー ク
さ ま ざ ま な段階でのデ カ ッ プ リ ング
ダイ
ダ イ 上にはデカ ッ プ リ ン グ キ ャ パシ タ があ り 、 電源供給で生 じ る 高周波数 ノ イ ズ コ ン ポーネ ン ト を フ ィ ル タ リ ン グ
し ます。 ダ イ 上の内部回路が高周波 ノ イ ズの原因 と な り ます。
パ ッ ケージ
UltraScale アーキ テ ク チ ャ パ ッ ケージには、デカ ッ プ リ ン グ キ ャ パシ タ が追加 さ れてい ます。こ のキ ャ パシ タ は、パ ッ
ケージ電力プ レーンの ノ イ ズ を緩和 さ せ る 働 き があ る ため、 GTY ト ラ ン シーバー ク ワ ッ ド 間の相互作用を抑え る こ
と がで き ま す。 ま た、 電源 ピ ン (MGTAVCC、 MGTVCCAUX、 ま たは MGTAVTT) と GND ピ ン の間のパ ス を低 イ ン
ピーダ ン ス の高周波数パ ス と し て保持で き る よ う サポー ト し ます。
PCB (プ リ ン ト 回路基板)
ダ イ 上お よ びパ ッ ケージ内で電力プ レーン と GND 間の イ ン ピーダ ン ス が低 く 保持 さ れ る ため、 PCB 上でのデカ ッ プ
リ ン グ要件が大幅に緩和 さ れたボー ド デザ イ ン と な り ます。 PCB デカ ッ プ リ ン グ キ ャ パシ タ の主な目的は、 ト ラ ン
シーバーの電源ピ ン と 外部 ノ イ ズ ソ ー ス間で ノ イ ズ を分離 さ せ る こ と です。 次に、 外部 ノ イ ズ ソ ース の一部を示 し
ます。
•
電圧レ ギ ュ レー タ 回路
•
オ ン ボー ド デジ タ ル ス イ ッ チン グ回路
•
UltraScale デバ イ ス か ら の SelectIO 信号
デカ ッ プ リ ン グ キ ャ パシ タ は、 GTY ト ラ ン シーバーの電源ピ ンの近 く にあ る PCB に配置す る 必要があ り ます。 こ れ
ら のキ ャ パシ タ は、 PCB の電力分配ネ ッ ト ワ ー ク (PDN) の イ ン ピーダ ン ス を抑え ます。 PDN の縮小 イ ン ピーダ ン ス
に よ っ て、 外部 ソ ース か ら の ノ イ ズは、 デバ イ ス パ ッ ケージの電源プ レーンに進入する 前に緩和 さ れます。 電源ピ ン
の ノ イ ズは、 10kHz ～ 80MHz の周波数帯域に対 し て 10mVpp 未満に抑え る 必要があ り ます。
表 5-2 に、 GTY ト ラ ン シーバーのデカ ッ プ リ ン グ キ ャ パシ タ のガ イ ド ラ イ ン を示 し ま す。 GTY ト ラ ン シーバー ク
ワ ッ ド は、 パ ッ ケージの電源グループ別に分け ら れてい ます。 使用 さ れ る パ ッ ケージは、 「アナ ロ グ電源ピ ン」 を参
照 し て く だ さ い。
表 5-2 : GTY ト ラ ン シーバーの PCB キ ャ パシ タ の推奨値
グループ ご と のキ ャパシ タ 数
MGTAVCC
MGTAVTT
MGTVCCAUX
キ ャパシ タ ン ス
(µF)
許容率
タ イプ
1
1
1
4.70
10%
セラ ミ ッ ク
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
PCB デザイ ンのチ ェ ッ ク リ ス ト
表 5-3 に、 GTY ト ラ ン シーバー PCB の回路図お よ びレ イ ア ウ ト を設計 し 、 評価す る 際に使用す る チ ェ ッ ク 項目を示
し ます。
表 5-3 : GTY ト ラ ン シーバーの PCB デザイ ンのチ ェ ッ ク リ ス ト
ピン
チ ェ ッ ク内容
MGTREFCLK0P
MGTREFCLK0N
MGTREFCLK1P
MGTREFCLK1N
• AC カ ッ プ リ ン グ キ ャ パシ タ を使用 し てオシ レー タ ーへ接続 し ます。
• AC カ ッ プ リ ン グ キ ャ パシ タ の場合、 241 ページの 「基準 ク ロ ッ ク の イ ン タ ーフ ェ
イ ス」 を参照 し て く だ さ い。
• 基準 ク ロ ッ ク ト レース には、隣接す る 信号か ら の ク ロ ス ト ー ク を排除す る のに十分
な間隔が必要です。
• 基準 ク ロ ッ ク オシ レー タ ーの出力は、こ れ ら 入力ピ ンの最小お よ び最大振幅値に従
う 必要があ り ます。UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く だ さ い。
• 基準 ク ロ ッ ク 入力が使用 さ れていない場合、それに関連する ピ ン ペア を未接続の ま
ま に し ます。
MGTYRXP[3:0]/MGTYRXN[3:0]
• AC カ ッ プ リ ン グ キ ャ パシ タ を使用 し て ト ラ ン ス ミ ッ タ ーへ接続 し ます。 AC カ ッ
プ リ ン グ キ ャ パシ タ の推奨値は 100nF です。
• レ シーバー デー タ ト レース には、 隣接す る 信号か ら の ク ロ ス ト ー ク を排除す る の
に十分な間隔が必要です。
• レ シーバーが使用されていない場合、それに関連する ピ ン ペアを GND へ接続し ます。
• 詳細は、 126 ページの 「RX アナ ロ グ フ ロ ン ト エン ド 」 を参照 し て く だ さ い。
MGTYTXP[3:0]/MGTYTXN[3:0]
• ト ラ ン ス ミ ッ タ ーは、 AC カ ッ プ リ ン グ を用いて レ シーバーへ接続す る 必要があ り
ます。 AC カ ッ プ リ ン グ キ ャ パシ タ の推奨値は 100nF です。
• ト ラ ン ス ミ ッ タ ー デー タ ト レース には、 隣接す る 信号か ら の ク ロ ス ト ー ク を排除
す る のに十分な間隔が必要です。
• ト ラ ン ス ミ ッ タ ーが使用 さ れていない場合、それに関連する ピ ン ペア を未接続の ま
ま に し ます。
MGTAVTTRCAL
• MGTAVTT へ接続 し て、 MGTRREF に も 接続 さ れ る 100Ω 抵抗へ接続 し ます。 類似
す る ト レース の形状を使用 し 、 抵抗お よ び こ の ピ ン間を接続 し ます。 ま た、 抵抗の
その他の ピ ンか ら MGTRREF への接続に も 使用 し ます。 ま た、 PCB ト レース の DC
抵抗を 0.5Ω 未満に制限 し て く だ さ い。
• 詳細は、 237 ページの 「終端抵抗キ ャ リ ブ レーシ ョ ン回路」 を参照 し て く だ さ い。
MGTRREF
• MGTAVTTRCAL に も 接続 さ れ る 100Ω 抵抗へ接続 し ます。 類似す る ト レース の形
状を使用 し 、 抵抗お よ び こ の ピ ン間を接続 し ます。 ま た、 抵抗のその他の ピ ンか ら
MGTAVTTRCA への接続に も 使用 し ます。 ま た、 PCB ト レース の DC 抵抗を 0.5Ω
未満に制限 し て く だ さ い。
• 237 ページの 「終端抵抗キ ャ リ ブ レーシ ョ ン回路」 を参照 し て く だ さ い。
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第 5 章 : ボー ド デザイ ンのガ イ ド ラ イ ン
表 5-3 : GTY ト ラ ン シーバーの PCB デザイ ンのチ ェ ッ ク リ ス ト (続き)
ピン
チ ェ ッ ク内容
MGTAVCC[N]
• 公称電圧は、 1.0VDC です。
• 電源電圧の耐性の詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く
だ さ い。
• こ の電圧に対応す る 電圧レ ギ ュ レー タ は、 ト ラ ン シーバー以外の負荷 と 共有で き ま
せん。
• 多 く のパ ッ ケージには、その内部に MGTAVCC 用の電源接続グループが複数あ り ま
す。 各パ ッ ケージにおけ る ピ ン位置の詳細は、 『UltraScale アーキ テ ク チ ャ パ ッ ケー
ジお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 7] を参照 し て く だ さ い。
• 次の フ ィ ル タ ー キ ャ パシ タ を用意する こ と を推奨 し ます。
° 4.7µF 10% × 1
• 最適な性能、 電源 ノ イ ズは 10mVpp 未満に抑え る 必要があ り ます。
• 電源グループのすべての ク ワ ッ ド を使用 し ない場合は、 関連す る 電源ピ ン を未接続
の ま ま にす る か、 GND に接続で き ます。
• 消費電力については、 XPE (Xilinx Power Estimator) を参照 し て く だ さ い
(japan.xilinx.com/power)。
MGTAVTT[N]
• 公称電圧は 1.2VDC です。
• 電源電圧の耐性の詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く
だ さ い。
• こ の電圧に対応す る 電圧レ ギ ュ レー タ は、 MGT 以外の負荷 と 共有で き ません。
• 多 く のパ ッ ケージには、そのパ ッ ケージ内に MGTAVTT 用の電源接続グループが複
数あ り ます。 各パ ッ ケージにおけ る ピ ン位置の詳細は、 『UltraScale アーキ テ ク チ ャ
パ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 7] を参照 し て く だ さ い。
• 次のセ ラ ミ ッ ク フ ィ ル タ ー キ ャ パシ タ を用意す る こ と を推奨 し ます。
° 4.7µF 10% × 1
• 最適な性能、 電源 ノ イ ズは 10mVpp 未満に抑え る 必要があ り ます。
• 電源グループのすべての ク ワ ッ ド を使用 し ない場合は、 関連す る 電源ピ ン を未接続
の ま ま にす る か、 GND に接続で き ます。
• 消費電力については、 XPE (Xilinx Power Estimator) を参照 し て く だ さ い
(japan.xilinx.com/power)。
MGTVCCAUX[N]
• 公称電圧は 1.8VDC です。
• 電源電圧の耐性の詳細は、 UltraScale デバ イ ス デー タ シー ト [参照 6] を参照 し て く
だ さ い。
• こ の電圧に対応す る 電圧レ ギ ュ レー タ は、 MGT 以外の負荷 と 共有で き ません。
• 多 く のパ ッ ケージには、そのパ ッ ケージ内に MGTAVTT 用の電源接続グループが複
数あ り ます。 各パ ッ ケージにおけ る ピ ン位置の詳細は、 『UltraScale アーキ テ ク チ ャ
パ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 7] を参照 し て く だ さ い。
• 次の フ ィ ル タ ー キ ャ パシ タ を用意する こ と を推奨 し ます。
° 4.7µF 10% × 1
• 最適な性能、 電源 ノ イ ズは 10mVpp 未満に抑え る 必要があ り ます。
• こ の電源グループのすべての QPLL を使用 し ない場合は、フ ィ ル タ ー キ ャ パシ タ は
不要で、 こ れ ら の ピ ンは VCCAUX に接続で き ます。
• 電源グループのすべての ク ワ ッ ド を使用 し ない場合は、 関連す る ピ ン を未接続の ま
ま にす る か、 GND に接続で き ます。
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付録 A
8B/10B の符号
8B/10B エン コ ー ド には、 デー タ 文字 と K 符号が含まれます。 8 ビ ッ ト の値は 10 ビ ッ ト の値に コ ー ド 化 さ れ、 シ リ ア
ル ラ イ ンの DC バ ラ ン ス を保ち ます。 K 符号 と は、 CHARISK で指定 さ れた特殊なデー タ 文字です。 こ れ ら は、 特定
の情報を示す場合に使用 し ます。 表 A-1 に有効なデー タ 文字を、 256 ページの表 A-2 に K 符号を示 し ます。
表 A-1 : 有効なデー タ 文字
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
D0.0
000 00000
100111 0100
011000 1011
D1.0
000 00001
011101 0100
100010 1011
D2.0
000 00010
101101 0100
010010 1011
D3.0
000 00011
110001 1011
110001 0100
D4.0
000 00100
110101 0100
001010 1011
D5.0
000 00101
101001 1011
101001 0100
D6.0
000 00110
011001 1011
011001 0100
D7.0
000 00111
111000 1011
000111 0100
D8.0
000 01000
111001 0100
000110 1011
D9.0
000 01001
100101 1011
100101 0100
D10.0
000 01010
010101 1011
010101 0100
D11.0
000 01011
110100 1011
110100 0100
D12.0
000 01100
001101 1011
001101 0100
D13.0
000 01101
101100 1011
101100 0100
D14.0
000 01110
011100 1011
011100 0100
D15.0
000 01111
010111 0100
101000 1011
D16.0
000 10000
011011 0100
100100 1011
D17.0
000 10001
100011 1011
100011 0100
D18.0
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D25.0
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100110 1011
100110 0100
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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248
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
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100011 1001
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001110 1001
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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249
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
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UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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250
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
D0.3
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D12.3
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101100 1100
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101010 1100
101010 0011
D22.3
011 10110
011010 1100
011010 0011
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D24.3
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100110 1100
100110 0011
D26.3
011 11010
010110 1100
010110 0011
D27.3
011 11011
110110 0011
001001 1100
D28.3
011 11100
001110 1100
001110 0011
D29.3
011 11101
101110 0011
010001 1100
D30.3
011 11110
011110 0011
100001 1100
D31.3
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010010 1101
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
251
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
D3.4
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110001 1101
110001 0010
D4.4
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100100 1101
D17.4
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100011 1101
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D18.4
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D22.4
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D28.4
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101110 0010
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D30.4
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011110 0010
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D31.4
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010100 1101
D0.5
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D1.5
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011101 1010
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110001 1010
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D5.5
101 00101
101001 1010
101001 1010
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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252
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
D6.5
101 00110
011001 1010
011001 1010
D7.5
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111000 1010
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D9.5
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100101 1010
100101 1010
D10.5
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010101 1010
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D12.5
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101100 1010
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D15.5
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D16.5
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D17.5
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D18.5
101 10010
010011 1010
010011 1010
D19.5
101 10011
110010 1010
110010 1010
D20.5
101 10100
001011 1010
001011 1010
D21.5
101 10101
101010 1010
101010 1010
D22.5
101 10110
011010 1010
011010 1010
D23.5
101 10111
111010 1010
000101 1010
D24.5
101 11000
110011 1010
001100 1010
D25.5
101 11001
100110 1010
100110 1010
D26.5
101 11010
010110 1010
010110 1010
D27.5
101 11011
110110 1010
001001 1010
D28.5
101 11100
001110 1010
001110 1010
D29.5
101 11101
101110 1010
010001 1010
D30.5
101 11110
011110 1010
100001 1010
D31.5
101 11111
101011 1010
010100 1010
D0.6
110 00000
100111 0110
011000 0110
D1.6
110 00001
011101 0110
100010 0110
D2.6
110 00010
101101 0110
010010 0110
D3.6
110 00011
110001 0110
110001 0110
D4.6
110 00100
110101 0110
001010 0110
D5.6
110 00101
101001 0110
101001 0110
D6.6
110 00110
011001 0110
011001 0110
D7.6
110 00111
111000 0110
000111 0110
D8.6
110 01000
111001 0110
000110 0110
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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253
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
D9.6
110 01001
100101 0110
100101 0110
D10.6
110 01010
010101 0110
010101 0110
D11.6
110 01011
110100 0110
110100 0110
D12.6
110 01100
001101 0110
001101 0110
D13.6
110 01101
101100 0110
101100 0110
D14.6
110 01110
011100 0110
011100 0110
D15.6
110 01111
010111 0110
101000 0110
D16.6
110 10000
011011 0110
100100 0110
D17.6
110 10001
100011 0110
100011 0110
D18.6
110 10010
010011 0110
010011 0110
D19.6
110 10011
110010 0110
110010 0110
D20.6
110 10100
001011 0110
001011 0110
D21.6
110 10101
101010 0110
101010 0110
D22.6
110 10110
011010 0110
011010 0110
D23.6
110 10111
111010 0110
000101 0110
D24.6
110 11000
110011 0110
001100 0110
D25.6
110 11001
100110 0110
100110 0110
D26.6
110 11010
010110 0110
010110 0110
D27.6
110 11011
110110 0110
001001 0110
D28.6
110 11100
001110 0110
001110 0110
D29.6
110 11101
101110 0110
010001 0110
D30.6
110 11110
011110 0110
100001 0110
D31.6
110 11111
101011 0110
010100 0110
D0.7
111 00000
100111 0001
011000 1110
D1.7
111 00001
011101 0001
100010 1110
D2.7
111 00010
101101 0001
010010 1110
D3.7
111 00011
110001 1110
110001 0001
D4.7
111 00100
110101 0001
001010 1110
D5.7
111 00101
101001 1110
101001 0001
D6.7
111 00110
011001 1110
011001 0001
D7.7
111 00111
111000 1110
000111 0001
D8.7
111 01000
111001 0001
000110 1110
D9.7
111 01001
100101 1110
100101 0001
D10.7
111 01010
010101 1110
010101 0001
D11.7
111 01011
110100 1110
110100 1000
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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254
付録 A : 8B/10B の符号
表 A-1 : 有効なデー タ 文字 (続き)
デー タ バイ ト
名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
D12.7
111 01100
001101 1110
001101 0001
D13.7
111 01101
101100 1110
101100 1000
D14.7
111 01110
011100 1110
011100 1000
D15.7
111 01111
010111 0001
101000 1110
D16.7
111 10000
011011 0001
100100 1110
D17.7
111 10001
100011 0111
100011 0001
D18.7
111 10010
010011 0111
010011 0001
D19.7
111 10011
110010 1110
110010 0001
D20.7
111 10100
001011 0111
001011 0001
D21.7
111 10101
101010 1110
101010 0001
D22.7
111 10110
011010 1110
011010 0001
D23.7
111 10111
111010 0001
000101 1110
D24.7
111 11000
110011 0001
001100 1110
D25.7
111 11001
100110 1110
100110 0001
D26.7
111 11010
010110 1110
010110 0001
D27.7
111 11011
110110 0001
001001 1110
D28.7
111 11100
001110 1110
001110 0001
D29.7
111 11101
101110 0001
010001 1110
D30.7
111 11110
011110 0001
100001 1110
D31.7
111 11111
101011 0001
010100 1110
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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255
付録 A : 8B/10B の符号
表 A-2 : 有効な制御文字 (K 符号)
特殊 コ ー ド 名
ビッ ト
HGF EDCBA
現在の RD –
abcdei fghj
現在の RD +
abcdei fghj
K28.0
000 11100
001111 0100
110000 1011
K28.1
001 11100
001111 1001
110000 0110
K28.2
010 11100
001111 0101
110000 1010
K28.3
011 11100
001111 0011
110000 1100
K28.4
100 11100
001111 0010
110000 1101
K28.5
101 11100
001111 1010
110000 0101
K28.6
110 11100
001111 0110
110000 1001
K28.7 (1)
111 11100
001111 1000
110000 0111
K23.7
111 10111
111010 1000
000101 0111
K27.7
111 11011
110110 1000
001001 0111
K29.7
111 11101
101110 1000
010001 0111
K30.7
111 11110
011110 1000
100001 0111
注記 :
1. テ ス ト お よ び特性評価にのみ使用 し ます。
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
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256
付録 B
GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
GTYE3_COMMON プ リ ミ テ ィ ブの DRP ア ド レ ス マ ッ プ
表 B-1 に、 GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ を ア ド レ ス順に並べて示 し ます。
注記 : 予約済みビ ッ ト は変更し ないで く だ さ い。 明記 さ れていない属性は、 UltraScale FPGAs Transceivers Wizard に よ っ
て自動的に設定 さ れます。 こ れ ら の属性は、 異な る値を明示的に要求する場合を除いてデフ ォル ト の ま ま と し ます。
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ
DRP ア ド レ ス DRP ビ ッ ト
R/W
属性名
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
0008h
[15:0]
R/W
QPLL0_CFG0
[15:0]
0–65535
0–65535
0009h
[15:0]
R/W
COMMON_CFG0
[15:0]
0–65535
0–65535
000Bh
[15:0]
R/W
RSVD_ATTR0
[15:0]
0–65535
0–65535
000Dh
[15:0]
R/W
PPF0_CFG
[15:0]
0–65535
0–65535
000Eh
[0]
R/W
QPLL0CLKOUT_RATE
[0]
HALF
0
000Eh
[0]
R/W
QPLL0CLKOUT_RATE
[0]
FULL
1
0010h
[15:0]
R/W
QPLL0_CFG1
[15:0]
0–65535
0–65535
0011h
[15:0]
R/W
QPLL0_CFG2
[15:0]
0–65535
0–65535
0012h
[15:0]
R/W
QPLL0_LOCK_CFG
[15:0]
0–65535
0–65535
0013h
[15:0]
R/W
QPLL0_INIT_CFG0
[15:0]
0–65535
0–65535
0014h
[15:8]
R/W
QPLL0_INIT_CFG1
[7:0]
0-255
0-255
16
14
17
15
18
16
19
17
20
18
21
19
22
20
23
21
24
22
0014h
[7:0]
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
QPLL0_FBDIV
japan.xilinx.com
[7:0]
257
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0014h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
25
23
26
24
27
25
28
26
29
27
30
28
31
29
32
30
33
31
34
32
35
33
36
34
37
35
38
36
39
37
40
38
41
39
42
40
43
41
44
42
45
43
46
44
47
45
48
46
49
47
50
48
51
49
52
50
53
51
54
52
55
53
56
54
57
55
58
56
258
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0014h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
59
57
60
58
61
59
62
60
63
61
64
62
65
63
66
64
67
65
68
66
69
67
70
68
71
69
72
70
73
71
74
72
75
73
76
74
77
75
78
76
79
77
80
78
81
79
82
80
83
81
84
82
85
83
86
84
87
85
88
86
89
87
90
88
91
89
92
90
259
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0014h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
93
91
94
92
95
93
96
94
97
95
98
96
99
97
100
98
101
99
102
100
103
101
104
102
105
103
106
104
107
105
108
106
109
107
110
108
111
109
112
110
113
111
114
112
115
113
116
114
117
115
118
116
119
117
120
118
121
119
122
120
123
121
124
122
125
123
126
124
260
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0014h
0015h
[7:0]
[15:0]
R/W
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV
QPLL0_CFG3
japan.xilinx.com
属性ビ ッ ト
[7:0]
[15:0]
属性の
エン コー ド
DRP の
エン コー ド
127
125
128
126
129
127
130
128
131
129
132
130
133
131
134
132
135
133
136
134
137
135
138
136
139
137
140
138
141
139
142
140
143
141
144
142
145
143
146
144
147
145
148
146
149
147
150
148
151
149
152
150
153
151
154
152
155
153
156
154
157
155
158
156
159
157
160
158
0–65535
0–65535
261
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0016h
0018h
0018h
[9:0]
[11:7]
[5:3]
R/W
R/W
R/W
R/W
属性名
QPLL0_CP
QPLL0_REFCLK_DIV
QPLL0_IPS_REFCLK_SEL
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
[9:0]
0-1023
0-1023
2
0
3
1
4
2
5
3
6
5
8
6
10
7
12
13
16
14
20
15
1
16
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
0
0
1
1
[4:0]
[2:0]
0018h
[0]
R/W
QPLL0_IPS_EN
001Ah
[15:0]
R/W
QPLL0_CFG1_G3
[15:0]
0–65535
0–65535
001Bh
[15:0]
R/W
QPLL0_CFG2_G3
[15:0]
0–65535
0–65535
001Ch
[9:0]
R/W
QPLL0_LPF_G3
[9:0]
0-1023
0-1023
001Dh
[15:0]
R/W
QPLL0_LOCK_CFG_G3
[15:0]
0–65535
0–65535
001Eh
[15:0]
R/W
RSVD_ATTR1
[15:0]
0–65535
0–65535
16
14
17
15
18
16
19
17
20
18
21
19
001Fh
[15:8]
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
QPLL0_FBDIV_G3
japan.xilinx.com
[0]
[7:0]
262
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
001Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
22
20
23
21
24
22
25
23
26
24
27
25
28
26
29
27
30
28
31
29
32
30
33
31
34
32
35
33
36
34
37
35
38
36
39
37
40
38
41
39
42
40
43
41
44
42
45
43
46
44
47
45
48
46
49
47
50
48
51
49
52
50
53
51
54
52
55
53
263
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
001Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
56
54
57
55
58
56
59
57
60
58
61
59
62
60
63
61
64
62
65
63
66
64
67
65
68
66
69
67
70
68
71
69
72
70
73
71
74
72
75
73
76
74
77
75
78
76
79
77
80
78
81
79
82
80
83
81
84
82
85
83
86
84
87
85
88
86
89
87
264
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
001Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
90
88
91
89
92
90
93
91
94
92
95
93
96
94
97
95
98
96
99
97
100
98
101
99
102
100
103
101
104
102
105
103
106
104
107
105
108
106
109
107
110
108
111
109
112
110
113
111
114
112
115
113
116
114
117
115
118
116
119
117
120
118
121
119
122
120
123
121
265
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
001Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL0_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
124
122
125
123
126
124
127
125
128
126
129
127
130
128
131
129
132
130
133
131
134
132
135
133
136
134
137
135
138
136
139
137
140
138
141
139
142
140
143
141
144
142
145
143
146
144
147
145
148
146
149
147
150
148
151
149
152
150
153
151
154
152
155
153
156
154
157
155
266
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
001Fh
[15:8]
R/W
R/W
属性名
QPLL0_FBDIV_G3
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
158
156
159
157
160
158
001Fh
[1:0]
R/W
RXRECCLKOUT0_SEL
[1:0]
0-3
0-3
0020h
[15:0]
R/W
QPLL0_SDM_CFG0
[15:0]
0–65535
0–65535
0021h
[15:0]
R/W
QPLL0_SDM_CFG1
[15:0]
0–65535
0–65535
0022h
[15:0]
R/W
SDM0INITSEED0_0
[15:0]
0–65535
0–65535
0023h
[8:0]
R/W
SDM0INITSEED0_1
[8:0]
0-511
0-511
0024h
[15:0]
R/W
QPLL0_SDM_CFG2
[15:0]
0–65535
0–65535
0025h
[9:0]
R/W
QPLL0_CP_G3
[9:0]
0-1023
0-1023
0030h
[15:0]
R/W
QPLL0_CFG4
[15:0]
0–65535
0–65535
0081h
[15:0]
R/W
BIAS_CFG0
[15:0]
0–65535
0–65535
0082h
[15:0]
R/W
BIAS_CFG1
[15:0]
0–65535
0–65535
0083h
[15:0]
R/W
BIAS_CFG2
[15:0]
0–65535
0–65535
0084h
[15:0]
R/W
BIAS_CFG3
[15:0]
0–65535
0–65535
0086h
[15:0]
R/W
BIAS_CFG4
[15:0]
0–65535
0–65535
0088h
[15:0]
R/W
QPLL1_CFG0
[15:0]
0–65535
0–65535
0089h
[15:0]
R/W
COMMON_CFG1
[15:0]
0–65535
0–65535
008Bh
[15:0]
R/W
POR_CFG
[15:0]
0–65535
0–65535
008Dh
[15:0]
R/W
PPF1_CFG
[15:0]
0–65535
0–65535
[0]
R/W
QPLL1CLKOUT_RATE
HALF
0
008Eh
FULL
1
0090h
[15:0]
R/W
QPLL1_CFG1
[15:0]
0–65535
0–65535
0091h
[15:0]
R/W
QPLL1_CFG2
[15:0]
0–65535
0–65535
0092h
[15:0]
R/W
QPLL1_LOCK_CFG
[15:0]
0–65535
0–65535
0093h
[15:0]
R/W
QPLL1_INIT_CFG0
[15:0]
0–65535
0–65535
0094h
[15:8]
R/W
QPLL1_INIT_CFG1
[7:0]
0-255
0-255
16
14
17
15
18
16
19
17
20
18
21
19
22
20
0094h
[7:0]
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
QPLL1_FBDIV
japan.xilinx.com
[0]
[7:0]
267
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0094h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
23
21
24
22
25
23
26
24
27
25
28
26
29
27
30
28
31
29
32
30
33
31
34
32
35
33
36
34
37
35
38
36
39
37
40
38
41
39
42
40
43
41
44
42
45
43
46
44
47
45
48
46
49
47
50
48
51
49
52
50
53
51
54
52
55
53
56
54
268
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0094h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
57
55
58
56
59
57
60
58
61
59
62
60
63
61
64
62
65
63
66
64
67
65
68
66
69
67
70
68
71
69
72
70
73
71
74
72
75
73
76
74
77
75
78
76
79
77
80
78
81
79
82
80
83
81
84
82
85
83
86
84
87
85
88
86
89
87
90
88
269
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0094h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
91
89
92
90
93
91
94
92
95
93
96
94
97
95
98
96
99
97
100
98
101
99
102
100
103
101
104
102
105
103
106
104
107
105
108
106
109
107
110
108
111
109
112
110
113
111
114
112
115
113
116
114
117
115
118
116
119
117
120
118
121
119
122
120
123
121
124
122
270
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
0094h
[7:0]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
125
123
126
124
127
125
128
126
129
127
130
128
131
129
132
130
133
131
134
132
135
133
136
134
137
135
138
136
139
137
140
138
141
139
142
140
143
141
144
142
145
143
146
144
147
145
148
146
149
147
150
148
151
149
152
150
153
151
154
152
155
153
156
154
157
155
158
156
271
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
R/W
属性名
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
159
157
160
158
0094h
[7:0]
R/W
QPLL1_FBDIV
[7:0]
0095h
[15:0]
R/W
QPLL1_CFG3
[15:0]
0–65535
0–65535
0096h
[9:0]
R/W
QPLL1_CP
[9:0]
0-1023
0-1023
2
0
3
1
4
2
5
3
6
5
8
6
10
7
12
13
16
14
20
15
1
16
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
0-1
0-1
0
0
1
1
0098h
0098h
[11:7]
[5:3]
R/W
R/W
QPLL1_REFCLK_DIV
QPLL1_IPS_REFCLK_SEL
[4:0]
[2:0]
0098h
[12]
R/W
SARC_EN
[0]
0098h
[6]
R/W
QPLL1_IPS_EN
[0]
0098h
[13]
R/W
SARC_SEL
[0]
0-1
0-1
009Ah
[15:0]
R/W
QPLL1_CFG1_G3
[15:0]
0–65535
0–65535
009Bh
[15:0]
R/W
QPLL1_CFG2_G3
[15:0]
0–65535
0–65535
009Ch
[9:0]
R/W
QPLL1_LPF_G3
[9:0]
0-1023
0-1023
009Dh
[15:0]
R/W
QPLL1_LOCK_CFG_G3
[15:0]
0–65535
0–65535
009Eh
[15:0]
R/W
RSVD_ATTR2
[15:0]
0–65535
0–65535
[15:8]
R/W
QPLL1_FBDIV_G3
[7:0]
16
14
009Fh
17
15
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
272
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
009Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
18
16
19
17
20
18
21
19
22
20
23
21
24
22
25
23
26
24
27
25
28
26
29
27
30
28
31
29
32
30
33
31
34
32
35
33
36
34
37
35
38
36
39
37
40
38
41
39
42
40
43
41
44
42
45
43
46
44
47
45
48
46
49
47
50
48
51
49
273
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
009Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
52
50
53
51
54
52
55
53
56
54
57
55
58
56
59
57
60
58
61
59
62
60
63
61
64
62
65
63
66
64
67
65
68
66
69
67
70
68
71
69
72
70
73
71
74
72
75
73
76
74
77
75
78
76
79
77
80
78
81
79
82
80
83
81
84
82
85
83
274
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
009Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
86
84
87
85
88
86
89
87
90
88
91
89
92
90
93
91
94
92
95
93
96
94
97
95
98
96
99
97
100
98
101
99
102
100
103
101
104
102
105
103
106
104
107
105
108
106
109
107
110
108
111
109
112
110
113
111
114
112
115
113
116
114
117
115
118
116
119
117
275
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
009Fh
[15:8]
R/W
R/W
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性名
QPLL1_FBDIV_G3
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
120
118
121
119
122
120
123
121
124
122
125
123
126
124
127
125
128
126
129
127
130
128
131
129
132
130
133
131
134
132
135
133
136
134
137
135
138
136
139
137
140
138
141
139
142
140
143
141
144
142
145
143
146
144
147
145
148
146
149
147
150
148
151
149
152
150
153
151
276
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-1 : GTYE3_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス DRP ビ ッ ト
[15:8]
009Fh
R/W
R/W
属性名
QPLL1_FBDIV_G3
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
154
152
155
153
156
154
157
155
158
156
159
157
160
158
009Fh
[1:0]
R/W
RXRECCLKOUT1_SEL
[1:0]
0-3
0-3
00A0h
[15:0]
R/W
QPLL1_SDM_CFG0
[15:0]
0–65535
0–65535
00A1h
[15:0]
R/W
QPLL1_SDM_CFG1
[15:0]
0–65535
0–65535
00A2h
[15:0]
R/W
SDM1INITSEED0_0
[15:0]
0–65535
0–65535
00A3h
[8:0]
R/W
SDM1INITSEED0_1
[8:0]
0-511
0-511
00A4h
[15:0]
R/W
QPLL1_SDM_CFG2
[15:0]
0–65535
0–65535
00A5h
[9:0]
R/W
QPLL1_CP_G3
[9:0]
0-1023
0-1023
00A8h
[15:0]
R/W
A_SDM1DATA1_0
[15:0]
0–65535
0–65535
00A9h
[8:0]
R/W
A_SDM1DATA1_1
[8:0]
0-511
0-511
00ADh
[15:0]
R/W
RSVD_ATTR3
[15:0]
0–65535
0–65535
00B0h
[15:0]
R/W
QPLL1_CFG4
[15:0]
0–65535
0–65535
GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP ア ド レ ス マ ッ プ
表 B-2 に、 GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ を ア ド レ ス順に並べて示 し ます。
注記 : 予約済みビ ッ ト は変更 し ないで く だ さ い。明記 さ れていない属性は、UltraScale FPGAs Transceivers Wizard に よ っ
て自動的に設定 さ れます。 こ れ ら の属性は、 異な る 値を明示的に要求す る 場合を除いてデフ ォ ル ト の ま ま と し ます。
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ
DRP ア ド レ ス
DRP ビ ッ ト
R/W
属性名
0002h
[0]
R/W
CDR_SWAP_MODE_EN
0003h
[15:11]
R/W
RXBUFRESET_TIME
[4:0]
0003h
[8:5]
R/W
RX_DATA_WIDTH
[3:0]
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[0]
属性の
エン コー ド
DRP の
エン コー ド
0
0
1
1
0-31
0-31
16
2
20
3
277
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0003h
DRP ビ ッ ト
[8:5]
R/W
R/W
属性名
RX_DATA_WIDTH
属性ビ ッ ト
[3:0]
DRP の
エン コー ド
32
4
40
5
64
6
80
7
128
8
160
9
0-31
0-31
0
0
1
1
0003h
[4:0]
R/W
RXCDRFREQRESET_TIME
0003h
[9]
R/W
EYE_SCAN_SWAP_EN
0004h
[15:11]
R/W
RXCDRPHRESET_TIME
[4:0]
0-31
0-31
0004h
[10:8]
R/W
PCI3_RX_ELECIDLE_H2L_DISABLE
[2:0]
0-7
0-7
0004h
[7:1]
R/W
RXDFELPMRESET_TIME
[6:0]
0-127
0-127
0004h
[0]
R/W
RX_FABINT_USRCLK_FLOP
[0]
0-1
0-1
0005h
[15:11]
R/W
RXPMARESET_TIME
[4:0]
0-31
0-31
0005h
[7:3]
R/W
RXPCSRESET_TIME
[4:0]
0-31
0-31
SIGCFG_1
0
SIGCFG_2
1
SIGCFG_3
2
SIGCFG_4
3
SIGCFG_6
4
SIGCFG_8
5
SIGCFG_12
6
SIGCFG_16
7
0005h
[2:0]
R/W
RXELECIDLE_CFG
[4:0]
属性の
エン コー ド
[0]
[2:0]
0005h
[10]
R/W
PCI3_RX_ELECIDLE_LP4_DISABLE
[0]
0-1
0-1
0005h
[8]
R/W
PCI3_RX_FIFO_DISABLE
[0]
0-1
0-1
0005h
[9]
R/W
PCI3_RX_ELECIDLE_EI2_ENABLE
[0]
0-1
0-1
0006h
[15:0]
R/W
RXDFE_HB_CFG1
[15:0]
0–65535
0–65535
0009h
[15:11]
R/W
TXPMARESET_TIME
[4:0]
0-31
0-31
0009h
[7:3]
R/W
TXPCSRESET_TIME
[4:0]
0-31
0-31
0009h
[9]
R/W
TX_PMA_POWER_SAVE
[0]
0-1
0-1
0009h
[10]
R/W
RX_PMA_POWER_SAVE
[0]
0-1
0-1
000Bh
[4]
R/W
TX_FABINT_USRCLK_FLOP
[0]
0-1
0-1
[11:10]
R/W
TX_PROGCLK_SEL
[1:0]
POSTPI
0
000Ch
PREPI
1
000Ch
[11:10]
R/W
TX_PROGCLK_SEL
[1:0]
CPLL
2
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
278
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
RXISCANRESET_TIME
[4:0]
0-31
0-31
R/W
RXCDR_CFG0
[15:0]
0–65535
0–65535
[15:0]
R/W
RXCDR_CFG1
[15:0]
0–65535
0–65535
0010h
[15:0]
R/W
RXCDR_CFG2
[15:0]
0–65535
0–65535
0011h
[15:0]
R/W
RXCDR_CFG3
[15:0]
0–65535
0–65535
0012h
[15:0]
R/W
RXCDR_CFG4
[15:0]
0–65535
0–65535
0013h
[15:0]
R/W
RXCDR_LOCK_CFG0
[15:0]
0–65535
0–65535
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
1
0
2
1
3
2
4
3
DRP ア ド レ ス
DRP ビ ッ ト
R/W
属性名
000Ch
[9:5]
R/W
000Eh
[15:0]
000Fh
0014h
0014h
[15:12]
[11:10]
R/W
R/W
CHAN_BOND_MAX_SKEW
CHAN_BOND_SEQ_LEN
[3:0]
[1:0]
0014h
[9:0]
R/W
CHAN_BOND_SEQ_1_1
[9:0]
0-1023
0-1023
0015h
[15:10]
R/W
PCI3_RX_ELECIDLE_HI_COUNT
[5:0]
0-63
0-63
0015h
[9:0]
R/W
CHAN_BOND_SEQ_1_3
[9:0]
0-1023
0-1023
0016h
[15:10]
R/W
PCI3_RX_ELECIDLE_H2L_COUNT
[5:0]
0-63
0-63
0016h
[9:0]
R/W
CHAN_BOND_SEQ_1_4
[9:0]
0-1023
0-1023
0017h
[15:10]
R/W
RX_BUFFER_CFG
[5:0]
0-63
0-63
0017h
[8:7]
R/W
OOBDIVCTL
[1:0]
0-3
0-3
0017h
[6:5]
R/W
PCI3_AUTO_REALIGN
[1:0]
FRST_SMPL
0
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
279
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0017h
DRP ビ ッ ト
[6:5]
R/W
R/W
属性名
PCI3_AUTO_REALIGN
属性ビ ッ ト
[1:0]
属性の
エン コー ド
DRP の
エン コー ド
OVR_8_BLK
1
OVR_64_BLK
2
OVR_1K_BLK
3
0-1
0-1
FALSE
0
TRUE
1
0017h
[4]
R/W
PCI3_PIPE_RX_ELECIDLE
[0]
0017h
[9]
R/W
RX_DEFER_RESET_BUF_EN
[0]
0018h
[15:12]
R/W
CHAN_BOND_SEQ_1_ENABLE
[3:0]
0-15
0-15
0018h
[11:10]
R/W
PCI3_RX_ASYNC_EBUF_BYPASS
[1:0]
0-3
0-3
0018h
[9:0]
R/W
CHAN_BOND_SEQ_2_1
[9:0]
0-1023
0-1023
0019h
[9:0]
R/W
CHAN_BOND_SEQ_2_2
[9:0]
0-1023
0-1023
001Ah
[9:0]
R/W
CHAN_BOND_SEQ_2_3
[9:0]
0-1023
0-1023
001Bh
[9:0]
R/W
CHAN_BOND_SEQ_2_4
[9:0]
0-1023
0-1023
001Ch
[15:12]
R/W
CHAN_BOND_SEQ_2_ENABLE
[3:0]
0-15
0-15
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
001Ch
[5:0]
R/W
CLK_COR_MIN_LAT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[5:0]
280
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
001Ch
DRP ビ ッ ト
[5:0]
R/W
R/W
属性名
CLK_COR_MIN_LAT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
281
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
001Ch
DRP ビ ッ ト
[5:0]
R/W
R/W
属性名
CLK_COR_MIN_LAT
属性ビ ッ ト
[5:0]
001Ch
[6]
R/W
CLK_COR_KEEP_IDLE
[0]
001Ch
[11]
R/W
CHAN_BOND_SEQ_2_USE
[0]
001Dh
[15:10]
R/W
CLK_COR_MAX_LAT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
58
58
59
59
60
60
61
61
62
62
63
63
FALSE
0
TRUE
1
FALSE
0
TRUE
1
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
282
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
001Dh
DRP ビ ッ ト
[15:10]
R/W
R/W
属性名
CLK_COR_MAX_LAT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
283
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
001Dh
DRP ビ ッ ト
[8:4]
R/W
R/W
属性名
CLK_COR_REPEAT_WAIT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[4:0]
属性の
エン コー ド
DRP の
エン コー ド
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
284
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
001Dh
DRP ビ ッ ト
[3:2]
R/W
R/W
属性名
CLK_COR_SEQ_LEN
属性ビ ッ ト
[1:0]
属性の
エン コー ド
DRP の
エン コー ド
1
0
2
1
3
2
4
3
FALSE
0
TRUE
1
FALSE
0
TRUE
1
001Dh
[9]
R/W
CLK_COR_PRECEDENCE
[0]
001Dh
[0]
R/W
CHAN_BOND_KEEP_ALIGN
[0]
001Eh
[9:0]
R/W
CLK_COR_SEQ_1_1
[9:0]
0-1023
0-1023
001Fh
[9:0]
R/W
CLK_COR_SEQ_1_2
[9:0]
0-1023
0-1023
0020h
[9:0]
R/W
CLK_COR_SEQ_1_3
[9:0]
0-1023
0-1023
0021h
[9:0]
R/W
CLK_COR_SEQ_1_4
[9:0]
0-1023
0-1023
0022h
[15:12]
R/W
CLK_COR_SEQ_1_ENABLE
[3:0]
0-15
0-15
0022h
[9:0]
R/W
CLK_COR_SEQ_2_1
[9:0]
0-1023
0-1023
0023h
[9:0]
R/W
CLK_COR_SEQ_2_2
[9:0]
0-1023
0-1023
0024h
[15:12]
R/W
CLK_COR_SEQ_2_ENABLE
[3:0]
0-15
0-15
0024h
[9:0]
R/W
CLK_COR_SEQ_2_3
[9:0]
0-1023
0-1023
[11]
R/W
CLK_COR_SEQ_2_USE
[0]
FALSE
0
0024h
TRUE
1
[10]
R/W
CLK_CORRECT_USE
[0]
FALSE
0
0024h
TRUE
1
0025h
[9:0]
R/W
CLK_COR_SEQ_2_4
[9:0]
0-1023
0-1023
0026h
[15:0]
R/W
RXDFE_HE_CFG0
[15:0]
0–65535
0–65535
1
1
2
2
4
4
0-1023
0-1023
FALSE
0
TRUE
1
FALSE
0
TRUE
1
0027h
[15:13]
R/W
ALIGN_COMMA_WORD
[2:0]
0027h
[9:0]
R/W
ALIGN_COMMA_ENABLE
[9:0]
0027h
[12]
R/W
ALIGN_COMMA_DOUBLE
[0]
0027h
[11]
R/W
SHOW_REALIGN_COMMA
[0]
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
285
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0028h
DRP ビ ッ ト
[15:8]
R/W
R/W
属性名
CPLL_FBDIV
[7:0]
0028h
[7]
R/W
CPLL_FBDIV_45
0029h
[15:0]
R/W
CPLL_LOCK_CFG
002Ah
002Ah
[15:11]
[9:7]
R/W
R/W
[0]
CPLL_REFCLK_DIV
CPLL_IPS_REFCLK_SEL
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
japan.xilinx.com
[15:0]
[4:0]
[2:0]
属性の
エン コー ド
DRP の
エン コー ド
2
0
3
1
4
2
5
3
6
5
8
6
10
7
12
13
16
14
20
15
1
16
4
0
5
1
0–65535
0–65535
2
0
3
1
4
2
5
3
6
5
8
6
10
7
12
13
16
14
20
15
1
16
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
286
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
002Ah
DRP ビ ッ ト
[6:5]
R/W
R/W
属性名
SATA_CPLL_CFG
属性ビ ッ ト
[1:0]
DRP の
エン コー ド
VCO_3000MHZ
0
VCO_1500MHZ
1
VCO_750MHZ
2
0-31
0-31
0
0
1
1
002Ah
[4:0]
R/W
A_TXDIFFCTRL
002Ah
[10]
R/W
CPLL_IPS_EN
002Bh
[15:0]
R/W
CPLL_INIT_CFG0
[15:0]
0–65535
0–65535
002Ch
[11:7]
R/W
TX_DIVRESET_TIME
[4:0]
0-31
0-31
002Ch
[6:2]
R/W
RX_DIVRESET_TIME
[4:0]
0-31
0-31
002Ch
[1]
R/W
A_TXPROGDIVRESET
[0]
0-1
0-1
[15]
R/W
DEC_PCOMMA_DETECT
[0]
FALSE
0
002Ch
TRUE
1
002Ch
[0]
R/W
A_RXPROGDIVRESET
[0]
0-1
0-1
002Dh
[15:0]
R/W
RXCDR_LOCK_CFG1
[15:0]
0–65535
0–65535
002Eh
[15:0]
R/W
RXCFOK_CFG1
[15:0]
0–65535
0–65535
002Fh
[15:0]
R/W
RXDFE_H2_CFG0
[15:0]
0–65535
0–65535
0030h
[15:0]
R/W
RXDFE_H2_CFG1
[15:0]
0–65535
0–65535
0031h
[15:0]
R/W
RXCFOK_CFG2
[15:0]
0–65535
0–65535
0032h
[15:0]
R/W
RXLPM_CFG
[15:0]
0–65535
0–65535
0033h
[15:0]
R/W
RXLPM_KH_CFG0
[15:0]
0–65535
0–65535
0034h
[15:0]
R/W
RXLPM_KH_CFG1
[15:0]
0–65535
0–65535
0037h
[15:0]
R/W
RXLPM_OS_CFG0
[15:0]
0–65535
0–65535
0038h
[15:0]
R/W
RXLPM_OS_CFG1
[15:0]
0–65535
0–65535
0039h
[15:0]
R/W
RXLPM_GC_CFG
[15:0]
0–65535
0–65535
003Ah
[15:8]
R/W
DMONITOR_CFG1
[7:0]
0-255
0-255
003Ch
[15:10]
R/W
ES_CONTROL
[5:0]
0-63
0-63
003Ch
[4:0]
R/W
ES_PRESCALE
[4:0]
0-31
0-31
[8]
R/W
ES_EYE_SCAN_EN
[0]
FALSE
0
003Ch
TRUE
1
[9]
R/W
ES_ERRDET_EN
[0]
FALSE
0
003Ch
TRUE
1
003Dh
[15:0]
R/W
RXDFE_HC_CFG0
[15:0]
0–65535
0–65535
003Eh
[15:0]
R/W
TX_PROGDIV_CFG
[15:0]
0–65535
0–65535
003Fh
[15:0]
R/W
ES_QUALIFIER0
[15:0]
0–65535
0–65535
0040h
[15:0]
R/W
ES_QUALIFIER1
[15:0]
0–65535
0–65535
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
[4:0]
属性の
エン コー ド
[0]
japan.xilinx.com
287
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
ES_QUALIFIER2
[15:0]
0–65535
0–65535
R/W
ES_QUALIFIER3
[15:0]
0–65535
0–65535
[15:0]
R/W
ES_QUALIFIER4
[15:0]
0–65535
0–65535
0044h
[15:0]
R/W
ES_QUAL_MASK0
[15:0]
0–65535
0–65535
0045h
[15:0]
R/W
ES_QUAL_MASK1
[15:0]
0–65535
0–65535
0046h
[15:0]
R/W
ES_QUAL_MASK2
[15:0]
0–65535
0–65535
0047h
[15:0]
R/W
ES_QUAL_MASK3
[15:0]
0–65535
0–65535
0048h
[15:0]
R/W
ES_QUAL_MASK4
[15:0]
0–65535
0–65535
0049h
[15:0]
R/W
ES_SDATA_MASK0
[15:0]
0–65535
0–65535
004Ah
[15:0]
R/W
ES_SDATA_MASK1
[15:0]
0–65535
0–65535
004Bh
[15:0]
R/W
ES_SDATA_MASK2
[15:0]
0–65535
0–65535
004Ch
[15:0]
R/W
ES_SDATA_MASK3
[15:0]
0–65535
0–65535
004Dh
[15:0]
R/W
ES_SDATA_MASK4
[15:0]
0–65535
0–65535
004Eh
[3:0]
R/W
FTS_DESKEW_SEQ_ENABLE
[3:0]
0-15
0-15
[4]
R/W
FTS_LANE_DESKEW_EN
FALSE
0
004Eh
TRUE
1
004Fh
[15:4]
R/W
ES_HORZ_OFFSET
[11:0]
0-4095
0-4095
004Fh
[3:0]
R/W
FTS_LANE_DESKEW_CFG
[3:0]
0-15
0-15
0050h
[15:0]
R/W
RXDFE_HC_CFG1
[15:0]
0–65535
0–65535
0051h
[9:0]
R/W
ES_PMA_CFG
[9:0]
0-1023
0-1023
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
[1:0]
0-3
0-3
DRP ア ド レ ス
DRP ビ ッ ト
R/W
0041h
[15:0]
R/W
0042h
[15:0]
0043h
0052h
[4:2]
R/W
属性名
RX_DFE_AGC_CFG1
[0]
[2:0]
0052h
[1:0]
R/W
RX_DFE_AGC_CFG0
0052h
[10]
R/W
RX_EN_HI_LR
[0]
0-1
0-1
0053h
[15:0]
R/W
RXDFE_CFG0
[15:0]
0–65535
0–65535
0054h
[15:0]
R/W
RXDFE_CFG1
[15:0]
0–65535
0–65535
0055h
[9:0]
R/W
ALIGN_MCOMMA_VALUE
[9:0]
0-1023
0-1023
[12]
R/W
PCS_PCIE_EN
FALSE
0
0055h
TRUE
1
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
[0]
japan.xilinx.com
288
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性の
エン コー ド
DRP の
エン コー ド
FALSE
0
TRUE
1
[0]
0-1
0-1
[9:0]
0-1023
0-1023
FALSE
0
TRUE
1
[15:0]
0–65535
0–65535
RXDFE_OS_CFG0
[15:0]
0–65535
0–65535
R/W
RXPHDLY_CFG
[15:0]
0–65535
0–65535
[15:0]
R/W
RXDFE_OS_CFG1
[15:0]
0–65535
0–65535
005Bh
[15:0]
R/W
RXDLY_CFG
[15:0]
0–65535
0–65535
005Ch
[15:0]
R/W
RXDLY_LCFG
[15:0]
0–65535
0–65535
005Dh
[15:0]
R/W
RXDFE_HF_CFG0
[15:0]
0–65535
0–65535
005Eh
[15:0]
R/W
RXDFE_HD_CFG0
[15:0]
0–65535
0–65535
005Fh
[15:0]
R/W
RX_BIAS_CFG0
[15:0]
0–65535
0–65535
0060h
[15:0]
R/W
PCS_RSVD0
[15:0]
0–65535
0–65535
0061h
[15:11]
R/W
RXPH_MONITOR_SEL
[4:0]
0-31
0-31
0061h
[9:6]
R/W
RX_CM_BUF_CFG
[3:0]
0-15
0-15
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
DRP ア ド レ ス
DRP ビ ッ ト
R/W
属性名
0055h
[10]
R/W
ALIGN_MCOMMA_DET
[0]
0055h
[13]
R/W
LOCAL_MASTER
0056h
[9:0]
R/W
ALIGN_PCOMMA_VALUE
0056h
[10]
R/W
ALIGN_PCOMMA_DET
0057h
[15:0]
R/W
TXDLY_LCFG
0058h
[15:0]
R/W
0059h
[15:0]
005Ah
0061h
0061h
[5:2]
[5:2]
R/W
R/W
RX_CM_TRIM
[0]
[3:0]
RX_CM_TRIM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[3:0]
japan.xilinx.com
289
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0061h
DRP ビ ッ ト
[1:0]
R/W
R/W
属性名
RX_CM_SEL
属性ビ ッ ト
[1:0]
DRP の
エン コー ド
0
0
1
1
2
2
3
3
0
0
1
1
0061h
[10]
R/W
RX_CM_BUF_PD
0062h
[12:9]
R/W
RX_SUM_IREF_TUNE
[3:0]
0-15
0-15
0062h
[6:3]
R/W
RX_SUM_VCMTUNE
[3:0]
0-15
0-15
0062h
[2:0]
R/W
RX_SUM_VREF_TUNE
[2:0]
0-7
0-7
[14]
R/W
RX_SUM_DFETAPREP_EN
[0]
0
0
0062h
1
1
[13]
R/W
RX_SUM_VCM_OVWR
[0]
0
0
0062h
1
1
1
0
2
1
4
2
8
3
16
4
32
5
ENCODED
0
DECODED
1
0
0
1
1
1
0
2
1
3
2
4
3
5
4
6
5
7
6
8
7
9
8
0063h
[2:0]
R/W
RXOUT_DIV
[0]
属性の
エン コー ド
[2:0]
0063h
[15]
R/W
CBCC_DATA_SOURCE_SEL
[0]
0063h
[14]
R/W
OOB_PWRUP
[0]
0064h
[15:11]
R/W
RX_SIG_VALID_DLY
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[4:0]
290
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0064h
0064h
0064h
DRP ビ ッ ト
[15:11]
[10:9]
[7:4]
R/W
R/W
R/W
R/W
属性名
RX_SIG_VALID_DLY
RXSLIDE_MODE
RXSLIDE_AUTO_WAIT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[4:0]
[1:0]
[3:0]
属性の
エン コー ド
DRP の
エン コー ド
10
9
11
10
12
11
13
12
14
13
15
14
16
15
17
16
18
17
19
18
20
19
21
20
22
21
23
22
24
23
25
24
26
25
27
26
28
27
29
28
30
29
31
30
32
31
OFF
0
AUTO
1
PCS
2
PMA
3
1
1
2
2
3
3
4
4
5
5
6
6
7
7
291
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0064h
0064h
DRP ビ ッ ト
[7:4]
[2:1]
R/W
R/W
R/W
属性名
RXSLIDE_AUTO_WAIT
RX_XCLK_SEL
属性ビ ッ ト
[3:0]
[1:0]
0064h
[3]
R/W
RXBUF_EN
[0]
0064h
[0]
R/W
RXGEARBOX_EN
[0]
0064h
[8]
R/W
RXPRBS_ERR_LOOPBACK
[0]
0065h
[15:10]
R/W
RXBUF_THRESH_OVFLW
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
RXDES
0
RXUSR
1
RXPMA
2
FALSE
0
TRUE
1
FALSE
0
TRUE
1
0-1
0-1
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
292
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0065h
DRP ビ ッ ト
[15:10]
R/W
R/W
属性名
RXBUF_THRESH_OVFLW
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
293
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0065h
0065h
0066h
DRP ビ ッ ト
[15:10]
[9:0]
[11:6]
R/W
R/W
R/W
R/W
属性名
RXBUF_THRESH_OVFLW
DMONITOR_CFG0
RXBUF_THRESH_UNDFLW
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
[9:0]
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
0-1023
0-1023
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
294
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0066h
DRP ビ ッ ト
[11:6]
R/W
R/W
属性名
RXBUF_THRESH_UNDFLW
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
295
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0066h
0066h
0066h
DRP ビ ッ ト
[11:6]
[3:2]
[1:0]
R/W
R/W
R/W
R/W
属性名
RXBUF_THRESH_UNDFLW
RX_WIDEMODE_CDR
RX_INT_DATAWIDTH
属性ビ ッ ト
[5:0]
[1:0]
[1:0]
属性の
エン コー ド
DRP の
エン コー ド
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
0-3
0-3
0
0
1
1
2
2
FALSE
0
TRUE
1
0
0
1
1
FALSE
0
TRUE
1
FALSE
0
TRUE
1
FALSE
0
TRUE
1
FALSE
0
TRUE
1
0066h
[4]
R/W
RX_DISPERR_SEQ_MATCH
[0]
0066h
[5]
R/W
RX_CLKMUX_EN
[0]
0066h
[12]
R/W
RXBUF_RESET_ON_CB_CHANGE
[0]
0066h
[15]
R/W
RXBUF_THRESH_OVRD
[0]
0066h
[13]
R/W
RXBUF_RESET_ON_RATE_CHANGE
[0]
0066h
[14]
R/W
RXBUF_RESET_ON_COMMAALIGN
[0]
0067h
[15:12]
R/W
RXBUF_EIDLE_HI_CNT
[3:0]
0-15
0-15
0067h
[7:4]
R/W
RXBUF_EIDLE_LO_CNT
[3:0]
0-15
0-15
0067h
[10]
R/W
RX_DFE_LPM_HOLD_DURING_EIDLE
[0]
0-1
0-1
[3]
R/W
RXBUF_RESET_ON_EIDLE
[0]
FALSE
0
0067h
TRUE
1
0067h
[11]
R/W
RXCDR_HOLD_DURING_EIDLE
[0]
0-1
0-1
0067h
[1]
R/W
RXCDR_PH_RESET_ON_EIDLE
[0]
0-1
0-1
0067h
[2]
R/W
RXCDR_FR_RESET_ON_EIDLE
[0]
0-1
0-1
[0]
R/W
RXBUF_ADDR_MODE
[0]
FULL
0
0067h
FAST
1
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
296
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
SATA_BURST_VAL
[2:0]
0-7
0-7
R/W
SATA_BURST_SEQ_LEN
[3:0]
0-15
0-15
R/W
SATA_EIDLE_VAL
[2:0]
0-7
0-7
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
DRP ア ド レ ス
DRP ビ ッ ト
R/W
0068h
[15:13]
R/W
0068h
[7:4]
0068h
[2:0]
0069h
[15:10]
R/W
属性名
SATA_MIN_BURST
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[5:0]
297
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0069h
0069h
DRP ビ ッ ト
[15:10]
[6:1]
R/W
R/W
R/W
属性名
SATA_MIN_BURST
SAS_MIN_COM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[5:0]
[5:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
1
1
2
2
298
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0069h
DRP ビ ッ ト
[6:1]
R/W
R/W
属性名
SAS_MIN_COM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[5:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
299
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0069h
006Ah
DRP ビ ッ ト
[6:1]
[15:10]
R/W
R/W
R/W
属性名
SAS_MIN_COM
[5:0]
SATA_MIN_INIT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[5:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
1
1
2
2
3
3
4
4
5
5
6
6
7
7
300
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ah
DRP ビ ッ ト
[15:10]
R/W
R/W
属性名
SATA_MIN_INIT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[5:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
301
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ah
006Ah
DRP ビ ッ ト
[15:10]
[6:1]
R/W
R/W
R/W
属性名
SATA_MIN_INIT
[5:0]
SATA_MIN_WAKE
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
japan.xilinx.com
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
302
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ah
DRP ビ ッ ト
[6:1]
R/W
R/W
属性名
SATA_MIN_WAKE
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
303
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ah
006Bh
DRP ビ ッ ト
[6:1]
[15:10]
R/W
R/W
R/W
属性名
SATA_MIN_WAKE
SATA_MAX_BURST
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
304
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Bh
DRP ビ ッ ト
[15:10]
R/W
R/W
属性名
SATA_MAX_BURST
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
305
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Bh
006Bh
DRP ビ ッ ト
[15:10]
[6:0]
R/W
R/W
R/W
属性名
SATA_MAX_BURST
SAS_MAX_COM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[5:0]
[6:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
306
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Bh
DRP ビ ッ ト
[6:0]
R/W
R/W
属性名
SAS_MAX_COM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[6:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
307
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Bh
DRP ビ ッ ト
[6:0]
R/W
R/W
属性名
SAS_MAX_COM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[6:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
57
57
58
58
59
59
60
60
61
61
62
62
63
63
64
64
65
65
66
66
67
67
68
68
69
69
70
70
71
71
72
72
73
73
74
74
75
75
76
76
77
77
78
78
79
79
80
80
81
81
82
82
83
83
84
84
85
85
86
86
87
87
88
88
89
89
90
90
308
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Bh
DRP ビ ッ ト
[6:0]
R/W
R/W
属性名
SAS_MAX_COM
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[6:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
91
91
92
92
93
93
94
94
95
95
96
96
97
97
98
98
99
99
100
100
101
101
102
102
103
103
104
104
105
105
106
106
107
107
108
108
109
109
110
110
111
111
112
112
113
113
114
114
115
115
116
116
117
117
118
118
119
119
120
120
121
121
122
122
123
123
124
124
309
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Bh
006Ch
DRP ビ ッ ト
[6:0]
[15:10]
R/W
R/W
R/W
属性名
SAS_MAX_COM
[6:0]
SATA_MAX_INIT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
japan.xilinx.com
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
125
125
126
126
127
127
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
310
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ch
006Ch
DRP ビ ッ ト
[15:10]
[6:1]
R/W
R/W
R/W
属性名
SATA_MAX_INIT
SATA_MAX_WAKE
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
1
1
2
2
311
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ch
DRP ビ ッ ト
[6:1]
R/W
R/W
属性名
SATA_MAX_WAKE
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[5:0]
属性の
エン コー ド
DRP の
エン コー ド
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
312
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Ch
006Dh
DRP ビ ッ ト
[6:1]
[7:3]
R/W
R/W
R/W
属性名
SATA_MAX_WAKE
RX_CLK25_DIV
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
属性ビ ッ ト
[5:0]
[4:0]
japan.xilinx.com
属性の
エン コー ド
DRP の
エン コー ド
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
62
62
63
63
1
0
2
1
3
2
4
3
5
4
6
5
7
6
313
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
006Dh
DRP ビ ッ ト
[7:3]
R/W
R/W
属性名
RX_CLK25_DIV
属性ビ ッ ト
[4:0]
属性の
エン コー ド
DRP の
エン コー ド
8
7
9
8
10
9
11
10
12
11
13
12
14
13
15
14
16
15
17
16
18
17
19
18
20
19
21
20
22
21
23
22
24
23
25
24
26
25
27
26
28
27
29
28
30
29
31
30
32
31
006Eh
[15:0]
R/W
TXPHDLY_CFG0
[15:0]
0–65535
0–65535
006Fh
[15:0]
R/W
TXPHDLY_CFG1
[15:0]
0–65535
0–65535
0070h
[15:0]
R/W
TXDLY_CFG
[15:0]
0–65535
0–65535
0071h
[6:2]
R/W
TXPH_MONITOR_SEL
[4:0]
0-31
0-31
0071h
[1:0]
R/W
TAPDLY_SET_TX
[1:0]
0-3
0-3
0072h
[15:0]
R/W
RXCDR_LOCK_CFG2
[15:0]
0–65535
0–65535
0073h
[15:0]
R/W
TXPH_CFG
[15:0]
0–65535
0–65535
0074h
[14:0]
R/W
TERM_RCAL_CFG
[14:0]
0-32767
0-32767
0075h
[15:0]
R/W
RXDFE_HF_CFG1
[15:0]
0–65535
0–65535
0076h
[15:4]
R/W
PD_TRANS_TIME_FROM_P2
[11:0]
0-4095
0-4095
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
314
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
TERM_RCAL_OVRD
[2:0]
0-7
0-7
R/W
PD_TRANS_TIME_NONE_P2
[7:0]
0-255
0-255
[7:0]
R/W
PD_TRANS_TIME_TO_P2
[7:0]
0-255
0-255
0078h
[15:8]
R/W
TRANS_TIME_RATE
[7:0]
0-255
0-255
0079h
[15:8]
R/W
TST_RSV0
[7:0]
0-255
0-255
0079h
[7:0]
R/W
TST_RSV1
[7:0]
0-255
0-255
1
0
2
1
3
2
4
3
5
4
6
5
7
6
8
7
9
8
10
9
11
10
12
11
13
12
14
13
15
14
16
15
17
16
18
17
19
18
20
19
21
20
22
21
23
22
24
23
25
24
26
25
27
26
DRP ア ド レ ス
DRP ビ ッ ト
R/W
0076h
[3:1]
R/W
0077h
[15:8]
0077h
007Ah
[15:11]
R/W
属性名
TX_CLK25_DIV
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
[4:0]
japan.xilinx.com
315
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
007Ah
007Ah
DRP ビ ッ ト
[15:11]
[3:0]
R/W
R/W
R/W
属性名
TX_CLK25_DIV
属性ビ ッ ト
[4:0]
TX_DATA_WIDTH
[3:0]
属性の
エン コー ド
DRP の
エン コー ド
28
27
29
28
30
29
31
30
32
31
16
2
20
3
32
4
40
5
64
6
80
7
128
8
160
9
TXOUT
0
TXUSR
1
007Ah
[10]
R/W
TX_XCLK_SEL
[0]
007Bh
[15:10]
R/W
TX_DEEMPH0
[5:0]
0-63
0-63
007Bh
[7:2]
R/W
TX_DEEMPH1
[5:0]
0-63
0-63
1
0
2
1
4
2
8
3
16
4
32
5
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
LOW
0
HIGH
1
FALSE
0
TRUE
1
007Ch
007Ch
[10:8]
[5:3]
R/W
R/W
TXOUT_DIV
[2:0]
TX_RXDETECT_REF
[2:0]
007Ch
[2]
R/W
TXFIFO_ADDR_CFG
[0]
007Ch
[13]
R/W
TXGEARBOX_EN
[0]
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
316
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性の
エン コー ド
DRP の
エン コー ド
FALSE
0
TRUE
1
FALSE
0
TRUE
1
[0]
0-1
0-1
[13:0]
0-16383
0-16383
DIRECT
0
PIPE
1
PIPEGEN3
2
DRP ア ド レ ス
DRP ビ ッ ト
R/W
007Ch
[7]
R/W
TXBUF_EN
[0]
007Ch
[6]
R/W
TXBUF_RESET_ON_RATE_CHANGE
[0]
007Ch
[14]
R/W
TX_MAINCURSOR_SEL
007Dh
[15:2]
R/W
TX_RXDETECT_CFG
007Eh
[12:8]
R/W
属性名
TX_DRIVE_MODE
属性ビ ッ ト
[4:0]
007Eh
[7:5]
R/W
TX_EIDLE_ASSERT_DELAY
[2:0]
0-7
0-7
007Eh
[4:2]
R/W
TX_EIDLE_DEASSERT_DELAY
[2:0]
0-7
0-7
[15]
R/W
TX_CLKMUX_EN
[0]
0
0
007Eh
1
1
[14]
R/W
TX_LOOPBACK_DRIVE_HIZ
[0]
FALSE
0
007Eh
TRUE
1
0084h
[15:0]
R/W
RXDFE_HD_CFG1
0–65535
0–65535
0
0
1
1
2
2
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
0085h
0089h
[11:10]
[7:0]
R/W
R/W
TX_INT_DATAWIDTH
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[15:0]
[1:0]
[7:0]
317
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
28
28
29
29
30
30
31
31
32
32
33
33
34
34
35
35
36
36
37
37
38
38
39
39
40
40
41
41
42
42
43
43
44
44
45
45
46
46
47
47
48
48
49
49
50
50
51
51
52
52
53
53
54
54
55
55
56
56
57
57
58
58
59
59
60
60
61
61
318
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
62
62
63
63
64
64
65
65
66
66
67
67
68
68
69
69
70
70
71
71
72
72
73
73
74
74
75
75
76
76
77
77
78
78
79
79
80
80
81
81
82
82
83
83
84
84
85
85
86
86
87
87
88
88
89
89
90
90
91
91
92
92
93
93
94
94
95
95
319
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
96
96
97
97
98
98
99
99
100
100
101
101
102
102
103
103
104
104
105
105
106
106
107
107
108
108
109
109
110
110
111
111
112
112
113
113
114
114
115
115
116
116
117
117
118
118
119
119
120
120
121
121
122
122
123
123
124
124
125
125
126
126
127
127
128
128
129
129
320
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
130
130
131
131
132
132
133
133
134
134
135
135
136
136
137
137
138
138
139
139
140
140
141
141
142
142
143
143
144
144
145
145
146
146
147
147
148
148
149
149
150
150
151
151
152
152
153
153
154
154
155
155
156
156
157
157
158
158
159
159
160
160
161
161
162
162
163
163
321
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
164
164
165
165
166
166
167
167
168
168
169
169
170
170
171
171
172
172
173
173
174
174
175
175
176
176
177
177
178
178
179
179
180
180
181
181
182
182
183
183
184
184
185
185
186
186
187
187
188
188
189
189
190
190
191
191
192
192
193
193
194
194
195
195
196
196
197
197
322
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
198
198
199
199
200
200
201
201
202
202
203
203
204
204
205
205
206
206
207
207
208
208
209
209
210
210
211
211
212
212
213
213
214
214
215
215
216
216
217
217
218
218
219
219
220
220
221
221
222
222
223
223
224
224
225
225
226
226
227
227
228
228
229
229
230
230
231
231
323
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
0089h
DRP ビ ッ ト
[7:0]
R/W
R/W
属性名
RXPRBS_LINKACQ_CNT
属性ビ ッ ト
[7:0]
属性の
エン コー ド
DRP の
エン コー ド
232
232
233
233
234
234
235
235
236
236
237
237
238
238
239
239
240
240
241
241
242
242
243
243
244
244
245
245
246
246
247
247
248
248
249
249
250
250
251
251
252
252
253
253
254
254
255
255
008Ah
[6:5]
R/W
RXCFOKDONE_SRC
[1:0]
0-3
0-3
008Ah
[4:0]
R/W
RXOSCALRESET_TIME
[4:0]
0-31
0-31
008Ah
[8]
R/W
RXSYNC_SKIP_DA
[0]
0-1
0-1
008Ah
[9]
R/W
TXSYNC_SKIP_DA
[0]
0-1
0-1
008Ah
[11]
R/W
A_RXOSCALRESET
[0]
0-1
0-1
008Ah
[12]
R/W
TX_IDLE_DATA_ZERO
[0]
0-1
0-1
[10]
R/W
RXOOB_CLK_CFG
[0]
PMA
0
008Ah
FABRIC
1
008Ah
[13]
R/W
TXSYNC_OVRD
[0]
0-1
0-1
008Ah
[15]
R/W
TX_PMADATA_OPT
[0]
0-1
0-1
008Ah
[14]
R/W
RXSYNC_OVRD
[0]
0-1
0-1
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
324
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
DRP ビ ッ ト
R/W
008Bh
[10]
R/W
008Bh
[9]
R/W
008Ch
[11:10]
R/W
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
TXSYNC_MULTILANE
[0]
0-1
0-1
RXSYNC_MULTILANE
[0]
0-1
0-1
0
0
1
1
2
2
3
3
属性名
RX_TUNE_AFE_OS
[1:0]
008Ch
[15]
R/W
ACJTAG_MODE
[0]
0-1
0-1
008Ch
[12]
R/W
RESET_POWERSAVE_DISABLE
[0]
0-1
0-1
008Ch
[13]
R/W
ACJTAG_RESET
[0]
0-1
0-1
008Ch
[14]
R/W
ACJTAG_DEBUG_MODE
[0]
0-1
0-1
008Dh
[15:0]
R/W
RXDFELPM_KL_CFG2
[15:0]
0–65535
0–65535
008Eh
[15:0]
R/W
RXDFE_VP_CFG0
[15:0]
0–65535
0–65535
008Fh
[15:0]
R/W
RXDFE_VP_CFG1
[15:0]
0–65535
0–65535
0090h
[15:0]
R/W
RXDFE_UT_CFG1
[15:0]
0–65535
0–65535
0091h
[15:0]
R/W
ADAPT_CFG0
[15:0]
0–65535
0–65535
0092h
[15:0]
R/W
ADAPT_CFG1
[15:0]
0–65535
0–65535
0093h
[15:0]
R/W
RXCFOK_CFG0
[15:0]
0–65535
0–65535
[11]
R/W
ES_CLK_PHASE_SEL
[0]
0
0
0094h
1
1
0094h
[10]
R/W
USE_PCS_CLK_PHASE_SEL
[0]
0-1
0-1
0095h
[15:0]
R/W
PMA_RSV1
[15:0]
0–65535
0–65535
0097h
[8:2]
R/W
RX_EYESCAN_VS_CODE
[6:0]
0-127
0-127
0097h
[1:0]
R/W
RX_EYESCAN_VS_RANGE
[1:0]
0-3
0-3
0097h
[10]
R/W
RX_EYESCAN_VS_NEG_DIR
[0]
0-1
0-1
[9]
R/W
RX_EYESCAN_VS_UT_SIGN
[0]
0
0
0097h
1
1
[11]
R/W
RX_CAPFF_SARC_ENB
[0]
0
0
0097h
1
1
0097h
[12]
R/W
RX_AFE_CM_EN
[0]
0-1
0-1
0098h
[15:0]
R/W
RXDFE_HE_CFG1
[15:0]
0–65535
0–65535
0099h
[10:8]
R/W
TXPI_SYNFREQ_PPM
[2:0]
0-7
0-7
[7]
R/W
TXPI_PPMCLK_SEL
[0]
TXUSRCLK
0
0099h
TXUSRCLK2
1
0099h
[6]
R/W
TXPI_INVSTROBE_SEL
[0]
0-1
0-1
0099h
[3]
R/W
TXPI_LPM
[0]
0-1
0-1
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
325
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
DRP ビ ッ ト
R/W
0099h
[5]
R/W
009Bh
009Bh
009Bh
009Bh
[9:8]
[7:5]
[10]
[15]
R/W
R/W
R/W
R/W
属性名
TXPI_GRAY_SEL
RX_DFE_KL_LPM_KH_CFG0
RX_DFE_KL_LPM_KH_CFG1
RX_DFELPM_CFG1
RX_DFELPM_KLKH_AGC_STUP_EN
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
[0]
0-1
0-1
0
0
1
1
2
2
3
3
1
1
2
2
3
3
4
4
5
5
6
6
7
7
0
0
1
1
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
[1:0]
[2:0]
[0]
[0]
009Ch
[12:11]
R/W
TXPI_CFG0
[1:0]
0-3
0-3
009Ch
[10:9]
R/W
TXPI_CFG1
[1:0]
0-3
0-3
009Ch
[8:7]
R/W
TXPI_CFG2
[1:0]
0-3
0-3
009Ch
[6]
R/W
TXPI_CFG3
[0]
0-1
0-1
009Ch
[5]
R/W
TXPI_CFG4
[0]
0-1
0-1
009Dh
[15:0]
R/W
RXPI_CFG
[15:0]
0–65535
0–65535
009Eh
[15:0]
R/W
RXDFE_UT_CFG0
[15:0]
0–65535
0–65535
009Fh
[15:0]
R/W
RXDFE_GC_CFG0
[15:0]
0–65535
0–65535
00A0h
[15:0]
R/W
RXDFE_GC_CFG1
[15:0]
0–65535
0–65535
00A1h
[15:0]
R/W
RXDFE_GC_CFG2
[15:0]
0–65535
0–65535
00A2h
[15:0]
R/W
RXCDR_CFG0_GEN3
[15:0]
0–65535
0–65535
00A3h
[15:0]
R/W
RXCDR_CFG1_GEN3
[15:0]
0–65535
0–65535
00A4h
[15:0]
R/W
RXCDR_CFG2_GEN3
[15:0]
0–65535
0–65535
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
326
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
RXCDR_CFG3_GEN3
[15:0]
0–65535
0–65535
R/W
RXCDR_CFG4_GEN3
[15:0]
0–65535
0–65535
[15:0]
R/W
RXCDR_CFG5_GEN3
[15:0]
0–65535
0–65535
00A8h
[15:0]
R/W
RXCDR_CFG5
[15:0]
0–65535
0–65535
00A9h
[15:0]
R/W
PCIE_RXPMA_CFG
[15:0]
0–65535
0–65535
00AAh
[15:0]
R/W
PCIE_TXPCS_CFG_GEN3
[15:0]
0–65535
0–65535
00ABh
[15:0]
R/W
PCIE_TXPMA_CFG
[15:0]
0–65535
0–65535
00ACh
[2:0]
R/W
PCS_RSVD1
[2:0]
0-7
0-7
00ADh
[12:11]
R/W
PLL_SEL_MODE_GEN3
[1:0]
0-3
0-3
00ADh
[10:9]
R/W
PLL_SEL_MODE_GEN12
[1:0]
0-3
0-3
00ADh
[1:0]
R/W
RXPI_SEL_LC
[1:0]
0-3
0-3
00ADh
[8]
R/W
RATE_SW_USE_DRP
[0]
0-1
0-1
00ADh
[2]
R/W
RXPI_VREFSEL
[0]
0-1
0-1
00ADh
[3]
R/W
RXPI_LPM
[0]
0-1
0-1
00AEh
[15:0]
R/W
RXDFE_H3_CFG0
[15:0]
0–65535
0–65535
00AFh
[10:0]
R/W
EVODD_PHI_CFG
[10:0]
0-2047
0-2047
00AFh
[13]
R/W
GM_BIAS_SELECT
[0]
0-1
0-1
00AFh
[14]
R/W
DFE_VCM_COMP_EN
[0]
0-1
0-1
00AFh
[15]
R/W
DFE_D_X_REL_POS
[0]
0-1
0-1
00B0h
[15:0]
R/W
RXDFE_H3_CFG1
[15:0]
0–65535
0–65535
00B1h
[15:0]
R/W
RXDFE_H4_CFG0
[15:0]
0–65535
0–65535
00B2h
[15:0]
R/W
RXDFE_H4_CFG1
[15:0]
0–65535
0–65535
00B3h
[15:0]
R/W
RXDFE_H5_CFG0
[15:0]
0–65535
0–65535
00B4h
[15:13]
R/W
PROCESS_PAR
[2:0]
0-7
0-7
00B4h
[11:8]
R/W
TEMPERATURE_PAR
[3:0]
0-15
0-15
00B4h
[7:5]
R/W
TX_MODE_SEL
[2:0]
0-7
0-7
00B4h
[4]
R/W
TX_SARC_LPBK_ENB
[0]
0-1
0-1
00B5h
[15:0]
R/W
RXDFE_H5_CFG1
[15:0]
0–65535
0–65535
00B6h
[15:10]
R/W
TX_DCD_CFG
[5:0]
0-63
0-63
00B6h
[5:0]
R/W
CPLL_CFG3
[5:0]
0-63
0-63
00B6h
[9]
R/W
TX_DCD_EN
[0]
0-1
0-1
00B6h
[8]
R/W
TX_EML_PHI_TUNE
[0]
0-1
0-1
00B7h
[15:0]
R/W
RXDFE_H6_CFG0
[15:0]
0–65535
0–65535
00B8h
[15:0]
R/W
RXDFE_H6_CFG1
[15:0]
0–65535
0–65535
00B9h
[15:0]
R/W
RXDFE_H7_CFG0
[15:0]
0–65535
0–65535
DRP ア ド レ ス
DRP ビ ッ ト
R/W
00A5h
[15:0]
R/W
00A6h
[15:0]
00A7h
属性名
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
327
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
DRP ア ド レ ス
00BAh
DRP ビ ッ ト
[6:2]
R/W
R/W
属性名
DDI_REALIGN_WAIT
属性ビ ッ ト
[4:0]
属性の
エン コー ド
DRP の
エン コー ド
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
24
25
25
26
26
27
27
28
28
29
29
30
30
31
31
00BAh
[6:2]
R/W
DDI_REALIGN_WAIT
[4:0]
00BCh
[15:0]
R/W
CPLL_CFG2
[15:0]
0–65535
0–65535
00BDh
[15:0]
R/W
RXPHSAMP_CFG
[15:0]
0–65535
0–65535
00BEh
[15:0]
R/W
RXPHSLIP_CFG
[15:0]
0–65535
0–65535
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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328
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
RXPHBEACON_CFG
[15:0]
0–65535
0–65535
R/W
RXDFE_H7_CFG1
[15:0]
0–65535
0–65535
[15:0]
R/W
RXDFE_H8_CFG0
[15:0]
0–65535
0–65535
00C2h
[15:0]
R/W
RXDFE_H8_CFG1
[15:0]
0–65535
0–65535
00C3h
[15:0]
R/W
PCIE_BUFG_DIV_CTRL
[15:0]
0–65535
0–65535
00C4h
[15:0]
R/W
PCIE_RXPCS_CFG_GEN3
[15:0]
0–65535
0–65535
00C5h
[15:0]
R/W
RXDFE_H9_CFG0
[15:0]
0–65535
0–65535
00C6h
[15:0]
R/W
RX_PROGDIV_CFG
[15:0]
0–65535
0–65535
00C7h
[15:0]
R/W
RXDFE_H9_CFG1
[15:0]
0–65535
0–65535
00C8h
[15:0]
R/W
RXDFE_HA_CFG0
[15:0]
0–65535
0–65535
00CAh
[9:0]
R/W
CHAN_BOND_SEQ_1_2
[9:0]
0-1023
0-1023
00CBh
[15:0]
R/W
CPLL_CFG0
[15:0]
0–65535
0–65535
00CCh
[15:0]
R/W
CPLL_CFG1
[15:0]
0–65535
0–65535
00CDh
[15:8]
R/W
CPLL_INIT_CFG1
[7:0]
0-255
0-255
[0]
R/W
DEC_MCOMMA_DETECT
[0]
FALSE
0
00CDh
TRUE
1
[1]
R/W
DEC_VALID_COMMA_ONLY
[0]
FALSE
0
00CDh
TRUE
1
00CEh
[15:0]
R/W
RXDFE_HA_CFG1
[15:0]
0–65535
0–65535
00CFh
[15:0]
R/W
RXDFE_HB_CFG0
[15:0]
0–65535
0–65535
00D0h
[6:4]
R/W
RX_DEGEN_CTRL
[2:0]
0-7
0-7
00D0h
[3:0]
R/W
RX_RESLOAD_CTRL
[3:0]
0-15
0-15
00D0h
[8]
R/W
RX_RESLOAD_OVRD
[0]
0-1
0-1
0
0
1
1
3
3
7
7
15
15
31
31
63
63
112
112
113
113
115
115
119
119
127
127
DRP ア ド レ ス
DRP ビ ッ ト
R/W
00BFh
[15:0]
R/W
00C0h
[15:0]
00C1h
00D1h
00D1h
[11:3]
[11:3]
R/W
R/W
属性名
RX_EXT_RL_CTRL
RX_EXT_RL_CTRL
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
[8:0]
[8:0]
329
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
RX_CTLE1_KHKL
[0]
0-1
0-1
R/W
RX_EN_CTLE_RCAL_B
[0]
0
0
1
1
[1]
R/W
RX_CTLE2_KHKL
[0]
0-1
0-1
00D1h
[0]
R/W
RX_CTLE3_AGC
[0]
0-1
0-1
00D3h
[4:2]
R/W
LPBK_BIAS_CTRL
[2:0]
0-7
0-7
00D3h
[13]
R/W
LPBK_EN_RCAL_B
[0]
0-1
0-1
00D3h
[1]
R/W
RX_XMODE_SEL
[0]
0-1
0-1
00D3h
[0]
R/W
ISCAN_CK_PH_SEL2
[0]
0-1
0-1
00D4h
[10:7]
R/W
LPBK_RG_CTRL
[3:0]
0-15
0-15
00D4h
[5]
R/W
TX_PI_SEL_QPLL0
[0]
0-1
0-1
00D4h
[6]
R/W
TX_PI_SEL_QPLL1
[0]
0-1
0-1
00DAh
[15:0]
R/W
ADAPT_CFG2
[15:0]
0–65535
0–65535
00DBh
[15:0]
R/W
RXCDR_LOCK_CFG3
[15:0]
0–65535
0–65535
00DEh
[15:0]
R/W
TXPH_CFG2
[15:0]
0–65535
0–65535
00DFh
[0]
R/W
AUTO_BW_SEL_BYPASS
[0]
0-1
0-1
00E0h
[1:0]
R/W
RXPI_STARTCODE
[1:0]
0-3
0-3
[9]
R/W
RXDFE_PWR_SAVING
[0]
0
0
00E0h
1
1
[5]
R/W
CTLE3_OCAP_EXT_EN
[0]
0
0
00E0h
1
1
00E1h
[0]
R/W
CAPBYPASS_FORCE
[0]
0-1
0-1
0
0
1
1
2
2
3
3
0
0
1
1
2
2
3
3
DRP ア ド レ ス
DRP ビ ッ ト
R/W
00D1h
[2]
R/W
00D1h
[12]
00D1h
00E2h
00E2h
[7:6]
[5:4]
R/W
R/W
属性名
TX_PREDRV_CTRL
TX_DRVMUX_CTRL
[1:0]
[1:0]
00E2h
[3:1]
R/W
TX_CLKREG_SET
[2:0]
0-7
0-7
00E2h
[0]
R/W
TX_CLKREG_PDB
[0]
0-1
0-1
00E7h
[15:0]
R/W
ES_QUALIFIER5
[15:0]
0–65535
0–65535
00E8h
[15:0]
R/W
ES_QUALIFIER6
[15:0]
0–65535
0–65535
00E9h
[15:0]
R/W
ES_QUALIFIER7
[15:0]
0–65535
0–65535
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
330
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
ES_QUALIFIER8
[15:0]
0–65535
0–65535
R/W
ES_QUALIFIER9
[15:0]
0–65535
0–65535
[15:0]
R/W
ES_QUAL_MASK5
[15:0]
0–65535
0–65535
00EDh
[15:0]
R/W
ES_QUAL_MASK6
[15:0]
0–65535
0–65535
00EEh
[15:0]
R/W
ES_QUAL_MASK7
[15:0]
0–65535
0–65535
00EFh
[15:0]
R/W
ES_QUAL_MASK8
[15:0]
0–65535
0–65535
00F0h
[15:0]
R/W
ES_QUAL_MASK9
[15:0]
0–65535
0–65535
00F1h
[15:0]
R/W
ES_SDATA_MASK5
[15:0]
0–65535
0–65535
00F2h
[15:0]
R/W
ES_SDATA_MASK6
[15:0]
0–65535
0–65535
00F3h
[15:0]
R/W
ES_SDATA_MASK7
[15:0]
0–65535
0–65535
00F4h
[15:0]
R/W
ES_SDATA_MASK8
[15:0]
0–65535
0–65535
00F5h
[15:0]
R/W
ES_SDATA_MASK9
[15:0]
0–65535
0–65535
00F7h
[15:0]
R/W
CKCAL1_CFG_3
[15:0]
0–65535
0–65535
00F8h
[15:0]
R/W
CKCAL2_CFG_3
[15:0]
0–65535
0–65535
00F9h
[15:0]
R/W
CKCAL2_CFG_4
[15:0]
0–65535
0–65535
00FAh
[0]
R/W
RX_VREG_PDB
[0]
0-1
0-1
00FAh
[5]
R/W
RX_DIV2_MODE_B
[0]
0-1
0-1
00FAh
[4]
R/W
RXPI_AUTO_BW_SEL_BYPASS
[0]
0-1
0-1
00FBh
[9:6]
R/W
LPBK_EXT_RCAL
[3:0]
0-15
0-15
0
0
1
1
2
2
3
3
0
0
1
1
2
2
3
3
0
0
1
1
DRP ア ド レ ス
DRP ビ ッ ト
R/W
00EAh
[15:0]
R/W
00EBh
[15:0]
00ECh
00FBh
00FBh
[5:4]
[2:1]
R/W
R/W
属性名
PREIQ_FREQ_BST
TX_PI_BIASSET
[1:0]
[1:0]
00FBh
[3]
R/W
TX_FIFO_BYP_EN
[0]
00FBh
[0]
R/W
TX_PI_DIV2_MODE_B
[0]
0-1
0-1
00FCh
[15:0]
R/W
TX_PHICAL_CFG0
[15:0]
0–65535
0–65535
00FDh
[15:0]
R/W
TX_PHICAL_CFG1
[15:0]
0–65535
0–65535
00FEh
[15:0]
R/W
TX_PHICAL_CFG2
[15:0]
0–65535
0–65535
00FFh
[15:0]
R/W
TX_PI_CFG0
[15:0]
0–65535
0–65535
0100h
[15:0]
R/W
TX_PI_CFG1
[15:0]
0–65535
0–65535
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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331
付録 B : GTY ト ラ ン シーバーの DRP ア ド レ ス マ ッ プ
表 B-2 : GTYE3_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プ (続き)
属性ビ ッ ト
属性の
エン コー ド
DRP の
エン コー ド
PMA_RSV0
[15:0]
0–65535
0–65535
R/W
RXPI_RSV0
[15:0]
0–65535
0–65535
[15:0]
R/W
TXPI_RSV0
[15:0]
0–65535
0–65535
0106h
[15:0]
R/W
LOOP0_CFG
[15:0]
0–65535
0–65535
0107h
[15:0]
R/W
LOOP1_CFG
[15:0]
0–65535
0–65535
0108h
[15:0]
R/W
LOOP2_CFG
[15:0]
0–65535
0–65535
0109h
[15:0]
R/W
LOOP3_CFG
[15:0]
0–65535
0–65535
010Ah
[15:0]
R/W
LOOP4_CFG
[15:0]
0–65535
0–65535
010Bh
[15:0]
R/W
LOOP5_CFG
[15:0]
0–65535
0–65535
010Ch
[15:0]
R/W
LOOP6_CFG
[15:0]
0–65535
0–65535
010Dh
[15:0]
R/W
LOOP7_CFG
[15:0]
0–65535
0–65535
010Eh
[15:0]
R/W
LOOP8_CFG
[15:0]
0–65535
0–65535
010Fh
[15:0]
R/W
LOOP9_CFG
[15:0]
0–65535
0–65535
0110h
[15:0]
R/W
LOOP10_CFG
[15:0]
0–65535
0–65535
0111h
[15:0]
R/W
LOOP11_CFG
[15:0]
0–65535
0–65535
0112h
[15:0]
R/W
LOOP12_CFG
[15:0]
0–65535
0–65535
0113h
[15:0]
R/W
LOOP13_CFG
[15:0]
0–65535
0–65535
0114h
[15:0]
R/W
CKCAL_RSVD0
[15:0]
0–65535
0–65535
0115h
[15:0]
R/W
CKCAL_RSVD1
[15:0]
0–65535
0–65535
0116h
[15:0]
R/W
CH_HSPMUX
[15:0]
0–65535
0–65535
DRP ア ド レ ス
DRP ビ ッ ト
R/W
0101h
[15:0]
R/W
0102h
[15:0]
0104h
属性名
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
japan.xilinx.com
332
付録 C
その他の リ ソ ースおよび法的通知
ザイ リ ン ク ス リ ソ ース
ア ンサー、 資料、 ダ ウ ン ロ ー ド 、 フ ォー ラ ム な ど のサポー ト リ ソ ース は、 ザ イ リ ン ク ス サポー ト サ イ ト を参照 し て
く だ さ い。
ザ イ リ ン ク ス の資料で使用 さ れてい る 技術用語については、 ザ イ リ ン ク ス用語集を参照 し て く だ さ い。
ソ リ ュ ーシ ョ ン セ ン タ ー
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ン ア シ ス タ ン ト 、 デザ イ ン ア ド バ イ ザ リ 、 ト ラ ブルシ ュ ー ト の ヒ ン ト な ど が含まれます。
参考資料
1.
『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG570)
2.
『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571)
3.
『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ リ ソ ース ユーザー ガ イ ド 』 (UG572)
4.
『UltraScale FPGAs Transceivers Wizard v1.0 : Vivado Design Suite 向け製品ガ イ ド 』 (PG182)
5.
『Vivado Design Suite ユーザー ガ イ ド : ロ ジ ッ ク シ ミ ュ レーシ ョ ン』 (UG900)
6.
UltraScale デバ イ ス デー タ シー ト :
7.
°
『UltraScale アーキ テ ク チ ャ お よ び製品概要』 (DS890)
°
『Virtex UltraScale アーキ テ ク チ ャ デー タ シー ト : DC 特性お よ び AC ス イ ッ チ特性』 (DS893)
『UltraScale アーキ テ ク チ ャ パ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575)
UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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333
付録 C : その他の リ ソ ースおよび法的通知
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UltraScale アーキテ ク チ ャ GTY ト ラ ン シーバー
UG578 (v1.0) 2014 年 6 月 23 日
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基礎物理学1 レポート No.3 4 月 21 日（火）出題 解答例 1．以下の問い

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Document 7415070

カナダ娘牛調査レポート 2015年2月

ザイリンクス、業界で初めて 20nm FPGA を量産へ移行

スライド 1

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講義ノート