RMLV0816BGBG データシート - Renesas Electronics

データシート
RMLV0816BGBG – 4S2
8Mbit 低消費電力 SRAM (512k word × 16bit)
R10DS0229JJ0100
Rev.1.00
2014.11.28
概要
RMLV0816BGBG は、524,288 ワード × 16 ビット構成の 8M ビットスタティック RAM です。
Advanced LPSRAM 技術を採用し、高密度、高性能、低消費電力を実現しております。したがって、
RMLV0816BGBG は、バッテリバックアップシステムに最適です。また、RMLV0816BGBG は、
48 ボールファインピッチ BGA（FBGA 0.75mm ボールピッチ）に収納されており、高密度実装に最適です。
特長
 3V 単一電源：2.4V ～ 3.6V
 アクセス時間：
─ 電源電圧 2.7V～3.6V 時：45ns (max.)
─ 電源電圧 2.4V～2.7V 時：55ns (max.)
 消費電流：
─ スタンバイ時：0.6µA (typ.)
 アクセスとサイクル時間が同じです。
 データ入力と出力が共通端子です。
─ スリーステート出力
 すべての入出力が、TTL コンパチブルです。
 バッテリバックアップ動作が可能です。
製品ラインアップ
Part Name
Power supply
Access time
2.7V to 3.6V
45 ns
2.4V to 2.7V
55 ns
RMLV0816BGBG-4S2
R10DS0229JJ0100 Rev.1.00
2014.11.28
Temperature
Range
Package
-40 ~ +85°C
48-ball FBGA with 0.75mm ball pitch
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データシート
ピン配置
1
2
3
4
5
6
A
LB#
OE#
A0
A1
A2
CS2
B
DQ15
UB#
A3
A4
CS1#
DQ0
C
DQ13 DQ14
A5
A6
DQ1
DQ2
D
Vss
DQ12
A17
A7
DQ3
Vcc
E
Vcc
DQ11
NC
A16
DQ4
Vss
F
DQ10
DQ9
A14
A15
DQ6
DQ5
G
DQ8
NC
A12
A13
WE#
DQ7
H
A18
A8
A9
A10
A11
NC
48-ball FBGA (TOP VIEW)
ピン説明
Pin name
VCC
VSS
A0 to A18
DQ0 to DQ15
CS1#
CS2
OE#
Power supply
Ground
Address input
Data input/output
Chip select 1
Chip select 2
Output enable
Function
WE#
LB#
UB#
NC
Write enable
Lower byte select
Upper byte select
No connection
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データシート
ブロックダイアグラム
A0
A1
ADDRESS
ROW
MEMORY ARRAY
BUFFER
DECODER
512k-word x16-bit
DQ0
DQ1
A18
DQ
BUFFER
DQ7
DATA
SENSE / WRITE AMPLIFIER
SELECTOR
DQ8
DQ9
DQ
COLUMN DECODER
BUFFER
CLOCK
DQ15
GENERATOR
CS2
CS1#
Vcc
UPPER or
LB#
LOWER BYTE
Vss
CONTROL
UB#
WE#
OE#
動作表
CS1#
CS2
WE#
OE#
UB#
LB#
DQ0 to DQ7
DQ8 to DQ15
Operation
H
X
X
X
X
X
High-Z
High-Z
Standby
X
L
X
X
X
X
High-Z
High-Z
Standby
X
X
X
X
H
H
High-Z
High-Z
Standby
L
H
H
L
L
L
Dout
Dout
Read
L
H
H
L
H
L
Dout
High-Z
Lower byte read
L
H
H
L
L
H
High-Z
Dout
Upper byte read
L
H
L
X
L
L
Din
Din
Write
L
Lower byte write
L
H
L
X
H
Din
High-Z
L
H
L
X
L
H
High-Z
Din
Upper byte write
H
H
H
X
X
High-Z
High-Z
Output disable
L
【注】1.
H: VIH L:VIL
X: VIH or VIL
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データシート
絶対最大定格
Parameter
Symbol
Power supply voltage relative to VSS
VCC
Terminal voltage on any pin relative to VSS
VT
Power dissipation
PT
Operation temperature
Topr
Storage temperature range
Tstg
Storage temperature range under bias
Tbias
【注】2. パルス半値幅 30ns 以下の場合、-3.0V (Min.)
3. 最大電圧 +4.6V
Value
-0.5 to +4.6
-0.5*2 to VCC+0.3*3
0.7
-40 to +85
-65 to +150
-40 to +85
unit
V
V
W
°C
°C
°C
DC 動作条件
Parameter
Supply voltage
Symbol
VCC
VSS
Input high voltage
VIH
Input low voltage
VIL
Min.
2.4
0
Typ.
3.0
0
─
Max.
3.6
0
VCC+0.2
Unit
V
V
V
2.0
2.2
Test conditions
Vcc=2.4V to 2.7V
─
VCC+0.2
V
Vcc=2.7V to 3.6V
Note
-0.2
─
0.4
V
Vcc=2.4V to 2.7V
4
-0.2
─
0.6
V
Vcc=2.7V to 3.6V
4
─
+85
°C
Ambient temperature range
Ta
-40
【注】4. パルス半値幅 30ns 以下の場合、-3.0V (Min.)
DC 特性
Parameter
Input leakage current
Output leakage current
Symbol
| ILI |
Min.
─
Typ.
─
Max.
1
Unit
A
| ILO |
─
─
1
A
─
20
*5
25
mA
─
25*5
30
mA
ICC2
─
2*5
3
mA
ISB
─
─
0.3
mA
─
0.6
2
A
─
2*6
4
A
─
─
7
A
─
─
10
A
VOH
2.4
─
─
V
VOH2
2.0
─
─
V
VOL
─
─
0.4
V
─
0.4
V
Average operating current
ICC1
Standby current
Standby current
*5
ISB1
Output high voltage
Output low voltage
VOL2
─
【注】5. VCC = 3.0V、Ta = +25℃における参考値
6. VCC = 3.0V、Ta = +40℃における参考値
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Test conditions
Vin = VSS to VCC
CS1# = VIH or CS2 = VIL or OE# = VIH
or WE# = VIL or LB# = UB# = VIH,
VI/O = VSS to VCC
Cycle = 55ns, duty =100%, II/O = 0mA,
CS1# = VIL, CS2 = VIH, Others = VIH/VIL
Cycle = 45ns, duty =100%, II/O = 0mA,
CS1# = VIL, CS2 = VIH, Others = VIH/VIL
Cycle = 1s, duty =100%, II/O = 0mA,
CS1# ≤ 0.2V, CS2 ≥ VCC-0.2V,
VIH ≥ VCC-0.2V, VIL ≤ 0.2V
CS2 = VIL, Others = VSS to VCC
Vin = VSS to VCC,
~+25°C
(1) CS2 ≤ 0.2V
or
~+40°C
(2) CS1# ≥ VCC-0.2V,
CS2 ≥ VCC-0.2V
~+70°C
or
(3)
LB# = UB# ≥ VCC-0.2V,
~+85°C
CS1# ≤ 0.2V, CS2 ≥ VCC-0.2V
IOH = -1mA
Vcc≥2.7V
IOH = -0.1mA
IOL = 2mA
Vcc≥2.7V
IOL = 0.1mA
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データシート
容量
(Ta =25°C, f =1MHz)
Parameter
Symbol
Min.
Typ.
Max.
Input capacitance
C in
─
─
8
Input / output capacitance
C I/O
─
─
10
【注】7. このパラメータは全数測定されたものではなく、サンプル値です。
Unit
pF
pF
Test conditions
Vin =0V
VI/O =0V
Note
7
7
AC 特性
測定条件(VCC = 2.4V ~ 3.6V, Ta = -40 ~ +85°C)
1.4V
 入力パルスレベル：
VIL = 0.4V, VIH = 2.4V (Vcc = 2.7V ~ 3.6 V)
VIL = 0.4V, VIH = 2.2V (Vcc = 2.4V ~ 2.7 V)
 入力上昇／下降時間：5ns
 入出力タイミング参照レベル：1.4V
 出力負荷：右図参照（スコープ、ジグ容量を含む）
RL = 500 ohm
DQ
CL = 30 pF
リードサイクル
Parameter
Read cycle time
Address access time
Chip select access time
Output enable to output valid
Output hold from address change
LB#, UB# access time
Chip select to output in low-Z
LB#, UB# enable to low-Z
Output enable to output in low-Z
Chip deselect to output in high-Z
LB#, UB# disable to high-Z
Output disable to output in high-Z
【注】 8.
9.
10.
Symbol
tRC
tAA
tACS1
tACS2
tOE
tOH
tBA
tCLZ1
tCLZ2
tBLZ
tOLZ
tCHZ1
tCHZ2
tBHZ
tOHZ
Vcc=2.7V to 3.6V
Vcc=2.4V to 2.7V
Min.
45
─
─
─
─
10
─
10
10
5
5
0
0
0
0
Min.
55
─
─
─
─
10
─
10
10
5
5
0
0
0
0
Max.
─
45
45
45
22
─
45
─
─
─
─
18
18
18
18
Max.
─
55
55
55
30
─
55
─
─
─
─
20
20
20
20
Unit
Note
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
8,9
8,9
8,9
8,9
8,9,10
8,9,10
8,9,10
8,9,10
このパラメータは全数測定されたものではなくサンプル値です。
温度、電圧条件が同一の場合には、tCHZ1 max は tCLZ1 min より小さく、tCHZ2 max は tCLZ2 min より小さく、
tBHZ max は tBLZ min より小さく、tOHZ max は tOLZ min より小さくなります。
tCHZ1、tCHZ2、tBHZ 、tOHZ は、DQ 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その
時の DQ 端子の電圧レベルには依りません。
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データシート
ライトサイクル
Parameter
Write cycle time
Address valid to write end
Chip select to write end
Write pulse width
LB#,UB# valid to write end
Address setup time to write start
Write recovery time from write end
Data to write time overlap
Data hold from write end
Output enable from write end
Output disable to output in high-Z
Write to output in high-Z
【注】11.
12.
13.
Symbol
tWC
tAW
tCW
tWP
tBW
tAS
tWR
tDW
tDH
tOW
tOHZ
tWHZ
Vcc=2.7V to 3.6V
Min.
45
35
35
35
35
0
0
25
0
5
0
0
Max.
─
─
─
─
─
─
─
─
─
─
18
18
Vcc=2.4V to 2.7V
Min.
55
50
50
40
50
0
0
25
0
5
0
0
Max.
─
─
─
─
─
─
─
─
─
─
20
20
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Note
11
12
12,13
12,13
tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のすべてが活性(アサ
ート)となった時点で規定され、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) が各々Low でかつ
(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます。
書込み終了は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のうちどれか一つで
も非活性(ネゲート)になった時点で規定されます。
このパラメータは全数測定されたものではなくサンプル値です。
tOHZ、tWHZ は、DQ 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の DQ 端子
の電圧レベルには依りません。
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タイミング波形
リードサイクル
tRC
Valid address
A0~18
tAA
tACS1
CS1#
tCLZ1 *15,16
CS2
tCHZ1 *14,15,16
tACS2
tCLZ2 *15,16
tCHZ2 *14,15,16
tBA
LB#,UB#
tBLZ *15,16
WE#
tBHZ *14,15,16
VIH
WE# = “H” level
tOHZ *14,15,16
tOE
OE#
tOLZ
DQ0~15
High impedance
tOH
*15,16
Valid Data
tCHZ1、tCHZ2、tBHZ、tOHZ は、DQ 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時
の DQ 端子の電圧レベルには依りません。
15. このパラメータは全数測定されたものではなくサンプル値です。
16. 温度、電圧条件が同一の場合には、tCHZ1 max は tCLZ1 min より小さく、tCHZ2 max は tCLZ2 min より小さく、
tBHZ max は tBLZ min より小さく、tOHZ max は tOLZ min より小さくなります。
【注】14.
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ライトサイクル(1) (WE#クロック、ライト時 OE# = ”H” )
tWC
Valid address
A0~18
tCW
CS1#
CS2
tCW
tBW
LB#,UB#
tWR
tAW
tWP
WE#
tAS
OE#
tWHZ *18,19
tOHZ *18,19
DQ0~15
【注】17.
18.
19.
20.
*17
*20
tDW
tDH
Valid Data
tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のすべてが活性(アサ
ート)となった時点で規定され、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) が各々Low でかつ
(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます。
書込み終了は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のうちどれか一つで
も非活性(ネゲート)になった時点で規定されます。
tOHZ、tWHZ は、DQ 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の DQ 端子
の電圧レベルには依りません。
このパラメータは全数測定されたものではなくサンプル値です。
この期間中、メモリ側の DQ 端子はロウ・インピーダンス(Low-Z)になっており、システム側から入力信号を
DQ 端子に印加してはなりません。
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ライトサイクル(2) (WE#クロック、OE# = ”L” )
tWC
Valid address
A0~18
tCW
CS1#
CS2
tCW
tBW
LB#,UB#
tAW
tWR
tWP *21
WE#
OE#
OE# = “L” level
tAS
VIL
tWHZ *22,23
DQ0~15
*24
tOW
Valid Data
tDW
*24
tDH
【注】21. tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のすべてが活性(アサ
ート)となった時点で規定され、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) が各々Low でかつ
(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます。
書込み終了は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のうちどれか一つで
も非活性(ネゲート)になった時点で規定されます。
22. tWHZ は、DQ 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の DQ 端子の電圧
レベルには依りません。
23. このパラメータは全数測定されたものではなくサンプル値です。
24. この期間中、メモリ側の DQ 端子はロウ・インピーダンス(Low-Z)になっており、システム側から入力信号を
DQ 端子に印加してはなりません。
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ライトサイクル(3) (CS1#,CS2 クロック)
tWC
Valid address
A0~18
tAW
tAS
tCW
tAS
tCW
tWR
CS1#
CS2
tBW
LB#,UB#
tWP *25
WE#
OE#
VIH
OE# = “H” level
tDW
DQ0~15
【注】25.
tDH
Valid
Valid Data
Data
tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のすべてが活性(アサ
ート)となった時点で規定され、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) が各々Low でかつ
(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます。
書込み終了は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のうちどれか一つで
も非活性(ネゲート)になった時点で規定されます。
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ライトサイクル(4) (LB#,UB# クロック)
tWC
Valid address
A0~18
tAW
tCW
CS1#
tCW
CS2
tAS
tWR
tBW
LB#,UB#
tWP *26
WE#
OE#
VIH
OE# = “H” level
tDW
DQ0~15
【注】26.
tDH
Valid Data
tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のすべてが活性(アサ
ート)となった時点で規定され、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) が各々Low でかつ
(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます。
書込み終了は、(CS1#)、(WE#)、(LB#と UB#の両方またはどちらか一方) および (CS2) のうちどれか一つで
も非活性(ネゲート)になった時点で規定されます。
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データ保持特性
Parameter
VCC for data retention
Data retention current
Symbol
VDR
Min.
Typ.
Max.
Unit
Test conditions*29
1.5
─
3.6
V
Vin ≥ 0V,
(1) CS2 ≤ 0.2V
or
(2) CS1# ≥ VCC-0.2V, CS2 ≥ VCC-0.2V
or
(3) LB# = UB# ≥ VCC-0.2V,
CS1# ≤ 0.2V, CS2 ≥ VCC-0.2V
─
0.6*27
2
A
~+25°C
─
2*28
4
A
~+40°C
─
─
7
A
~+70°C
─
─
10
A
~+85°C
ICCDR
VCC = 3.0V, Vin ≥ 0V,
(1) CS2 ≤ 0.2V
or
(2) CS1# ≥ VCC-0.2V,
CS2 ≥ VCC-0.2V
or
(3) LB# = UB# ≥ VCC-0.2V,
CS1# ≤ 0.2V,
CS2 ≥ VCC-0.2V
Chip deselect time to data retention
tCDR
0
─
─
ns
See retention waveform.
Operation recovery time
tR
5
─
─
ms
【注】27. VCC = 3.0V、Ta = +25℃における参考値
28. VCC = 3.0V、Ta = +40℃における参考値
29. CS2 ピンは、アドレスバッファ、WE#バッファ、CS1#バッファ、OE#バッファ、LB#バッファ、UB#バッファ、
Din バッファを制御します。CS2 がデータ保持モードを制御する場合、入力レベル（アドレス、WE#、CS1#、
OE#、LB#、UB#、DQ）は High-Z 状態にしてもかまいません。CS1#がデータ保持モードを制御する場合、
CS2 は CS2 ≥ VCC-0.2V または CS2 ≤ 0.2V でなければなりません。他の入力レベル（アドレス、WE#、OE#、
LB#、UB#、DQ）は High-Z 状態にしてもかまいません。
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データ保持タイミング波形(1) (CS1# Controlled)
CS1# コントロール
VCC
tCDR
2.4V
2.4V
tR
VDR
2.0V
2.0V
CS1# ≥ VCC - 0.2V
CS1#
データ保持タイミング波形(2) (CS2 Controlled)
CS2 コントロール
VCC
tCDR
CS2
2.4V
2.4V
tR
VDR
0.4V
0.4V
CS2 ≤ 0.2V
データ保持タイミング波形(3) (LB#,UB# Controlled)
LB#,UB# コントロール
VCC
tCDR
2.0V
2.4V
2.4V
VDR
tR
2.0V
LB#,UB# ≥ VCC - 0.2V
LB#,UB#
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改訂記録
Rev.
発行日
ページ
1.00
2014.11.28
─
改訂内容
ポイント
正式版
すべての商標および登録商標は，それぞれの所有者に帰属します。
C-1
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