● flipflip-flop (FF) の発振現象と発振現象と同期化下図で下図で『○部に↑』は、 flipflip-flop(FF) 回路部であることを回路部であることを示であることを示し、『ck 『 ck』 ck』信号の信号の立ち上り時 ('0'から ('0'から'1' から'1'へ '1'への変化時) 変化時)に『data』 data』信号( 信号(の値)を内部に内部に取りこむ( りこむ(保持する保持する) する)ものとします。ものとします。 FF に正しく data を取りこみ、りこみ、保持させる保持させるためさせるためにはためには、には、『data 『datadata-setup(Tsu)時間 setup(Tsu)時間』時間』(ck 信号の信号の立ち上りに先りに先だって確定って確定していなければならない確定していなければならない時間していなければならない時間) 時間)と『datadata-hold(Thd)時間 hold(Thd)時間』時間』(ck 信号の信号の立ち上り後も確定していなけれ確定していなければならない時間ばならない時間) 時間)の両方で両方で、その最小規定その最小規定を最小規定を守らないと q_出力 q_出力が出力が発振し発振し、 '1'か '1'か'0'のどちらの '0'のどちらの状態のどちらの状態に状態に落ち着不定となとなりますります。これは、くかがが不定となります。これは、FF を作るフィードバック回路フィードバック回路の回路の遅延時間遅延時間の時間の遅さによるものです。よるものです。くか発振期間(Tvib) 発振期間(Tvib)は (Tvib)は、ＴＴＬ素子ＴＴＬ素子で素子で数１０ナノ１０ナノ秒ナノ秒、ＣＭＯＳ素子ＣＭＯＳ素子で素子で数マイクロ秒マイクロ秒程度と程度と報告されています報告されています。されています。『発振』発振』が他の論理素子に論理素子に伝わって行わって行くと、くと、誤動作( 誤動作(事故) 事故)の原因となる原因となるのでとなるので、ので、外部から外部から入から入ってくる信号ってくる信号を信号を自分勝手なタイミングで自分勝手なタイミングで取なタイミングで取り込む場合には場合には『には『二段取り二段取り込み』などの方法などの方法で方法で、入口部で入口部で自分のタイミングに自分のタイミングに合のタイミングに合わせた信号せた信号に信号に作り変えます。えます。この処置この処置を処置を『同期化』同期化』と呼びます。びます。このような発振現象発振現象を現象を知らないで、不具合( 不具合(事故) 事故)に頭を悩ましている人もいます。電子回路設計確実なタイミング設計タイミング設計』設計』が最も重要な重要なのです。電子回路設計で設計では『 FF での確実な ck data q [正しい動作しい動作] 動作] data Tsu don't_Care(どのような don't_Care(どのような値どのような値でもよい) でもよい) '1' '0' Thd ck Tck q '1' '0' Tco [誤動作の誤動作の原因：原因：発振現象] 発振現象] data Tsu don't_Care(どのような don't_Care(どのような値どのような値でもよい) でもよい) Thd Tsu Thd ck Tsu 不足 q Tvib Thd 不足 '1' or '0'のどちらになるか '0'のどちらになるか不定のどちらになるか不定・『clockclock-toto-output(Tco)』 output(Tco)』時間は時間は、ck の立上りから立上りから data_入力 data_入力の入力の q_出力 q_出力への出力への信号伝達時間への信号伝達時間。信号伝達時間。 - 1 - 【信号の信号の同期化について同期化について】について】二段の二段の FF で受ける『ける『二段取り二段取り込み』の方法を方法を紹介します紹介します。します。ここでは、ここでは、クロック周期クロック周期_Tck 周期_Tck が、発振期間_Tvib 発振期間_Tvib よりも長よりも長いことが必要ことが必要条件必要条件となります条件となります。となります。次図で次図で、rQ0 出力に出力に発振が発振が発生します発生しますがしますが、rQ1 出力には伝達には伝達され伝達されませんされません。ません。不定領域の不定領域の値は、'1'か '1'か'0'かどちらになるかはわかりません '0'かどちらになるかはわかりませんがかどちらになるかはわかりませんが、DATA 入力の入力の値に落ち着けば良けば良し、そうでなくとも、くとも、次クロックで DATA 入力値にな入力値になりますになります。ります。結局、結局、取り込みまでの時間までの時間は時間は、１クロック分クロック分ばらつくことになりますがばらつくことになりますが、ことになりますが、自分の自分のクロック(CLK) クロック(CLK)に (CLK)に同期化した同期化した信号が信号が得られます。られます。図では Tsu 時間違反の時間違反の場合を場合を示しますが、しますが、Thd 時間違反の時間違反の場合も場合も同じです。です。 CLK DATA q rQ0 rQ1 [同期化] 同期化] SCLK Tck Tsu DATA '0' rQ0 '0' rQ1 '0' Thd Tsu Thd '1' '1' Tvib '1' 不定が不定が '1' に落ち着けば良けば良し。 '0' であれば次であれば次クロックで'1' クロックで'1'になる '1'になる。になる。いずれにせよ、いずれにせよ、SCLK に同期した同期した信号した信号 rQ1 が得られる。られる。 - 2 -