セクション III. コンフィギュレーション、ホット・ソケット

セクション III．コンフィギュレーション、
ホット・ソケット、リモート・
アップレード、および SEU の緩和
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
このセクションは、以下の章で構成されています。
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改訂履歴
Altera Corporation
10 章 . Cyclone III デバイスのコンフィギュレーション
11 章 . Cyclone III デバイスのホット・ソケットおよびパワー・オン・
リセット
12 章 . Cyclone III デバイスのリモート・システム・アップグレード
13 章 . Cyclone III デバイスにおける SEU の緩和
14 章 . Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・
スキャン・テスト
各章の最後のページに改訂履歴が掲載されています。
セクション III–1
コンフィギュレーション、ホット・ソケット、リモート・アップグレード、および SEU の緩和
セクション III–2
Altera Corporation
10. Cyclone III デバイスの
コンフィギュレーション
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
CIII51010-1.1
はじめに
Cyclone® III デバイスは、SRAM セルを使用してコンフィギュレーショ
ン・データを格納します。SRAM メモリは揮発性であるため、コンフィ
ギュレーション・データはデバイスに電源が投入されるたびに
Cyclone III FPGA にダウンロードする必要があります。デバイスの集積
度またはパッケージ・オプションに応じて、Cyclone III デバイスは 5 種
類のコンフィギュレーション手法のいずれか 1 つを使用してコンフィ
ギュレーションすることができます。
■
■
■
■
■
アクティブ・シリアル（AS）
アクティブ・パラレル（AP）
パッシブ・シリアル（PS）
ファースト・パッシブ・パラレル（FPP）
JTAG（Joint Test Action Group）
AS および AP 手法では、シリアル・コンフィギュレーション・デバイス
またはサポートされたフラッシュ・メモリなど、外部フラッシュ・メモ
リを使用します。PS、FPP、および JTAG 手法では、外部コントローラ
（MAX® II デバイスまたはマイクロプロセッサなど）、もしくはダウン
ロード・ケーブルを使用します。PS および FPP のマルチ・デバイス・
コンフィギュレーション手法で使用する場合、スレーブ Cyclone III デバ
イスの外部コントローラが、それぞれ AS モードおよび AP モードで設
定されるマスタ Cyclone III デバイスになります。詳細については、
10–8 ページの「コンフィギュレーション機能」を参照してください。
Altera Corporation
2007 年 5 月
10–1
Cyclone III デバイスのコンフィギュレーション
アプリケーションによっては、動作を開始するためにデバイスに非常に
迅速なウェイクアップが要求されることがあります。Cyclone III デバイ
スは、自動車市場での高速ウェイクアップ時間アプリケーションをサ
ポートするために、高速パワー・オン・リセット（POR）時間を実現す
るための Fast-On 機能を提供します。Cyclone III デバイスは、汎用パラ
レル・フラッシュをコンフィギュレーション・メモリとして使用する、
AP 手法などの新しいコンフィギュレーション手法をサポートしていま
す。この手法では、外部ホストが不要なため、システム・コストが削減
され、高速コンフィギュレーション時間を実現できます。さらに、
Cyclone III デバイスは、圧縮されたコンフィギュレーション・ビットス
トリームを受信して、このデータをリアルタイムで復元することができ
るため、必要なメモリおよびコンフィギュレーション時間を低減します。
加えて、Cyclone III デバイスは、アクティブ・コンフィギュレーション・
モードでのリモート・システム・アップグレードをサポートしています。
リモート・システム・アップグレードは、経費のかかる製品回収を行わ
ずに機能強化やバグ修正を行うことができ、
「Time-to-Market」の短縮や
製品寿命の延長に役立ちます。
この章では、Cyclone III デバイスのコンフィギュレーション機能とサ
ポートされているコンフィギュレーション手法を使用したCyclone IIIデ
バイスのコンフィギュレーション方法を説明します。また、コンフィギュ
レーション・ピンおよび Cyclone III デバイスのコンフィギュレーショ
ン・ファイル・フォーマットについても説明します。この章で一般的に
使用する「デバイス」は、すべての Cyclone III デバイスを対象としてい
ます。
コンフィギュレーション・デバイス
アルテラのコンフィギュレーション・デバイス（EPCS64、EPCS16、お
よび EPCS4）は、Cyclone III デバイスの AS コンフィギュレーション手
法で使用されます。シリアル・コンフィギュレーション・デバイスは、
低コストでピン数の少ないコンフィギュレーション・ソリューションを
提供します。
シリアル・コンフィギュレーション・デバイスについて詳しくは、
「コン
フィギュレーション・ハンドブック Volume 2」の「シリアル・コンフィ
ギュレーション・デバイス (EPCS1、EPCS4、EPCS16 & EPCS64) データ
シート」の章を参照してください。
0.15 µm プロセス・ジオメトリで製造された EPCS4 の既存の製品は、
Cyclone III デバイスの AS コンフィギュレーションをサポートします。
ただし、0.18 µm プロセス・ジオメトリで製造された EPCS4 の製品は、
Cyclone IIIデバイスのASコンフィギュレーションをサポートしません。
10–2
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
はじめに
EPCS4 シリアル・コンフィギュレーション・デバイスのサポートおよび
非サポートを区別するための、製品トレーサビリティと移行日について
詳しくは、アルテラ・ウェブサイト（www.altera.co.jp）に掲載のプロ
セス変更通知「PCN 0514 Manufacturing Changes on EPCS Family」を
参照してください。
AP コンフィギュレーション手法では、汎用パラレル・フラッシュがコ
ンフィギュレーション・メモリとして使用されます。
汎用パラレル・フラッシュがサポートされるファミリについて詳しくは、
10–35 ページの表 10–9 を参照してください。
コンフィギュレーション手法
異なる複数のコンフィギュレーション電圧規格を使用するコンフィギュ
レーション手法は、表 10–1 に示すように、Cyclone III デバイスの MSEL
ピンを High または Low にドライブして選択します。MSEL ピンは、配置
されているバンクの VCCINT 電源から電力が供給されます。MSEL[3..0]
ピンには、常にアクティブな 5 kΩ 内部プルダウン抵抗があります。パ
ワー・オン・リセット（POR）およびリコンフィギュレーション中、MSEL
ピンがロジック Low またはロジック High と判定されるには、それぞれ
LVTTL VIL レベルまたは VIH レベルであることが必要です。
不正なコンフィギュレーション手法の検出の問題を回避するた
めに、MSEL ピンをそのピンが存在する I/O バンクの VCCIO お
よび GND にプルアップ抵抗またはプルダウン抵抗なしで接続
してください。MSEL ピンをマイクロプロセッサや他のデバイ
スでドライブしてはなりません。
表 10–1. Cyclone III のコンフィギュレーション手法（１ / ２）
コンフィギュレーション・モード
MSEL3 MSEL2
MSEL1 MSEL0
コンフィギュレーション
電圧規格 (9)
(10)
(10)
パッシブ・シリアル・スタンダード
（PS スタンダード POR）(6)
0
0
0
0
3.3/2.5 V (11)
アクティブ・シリアル・スタンダード
（AS スタンダード POR）(1)、(5)、(6)
0
0
1
0
3.3 V (11)
Intel アクティブ・パラレル × 16 ファースト
（AP ファースト POR）(1)、(2)、(3)
0
1
0
1
3.3 V (11)
Intel アクティブ・パラレル × 16 ファースト
（AP ファースト POR）(1)、(2)、(3)
0
1
1
0
1.8 V
Altera Corporation
2007 年 5 月
10–3
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–1. Cyclone III のコンフィギュレーション手法（２ / ２）
コンフィギュレーション・モード
MSEL3 MSEL2
MSEL1 MSEL0
コンフィギュレーション
電圧規格 (9)
(10)
(10)
Intel アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
0
1
1
1
3.3 V (11)
Intel アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
1
0
0
0
1.8 V
Spansion アクティブ・パラレル × 16 ファースト
（AP ファースト POR）(1)、(2)、(3)
1
0
0
1
1.8 V
Spansion アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
1
0
1
0
1.8 V
Intel アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
1
0
1
1
3.0/2.5 V (11)
パッシブ・シリアル・ファースト
（PS ファースト POR）(6)
1
1
0
0
3.3/2.5 V (11)
アクティブ・シリアル・ファースト
（AS ファースト POR）(1)、(5)、(6)
1
1
0
1
3.3 V (11)
ファースト・パッシブ・パラレル・
ファースト（FPP ファースト POR）(4)
1
1
1
0
3.3/2.5 V (11)
ファースト・パッシブ・パラレル・
ファースト（FPP ファースト POR）(4)
1
1
1
1
1.8/1.5 V
(7)
(7)
(7)
(7)
JTAG ベースのコンフィギュレーション (8)
表 10–1 の注：
(1)
(2)
(3)
(4)
(5)
(6)
リモート・システム・アップグレード機能をサポートします。リモート・アップデート・モードは、リモー
ト・システム・アップグレード機能を使用しているときにサポートされます。リモート・アップデート・
モードは、Quartus® II ソフトウェアのオプション設定でイネーブルまたはディセーブルできます。リモー
ト・システム・アップグレード機能について詳しくは、
「Cyclone III デバイス・ハンドブック」の「Cyclone III
デバイスのリモート・システム・アップグレード」の章を参照してください。
集積度の低い Cyclone III デバイスまたはパッケージによっては、AP コンフィギュレーション手法をサポート
しないものがあります。詳しくは、表 10–2 を参照してください。
AP コンフィギュレーション手法では、汎用パラレル・フラッシュはコンフィギュレーション・メモリとし
て使用されます。汎用パラレル・フラッシュがサポートされるファミリについて詳しくは、10–35 ページの
表 10–9 を参照してください。
集積度の低い Cyclone III デバイスまたはパッケージによっては、FPP コンフィギュレーション手法をサ
ポートしないものがあります。詳しくは、表 10–2 を参照してください。
EPCS16 および EPCS64 デバイスは、最大 40 MHz の DCLK をサポートし、Cyclone III デバイスでサポート
されます。0.15 µm プロセス・ジオメトリで製造された既存の EPCS4 の製品は、最大 40 MHz の DCLK を
サポートし、Cyclone III デバイスでサポートされます。ただし、0.18 µm プロセス・ジオメトリで製造さ
れた EPCS4 の製品は、Cyclone III デバイスの AS コンフィギュレーションをサポートしません。EPCS4 シ
リアル・コンフィギュレーション・デバイスのサポートおよび非サポートを区別するための、製品のトレー
サビリティと移行日について詳しくは、プロセス変更通知「PCN 0514 Manufacturing Changes on EPCS
Family」を参照してください。シリアル・コンフィギュレーション・デバイスについて詳しくは、
「コン
フィギュレーション・ハンドブック Volume 2」の「シリアル・コンフィギュレーション・デバイス（EPCS1、
EPCS4、EPCS16 & EPCS64）データシート」の章を参照してください。
これらの手法はデータ復元をサポートします。
10–4
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
はじめに
MSEL ピンをフロート状態にしないでください。これらのピンは VCCIO または GND に直接接続してくださ
い。これらのピンは、生産時に使用される JTAG 以外のコンフィギュレーション手法をサポートします。
JTAG コンフィギュレーションのみ使用する場合は、MSEL ピンを GND に接続しなければなりません。
(8) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つまり
MSEL ピンの設定は無視されます。
(9) VCCIO に適用されたコンフィギュレーション電圧規格。
(10) 集積度の低い Cyclone III デバイスまたはパッケージによっては、AP コンフィギュレーション手法をサポー
トしないものや MSEL[3] ピンがないものがあります。デバイス集積度とパッケージ・オプション別にサポー
トされるコンフィギュレーション手法について詳しくは、表 10–2 を参照してください。
(11) Cyclone III デバイスを 2.5 V/3.0 V/3.3 V コンフィギュレーション電圧規格にインタフェースする場合は、
個々の要件に従う必要があります。これらの要件について詳しくは、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」を参照してください。
(7)
Cyclone III デバイスでは、デバイスの集積度およびパッケージ・オプ
ションごとにサポートされるコンフィギュレーション手法が異なりま
す。表 10–2 に、デバイス集積度とパッケージ・オプション別にサポート
されるコンフィギュレーション手法を示します。
表 10–2. Cyclone III デバイスのデバイス集積度とパッケージ・オプション別にサポートされる
コンフィギュレーション手法
注 (1)
パッケージ・オプション (4)
デバイス
T144
Q240
F256
F324
F484
F780
U256
EP3C5
AS, PS,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
EP3C10
AS, PS,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
EP3C16
AS, PS,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
EP3C25
AS, PS,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP,
JTAG (2)
EP3C40
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP, AP,
JTAG (3)
AS, PS,
FPP, AP,
JTAG (3)
AS, PS,
FPP, AP,
JTAG (3)
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP, AP,
JTAG (3)
AS, PS, FPP,
AP, JTAG (3),
(5)
AS, PS,
FPP, AP,
JTAG (3)
EP3C55
AS, PS,
FPP, AP,
JTAG (3)
AS, PS, FPP,
AP, JTAG (3)
AS, PS,
FPP, AP,
JTAG (3)
EP3C80
AS, PS,
FPP, AP,
JTAG (3)
AS, PS, FPP,
AP, JTAG (3)
AS, PS,
FPP, AP,
JTAG (3)
Altera Corporation
2007 年 5 月
AS, PS,
FPP,
JTAG (2)
AS, PS,
FPP, AP,
JTAG (3)
U484
10–5
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–2. Cyclone III デバイスのデバイス集積度とパッケージ・オプション別にサポートされる
コンフィギュレーション手法
注 (1)
パッケージ・オプション (4)
デバイス
T144
EP3C120
Q240
F256
F324
F484
F780
AS, PS,
FPP, AP,
JTAG (3)
AS, PS, FPP,
AP, JTAG (3)
U256
U484
表 10–2 の注：
(1)
(2)
(3)
(4)
(5)
AS はアクティブ・シリアル、PS はパッシブ・シリアル、FPP はファースト・パッシブ・パラレル、および AP は
アクティブ・パラレルです。
これらのパッケージは AP コンフィギュレーション手法をサポートせず、MSEL[3] ピンはありません。
これらのパッケージは、10–3 ページの表 10–1 に示すすべてのコンフィギュレーション手法をサポートします。
バーティカル・パッケージ・マイグレーションおよびパッケージ・オプションについて詳しくは、
「Cyclone III
デバイス・ハンドブック」の「Cyclone III デバイス・ファミリの概要」および「Cyclone III デバイスの
パッケージ情報」の章を参照してください。
EP3C40 パッケージ・オプション F780 は、他の F780 パッケージ・オプションへのバーティカル・パッケー
ジ・マイグレーションを部分的にサポートします。
バーティカル・パッケージ・マイグレーションおよびパッケージ・オプ
ションについて詳しくは、「Cyclone III デバイス・ハンドブック」の
「Cyclone III デバイス・ファミリの概要」および「Cyclone III デバイス
のパッケージ情報」の章を参照してください。
Cyclone III デバイスは、コンフィギュレーション・データの復元および
リモート・システム・アップグレード機能を提供しています。Cyclone III
デバイスは、圧縮されたコンフィギュレーション・ビットストリームを
受信して、このデータをリアルタイムで復元することができるため、必
要なメモリおよびコンフィギュレーション時間を低減します。データ復
元は、AS および PS コンフィギュレーション手法でサポートされていま
す。AP、FPP、および JTAG ベースのコンフィギュレーション手法では、
データ復元はサポートされていません。リモート・システム・アップグ
レード機能を使用して、Cyclone III デザインに対して遠隔地からのリア
ルタイム・システム・アップグレードを行うことができます。リモート・
アップデートは、AS および AP コンフィギュレーション手法でサポート
されています。
10–6
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
はじめに
コンフィギュレーション・ファイル・フォーマット
表 10–3 に、Cyclone III デバイスの非圧縮コンフィギュレーション・ファ
イルのおおよそのサイズを示します。複数のデバイス・コンフィギュレー
ションに必要なストレージ容量を算出するには、各デバイスのファイル・
サイズを加算してください。
表 10–3. Cyclone III の非圧縮ロウ・バイナリ・ファイルのサイズ
注 (1)、(2)
デバイス
データ・サイズ ( ビット )
EP3C5
3,500,000
EP3C10
3,500,000
EP3C16
4,500,000
EP3C25
6,500,000
EP3C40
10,500,000
EP3C55
16,000,000
EP3C80
21,000,000
EP3C120
30,500,000
表 10–3 の注：
(1)
(2)
これらの値は暫定仕様です。
ロウ・バイナリ・ファイル（.rbf）
表 10–3 のデータは、デザインをコンパイルする前のファイル・サイズの
見積りにのみ使用してください。16 進（.hex）フォーマットや表形式テ
キスト・ファイル（.ttf）フォーマットなど、コンフィギュレーション・
ファイル形式ごとにファイル・サイズが異なります。ただし、Quartus II
ソフトウェアの特定のバージョンでは、同じデバイスを対象としたデザ
インの非圧縮コンフィギュレーション・ファイルのサイズは同じになり
ます。圧縮を使用した場合、圧縮率はデザインに依存するため、ファイ
ル・サイズはコンパイルするたびに変わる可能性があります。
デバイスのコンフィギュレーション・オプションの設定またはコンフィ
ギュレーション・ファイルの作成について詳しくは、
「コンフィギュレー
ション・ハンドブック」の「ソフトウェア設定」セクションを参照して
ください。
Altera Corporation
2007 年 5 月
10–7
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
コンフィギュ
レーション機能
Cyclone III デバイスは、コンフィギュレーション・ファイルのストレー
ジを低減するコンフィギュレーション・データ復元、Cyclone III のデザ
インを遠隔地からアップデートするリモート・システム・アップグレー
ド機能を提供します。表 10–4 に、各コンフィギュレーション手法で使用
可能なコンフィギュレーション機能を示します。
表 10–4. Cyclone III のコンフィギュレーション機能（１ / ２）
コンフィギュレーション・モード
コンフィギュレーション方法
リモート・
システム・
復元
アップ
グレード (3)
アクティブ・シリアル・ファースト
（AS ファースト POR）
シリアル・コンフィギュレーション・
デバイス
√
√
アクティブ・シリアル・スタンダード
（AS スタンダード POR）
シリアル・コンフィギュレーション・
デバイス
√
√
Intel アクティブ・パラレル x16 ファースト
（AP ファースト POR）
サポートされているフラッシュ・
メモリ (1)
√
Intel アクティブ・パラレル x16
（AP スタンダード POR）
サポートされているフラッシュ・
メモリ (1)
√
Spansion アクティブ・パラレル x16 ファースト
（AP ファースト POR）
サポートされているフラッシュ・
メモリ (2)
√
Spansion アクティブ・パラレル x16
（AP スタンダード POR）
サポートされているフラッシュ・
メモリ (2)
√
パッシブ・シリアル・ファースト
（PS ファースト POR）
MAX II デバイスまたはマイクロプロ
セッサとフラッシュ・メモリ
√
ダウンロード・ケーブル
√
MAX II デバイスまたはマイクロプロ
セッサとフラッシュ・メモリ
√
ダウンロード・ケーブル
√
パッシブ・シリアル・スタンダード
（PS スタンダード POR）
ファースト・パッシブ・パラレル・ファースト
（FPP ファースト POR）
MAX II デバイスまたはマイクロプロ
セッサとフラッシュ・メモリ
10–8
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
コンフィギュレーション機能
表 10–4. Cyclone III のコンフィギュレーション機能（２ / ２）
コンフィギュレーション・モード
JTAG ベースのコンフィギュレーション
コンフィギュレーション方法
リモート・
システム・
復元
アップ
グレード (3)
MAX II デバイスまたはマイクロプロ
セッサとフラッシュ・メモリ
ダウンロード・ケーブル
表 10–4 の注：
(1)
(2)
(3)
Intel 汎用パラレル・フラッシュがサポートされるファミリについて詳しくは、10–35 ページの表 10–9 を
参照してください。
Spansion 汎用パラレル・フラッシュがサポートされるファミリについて詳しくは、10–35 ページの表 10–9 を
参照してください。
リモート・システム・アップグレード機能を使用しているときに、リモート・アップデート・モードはサ
ポートされます。リモート・アップデート・モードは、Quartus II ソフトウェアの設定オプションでイネー
ブルまたはディセーブルできます。
リモート・システム・アップグレード機能について詳しくは、
「Cyclone III
デバイス・ハンドブック」の「Cyclone III デバイスのリモート・システム・アップグレード」の章を参照
してください。
コンフィギュレーション・データ復元
Cyclone III デバイスは、コンフィギュレーション・メモリ・スペースお
よび時間を節減するコンフィギュレーション・データの復元をサポート
します。この機能により、圧縮されたコンフィギュレーション・データ
をコンフィギュレーション・デバイスまたはその他のメモリに格納し、
この圧縮されたビット・ストリームを Cyclone III デバイスに送信するこ
とができます。コンフィギュレーションの間、Cyclone III デバイスはリ
アルタイムでビット・ストリームを復元し、SRAM セルをプログラムし
ます。
暫定データでは、圧縮によってコンフィギュレーション・ビッ
ト・ストリームのサイズが通常 35 ∼ 55% に縮小しています。
Cyclone III デバイスは、復元機能を AS および PS コンフィギュレーショ
ン手法でサポートしています。復元機能は AP および FPP コンフィギュ
レーション手法、または JTAG ベースのコンフィギュレーション手法では
サポートされていません。
PS モードでは、圧縮されたコンフィギュレーション・データを送信する
とコンフィギュレーション時間が短縮されるため、Cyclone III の復元機
能を使用してください。シリアル・コンフィギュレーション・デバイス
のコンフィギュレーション・メモリ・スペースを節約する必要がある場
合は、AS コンフィギュレーションに Cyclone III の復元機能を使用する
必要があります。
Altera Corporation
2007 年 5 月
10–9
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
圧縮をイネーブルにすると、Quartus II ソフトウェアは圧縮されたコン
フィギュレーション・データのコンフィギュレーション・ファイルを生
成します。この圧縮ファイルは、コンフィギュレーション・デバイスま
たはフラッシュ・メモリで必要な容量を低減し、Cyclone III デバイスに
ビットストリームを送信するのに必要な時間を短縮します。Cyclone III
デバイスがコンフィギュレーション・ファイルを復元するのに必要な時
間は、コンフィギュレーション・データをデバイスに送信するのに必要
な時間よりも短くなっています。
Quartus II ソフトウェアで Cyclone III ビットストリームの圧縮をイネー
ブルするには、以下の 2 つの方法があります。
■
■
デザイン・コンパイルの前（Compiler Settings メニュー）
デザイン・コンパイル後（Convert Programming Files ウィンドウ）
プロジェクトのコンパイラ設定で圧縮をイネーブルするには、
Quartus II ソフトウェアで以下のステップを実行します。
1.
Assignments メニューの Device をクリックします。Settings ダイ
アログ・ボックスが表示されます。
2.
Device & Pin Options をクリックします。Device & Pin Options ダ
イアログ・ボックスが表示されます。
3.
Configuration タブをクリックします。
4.
Generate compressed bitstreams をオンにします（図 10-1）。
5.
OK をクリックします。
6.
Setting ダイアログ・ボックスで、OK をクリックします。
10–10
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
コンフィギュレーション機能
図 10-1. コンパイラ設定で Cyclone III ビットストリームの圧縮をイネーブル
Convert Programming Files ダイアログ・ボックスからプログラミング・
ファイルを作成するときに、圧縮をイネーブルにすることもできます。
Altera Corporation
2007 年 5 月
1.
Convert Programming Files（File メニュー）をクリックします。
2.
プログラミング・ファイル・タイプ（POF、SRAM HEXOUT、RBF、
または TTF）を選択します。
3.
プログラマ・オブジェクト・ファイル（.pof）出力ファイルの場合
は、コンフィギュレーション・デバイスを選択します。
4.
Input files to convert ボックスで、SOF Data を選択します。
5.
Add File を選択し、Cyclone III デバイス SRAM オブジェクト・ファ
イルを追加します。
6.
SOF Data 領域に追加したファイル名を選択し、Properties をクリッ
クします。
10–11
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
7.
Compression チェック・ボックスをオンにします。
複数の Cyclone III デバイスがカスケード接続されている場合、チェイン
内の各デバイスに対して圧縮機能を選択的にイネーブルにすることがで
きます。図 10-2 に、2 個の Cyclone III デバイスのチェインを示します。
最初の Cyclone III デバイスは圧縮がイネーブルされているため、コン
フィギュレーション・デバイスから圧縮されたビットストリームを受信
します。2 番目の Cyclone III デバイスは、圧縮機能がディセーブルされ
ているので非圧縮データを受信します。
図 10-2. 同じコンフィギュレーション・ファイル内の圧縮および非圧縮コンフィギュレーション・
データ
Serial Data
Serial Configuration
Device
Compressed
Uncompressed
VCC
Decompression
Controller
10 kΩ
Decompression
Controller
Cyclone III
Device
nCE
nCEO
Cyclone III
Device
nCE
nCEO
N.C.
GND
Quartus II ソフトウェアの Convert Programming Files ダイアログ・ボッ
クス（File メニュー）から、このセットアップのプログラミング・ファ
イルを生成できます。
リモート・システム・アップグレード
Cyclone III デバイスは、リモート・システム・アップグレード機能を使
用しているときに、リモート・アップデート・モードをサポートします。
リモート・アップデート・モードは、Quartus II ソフトウェアのオプショ
ン設定でイネーブルまたはディセーブルにすることができます。リモー
ト・システム・アップグレードは、経費のかかる製品回収を行わずに機
能強化やバグ修正を行うことができ、
「Time-to-Market」の短縮や製品寿
命の延長に役立ちます。
10–12
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
コンフィギュレーション要件
Cyclone III デバイスは、リモート・アップデートを AS および AP コン
フィギュレーション手法でサポートしています。AS コンフィギュレー
ションのシリアル・コンフィギュレーション・デバイスのコンフィギュ
レーション・メモリ・スペースを節約する必要がある場合は、リモート・
アップデートをコンフィギュレーション・データのリアルタイム復元と
併せて実装できます。
リモート・システム・アップグレード機能について詳しくは、
「Cyclone III
デバイス・ハンドブック」の「Cyclone III デバイスのリモート・システ
ム・アップグレード」の章を参照してください。
コンフィギュ
レーション要件
パワー・オン・リセット回路
POR 回路は、電源投入時に電源電圧レベルが安定するまで、デバイスを
リセット状態に維持します。電源投入時に、VCCINT、VCCA、およびバン
ク 1、6、7、8 の VCCIO がデバイスの POR トリップ・ポイントを上回る
まで、デバイスは nSTATUS を解放しません。電源投入時、VCCINT と
VCCA の停止状態がモニタされます。
VCCA は PLL のアナログ電源です。
Cyclone III デバイスでは、MSEL ピンの設定に応じて、ファースト POR
時間またはスタンダード POR 時間を選択できます。ファースト POR 時
間は、ファースト・コンフィギュレーション時間の場合 3 ms < TPOR <
9 ms です。スタンダード POR 時間は、50 ms < TPOR < 200 ms です。い
ずれの場合も、外部コンポーネントを使用して nSTATUS ピンを Low に
アサートすることによって、POR 時間を延長することができます。
表 10–5 に、各コンフィギュレーション手法でサポートされる POR 時間
を示します。
表 10–5. Cyclone III の各コンフィギュレーション手法でサポートされるパワー・オン・リセット
時間（１ / ２）
ファースト POR 時間スタンダード POR 時間コンフィギュレーション
コンフィギュレーション・モード (3 ms < T < 9 ms) (50 ms <T < 200 ms)
電圧規格 (1)
POR
POR
パッシブ・シリアル・スタンダード
（PS スタンダード POR）
√
3.3/2.5 V
アクティブ・シリアル・スタンダード
（AS スタンダード POR
√
3.3 V
Intel アクティブ・パラレル × 16
ファースト（AP ファースト POR）
Altera Corporation
2007 年 5 月
√
3.3 V
10–13
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–5. Cyclone III の各コンフィギュレーション手法でサポートされるパワー・オン・リセット
時間（２ / ２）
ファースト POR 時間スタンダード POR 時間コンフィギュレーション
コンフィギュレーション・モード (3 ms < T < 9 ms) (50 ms <T < 200 ms)
電圧規格 (1)
POR
POR
Intel アクティブ・パラレル × 16
ファースト（AP ファースト POR）
√
1.8 V
Intel アクティブ・パラレル × 16
（AP スタンダード POR）
√
3.3 V
Intel アクティブ・パラレル × 16
（AP スタンダード POR）
√
1.8 V
Spansion アクティブ・パラレル × 16
ファースト（AP ファースト POR）
√
1.8 V
Spansion アクティブ・パラレル × 16
（AP スタンダード POR）
√
1.8 V
Intel アクティブ・パラレル × 16
（AP スロー POR）
√
3.0/2.5 V
パッシブ・シリアル・ファースト
（PS ファースト POR）
√
3.3/2.5 V
アクティブ・シリアル・ファースト
（AS ファースト POR）
√
3.3 V
ファースト・パッシブ・パラレル・
ファースト（FPP ファースト POR）
√
3.3/2.5 V
ファースト・パッシブ・パラレル・
ファースト（FPP ファースト POR）
√
1.8/1.5 V
JTAG ベースのコンフィギュレーション
(2)
(2)
表 10–5 の注：
(1)
(2)
VCCIO に適用されたコンフィギュレーション電圧規格。
JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つま
り MSEL ピンの設定は無視されます。ただし、POR 時間は MSEL ピンの設定に依存します。
アプリケーションによっては、動作を開始するためにデバイスに非常に
迅速なウェイクアップが要求されることがあります。Cyclone III デバイ
ス・ファミリは、高速ウェイクアップ時間アプリケーションをサポート
するための、ファースト POR 時間オプションを提供しています。ファー
スト POR 時間オプションのパワーアップ要件はスタンダード POR 時間
オプションよりも厳しくなります。MSEL ピンの設定を使用して、ファー
スト POR オプションまたはスタンダード POR オプションを選択できま
す。
10–14
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
コンフィギュレーション要件
ウェイクアップ時間について詳しくは、「Cyclone III デバイス・ハンド
ブック」の「Cyclone III デバイスのホット・ソケットおよびパワー・オ
ン・リセット」の章を参照してください。
Cyclone III デバイスのファースト POR 時間機能は、製品コー
ドに “A” で指定される Cyclone II デバイスの Fast-On 機能に似
ています。
Cyclone IIIデバイスの高速ウェイクアップ時間は、
Media Oriented
Systems Transport（MOST）や Controller Area Network（CAN）
などのオートモーティブ・アプリケーションにおける共通バス規
格の要件に適合します。
パワー・オン・リセット回路について詳しくは、
「Cyclone III デバイス・
ハンドブック」の「Cyclone III デバイスのホット・ソケットおよびパ
ワー・オン・リセット」の章を参照してください。
コンフィギュレーションおよび JTAG ピンの I/O 要件
Cyclone III デバイスは、TSMC の 65 nm Low-k 誘電体プロセスを使用して
製造されています。Cyclone III デバイスは I/O バッファに TSMC の 2.5 V
トランジスタ・テクノロジを使用していますが、これらのデバイスは
2.5 V/3.0 V/3.3 V コンフィギュレーション電圧規格と互換性がありインタ
フェースできます。ただし、Cyclone III デバイスを 2.5 V/3.0 V/3.3 V コン
フィギュレーション電圧規格にインタフェースする場合は、個々の要件に
従う必要があります。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。
シリアル・コンフィギュレーション・デバイスを AS コンフィギュレー
ション・モードで使用する場合、DATA[0] に対して、シリアル・コン
フィギュレーション・デバイスの近端で 25 Ω 直列抵抗を接続する必要
があります。マルチ・デバイス・コンフィギュレーションで Cyclone III
デバイスをカスケードする場合、DATA と DCLK に対して、Cyclone III
のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを
接続しなければなりません。リピータ・バッファの出力抵抗は、0.8ZO ≤
RE ≤ 1.8ZO で与えられる最大オーバシュート等式に適合する必要があり
ます。
ここで、ZO は伝送線路のインピーダンス、RE は出力バッファの等価抵
抗です。
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2007 年 5 月
10–15
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
アクティブ・
シリアル・
コンフィギュ
レーション
（シリアル・
コンフィギュ
レーション・
デバイス）
AS コンフィギュレーション手法では、Cyclone III デバイスはシリアル・
コンフィギュレーション・デバイスを使用してコンフィギュレーション
されます。これらのコンフィギュレーション・デバイスは、シンプルな
4 ピン・インタフェースとスモール・フォーム・ファクタを特長とする
不揮発性メモリを備えた低コスト・デバイスです。これらの特長により、
シリアル・コンフィギュレーション・デバイスは理想的な低コストのコ
ンフィギュレーション・ソリューションとなります。
シリアル・コンフィギュレーション・デバイスについて詳しくは、
「コン
フィギュレーション・ハンドブック」の「シリアル・コンフィギュレー
ション・デバイス（EPCS1、EPCS4、EPCS16 & EPCS64）データシート」
を参照してください。
Cyclone III デバイスでは、アクティブ・マスタ・クロック周波数は最大
40 MHz で、標準値は 30 MHz 前後です。Cyclone III デバイスは、最大
40 MHz をサポートするシリアル・コンフィギュレーション・デバイス
とのみ連携して動作します。0.15 µm プロセス・ジオメトリで製造され
た EPCS4 の既存の製品は、最大 40 MHz の Cyclone III デバイスの AS
コンフィギュレーションをサポートします。ただし、0.18 µm プロセス・
ジオメトリで製造された EPC4 の製品は、最大 20 MHz のみサポートし
ます。EPCS16 および EPCS64 シリアル・コンフィギュレーション・デ
バイスには影響しません。
0.15 µm プロセス・ジオメトリと 0.18 µm プロセス・ジオメトリの EPCS4
シリアル・コンフィギュレーション・デバイスを区別するための、製品
トレーサビリティと移行日について詳しくは、プロセス変更通知「PCN
0514 Manufacturing Changes on EPCS Family」を参照してください。
シリアル・コンフィギュレーション・デバイスは、コンフィギュレーショ
ン・データにアクセスするためのシリアル・インタフェースを提供しま
す。デバイス・コンフィギュレーションの間、Cyclone III デバイスはシ
リアル・インタフェースを通してコンフィギュレーション・データを読
み出し、必要に応じてデータを復元し、SRAM セルをコンフィギュレー
ションします。この手法は、デバイスがコンフィギュレーション・イン
タフェースを制御するため、AS コンフィギュレーションと呼ばれます。
これは、外部ホストがインタフェースを制御する PS コンフィギュレー
ション手法とは対象的です。
10–16
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
Cyclone III の復元機能およびリモート・システム・アップグ
レード機能は、AS コンフィギュレーション手法を使用して
Cyclone III デバイスをコンフィギュレーションする場合に使用
できます。
表 10–6 に、コンフィギュレーション電圧規格が異なる AS コンフィギュ
レーション手法を使用した場合の MSEL ピンの設定を示します。
表 10–6. AS コンフィギュレーション手法における Cyclone III MSEL ピンの設定
コンフィギュレーション・モード MSEL3
MSEL2
MSEL1 MSEL0
コンフィギュレーション
電圧規格 (3)
アクティブ・シリアル・スタンダード
（AS スタンダード POR）(1)、(2)
0
0
1
0
3.3 V (4)
アクティブ・シリアル・ファースト
（AS ファースト POR）(1)、(2)
1
1
0
1
3.3 V (4)
表 10–6 の注：
(1)
(2)
(3)
(4)
リモート・システム・アップグレード機能をサポートします。リモート・アップデート・モードは、リ
モート・システム・アップグレード機能を使用しているときにサポートされます。リモート・アップデー
ト・モードは、Quartus II ソフトウェアのオプション設定でイネーブルまたはディセーブルにすることが
できます。リモート・システム・アップグレード機能について詳しくは、「Cyclone III デバイス・ハンド
ブック」の「Cyclone III デバイスのリモート・システム・アップグレード」の章を参照してください。
これらの手法はデータ復元をサポートします。
VCCIO に適用されたコンフィギュレーション電圧規格。
Cyclone III デバイスを 2.5 V/3.0 V/3.3 V コンフィギュレーション電圧規格にインタフェースする場合は、
個々の要件に従う必要があります。これらの要件について詳しくは、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」を参照してください。
単一デバイスの AS コンフィギュレーション
シリアル・コンフィギュレーション・デバイスの 4 ピン・インタフェー
スは、シリアル・クロック入力（DCLK）、シリアル・データ出力（DATA）、
AS データ入力（ASDI）、およびアクティブ Low のチップ・セレクト
（nCS）で構成されています。図 10-3 に示すように、この 4 ピン・イン
タフェースは Cyclone III デバイスの各ピンと接続されます。
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2007 年 5 月
10–17
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
図 10-3. 単一デバイスの AS コンフィギュレーション
VCCIO (1)
VCCIO (1)
VCCIO (1)
10 kΩ
10 kΩ
Serial Configuration
Device
10 kΩ
Cyclone III Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (3)
GND
25 Ω (6)
DATA
DCLK
nCS
ASDI
(2)
DATA[0]
DCLK
FLASH_nCE (5)
DATA[1] (5)
MSEL[3..0]
(4)
図 10-3 の注：
(1)
(2)
(3)
(4)
(5)
(6)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
Cyclone III デバイスは、DATA[1] から ASDI のパスを使用して、コンフィギュレーション・デバイスを制御します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–17 ページの表 10–6 を参照してください。MSEL ピンは直接 VCCIO または GND に
接続します。
これらは兼用 I/O ピンです。FLASH_nCE ピンは、AS コンフィギュレーション手法では nCSO ピンとして
機能します。 DATA[1] ピンは、AS コンフィギュレーション手法では ASDO ピンとして機能します。
シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
シリアル・コンフィギュレーション・デバイスを単一デバイス
AS コンフィギュレーションの Cyclone III デバイスに接続する
場合、DATA[0] に対して、シリアル・コンフィギュレーショ
ン・デバイスの近端で25 Ω直列抵抗を接続する必要があります。
単一デバイスの AS コンフィギュレーションでは、シリアル・
コンフィギュレーション・デバイスから Cyclone III デバイスま
でのボード・トレースの長さは 10 インチ以内とします。
10–18
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
電源投入時には、Cyclone III デバイスで POR が実行されます。POR 遅
延は、選択したコンフィギュレーション手法に対応する MSEL ピンの設
定によって決まります。コンフィギュレーション手法に応じて、ファー
スト POR 時間またはスタンダード POR 時間を使用できます。ファース
ト POR 時間は、ファースト・コンフィギュレーション時間の場合 3 ms <
TPOR < 9 ms です。スタンダード POR 時間は 50 ms < TPOR < 200 ms で
す。POR の間、デバイスはリセットされ、nSTATUS と CONF_DONE が
Low に保持され、すべてのユーザ I/O ピンがトライ・ステートになりま
す。デバイスが正常に POR を終了すると、すべてのユーザ I/O ピンは
トライ・ステートを維持します。ユーザ I/O ピンと兼用 I/O ピンには、
POR 後、コンフィギュレーションの実行前と実行中に、常にイネーブル
になるウィーク・プルアップ抵抗があります。
コンフィギュレーションの実行前と実行時にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、「Cyclone III デバイス・ハ
ンドブック」の「DC & スイッチング特性」を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low のとき、デバイスはリセット状態です。POR の後、
Cyclone III デバイスは nSTATUS を解放し、これは外部 10 KΩ プルアッ
プ抵抗により High にプルアップされ、コンフィギュレーション・モー
ドに入ります。
コンフィギュレーションを開始するには、VCCINT、VCCA、（コ
ンフィギュレーション・ピンと JTAG ピンが配置されたバンク
の）VCCIO の各電圧を適切な電圧レベルに駆動します。
Cyclone III デバイスによって生成されるシリアル・クロック（DCLK）
は、コンフィギュレーション・サイクル全体を制御し、シリアル・イン
タフェースに対するタイミングを提供します。Cyclone III デバイスは、
内部オシレータを使用して DCLK を生成します。Cyclone III デバイスは、
40 MHz のオシレータを使用します。内部オシレータの周波数は、
Cyclone III デバイスのプロセス、温度、および電圧の条件によってある
程度変動します。内部オシレータは、最大周波数を保証して EPCS デバ
イスの仕様に適合するように設計されています。
EPCS1 デバイスはメモリ容量が不十分なので、Cyclone III デバ
イスをサポートしません。
シリアル・コンフィギュレーション・デバイスについて詳しくは、
「コン
フィギュレーション・ハンドブック Volume 2」の「シリアル・コンフィ
ギュレーション・デバイス (EPCS1、EPCS4、EPCS16 & EPCS64) データ
シート」の章を参照してください。
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2007 年 5 月
10–19
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–7 に、アクティブなシリアル DCLK 出力周波数を示します。
表 10–7. アクティブなシリアル DCLK 出力周波数
注 (1)
オシレータ
最小
標準
最大
単位
40 MHz
20
30
40
MHz
表 10–7 の注：
(1)
これらの値は暫定仕様です。
AS コンフィギュレーション手法では、シリアル・コンフィギュレーショ
ン・デバイスは、DCLK の立ち上がりエッジで入力およびコントロール
信号をラッチし、立ち下がりエッジでコンフィギュレーション・データ
をドライブ・アウトします。Cyclone III デバイスは、DCLK の立ち上が
りエッジでコントロール信号をドライブ・アウトし、DCLK の立ち下が
りエッジでコンフィギュレーション・データをラッチします。
FLASH_nCE ピンと DATA[1] ピンは兼用 I/O ピンです。
FLASH_nCEピンは、ASコンフィギュレーション手法ではnCSO
ピンとして機能します。DATA[1] ピンは AS コンフィギュレー
ション手法では ASDO ピンとして機能します。
コンフィギュレーション・モードでは、Cyclone III デバイスが FLASH_nCE
出力ピンを Low にドライブすることによって、シリアル・コンフィギュ
レーション・デバイスのチップ・セレクト（nCS）をイネーブルします。
Cyclone III デバイスは、シリアル・クロック（DCLK）およびシリアル・
データ出力（DATA[1]）ピンを使用して、オペレーション・コマンドや
リード・アドレス信号をシリアル・コンフィギュレーション・デバイスに
送信します。コンフィギュレーション・デバイスは、データをシリアル・
データ出力（DATA）ピンに供給し、このピンは Cyclone III デバイスの
DATA[0] 入力に接続されます。
すべてのコンフィギュレーション・ビットが Cyclone III デバイスで受信
されると、オープン・ドレインの CONF_DONE ピンが解放され、10 KΩ
の外部抵抗で High にされます。初期化は、CONF_DONE 信号が High レ
ベルに達してから開始されます。すべての AS コンフィギュレーション・
ピン（DATA[0]、DCLK、FLASH_nCE、および DATA[1]）には、常時ア
クティブな内部ウィーク・プルアップ抵抗があります。コンフィギュレー
ション後に、これらのピンは入力トライ・ステートとして設定され、内
部ウィーク・プルアップ抵抗で High にドライブされます。デバイスを
初期化するには、CONF_DONE ピンに 10 kΩ の外部プルアップ抵抗が必
要です。
10–20
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
Cyclone III デバイスでは、初期化クロック・ソースは、10 MHz （標準
値）の内部オシレータ（アクティブ・シリアル・コンフィギュレーショ
ン用の内部オシレータとは別）またはオプションの CLKUSR ピンのいず
れかです。デフォルトでは、内部オシレータが初期化用のクロック・ソー
スです。内部オシレータが使用されている場合、Cyclone III は、自身で
初期化を正しく実行するのに必要なクロック・サイクルを供給します。
内部オシレータを使用する利点は、初期化ステージの間に外部ソースか
ら CLKUSR ピンに追加のクロック・サイクルを送信する必要がないこと
です。また、CLKUSR ピンをユーザ I/O ピンとして使用できます。
CLKUSR オプションを使用して複数のデバイスの初期化を同期させた
り、初期化を遅らせるといった柔軟性を得ることもできます。CLKUSR
ピンを使用すると、デバイスがユーザ・モードに入るタイミングを制御
できます。デバイスがユーザ・モードに入るのを無制限に遅らせること
ができます。Enable user-supplied start-up clock (CLKUSR) オプショ
ンは、Quartus II ソフトウェアの Device & Pin Options ダイアログ・
ボックスの General タブでオンにすることができます。user supplied
start-up clock オプションを Enable にすると、CLKUSR ピンが初期化ク
ロック・ソースになります。CLKUSR にクロックを供給しても、コンフィ
ギュレーション・プロセスには影響しません。すべてのコンフィギュレー
ション・データが受け入れられ、CONF_DONE が High になると、
Cyclone III デバイスは正しく初期化を実行してユーザ・モードに入るた
めに 3,180 クロック・サイクルを必要とします。Cyclone III デバイスは、
133 MHz の CLKUSR fMAX をサポートしています。
オプションの INIT_DONE ピンは、初期化の終了とユーザ・モードの開
始を Low から High への遷移で知らせます。Quartus II ソフトウェアで
は、Device & Pin Options ダイアログ・ボックスの General タブで
Enable INIT_DONE Output オプションを使用できます。INIT_DONE
ピンを使用している場合、このピンは nCONFIG が Low のときおよびコ
ンフィギュレーションの開始時に、外部 10 KΩ プルアップ抵抗によって
High になります。INIT_DONE をイネーブルにするオプション・ビット
が、
（コンフィギュレーション・データの最初のフレーム中に）デバイス
にプログラムされると、INIT_DONE ピンは Low になります。初期化が
完了すると、INIT_DONE ピンは解放され High になります。この Low
から High への遷移は、デバイスがユーザ・モードに入ったことを示し
ます。初期化が完了すると、デバイスはユーザ・モードに入ります。ユー
ザ・モードでは、ユーザ I/O ピンにウィーク・プルアップ抵抗がなくな
り、デザインで割り当てられたとおり機能します。
コンフィギュレーション実行中にエラーが発生した場合、Cyclone III デバ
イスは nSTATUS 信号を Low にアサートしてデータ・フレーム・エラーを
示します。CONF_DONE 信号は Low のままです。Auto-restart configuration
after error オプション（Quartus II ソフトウェアの Device & Pin Options ダ
Altera Corporation
2007 年 5 月
10–21
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
イアログ・ボックスの General タブで選択可能）がオンの場合、Cyclone III
デバイスは FLASH_nCE にパルスを生成してコンフィギュレーションをリ
セットし、リセット・タイムアウト期間（最大 80 µs）後に nSTATUS を解
放し、コンフィギュレーションを再試行します。このオプションがオフの
場合は、システムが nSTATUS でエラーを監視し、nCONFIG に最低 500 ns
のLowパルスを生成してコンフィギュレーションを再開する必要がありま
す。
Cyclone III デバイスがユーザ・モードのとき、nCONFIG ピンを Low に
することによって、リコンフィギュレーションを開始できます。
nCONFIGは、最低500 nsの間Lowでなければなりません。nCONFIGがLow
になると、Cyclone III デバイスはリセットされます。Cyclone III デバイ
スは nSTATUS と CONF_DONE も Low にし、すべての I/O ピンがトラ
イ・ステートになります。nCONFIG がロジック High レベルに復帰し、
nSTATUS が Cyclone III デバイスによって解放されると、リコンフィギュ
レーションが開始されます。
オプションの CLKUSR ピンを使用していて、デバイスの初期化
時に nCONFIG ピンが Low にプルダウンされてコンフィギュ
レーションを再開する場合は、nSTATUS が Low の間（最大
80 µs）、CLKUSR が継続してトグルすることを確認します。
コンフィギュレーション問題について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「コンフィギュレーション問題のデバッグ」の章、
またはアルテラ・ウェブサイト
（www.altera.co.jp）のFPGA Configuration
Troubleshooter を参照してください。
複数デバイスの AS コンフィギュレーション
1 個のシリアル・コンフィギュレーション・デバイスを使用して、複数
の Cyclone III デバイスをコンフィギュレーションできます。チップ・イ
ネーブル（nCE）ピンとチップ・イネーブル出力（nCEO）ピンを使用し
て、複数の Cyclone III をカスケード接続することが可能です。チェイン
内の最初のデバイスでは、nCE ピンを GND に接続しなければなりませ
ん。そして、nCEO ピンをチェイン内の次のデバイスの nCE ピンに接続
します。10 kΩ の外部プルアップ抵抗を使用して、nCEO 信号を VCCIO レ
ベルに対して High にして、内部ウィーク・プルアップ抵抗を支援しま
す。最初のデバイスがビットストリームからすべてのコンフィギュレー
ション・データをキャプチャすると、nCEO ピンを Low にドライブし、
チェイン内の次のデバイスをイネーブルします。最後のデバイスの nCEO
ピンは、未接続のままにするか、あるいはチェイン内の最後のデバイス
が Cyclone III デバイスの場合は、コンフィギュレーション後にユーザ
10–22
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
I/O ピンとして使用できます。チェイン内の各デバイスの nCONFIG、
nSTATUS、CONF_DONE、DCLK、および DATA[0] ピンは接続されます
（図 10-4 を参照）。
チェイン内の最初の Cyclone III デバイスは、コンフィギュレーション・
マスタであり、チェイン全体のコンフィギュレーションを制御します。
MSEL ピンを接続して、AS コンフィギュレーション手法を選択する必要
があります。残りの Cyclone III デバイスは、コンフィギュレーション・
スレーブであり、それらの MSEL ピンを接続して PS コンフィギュレー
ション手法を選択しなければなりません。PS コンフィギュレーションを
サポートするその他のアルテラ・デバイスも、コンフィギュレーション・
スレーブとしてチェインの一部に含めることができます。図 10-4 に、こ
のセットアップのピン接続を示します。
図 10-4. 複数デバイスの AS コンフィギュレーション
VCCIO (1)
VCCIO (1)
10 kΩ
10 kΩ
VCCIO (1)
VCCIO (2)
10 kΩ
10 kΩ
Serial Configuration
Device
Cyclone III Master Device
nSTATUS
CONF_DONE
nCONFIG
nCE
Cyclone III Slave Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
nCEO
N.C. (3)
GND
25 Ω (6)
DATA
DCLK
nCS
ASDI
DATA[0]
DCLK
FLASH_nCE (5)
DATA[1] (5)
DATA[0]
DCLK
MSEL[3..0]
(4)
MSEL[3..0]
(4)
Buffers (7)
図 10-4 の注：
(1)
(2)
(3)
(4)
(5)
(6)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O
ピンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。Cyclone III の
マスタ・デバイスは AS モードで、スレーブ・デバイスは PS モードで設定する必要があります。マスタ・
デバイスの MSEL[3..0] を AS モードで接続する場合は、10–17 ページの表 10–6 を参照してください。ス
レーブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、10–50 ページの表 10–10 を参照してくだ
さい。MSEL ピンは直接 VCCIO または GND に接続します。
これらは兼用 I/O ピンです。FLASH_nCE ピンは、AS コンフィギュレーション手法では nCSO ピンとして機
能します。 DATA[1] ピンは、AS コンフィギュレーション手法では ASDO ピンとして機能します。
シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
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2007 年 5 月
10–23
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(7)
DATA0 と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファ
を接続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファ
の出力抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバ
シュートの等式に適合しなければなりません。
シリアル・コンフィギュレーション・デバイスをマルチ・デバ
イス AS コンフィギュレーションの Cyclone III デバイスに接続
する場合、DATA[0] に対して、シリアル・コンフィギュレー
ション・デバイスの近端で 25 Ω 直列抵抗を接続する必要があり
ます。または、DATA[0] と DCLK に対して、Cyclone III のマス
タ・デバイスとスレーブ・デバイスの間にリピータ・バッファ
を接続する必要があります。すべての I/O 入力は 4.1 V の最大
AC 電圧を維持する必要があります。リピータ・バッファの出
力抵抗は、10–15 ページの「コンフィギュレーションおよび
JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適
合しなければなりません。
図 10-4 に示すように、すべてターゲット・デバイスの nSTATUS ピンお
よび CONF_DONE ピンは、まとめて外部プルアップ抵抗に接続されてい
ます。デバイスでは、これらのピンはオープン・ドレインの双方向ピン
です。最初のデバイスは、
（コンフィギュレーション・データをすべて受
信した後）nCEO をアサートし、CONF_DONE ピンを解放します。しか
し、チェイン内の後続のデバイスはそれぞれのコンフィギュレーション・
データを受信するまで、この共有 CONF_DONE ラインを Low に保持しま
す。チェイン内のすべてのターゲット・デバイスがそれぞれのコンフィ
ギュレーション・データを受信して CONF_DONE を解放すると、プルアッ
プ抵抗がこのライン上で High レベルをドライブし、すべてのデバイス
が同時に初期化モードに入ります。
コンフィギュレーション実行中のどの時点でもエラーが発生した場合、
nSTATUS ラインは障害のあるデバイスによって Low にドライブされま
す。Auto-restart configuration after error オプションをイネーブルにする
と、リセット・タイムアウト期間（最大 80 µs）後にチェイン全体のリコ
ンフィギュレーションが開始されます。Auto-restart configuration after
error オプションがオフの場合、外部システムは nSTATUS でエラーを監
視し、nCONFIG に Low パルスを生成してコンフィギュレーションを再
開します。nCONFIG が VCCIO に接続されているのではなく、外部システ
ムの制御下にある場合は、
nCONFIG にパルスを生成することができます。
Cyclone III デバイスはカスケード接続できますが、シリアル・
コンフィギュレーション・デバイスをカスケード接続や互いに
チェインすることはできません。
10–24
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
コンフィギュレーション・ビット・ストリームのサイズがシリアル・コ
ンフィギュレーション・デバイスの容量を超えた場合は、さらに大容量
のコンフィギュレーション・デバイスを選択するか、圧縮機能をイネー
ブルにする必要があります。複数のデバイスをコンフィギュレーション
するとき、ビットストリームのサイズは個々のデバイスのコンフィギュ
レーション・ビットストリームの合計になります。
同じデザインによる複数のCyclone IIIデバイスのコンフィ
ギュレーション
デザインによっては、コンフィギュレーション・ビットストリームまた
は SOF を通して、同じデザインで複数の Cyclone III デバイスをコンフィ
ギュレーションすることが必要です。これは、この項で説明する 2 つの
方法のいずれかを使用して行うことができます。いずれの方法も、シリ
アル・コンフィギュレーション・デバイスをカスケード接続したり、互
いにチェインすることはできません。
複数の SRAM オブジェクト・ファイル
最初の方法では、SRAM オブジェクト・ファイル（.sof）の 2 つのコピー
はシリアル・コンフィギュレーション・デバイスに格納されます。最初
のコピーはマスタのCyclone IIIデバイスのコンフィギュレーションに使
用し、第 2 のコピーは残りすべてのスレーブ・デバイスを同時にコンフィ
ギュレーションするために使用します。すべてのスレーブ・デバイスは、
同じ集積度とパッケージでなければなりません。セットアップは図 10-4
のようになり、マスタはアクティブ・シリアル・モードで、スレーブ・
デバイスはパッシブ・シリアル・モードでセットアップされます。
4 個の同等の Cyclone III デバイスを同じ SRAM オブジェクト・ファイ
ルでコンフィギュレーションするには、図 10-5 に示す例のようなチェイ
ンをセットアップすることが必要です。最初のデバイスはマスタ・デバ
イスであり、その MSEL ピンは AS コンフィギュレーションを選択する
ように設定しなくてはなりません。他の 3 つのスレーブ・デバイスは、
同時コンフィギュレーション用にセットアップし、MSEL ピンは PS コ
ンフィギュレーションを選択するように設定します。マスタ・デバイス
からの nCEO ピンは、3 つすべてのスレーブ・デバイスの nCE 入力ピン
をドライブし、DATA ピンおよび DCLK ピンは、4 つすべてのデバイスに
パラレルに接続されます。最初のコンフィギュレーション・サイクル中
に、マスタ・デバイスは nCEO を High に保持しながら、シリアル・コ
ンフィギュレーション・デバイスからコンフィギュレーション・データ
を読み出します。コンフィギュレーション・サイクルの完了後に、マス
タは nCE を Low にドライブし、コンフィギュレーション・データの第
2 のコピーを 3 つのスレーブ・デバイスすべてに送信し、それらを同時
にコンフィギュレーションします。
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2007 年 5 月
10–25
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
図 10-5 のセットアップを使用する利点は、Cyclone III マスタ・デバイス
用に異なる SRAM オブジェクト・ファイルを使用できることです。ただ
し、すべての Cyclone III スレーブ・デバイスは同じ SRAM オブジェク
ト・ファイルを使用してコンフィギュレーションしなくてはなりません。
このコンフィギュレーション方法の SRAM オブジェクト・ファイルは、
圧縮または非圧縮ファイルのどちらでも構いません。
マスタとスレーブのCyclone IIIデバイスが同じSRAMオブジェ
クト・ファイルを使用する場合にも、この方法を使用できます。
図 10-5. デバイスが複数の SRAM オブジェクト・ファイルを使用して同じデータを受信する場合
の複数デバイスの AS コンフィギュレーション
VCCIO (1)
10 kΩ
VCCIO (1)
10 kΩ
VCCIO (1)
10 kΩ
VCCIO (2)
10 kΩ
Cyclone III Slave Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (3)
DATA[0]
DCLK
MSEL[3..0]
Serial Configuration
Device
Cyclone III Master Device
nSTATUS
CONF_DONE
nCONFIG
nCE
(4)
Cyclone III Slave Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
nCEO
N.C. (3)
GND
25 Ω (6)
DATA
DCLK
nCS
ASDI
DATA[0]
DCLK
FLASH_nCE (5)
DATA[1] (5)
DATA[0]
DCLK
MSEL[3..0]
(4)
MSEL[3..0]
(4)
Cyclone III Slave Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (3)
Buffers (7)
DATA[0]
DCLK
MSEL[3..0]
(4)
図 10-5 の注：
(1)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
10–26
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
(2)
(3)
(4)
(5)
(6)
(7)
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O
ピンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。Cyclone III の
マスタ・デバイスは AS モードで、スレーブ・デバイスは PS モードで設定する必要があります。マスタ・
デバイスの MSEL[3..0] を AS モードで接続する場合は、10–17 ページの表 10–6 を参照してください。ス
レーブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、10–50 ページの表 10–10 を参照してくだ
さい。MSEL ピンは直接 VCCIO または GND に接続します。
これらは兼用 I/O ピンです。FLASH_nCE ピンは、AS コンフィギュレーション手法では nCSO ピンとして
機能します。 DATA[1] ピンは、AS コンフィギュレーション手法では ASDO ピンとして機能します。
シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
DATA0 と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファ
を接続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファ
の出力抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバ
シュートの等式に適合しなければなりません。
単一の SRAM オブジェクト・ファイル
2番目の方法では、マスタとスレーブのCyclone IIIデバイスを同じSRAM
オブジェクト・ファイルを使用してコンフィギュレーションします。シ
リアル・コンフィギュレーション・デバイスは、SRAM オブジェクト・
ファイルの 1 つのコピーを格納します。図 10-6 に、このセットアップを
示します。ここでは、マスタが AS モードでセットアップされ、スレー
ブ・デバイスは PS モードでセットアップされます。チェイン内の 1 つ
または複数のスレーブ・デバイスをセットアップしてください。すべて
のスレーブ・デバイスは、図 10-6 と同じ方法でセットアップする必要が
あります。
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2007 年 5 月
10–27
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
図 10-6. デバイスが単一の SRAM オブジェクト・ファイルを使用して同じデータを受信する場合
の複数デバイスの AS コンフィギュレーション
VCCIO (1)
10 kΩ
Serial Configuration
Device
VCCIO (1)
10 kΩ
VCCIO (1)
10 kΩ
Cyclone III Master Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
Cyclone III Slave Device 1
N.C. (2)
GND
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
Cyclone III Slave Device 2
nSTATUS
CONF_DONE
nCONFIG
nCE
N.C. (2)
GND
nCEO
N.C. (2)
GND
25 Ω (5)
DATA
DCLK
nCS
ASDI
DATA[0]
DCLK
FLASH_nCE (4)
DATA[1] (4)
DATA[0]
DCLK
MSEL[3..0]
(3)
DATA[0]
DCLK
MSEL[3..0]
(3)
MSEL[3..0]
(3)
Buffers (6)
図 10-6 の注：
(1)
(2)
(3)
(4)
(5)
(6)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。Cyclone III の
マスタ・デバイスは AS モードで、スレーブ・デバイスは PS モードで設定する必要があります。マスタ・
デバイスの MSEL[3..0] を AS モードで接続する場合は、10–17 ページの表 10–6 を参照してください。ス
レーブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、10–50 ページの表 10–10 を参照してくだ
さい。MSEL ピンは直接 VCCIO または GND に接続します。
これらは兼用 I/O ピンです。FLASH_nCE ピンは、AS コンフィギュレーション手法では nCSO ピンとして
機能します。 DATA[1] ピンは、AS コンフィギュレーション手法では ASDO ピンとして機能します。
シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
DATA0 と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファ
を接続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファ
の出力抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバ
シュートの等式に適合しなければなりません。
このセットアップでは、チェイン内すべての Cyclone III デバイスは、同
時コンフィギュレーション用に接続されます。これによって、すべての
Cyclone III デバイスを 1 コンフィギュレーション・サイクルでコンフィ
ギュレーションできるので、AS コンフィギュレーション時間を短縮で
きます。すべての Cyclone III デバイスの nCE 入力ピンをグランドに接
続します。すべての Cyclone III デバイスの nCEO 出力ピンを未接続のま
まにするか、nCEO 出力ピンを通常のユーザ I/O ピンとして使用するこ
ともできます。DATA および DCLK ピンは、すべての Cyclone III デバイ
スにパラレルに接続されます。
10–28
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
信号強度とシグナル・インテグリティの問題を回避するため、バッファ
をマスタの Cyclone III デバイスの DATA および DCLK 出力の前に配置し
てください。バッファは DATA と DCLK の関係を大幅に変更したり、こ
れらの信号を他の AS 信号（ASDI および nCS）に対して遅延させないよ
うにする必要があります。また、バッファはスレーブの Cyclone III デバ
イスのみドライブして、マスタの Cyclone III デバイスとシリアル・コン
フィギュレーション・デバイス間のタイミングに影響が出ないようにし
なくてはなりません。
このコンフィギュレーション方法は、圧縮および非圧縮の SRAM オブ
ジェクト・ファイルの両方をサポートします。したがって、コンフィギュ
レーション・ビットストリームのサイズがシリアル・コンフィギュレー
ション・デバイスの容量を超える場合は、SRAM オブジェクト・ファイ
ルの圧縮機能をイネーブルにするか、さらに大容量のシリアル・コンフィ
ギュレーション・デバイスを選択することができます。
AS コンフィギュレーション時間の見積り
アクティブ・シリアル・コンフィギュレーション時間は、シリアル・コ
ンフィギュレーション・デバイスから Cyclone III デバイスへのデータ転
送に要する時間によって左右されます。このシリアル・インタフェース
は、Cyclone III の DCLK 出力（内部オシレータから生成される）でク
ロックが供給されます。10–20 ページの表 10–7 に示すように、40 MHz
のオシレータを使用する場合、DCLK の最小周波数は、20 MHz（50 ns）
となります。したがって、EP3C10 デバイスの最大コンフィギュレーショ
ン時間の見積り（3,500,000 ビットの非圧縮データ）は以下のとおりです。
RBF サイズ × ( 最大 DCLK 周期 /DCLK サイクルあたり 1 ビット ) = 推定
最大コンフィギュレーション時間
3,500,000 ビット × (50 ns / 1 ビット ) = 175 ms
標準コンフィギュレーション時間を見積るには、図 10-7 に記載した標準
DCLK 周期を使用します。標準 DCLK 周期が 33.33 ns の場合、標準コンフィ
ギュレーション時間は 116.7 ms です。圧縮をイネーブルにすると、
Cyclone III デバイスに送信されるコンフィギュレーション・データ量が
削減され、これによりコンフィギュレーション時間も短縮されます。平
均的に、圧縮によってコンフィギュレーション時間が50%短縮されます。
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2007 年 5 月
10–29
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
シリアル・コンフィギュレーション・デバイスのプログラ
ミング
シリアル・コンフィギュレーション・デバイスは、不揮発性のフラッ
シュ・メモリ・ベースのデバイスです。これらのデバイスは、USB-Blaster™
または ByteBlaster II™ ダウンロード・ケーブルを使用してイン・システ
ムでプログラムすることができます。あるいは、APU（Altera
Programming Unit）がサポートされているサードパーティ・プログラマ
または Srunner ソフトウェア・ドライバを搭載したマイクロプロセッサ
を使用してプログラムできます。
AS プログラミング・インタフェースを介してシリアル・コンフィギュ
レーション・デバイスのイン・システム・プログラミングを実行するこ
とができます。イン・システム・プログラミング中に、ダウンロード・
ケーブルは nCE ピンを High にして、AS インタフェースへのデバイス・
アクセスをディセーブルします。また、Cyclone III デバイスは、nCONFIG
が Low レベルでもリセット状態に保持されます。プログラミングの完了
後、ダウンロード・ケーブルが nCE と nCONFIG を解放するため、プル
ダウン抵抗とプルアップ抵抗でそれぞれ GND と VCC をドライブできま
す。図 10-7 に、シリアル・コンフィギュレーション・デバイスへのダウ
ンロード・ケーブル接続を示します。
AS プログラミング・インタフェースを介したシリアル・コン
フィギュレーション・デバイスのインシステム・プログラミン
グの場合、ダイオードとコンデンサをできるだけ Cyclone III デ
バイスの近くに配置する必要があります。
アルテラは、アルテラ・シリアル・コンフィギュレーション・デバイス
のための JTAG ベース・インシステム・プログラミング・ソリューショ
ン、Serial FlashLoader（SFL）を開発しました。SFL は、JTAG インタ
フェースを使用して EPCS JIC（JTAG Indirect Configuration Device
Programming）ファイルにアクセスし、ついで AS インタフェースを使
用して EPCS デバイスをプログラムする Cyclone III デバイスのブリッ
ジ・デザインです。JTAG インタフェースと AS インタフェースは、両方
とも SFL デザイン内でブリッジされます。
Serial FlashLoader（SFL）について詳しくは、アプリケーション・ノート
「AN 370: Using the Serial FlashLoader with Quartus II Software」を参照
してください。
USB-Blaster ダウンロード・ケーブルについて詳しくは、
「USB-Blaster
USB Port Download Cable Data Sheet」を参照してください。
ByteBlaster IIケーブルについて詳しくは、
「ByteBlaster II Download Cable
Data Sheet」を参照してください。
10–30
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・シリアル・コンフィギュレーション（シリアル・コンフィギュレーション・デバイス）
図 10-7. シリアル・コンフィギュレーション・デバイスのイン・システム・プログラミング
VCCIO (1)
10 kΩ
VCCIO (1)
VCCIO (1)
10 kΩ
10 kΩ
Cyclone III Device
nSTATUS
CONF_DONE
nCONFIG
nCE
Serial
Configuration 10 kΩ
Device
nCEO
N.C. (2)
VCCIO
VCCIO
VCCIO
VCCIO
GND
(6)
DATA[0] (7)
DCLK (7)
FLASH_nCE (5)
DATA[1] (5)
DATA
DCLK
nCS
ASDI
Pin 1
MSEL[3..0]
(4)
VCCIO (3)
GND
10 pf
10 pf
GND
10 pf
ByteBlaster II or USB Blaster
10-Pin Male Header
GND
GND
GND
10 pf
(6)
GND
図 10-7 の注：
(1)
(2)
(3)
(4)
(5)
(6)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O
ピンとして使用できます。
ByteBlaster II または USB-Blaster ケーブルの VCC を VCCIO 電源でパワーアップします。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–17 ページの表 10–6 を参照してください。MSEL ピンは、直接 VCCIO またはグラン
ドに接続します。
これらは兼用 I/O ピンです。FLASH_nCE ピンは、AS コンフィギュレーション手法では nCSO ピンとして機
能します。 DATA[1] ピンは、AS コンフィギュレーション手法では ASDO ピンとして機能します。
ダイオードとコンデンサは、できるだけ Cyclone III デバイスの近くに配置する必要があります。
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2007 年 5 月
10–31
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(7)
マルチ・デバイス AS コンフィギュレーションで Cyclone III デバイスをカスケードする場合、DATA0 と
DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続し
ます。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力
抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバシュー
トの等式に適合しなければなりません。
Quartus II ソフトウェアを APU および適切なコンフィギュレーション・
デバイスのプログラミング・アダプタと共に使用して、シリアル・コン
フィギュレーション・デバイスをプログラムすることができます。すべ
てのシリアル・コンフィギュレーション・デバイスは、8 ピンまたは 16
ピンの SOIC（スモール・アウトライン IC）パッケージで提供されてい
ます。
製造環境では、いくつかの方法を使用してシリアル・コンフィギュレー
ション・デバイスをプログラムできます。アルテラのプログラミング・
ハードウェアまたはサードパーティのプログラミング・ハードウェアを
使用して、ブランクのシリアル・コンフィギュレーション・デバイスを
プリント基板（PCB）に実装する前にプログラムすることができます。
あるいは、オンボード・マイクロプロセッサを使用し、アルテラが提供
する C 言語ベースのソフトウェア・ドライバ（つまり SRunner ソフト
ウェア・ドライバ）を利用して、シリアル・コンフィギュレーション・
デバイスをイン・システムでプログラムすることができます。
シリアル・コンフィギュレーション・デバイスは、SRunner を使用した
外部マイクロプロセッサにより、イン・システムでプログラムすること
ができます。SRunner は、異なるエンベデッド・システムにフィットす
るよう簡単にカスタマイズ可能なエンベデッド・シリアル・コンフィギュ
レーション・デバイス・プログラミングを構築するソフトウェア・ドラ
イバです。SRunner は、ロウ・プログラミング・データ（.rpd）ファイ
ルを読み込むことができ、シリアル・コンフィギュレーション・デバイ
スに書き込むことができます。SRunner を使用したシリアル・コンフィ
ギュレーション・デバイスのプログラミング時間は、Quartus II ソフト
ウェアでのプログラミング時間に相当します。
SRunnerについて詳しくは、
アプリケーション・ノート「AN418: SRunner:
An Embedded Solution for Serial Configuration Device Programming」
およびアルテラ・ウェブサイト（www.altera.co.jp）のソース・コード
を参照してください。
シリアル・コンフィギュレーション・デバイスのプログラミングについ
て詳しくは、
「コンフィギュレーション・ハンドブック」の「シリアル・
コンフィギュレーション・デバイス（EPCS1、EPCS4、EPCS16 & EPCS64）
データシート」を参照してください。
10–32
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
アクティブ・
パラレル・
コンフィギュ
レーション
（サポートされ
るフラッシュ・
メモリ）
Cyclone III デバイスは、アルテラ・デバイスに対して AP コンフィギュ
レーション手法を提供します。AP コンフィギュレーション手法では、
Cyclone III デバイスは汎用 16 ビット・パラレル・フラッシュ・メモリ
を使用してコンフィギュレーションされます。これらの外部不揮発性コ
ンフィギュレーション・デバイスは、業界標準のマイクロプロセッサ・
フラッシュ・メモリです。フラッシュ・メモリは、コンフィギュレーショ
ン・データにアクセスするための高速インタフェースを提供します。コ
ンフィギュレーション時間のスピードアップは、主に 16 ビット幅のパラ
レル・データ・バスによるもので、このバスを使用してフラッシュから
データを取得します。
集積度の低い Cyclone III デバイスまたはパッケージによっては、AP コ
ンフィギュレーション手法をサポートしないものや MSEL[3] ピンがな
いものがあります。詳しくは、10–5 ページの表 10–2を参照してください。
デバイス・コンフィギュレーションの間、Cyclone III デバイスはパラレ
ル・インタフェースを介してコンフィギュレーション・データを読み出
し、SRAM セルをコンフィギュレーションします。この手法は、デバイ
スがコンフィギュレーション・インタフェースを制御するため、AP コ
ンフィギュレーション手法と呼ばれます。これは、外部ホストがインタ
フェースを制御する FPP コンフィギュレーション手法とは対象的です。
Cyclone III のリモート・システム・アップグレード機能は、AP
コンフィギュレーション手法でCyclone IIIデバイスをコンフィ
ギュレーションするときに利用できます。
表 10–8 に、コンフィギュレーション電圧規格の異なる AP コンフィギュ
レーション手法を使用した場合の MSEL ピンの設定を示します。
表 10–8. AP コンフィギュレーション手法における Cyclone III MSEL ピンの設定（１ / ２）
コンフィギュレーション・モード
MSEL3 MSEL2
MSEL1 MSEL0
コンフィギュレーション
電圧規格 (4)
(5)
(5)
Intel アクティブ・パラレル × 16 ファースト
（AP スタンダード POR）(1)、(2)、(3)
0
1
0
1
3.3 V (6)
Intel アクティブ・パラレル × 16 ファースト
（AP スタンダード POR）(1)、(2)、(3)
0
1
1
0
1.8 V
Intel アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
0
1
1
1
3.3 V (6)
Intel アクティブ・パラレル × 16
（AP ファースト POR）(1)、(2)、(3)
1
0
0
0
1.8 V
Altera Corporation
2007 年 5 月
10–33
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–8. AP コンフィギュレーション手法における Cyclone III MSEL ピンの設定（２ / ２）
コンフィギュレーション・モード
MSEL3 MSEL2
MSEL1 MSEL0
コンフィギュレーション
電圧規格 (4)
(5)
(5)
Spansion アクティブ・パラレル × 16
ファースト（AP ファースト POR）
(1)、(2)、(3)
1
0
0
1
1.8 V
Spansion アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
1
0
1
0
1.8 V
Intel アクティブ・パラレル × 16
（AP スタンダード POR）(1)、(2)、(3)
1
0
1
1
3.0/2.5 V (6)
表 10–8 の注：
(1)
(2)
(3)
(4)
(5)
(6)
リモート・システム・アップグレード機能をサポートします。リモート・アップデート・モードは、リ
モート・システム・アップグレード機能を使用しているときにサポートされます。リモート・アップデー
ト・モードは、Quartus II ソフトウェアのオプション設定でイネーブルまたはディセーブルにすることが
できます。リモート・システム・アップグレード機能について詳しくは、「Cyclone III デバイス・ハンド
ブック」の「Cyclone III デバイスのリモート・システム・アップグレード」の章を参照してください。
集積度の低い Cyclone III デバイスまたはパッケージによっては、AP コンフィギュレーション手法をサ
ポートしないものがあります。詳しくは、10–5 ページの表 10–2 を参照してください。
AP コンフィギュレーション手法では、汎用パラレル・フラッシュはコンフィギュレーション・メモリと
して使用されます。汎用パラレル・フラッシュがサポートされるファミリについて詳しくは、10–35 ペー
ジの表 10–9 を参照してください。
VCCIO に適用されたコンフィギュレーション電圧規格。
集積度の低い Cyclone III デバイスまたはパッケージによっては、AP コンフィギュレーション手法をサポー
トしないものや MSEL[3] ピンがないものがあります。デバイス集積度とパッケージ・オプション別にサポー
トされるコンフィギュレーション手法について詳しくは、10–5 ページの表 10–2 を参照してください。
Cyclone III デバイスを 2.5 V/3.0 V/3.3 V コンフィギュレーション電圧規格にインタフェースする場合は、
個々の要件に従う必要があります。これらの要件について詳しくは、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」を参照してください。
AP コンフィギュレーションでサポートされるフラッシュ・
メモリ
Cyclone III デバイスの AP コンフィギュレーション・コントローラは、
いずれも業界標準のフラッシュ・ファミリである、Intel の StrataFlash®
Embedded Memory（P30）フラッシュ・ファミリ、および Spansion
の S29WSxxxN MirrorBit™ フラッシュ・ファミリとインタフェースす
るように設計されています。シリアル・コンフィギュレーション・デ
バイスとは異なり、AP コンフィギュレーション手法でサポートされる
両フラッシュ・ファミリは、マイクロプロセッサとインタフェースす
るように設計されています。ユーザ・モードでもアクセスできる業界
標準マイクロプロセッサ・フラッシュからコンフィギュレーションで
きるため、AP コンフィギュレーション手法では同じフラッシュ・メモ
リ上でコンフィギュレーション・データとユーザ・データ（マイクロ
プロセッサ・ブート・コード）を結合することができます。
10–34
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
Intel P30 フラッシュ・ファミリと Spansion S29WS-N フラッシュ・ファ
ミリが似ているのは、いずれもフラッシュからのデータの読み出しに周
波数 40 MHz の DCLK で、連続同期バースト・リード・モードをサポー
トするためです。また、Intel P30 および Spansion S29WS-N フラッシュ・
ファミリはピン配置がほぼ同じで、データ・アクセスに類似したプロト
コルを採用しています。
AP コンフィギュレーション手法では、Cyclone III デバイスは
40 MHz オシレータを使用します。
表 10–9 に、AP コンフィギュレーション手法でサポートされる汎用パラ
レル・フラッシュ・ファミリを示します。
表 10–9. Cyclone III の AP コンフィギュレーション手法で
サポートされる汎用フラッシュ
注 (1)
フラッシュ・メモリ
集積度
Intel P30
Spansion S29WS-N
フラッシュ・ファミリフラッシュ・ファミリ
(2)、(4)
(3)、(5)
64M ビット
√
128M ビット
√
√
256M ビット
√
√
表 10–9 の注：
(1)
(2)
(3)
(4)
(5)
AP コンフィギュレーション手法は、40 MHz 以上のフラッシュ・メモリ・
スピード・グレードのみサポートします。したがって、サポートされるス
ピード・グレードとパッケージ・オプションについては、それぞれのフラッ
シュ・データシートを参照する必要があります。
Intel の StrataFlash Embedded Memory（P30）フラッシュ・メモリの動作
については、Intel ウェブ・サイト www.intel.com でキーワード P30 を検
索し、P30 ファミリ・データシートを入手してください。
Spansion の S29WSxxxN MirrorBit フラッシュ・メモリの動作については、
Spansion ウェブ・サイト www.spansion.com でキーワード S29WS-N を検
索し、S29WS-N ファミリ・データシートを入手してください。
Intel P30 フラッシュ・ファミリでは、3.3 V と 1.8 V の両方の I/O オプショ
ンがサポートされます。
Spansion S29WS-N フラッシュ・ファミリでは、1.8 V の I/O オプションの
みサポートされます。
Cyclone III デバイスの AP コンフィギュレーションは、Intel P30 ファミ
リの 64M ビット、128M ビット、256M ビットのフラッシュ・メモリを
サポートします。Intel P30 ファミリの 512M ビットおよび 1G ビット・
フラッシュ・メモリから Cyclone III デバイスをコンフィギュレーション
することは可能ですが、これらのフラッシュ・メモリの要求に従って、
特別なアドレス・ピンおよびチップ・セレクト・ピンを適切にドライブ
する必要があります。
Altera Corporation
2007 年 5 月
10–35
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
サポートされるスピード・グレードとパッケージ・オプション
については、それぞれのフラッシュ・データシートを参照する
必要があります。例えば、Intel P30 ファミリは 40 MHz では単
一スピード・グレードしかありません。しかし、TSOP パッケー
ジでは 40 MHz をサポートしていません。このため、AP コン
フィギュレーション手法では P30 FBGA パッケージがサポート
され、TSOP パッケージはサポートされません。
さらに、Cyclone III デバイスの AP コンフィギュレーションは、Spansion
S29WS-N ファミリの 128M ビットおよび 256M ビット・フラッシュ・メ
モリをサポートします。Spansion S29WS-N ファミリは、80MHz（0S
パーツ識別子）、66 MHz（0P パーツ識別子）、54 MHz（0L パーツ識別
子）のスピード・グレードをサポートします。Cyclone III デバイスの AP
コンフィギュレーション手法は、3 つのスピード・グレードをすべてサ
ポートします。ただし、3 つのすべてのスピード・グレードで AP コン
フィギュレーションは 40 MHz を上限とする必要があります。高速ス
ピード・グレードの利点を活用できるのは、Cyclone III デバイスのデザ
インがユーザ・モードでフラッシュ・メモリにアクセスする場合です。
Intel の StrataFlash Embedded Memory（P30）フラッシュ・メモリの動
作については、Intel ウェブ・サイト www.intel.com でキーワード “P30”
を検索し、P30 ファミリ・データシートを入手してください。
Spansion の S29WSxxxN MirrorBit フラッシュ・メモリの動作について
は、Spansionウェブ・サイトwww.spansion.comでキーワード“S29WS-N”
を検索し、S29WS-N ファミリ・データシートを入手してください。128N
または 256N データシートを参照してください。
単一デバイスの AP コンフィギュレーション
Intel P30 および Spansion S29WS-N フラッシュ・メモリでサポートされ
る 3 つのインタフェース・ピンのグループは、コントロール・ピン、ア
ドレス・ピン、データ・ピンです。AP コンフィギュレーション手法で
は、サポートされる両方のパラレル・フラッシュ・メモリが、DCLK、ア
クティブ Low リセット（RST# または RESET#）、アクティブ Low チッ
プ・イネーブル（CE#）、アクティブ Low 出力イネーブル（OE#）、アク
ティブ Low アドレス有効（ADV# または AVD#）、アクティブ Low ライ
ト・イネーブル（WE#）を Cyclone III デバイスからのコントロール信号
として受け付けます。サポートされるパラレル・フラッシュ・メモリは、
Cyclone III デバイスにコントロール信号（WAIT または RDY）を出力し
て、データ・バス上で同期データが使用できることを知らせます。
Cyclone III デバイスには、フラッシュ・メモリのアドレス・バス
10–36
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
（A[24:1] または A[23..0]）に接続する 24 ビット・アドレス・バスが
あります。16 ビット双方向データ・バス（DATA[15..0]）は、Cyclone III
デバイスとフラッシュ・メモリ間のデータ転送に使用されます。
Cyclone III デバイスからフラッシュ・メモリへのコントロール信号には、
DCLK、nRESET、FLASH_nCE、nOE、nAVD、nWE があります。Intel P30
フラッシュ・メモリと Spansion S29WS-N フラッシュ・メモリのインタ
フェースは、それぞれ図 10-8 および図 10-9 に示すように Cyclone III デ
バイスのピンに接続されます。
図 10-8. Intel P30 フラッシュ・メモリを使用した単一デバイスの AP コンフィギュレーション
VCCIO (1) VCCIO (1) VCCIO (1)
10kΩ
nSTATUS
CONF_DONE
10kΩ
nCONFIG
10kΩ
nCEO
N.C. (2)
nCE
GND
CLK
RST#
CE#
OE#
ADV#
WE#
WAIT
DQ[15:0]
A[24:1]
Intel P30 Flash
MSEL[3..0]
(3)
DCLK
nRESET
FLASH_nCE
nOE
nAVD
nWE
RDY (4)
DATA[15..0]
PADD[23..0]
Cyclone III Device
図 10-8 の注：
(1)
(2)
(3)
(4)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–33 ページの表 10–8 を参照してください。MSEL ピンは、直接 VCCIO または GND に
接続します。
現在 RDY ピンは、AP コンフィギュレーションには使用しません。しかし、このピンを接続することをお
勧めします。
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2007 年 5 月
10–37
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
図 10-9. Spansion S29WS-N フラッシュ・メモリを使用した単一デバイスの AP コンフィギュレー
ション
VCCIO (1) VCCIO (1)
10kΩ
10kΩ
CONF_DONE
nSTATUS
nCE
nCONFIG
From Switch/Button or Other Master Controller
nCEO
N.C. (2)
GND
CLK
RESET#
DCLK
nRESET
CE#
FLASH_nCE
OE#
nOE
MSEL[3..0]
AVD#
nAVD
WE#
nWE
RDY
RDY (4)
DQ[15:0]
DATA[15..0]
A[23:0]
PADD[23..0]
Spansion S29WS-N Flash
(3)
Cyclone III Device
図 10-9 の注：
(1)
(2)
(3)
(4)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–33 ページの表 10–8 を参照してください。MSEL ピンは直接 VCCIO または GND に
接続します。
現在 RDY ピンは、AP コンフィギュレーションには使用しません。しかし、このピンを接続することをお
勧めします。
単一デバイスの AP コンフィギュレーションでは、サポートさ
れるパラレル・フラッシュから Cyclone III デバイスまでのボー
ド・トレースの長さは 6 インチ以内とします。
10–38
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
サポートされるパラレル・フラッシュ・メモリのデフォルトの読み出し
モードは非同期であり、パラレル・フラッシュ・メモリへの書き込みは
すべて非同期です。両方のパラレル・フラッシュ・ファミリとも同期読
み出しモードをサポートし、データは DCLK の正エッジで供給されます。
nRESET はアクティブ Low ハード・リセット、FLASH_nCE はアクティブ
Low チップ・イネーブル、nOE は DATA[15..0] バスと WAIT/RDY ピ
ンのアクティブ Low 出力イネーブル、nAVD はアクティブ Low アドレ
ス有効信号で、フラッシュにアドレスを書き込むときに使用され、nWE
はアクティブ Low ライト・イネーブルでフラッシュにデータを書き込む
ときに使用されます。PADD[23..0] バスは、フラッシュに供給される
アドレス・バスです。DATA[15..0] バスは、フラッシュに対するデー
タの供給と読み出しに使用される双方向バスで、フラッシュ出力は nOE
によって制御されます。
電源投入時には、Cyclone III デバイスで POR が実行されます。POR 遅
延は、選択したコンフィギュレーション手法に対応する MSEL ピンの設
定によって決まります。コンフィギュレーション手法に応じて、ファー
スト POR 時間またはスタンダード POR 時間を使用できます。ファース
ト POR 時間は、ファースト・コンフィギュレーション時間の場合 3 ms <
TPOR < 9 ms です。スタンダード POR 時間は 50 ms < TPOR < 200 ms で
す。POR の間、デバイスはリセットされ、nSTATUS と CONF_DONE が
Low に保持され、すべてのユーザ I/O ピンがトライ・ステートになりま
す。デバイスが正常に POR を終了すると、すべてのユーザ I/O ピンは
トライ・ステートを維持します。ユーザ I/O ピンと兼用 I/O ピンには、
POR 後、コンフィギュレーションの実行前と実行中に、常にイネーブル
になるウィーク・プルアップ抵抗があります。
コンフィギュレーションの実行前と実行時にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値は、「Cyclone III デバイス・ハンドブッ
ク」の「DC & スイッチング特性」の章に記載されています。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low のとき、デバイスはリセット状態です。POR の後、
Cyclone III デバイスは nSTATUS を解放し、これは外部 10 KΩ プルアッ
プ抵抗により High にプルアップされ、コンフィギュレーション・モー
ドに入ります。
コンフィギュレーションを開始するには、VCCINT、VCCA、（コ
ンフィギュレーション・ピンと JTAG ピンが配置されたバンク
の）VCCIO の各電圧を適切な電圧レベルに駆動します。
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2007 年 5 月
10–39
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
CycloneIII デバイスで生成されるシリアル・クロック（DCLK）は、コン
フィギュレーション・サイクル全体を制御し、パラレル・インタフェー
スに対するタイミングを提供します。Cyclone III デバイスは、内部オシ
レータを使用して DCLK を生成します。Cyclone III デバイスは、AP コ
ンフィギュレーション手法では 40 MHz オシレータを使用します。この
オシレータは、AS コンフィギュレーション手法で使用されるものと同
じであり、アクティブな DCLK 出力周波数は、10–20 ページの表 10–7 に
示すとおりです。
Cyclone III デバイスでは、初期化クロック・ソースは、10 MHz （標準
値）の内部オシレータ（アクティブ・シリアル・コンフィギュレーショ
ン用の内部オシレータとは別）またはオプションの CLKUSR ピンのいず
れかです。デフォルトでは、内部オシレータが初期化用のクロック・ソー
スです。内部オシレータが使用されている場合、Cyclone III は、自身で
初期化を正しく実行するのに必要なクロック・サイクルを供給します。
内部オシレータを使用する利点は、初期化ステージの間に外部ソースか
ら CLKUSR ピンに追加のクロック・サイクルを送信する必要がないこと
です。また、CLKUSR ピンをユーザ I/O ピンとして使用できます。
CLKUSR オプションを使用して複数のデバイスの初期化を同期させた
り、初期化を遅らせるといった柔軟性を得ることもできます。CLKUSR
ピンを使用すると、デバイスがユーザ・モードに入るタイミングを制御
できます。デバイスがユーザ・モードに入るのを無制限に遅らせること
ができます。Enable user-supplied start-up clock (CLKUSR) オプショ
ンは、Quartus II ソフトウェアの Device & Pin Options ダイアログ・
ボックスの General タブでオンにすることができます。user supplied
start-up clock オプションを Enable にすると、CLKUSR ピンが初期化ク
ロック・ソースになります。CLKUSR にクロックを供給しても、コンフィ
ギュレーション・プロセスには影響しません。すべてのコンフィギュレー
ション・データが受け入れられ、CONF_DONE が High になると、
Cyclone III デバイスは正しく初期化を実行してユーザ・モードに入るた
めに 3,180 クロック・サイクルを必要とします。Cyclone III デバイスは、
133 MHz の CLKUSR fMAX をサポートしています。
オプションの INIT_DONE ピンは、初期化の終了とユーザ・モードの開
始を Low から High への遷移で知らせます。Quartus II ソフトウェアで
は、Device & Pin Options ダイアログ・ボックスの General タブで
Enable INIT_DONE Output オプションを使用できます。INIT_DONE
ピンを使用している場合、このピンは nCONFIG が Low のときおよびコ
ンフィギュレーションの開始時に、外部 10 KΩ プルアップ抵抗によって
High になります。INIT_DONE をイネーブルにするオプション・ビット
が、
（コンフィギュレーション・データの最初のフレーム中に）デバイス
にプログラムされると、INIT_DONE ピンは Low になります。初期化が
完了すると、INIT_DONE ピンは解放され High になります。この Low
10–40
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
から High への遷移は、デバイスがユーザ・モードに入ったことを示し
ます。初期化が完了すると、デバイスはユーザ・モードに入ります。ユー
ザ・モードでは、ユーザ I/O ピンにウィーク・プルアップ抵抗がなくな
り、デザインで割り当てられたとおり機能します。
コンフィギュレーション実行中にエラーが発生した場合、Cyclone III デバ
イスは nSTATUS 信号を Low にアサートしてデータ・フレーム・エラーを
示します。CONF_DONE 信号は Low のままです。Auto-restart configuration
after error オプション（Quartus II ソフトウェアの Device & Pin Options ダ
イアログ・ボックスの General タブで選択可能）がオンの場合、Cyclone III
デバイスは FLASH_nCE にパルスを生成してコンフィギュレーションをリ
セットし、リセット・タイムアウト期間（最大 80 µs）後に nSTATUS を解
放し、コンフィギュレーションを再試行します。このオプションがオフの
場合は、システムが nSTATUS でエラーを監視し、nCONFIG に最低 500 ns
のLowパルスを生成してコンフィギュレーションを再開する必要がありま
す。
Cyclone III デバイスがユーザ・モードのとき、nCONFIG ピンを Low に
することによって、リコンフィギュレーションを開始できます。
nCONFIGは、最低500 nsの間Lowでなければなりません。nCONFIGがLow
になると、Cyclone III デバイスはリセットされます。Cyclone III デバイ
スは nSTATUS と CONF_DONE も Low にし、すべての I/O ピンがトラ
イ・ステートになります。nCONFIG がロジック High レベルに復帰し、
nSTATUS が Cyclone III デバイスによって解放されると、リコンフィギュ
レーションが開始されます。
オプションの CLKUSR ピンを使用していて、デバイスの初期化
時に nCONFIG ピンが Low にプルダウンされてコンフィギュ
レーションを再開する場合は、nSTATUS が Low の間（最大
80 µs）、CLKUSR が継続してトグルすることを確認します。
コンフィギュレーション問題について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「コンフィギュレーション問題のデバッグ」の章、
およびアルテラ・ウェブサイト
（www.altera.co.jp）のFPGA Configuration
Troubleshooter を参照してください。
複数デバイスの AP コンフィギュレーション
1 個のパラレル・フラッシュを使用して、複数の Cyclone III デバイスを
コンフィギュレーションできます。チップ・イネーブル（nCE）ピンと
チップ・イネーブル出力（nCEO）ピンを使用して、複数の Cyclone III
をカスケード接続することが可能です。チェイン内の最初のデバイスで
は、nCE ピンを GND に接続しなければなりません。そして、nCEO ピ
ンをチェイン内の次のデバイスの nCE ピンに接続します。10 kΩ の外部
Altera Corporation
2007 年 5 月
10–41
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
プルアップ抵抗を使用して、nCEO 信号を VCCIO レベルに対して High に
して、内部ウィーク・プルアップ抵抗を支援します。最初のデバイスが
ビットストリームからすべてのコンフィギュレーション・データをキャ
プチャすると、nCEO ピンを Low にドライブし、チェイン内の次のデバ
イスをイネーブルします。最後のデバイスの nCEO ピンは、未接続のま
まにするか、あるいはチェイン内の最後のデバイスが Cyclone III デバイ
スの場合は、コンフィギュレーション後にユーザ I/O ピンとして使用で
きます。チェイン内の各デバイスの nCONFIG、nSTATUS、CONF_DONE、
DCLK、DATA[15..8]、および DATA[7..0] ピンは接続されます（図 1010 と図 10-11 を参照）。
チェイン内の最初の Cyclone III デバイスは、コンフィギュレーション・
マスタであり、チェイン全体のコンフィギュレーションを制御します。
MSEL ピンを接続して、AP コンフィギュレーション手法を選択する必
要があります。残りの Cyclone III デバイスは、コンフィギュレーショ
ン・スレーブであり、それらの MSEL ピンを接続して FPP コンフィギュ
レーション手法を選択しなければなりません。FPP コンフィギュレー
ションをサポートする他のアルテラ・デバイスは、コンフィギュレーショ
ン・スレーブとしてチェインの一部に組み入れることもできます（図 1010 と図 10-11 を参照）。
複数デバイス AP コンフィギュレーションの DATA[15..0] バスの 2 つ
のコンフィギュレーションは、バイト幅複数デバイス AP コンフィギュ
レーションおよびワード幅の複数デバイス AP コンフィギュレーション
です。
10–42
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
バイト幅複数デバイス AP コンフィギュレーション
最初の手法は、シンプルな形式のバイト幅複数デバイスAPコンフィギュ
レーションです。バイト幅複数デバイス AP コンフィギュレーションで
は、図 10-10 に示すように、AP コンフィギュレーション手法に設定され
たフラッシュおよびマスタ・デバイスからの最下位バイト DATA[7..0]
が、FPP コンフィギュレーション手法に設定された各スレーブ・デバイ
スに接続されます。
図 10-10. バイト幅複数デバイス AP コンフィギュレーション
VCCIO (1)
VCCIO (1)
VCCIO (2)
10kΩ
VCCIO (2)
10kΩ
10kΩ
10kΩ
nCE
nCEO
nCEO
nCE
nCE
CONF_DONE
nSTATUS
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
From Switch/Button or Other Master Controller
nCEO
N.C. (3)
GND
CLK
RST#/RESET#
CE#
OE#
ADV#/AVD#
WE#
WAIT/RDY
DQ[15:0]
A[24:1]/A[23:0]
Intel P30 Flash/
Spansion S29WS-N Flash
DCLK
nRESET
FLASH_nCE
nOE
nAVD
nWE
RDY (5)
DATA[15..0]
PADD[23..0]
MSEL[3..0]
Cyclone III Master Device
(4)
DQ[7..0]
MSEL[3..0]
DATA[7..0]
DCLK
Cyclone III Slave Device
(4)
DQ[7..0]
MSEL[3..0]
(4)
DATA[7..0]
DCLK
Cyclone III Slave Device
Buffers (6)
図 10-10 の注：
(1)
(2)
(3)
(4)
(5)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。Cyclone III の
マスタ・デバイスは AP モードで、スレーブ・デバイスは FPP モードで設定する必要があります。マスタ・
デバイスの MSEL[3..0] を AP モードで接続する場合は、10–33 ページの表 10–8 を参照してください。ス
レーブ・デバイスの MSEL[3..0] を FPP モードで接続する場合は、10–67 ページの表 10–12 を参照してく
ださい。MSEL ピンは直接 VCCIO または GND に接続します。
現在 RDY ピンは、AP コンフィギュレーションには使用しません。しかし、このピンを接続することをお勧
めします。
Altera Corporation
2007 年 5 月
10–43
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(6)
DATA[15..0] と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・
バッファを接続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・
バッファの出力抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最
大オーバシュートの等式に適合しなければなりません。
ワード幅複数デバイス AP コンフィギュレーション
2 番目の手法では、より効率的なセットアップは、一部のスレーブ・デ
バイスを最下位バイト DATA[7..0] に接続し、残りのスレーブ・デバイ
スを最上位バイト DATA[15..8] に接続することです。ワード幅複数デ
バイス AP コンフィギュレーションでは、図 10-11 に示すように、マス
タ・デバイスの nCEO ピンでスレーブ・デバイスの 2 つの独立したデイ
ジー・チェインがイネーブルになり、2 つのチェインを同時にプログラ
ムできます。
10–44
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
図 10-11. ワード幅複数デバイス AP コンフィギュレーション
VCCIO (2)
VCCIO (2)
nCE
nCEO
nCEO
nCE
CONF_DONE
nSTATUS
nSTATUS
10kΩ
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
10kΩ
nCONFIG
10kΩ
10kΩ
10kΩ
VCCIO (1)
CONF_DONE
VCCIO (1) VCCIO (1)
nCEO
nCE
N.C. (3)
GND
CLK
RST#RESET#
CE#
OE#
ADV#/AVD#
WE#
WAIT/RDY
DQ[15:0]
A[24:1]/A[23:0]
Intel P30 Flash/
Spansion S29WS-N Flash
DCLK
nRESET
FLASH_nCE
nOE
nAVD
nWE
RDY (5)
DATA[15..0]
PADD[23..0]
MSEL[3..0]
MSEL[3..0]
(4)
DQ[7..0]
DATA[7..0]
DCLK
Cyclone III Master Device
(4)
DQ[7..0]
Cyclone III Slave Device
MSEL[3..0]
(4)
DATA[7..0]
DCLK
Cyclone III Slave Device
VCCIO (1)
Buffers (6)
nCE
nCE
nCEO
CONF_DONE
nSTATUS
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
10kW
nCEO
N.C. (3)
DQ[15..8]
MSEL[3..0]
DATA[7..0]
DCLK
DQ[15..8]
Cyclone III Slave Device
MSEL[3..0]
(4)
(4)
DATA[7..0]
DCLK
Cyclone III Slave Device
図 10-11 の注：
(1)
(2)
(3)
(4)
(5)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。Cyclone III の
マスタ・デバイスは AP モードで、スレーブ・デバイスは FPP モードで設定する必要があります。マスタ・
デバイスの MSEL[3..0] を AP モードで接続する場合は、10–33 ページの表 10–8 を参照してください。ス
レーブ・デバイスの MSEL[3..0] を FPP モードで接続する場合は、10–67 ページの表 10–12 を参照してく
ださい。MSEL ピンは直接 VCCIO または GND に接続します。
現在 RDY ピンは、AP コンフィギュレーションには使用しません。しかし、このピンを接続することをお勧
めします。
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10–45
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(6)
DATA[15..0] と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・
バッファを接続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・
バッファの出力抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最
大オーバシュートの等式に適合しなければなりません。
複数デバイスの AP コンフィギュレーションでは、パラレル・
フラッシュから Cyclone III のマスタ・デバイスまでのボード・
トレースの長さは6インチ以内とします。
または、DATA[15..0]
と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・
デバイスの間にリピータ・バッファを接続する必要があります。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があ
ります。リピータ・バッファの出力抵抗は、10–15 ページの「コ
ンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最
大オーバシュートの等式に適合しなければなりません。
図 10-10 および図 10-11 に示すように、すべてターゲット・デバイスの
nSTATUS ピンおよび CONF_DONE ピンは、まとめて外部プルアップ抵抗
に接続されています。デバイスでは、これらのピンはオープン・ドレイ
ンの双方向ピンです。最初のデバイスは、（コンフィギュレーション・
データをすべて受信した後）nCEO をアサートし、CONF_DONE ピンを解
放します。しかし、チェイン内の後続のデバイスはそれぞれのコンフィ
ギュレーション・データを受信するまで、この共有 CONF_DONE ライン
を Low に保持します。チェイン内のすべてのターゲット・デバイスがそ
れぞれのコンフィギュレーション・データを受信して CONF_DONE を解
放すると、プルアップ抵抗がこのライン上で High レベルをドライブし、
すべてのデバイスが同時に初期化モードに入ります。
コンフィギュレーション実行中のどの時点でもエラーが発生した場合、
nSTATUS ラインは障害のあるデバイスによって Low にドライブされま
す。Auto-restart configuration after error オプションをイネーブルにする
と、リセット・タイムアウト期間（最大 80 µs）後にチェイン全体のリコ
ンフィギュレーションが開始されます。Auto-restart configuration after
error オプションがオフの場合、外部システムは nSTATUS でエラーを監
視し、nCONFIG に Low パルスを生成してコンフィギュレーションを再
開します。nCONFIG が VCCIO に接続されているのではなく、外部システ
ムの制御下にある場合は、
nCONFIG にパルスを生成することができます。
複数バス・マスタによるコンフィギュレーション
AS コンフィギュレーション手法と同様に、AP コンフィギュレーション
手法もパラレル・フラッシュの複数のバス・マスタをサポートします。
別のマスタが AP コンフィギュレーション・バスの制御を得るには、最
低 500 ns の nCONFIG を Low にアサートして、マスタの Cyclone III デ
バイスをリセットして、nCE ピンの 10 kΩ ウィーク・プルダウン抵抗を
10–46
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
無効にする必要があります。これによって、マスタの Cyclone III デバイ
スがリセットされ、このデバイスの AP コンフィギュレーション・バス
がトライ・ステートになります。次に、他のマスタが AP コンフィギュ
レーション・バスの制御を獲得します。他のマスタが処理を終了すると、
AP コンフィギュレーション・バスを解放し、nCE ピンを解放し、最後
に nCONFIG をパルスしてリコンフィギュレーションを再開する必要が
あります。
AP コンフィギュレーション手法では、複数のマスタがパラレル・フラッ
シュを共有できます。AS コンフィギュレーション手法と同様に、バス
制御は nCE ピンによりネゴシエートされます。複数のバス・マスタによ
る AP コンフィギュレーションを、図 10-12 に示します。
図 10-12. 複数バス・マスタによる AP コンフィギュレーション
VCCIO (1) VCCIO (1)
nCE
10kΩ
CLK
RST#/RESET#
CE#
OE#
ADV#/AVD#
WE#
WAIT/RDY
DQ[15:0]
A[24:1]/A[23:0]
Intel P30 Flash/
Spansion S29WS-N Flash
GND
10kΩ
nSTATUS
10kΩ
nCONFIG
10kΩ
VCCIO (1)
CONF_DONE
CLK
RST#/RESET#
CE#
OE#
ADV#/AVD#
WE#
WAIT/RDY
DQ[15:0]
A[24:1]/A[23:0]
nCE
nCONFIG (7)
Other Master Device (7)
nCEO
DCLK (5)
nRESET
FLASH_nCE
nOE
nAVD
MSEL[3..0]
nWE
RDY (4)
DATA[15..0] (5)
PADD[23..0]
(2)
(3)
Cyclone III Master Device
図 10-12 の注：
(1)
(2)
(3)
(4)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–33 ページの表 10–8 を参照してください。MSEL ピンは直接 VCCIO または GND に
接続します。
現在 RDY ピンは、AP コンフィギュレーションには使用しません。しかし、このピンを接続することをお勧
めします。
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2007 年 5 月
10–47
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(5)
(6)
(7)
マルチ・デバイス AP コンフィギュレーションで Cyclone III デバイスをカスケードする場合、DATA[15..0]
と DCLK に対して、Cyclone III のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを接
続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの
出力抵抗は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバ
シュートの等式に適合しなければなりません。
他のマスタ・デバイスは、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す
最大オーバシュートの等式に適合しなければなりません。
他のマスタ・デバイスは、VCCIOn に接続されているのではなく、システムの制御下にある場合には、
CONFIG にパルスを生成することができます。
AP コンフィギュレーション時間の見積り
アクティブ・パラレル・コンフィギュレーション時間は、パラレル・フ
ラッシュからCyclone IIIデバイスへのデータ転送に要する時間によって
左右されます。このパラレル・インタフェースは、Cyclone III の DCLK
出力（内部オシレータから生成される）でクロックが供給されます。
10–20 ページの表 10–7 に示すように、40 MHz のオシレータを使用する
場合、DCLK の最小周波数は、20 MHz（50 ns）となります。ワード幅カ
スケード・プログラミングでは、DATA[15..0] バスが 16 ビット・ワー
ドを転送し、実質的にコンフィギュレーション時間が AS コンフィギュ
レーション時間の約 1/16 まで短縮されます。したがって、EP3C10 デバ
イスの最大コンフィギュレーション時間の見積り（3,500,000 ビットの非
圧縮データ）は以下のとおりです。
1/16 ×RBF サイズ × ( 最大 DCLK 周期 /DCLK サイクルあたり 16 ビット ) =
推定最大コンフィギュレーション時間
3,500,000 ビット × (50 ns / 1 ビット ) = 10.9 ms
標準コンフィギュレーション時間を見積るには、10–20 ページの表 10–7
に記載した標準 DCLK 周期を使用します。標準的な 33.33 ns の DCLK 周
期の場合、標準コンフィギュレーション時間は 7.3 ms です。
パラレル・フラッシュ・メモリのプログラム
サポートされるパラレル・フラッシュ・メモリは、不揮発性コンフィギュ
レーション・デバイスです。これらは業界標準のマイクロプロセッサ・
フラッシュ・メモリです。
汎用パラレル・フラッシュがサポートされるファミリについて詳しくは、
10–35 ページの表 10–9 を参照してください。
単一デバイス・チェインまたは複数デバイス・チェイン内の Cyclone III
デバイスは、フラッシュ・ローダ・メガファンクションによる JTAG イ
ンタフェースを使用した、パラレル・フラッシュのイン・システム・プ
10–48
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
アクティブ・パラレル・コンフィギュレーション（サポートされるフラッシュ・メモリ）
ログラミングをサポートします。ボードのインテリジェントなホスト・
ケーブルまたはダウンロード・ケーブルは、ホストまたはダウンロード・
ケーブルがパラレル・フラッシュのコンフィギュレーション・ピンにア
クセスできない場合でも、Cyclone III デバイスの 4 本の JTAG ピンを使
用して、システム内のパラレル・フラッシュをプログラムできます。
AP フラッシュ・プログラミングをサポートするフラッシュ・
ローダ・デザインは、Quartus II ソフトウェアの新しいメガファ
ンクションです。新しいメガファンクションについて詳しくは、
アルテラのテクニカル・サポートにお問い合わせください。
AP コンフィギュレーション手法では、デフォルト・コンフィギュレー
ションのブート・アドレスは、サポートされるパラレル・フラッシュ・
メモリ内の 0×010000 です。これにより、フラッシュ・メモリ・マップ
内の特別なパラメータ・ブロックをシステムで使用できます。パラメー
タ・ブロックにはメモリ・マップのトップまたはボトムを使用できます。
AP コンフィギュレーション手法のコンフィギュレーション・ブート・
アドレスを、図 10-13 に示します。デフォルトのコンフィギュレーショ
ン・デフォルト・ブート・アドレスは、JTAG 命令の APFC_BOOT_ADDR
を使用して、任意のアドレスに変更できます。
図 10-13. AP フラッシュ・メモリ・マップのコンフィギュレーション・ブート・アドレス
Bottom Parameter
Top Parameter
Other data/code
128 Kbit
parameter area
Other data/code
Cyclone III
Default
Boot
Address
Configuration
Data
Cyclone III
Default
Boot
Address
Configuration
Data
x010000
x00FFFF
x010000
x00FFFF
Other data/code
128 Kbit
parameter area
x000000
x000000
Intel の StrataFlash Embedded Memory（P30）フラッシュ・メモリの動
作については、Intel ウェブ・サイト www.intel.com でキーワード “P30”
を検索し、P30 ファミリ・データシートを入手してください。
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2007 年 5 月
10–49
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
Spansion の S29WSxxxN MirrorBit フラッシュ・メモリの動作について
は、Spansion ウェブ・サイト www.spansion.com でキーワード “S29WSN” を検索し、S29WS-N ファミリ・データシートを入手してください。
128N または 256N データシートを参照してください。
パッシブ・
シリアル・
コンフィギュ
レーション
Cyclone III デバイスの PS コンフィギュレーションは、MAX II デバイ
ス、マイクロプロセッサとフラッシュ・メモリ、またはダウンロード・
ケーブルなど、外部インテリジェント・ホストを使用して実行できます。
PS 手法では、外部ホストがコンフィギュレーションを制御します。コン
フィギュレーション・データは、DCLK の各立ち上がりエッジで DATA[0]
ピンを介して、ターゲットの Cyclone III デバイスに送られます。
Cyclone III の復元機能は、PS コンフィギュレーション手法で
Cyclone III デバイスをコンフィギュレーションするときに利用
できます。
表 10–10 に、コンフィギュレーション電圧規格の異なる PS コンフィギュ
レーション手法を使用した場合の MSEL ピンの設定を示します。
表 10–10.PS コンフィギュレーション手法における Cyclone III MSEL ピンの設定
コンフィギュレーション・モード
MSEL3 MSEL2 MSEL1 MSEL0
コンフィギュレーション
電圧規格 (2)
パッシブ・シリアル・スタンダード
（PS スタンダード POR）(1)
0
0
0
0
3.3/2.5 V (3)
パッシブ・シリアル・ファースト
（PS ファースト POR）(1)
1
1
0
0
3.3/2.5 V (3)
表 10–10 の注：
(1)
(2)
(3)
これらの手法はデータ復元をサポートします。
VC C I O に適用されたコンフィギュレーション電圧規格。
Cyclone III デバイスを 2.5 V/3.0 V/3.3 V コンフィギュレーション電圧規格にインタフェースする場合は、
個々の要件に従う必要があります。これらの要件について詳しくは、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」を参照してください。
10–50
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
パッシブ・シリアル・コンフィギュレーション
システムが共通フラッシュ・インタフェース（CFI）フラッシュ・メモ
リを内蔵している場合は、それを Cyclone III デバイスのコンフィギュ
レーション・ストレージにも利用できます。MAX II PFL 機能は、JTAG
インタフェースで CFI フラッシュ・メモリ・デバイスをプログラムする
効率的な方法、および Cyclone III デバイスのフラッシュ・メモリ・デバ
イスからのコンフィギュレーションを制御するロジックを提供します。
この PFL 機能を使用して、PS および FPP 両方のコンフィギュレーショ
ン手法がサポートされます。
PFL について詳しくは、アプリケーション・ノート「AN 386: Using the
MAX II Parallel Flash Loader with the Quartus II Software」を参照して
ください。
MAX II デバイスを外部ホストとして使用した PS コンフィ
ギュレーション
PS コンフィギュレーション手法では、MAX II デバイスは、フラッシュ・
メモリなどのストレージ・デバイスからターゲットの Cyclone III デバイ
スへのコンフィギュレーション・データの転送を制御するインテリジェ
ント・ホストとして使用できます。コンフィギュレーション・データは、
RBF、HEX、または TTF フォーマットで格納できます。図 10-14 に、
Cyclone III デバイスと MAX II デバイス間のコンフィギュレーション・
インタフェース接続を示します。
図 10-14. 外部ホストを使用した単一デバイスの PS コンフィギュレーション
Memory
VCCIO(1) VCCIO(1) Cyclone III Device
ADDR
DATA[0]
10kΩ
External Host
(MAX II Device or
Microprocessor)
10kΩ
GND
MSEL[3..0]
(3)
CONF_DONE
nSTATUS
nCEO
nCE
N.C. (2)
DATA[0] (4)
nCONFIG
DCLK (4)
図 10-14 の注：
(1)
(2)
(3)
デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCC は、デバイスおよび外部ホ
スト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。
nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O
ピンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–50 ページの表 10–10 を参照してください。MSEL ピンは、直接 VCCIO またはグラン
ドに接続します。
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2007 年 5 月
10–51
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(4)
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[0] と DCLK は、10–15 ページ
の「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適合する
必要があります。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があり
ます。
単一デバイスのPSコンフィギュレーションでは、
DATA[0]
と DCLK は、10–15 ページの「コンフィギュレーションおよび
JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適合
する必要があります。
電源投入時には、Cyclone III デバイスで POR が実行されます。POR 遅
延は、選択したコンフィギュレーション手法に対応する MSEL ピンの設
定によって決まります。コンフィギュレーション手法に応じて、ファー
スト POR 時間またはスタンダード POR 時間を使用できます。ファース
ト POR 時間は、ファースト・コンフィギュレーション時間の場合 3 ms <
TPOR < 9 ms です。スタンダード POR 時間は 50 ms < TPOR < 200 ms で
す。POR の間、デバイスはリセットされ、nSTATUS が Low に保持され、
すべてのユーザ I/O ピンがトライ・ステートになります。デバイスが正
常に POR を終了すると、すべてのユーザ I/O ピンはトライ・ステート
を維持します。ユーザ I/O ピンと兼用 I/O ピンには、POR 後コンフィ
ギュレーションの実行前と実行中に、常にイネーブルになるウィーク・
プルアップ抵抗があります。
コンフィギュレーションの実行前と実行時にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値は、「Cyclone III デバイス・ハンドブッ
ク」の「DC & スイッチング特性」の章に記載されています。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low のとき、デバイスはリセット状態です。コンフィ
ギュレーションを開始するには、MAX II デバイスは nCONFIG ピンを
Low から High に遷移させる必要があります。
コンフィギュレーション・プロセスを開始するには、VCCINT、
VCCA、および（コンフィギュレーション・ピンおよび JTAG ピ
ンが存在するバンクの）VCCIO が適切な電圧レベルで完全に駆
動されていなくてはなりません。
10–52
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
パッシブ・シリアル・コンフィギュレーション
nCONFIG が High になると、デバイスはリセット状態を終了し、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは 10 kΩ の外部
プルアップ抵抗で High にされます。nSTATUS が解放されると、デバイ
スはコンフィギュレーション・データを受信可能な状態になり、コンフィ
ギュレーション・ステージが開始されます。nSTATUS が High にプル
アップされると、MAX II デバイスはコンフィギュレーション・データ
を 1 ビットずつ DATA[0] ピンに送信しなければなりません。コンフィ
ギュレーション・データを RBF、TTF、または HEX ファイルで使用する
場合は、各データ・バイトの最下位ビット（LSB）を最初に送信します。
例えば、RBF にバイト・シーケンス 02 1B EE 01 FA が含まれている
場合、デバイスに以下のシリアル・ビットストリームを送信する必要が
あります。
0100-0000 1101-1000 0111-0111 1000-0000 0101-1111.
Cyclone III デバイスは、DATA[0] ピンでコンフィギュレーション・デー
タを受信し、DCLK ピンでクロックを受信します。データは、DCLK の立
ち上がりエッジでデバイスにラッチされます。CONF_DONE が High にな
るまで、データは継続してターゲット・デバイスに送られます。デバイ
スは、すべてのコンフィギュレーション・データを正常に受信すると、
10 kΩ の外部プルアップ抵抗で High にプルアップされたオープン・ド
レインの CONF_DONE ピンを解放します。CONF_DONE の Low から High
への遷移は、コンフィギュレーションが完了し、デバイスの初期化を開
始できることを示します。デバイスを初期化するには、CONF_DONE ピ
ンに 10 kΩ の外部プルアップ抵抗が必要です。
Cyclone III デバイスでは、初期化クロック・ソースは内部オシレータ
（標準 10 MHz）またはオプションの CLKUSR ピンになります。デフォル
トでは、内部オシレータが初期化用のクロック・ソースです。内部オシ
レータを使用する場合、Cyclone III は、自身で初期化を正しく実行する
のに必要なクロック・サイクルを供給します。したがって、内部オシレー
タが初期化クロック・ソースの場合、コンフィギュレーション・ファイ
ル全体をデバイスに送信するだけで十分にデバイスをコンフィギュレー
ションし初期化できます。コンフィギュレーションの完了後にデバイス
に DCLK をドライブしても、デバイス動作には影響しません。また、内
部オシレータをクロック・ソースとして使用する場合は、CLKUSR ピン
をユーザ I/O ピンとして使用できます。
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2007 年 5 月
10–53
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
CLKUSR オプションを使用して複数のデバイスの初期化を同期させた
り、初期化を遅らせるといった柔軟性を得ることもできます。Enable
user-supplied start-up clock (CLKUSR) オプションは、Quartus II ソフ
トウェアの Device & Pin Options ダイアログ・ボックスの General タ
ブでオンにすることができます。CLKUSR にクロックを供給しても、コ
ンフィギュレーション・プロセスには影響しません。すべてのコンフィ
ギュレーション・データが受け入れられ、CONF_DONE が High になる
と、tCD2CU で指定される時間が経過した後、CLKUSR がイネーブルにな
ります。この期間の経過後、Cyclone III デバイスは正しく初期化を実行
してユーザ・モードに入るために 3,180 クロック・サイクルを必要とし
ます。Cyclone III デバイスは、133 MHz の CLKUSR fMAX をサポートし
ています。
オプションの INIT_DONE ピンは、初期化の終了とユーザ・モードの開
始を Low から High への遷移で知らせます。Quartus II ソフトウェアで
は、Device & Pin Options ダイアログ・ボックスの General タブで
Enable INIT_DONE Output オプションを使用できます。INIT_DONE
ピンを使用する場合、このピンは nCONFIG が Low のときおよびコン
フィギュレーションの開始時に、外部 10 KΩ プルアップ抵抗によって
High になります。INIT_DONE をイネーブルにするオプション・ビット
が、
（コンフィギュレーション・データの最初のフレーム中に）デバイス
にプログラムされると、INIT_DONE ピンは Low になります。初期化が
完了すると、INIT_DONE ピンは解放され High になります。MAX II デ
バイスは、デバイスがユーザ・モードに入ったことを示すこの Low から
High への遷移を検出できなければなりません。初期化が完了すると、デ
バイスはユーザ・モードに入ります。ユーザ・モードでは、ユーザ I/O
ピンにウィーク・プルアップ抵抗がなくなり、デザインで割り当てられ
たとおりに機能します。
コンフィギュレーションの最後に DCLK と DATA[0] をフロート状態の
ままにしないために、MAX II デバイスはこれらを High か Low のいず
れかボードで都合がよい方にドライブする必要があります。コンフィ
ギュレーション後、DATA[0] ピンはユーザ I/O ピンとして使用できま
す。Quartus II ソフトウェアで PS 手法を選択している場合、DATA[0]
ピンはユーザ・モードではデフォルトでトライ・ステートになり、MAX II
デバイスでドライブしなければなりません。Quartus II ソフトウェアで
このデフォルト・オプションを変更するには、Device & Pin Options ダ
イアログ・ボックスの Dual-Purpose Pins タブを選択します。
10–54
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
パッシブ・シリアル・コンフィギュレーション
コンフィギュレーションを正しく行うには、コンフィギュレーション・
クロック（DCLK）速度が規定されるシステム周波数を下回る必要があり
ます（10–60 ページの表 10–11 を参照）。最大 DCLK 周期は規定されてい
ません。すなわち DCLK を無制限に停止することによってコンフィギュ
レーションを休止できます。
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブし、内部で自身をリセットします。また
nSTATUSピンのLow信号でも、MAX IIデバイスにエラーがあることを警
告します。Auto-restart configuration after error オプション（Quartus II
ソフトウェアの Device & Pin Options ダイアログ・ボックスの General
タブで選択可能）がオンの場合、Cyclone III デバイスはリセット・タイ
ムアウト期間（最大 80 µs）後に nSTATUS を解放します。nSTATUS が
解放され、プルアップ抵抗により High にプルアップされると、MAX II
デバイスは nCONFIG に Low パルスを印加することなく、ターゲット・
デバイスのリコンフィギュレーションを試みることができます。このオ
プションがオフの場合、MAX II デバイスは、nCONFIG で Low から High
への遷移（最低 500 ns の Low パルス）を生成して、コンフィギュレー
ション・プロセスを再開する必要があります。
MAX II デバイスは CONF_DONE ピンと INIT_DONE ピンをモニタするこ
とによっても、コンフィギュレーションの成功を確認できます。MAX II
デバイスは、CONF_DONE ピンをモニタして、エラーを検出し、プログ
ラミングの完了を判断する必要があります。すべてのコンフィギュレー
ション・データが送信されたが、CONF_DONE または INIT_DONE が High
になっていない場合、MAX II デバイスはターゲット・デバイスをリコ
ンフィギュレーションしなければなりません。
オプションの CLKUSR ピンを使用していて、デバイスの初期化
時に nCONFIG ピンが Low にプルダウンされてコンフィギュ
レーションを再開する場合は、nSTATUS が Low の間（最大
80 µs）、CLKUSR が継続してトグルすることを確認します。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low から High に
遷移させることによって、リコンフィギュレーションを開始できます。
nCONFIG ピンは、最低 500 µs の間 Low でなければなりません。
nCONFIG
を Low にプルダウンすると、デバイスは nSTATUS と CONF_DONE も
Low にプルダウンし、すべての I/O ピンをトライ・ステートにします。
nCONFIG がロジック High レベルに復帰し、nSTATUS がデバイスによっ
て解放されると、リコンフィギュレーションが開始されます。
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2007 年 5 月
10–55
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
コンフィギュレーション問題について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「コンフィギュレーション問題のデバッグ」の章、
またはアルテラ・ウェブサイト
（www.altera.co.jp）のFPGA Configuration
Troubleshooter を参照してください。
図 10-15 に、MAX II デバイスを使用した複数のデバイスのコンフィギュ
レーション方法を示します。この回路は単一デバイスの PS コンフィギュ
レーション回路に似ていますが、複数デバイスのコンフィギュレーショ
ンのために Cyclone III デバイスがカスケードされています。
図 10-15. 外部ホストを使用した複数デバイスの PS コンフィギュレーション
Memory
VCCIO (1) VCCIO(1)
ADDR
VCCIO(2)
Cyclone III Device 1
DATA[0]
10kΩ
10kΩ
(4)
MSEL[3..0]
(4)
CONF_DONE
nSTATUS
nCE
nCEO
CONF_DONE
nSTATUS
nCE
nCEO
N.C. (3)
DATA[0] (5)
nCONFIG
DCLK (5)
DATA[0] (5)
nCONFIG
DCLK (5)
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
Cyclone III Device 2
10 kΩ
GND
Buffers (5)
図 10-15 の注：
(1)
(2)
(3)
(4)
(5)
プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する必要
があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければ
なりません。
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–50 ページの表 10–10 を参照してください。MSEL ピンは、直接 VCCIO またはグラン
ドに接続します。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[0] と DCLK は、10–15 ページ
の「コンフィギュレーションおよび JTAG ピンの I/O 要件」に概説する最大オーバシュートの等式に適合
する必要があります。
10–56
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
パッシブ・シリアル・コンフィギュレーション
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があり
ます。
複数デバイスのPSコンフィギュレーションでは、
DATA[0]
と DCLK は、10–15 ページの「コンフィギュレーションおよび
JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適合
する必要があります。DATA[0] と DCLK に対して、Cyclone III
のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッ
ファを接続する必要があります。
複数デバイスの PS コンフィギュレーションでは、
最初のデバイスの nCE
ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイスの nCE
に接続されます。最後のデバイスの nCE 入力は、1 つ前のデバイスから
供給され、その nCEO ピンはフロート状態のままです。複数デバイスの
コンフィギュレーション・チェイン内の最初のデバイスがコンフィギュ
レーションを完了した後、その nCEO ピンは Low にドライブされ、2 番
目のデバイスのnCEピンをアクティブにし、2番目のデバイスがコンフィ
ギュレーションを開始します。チェイン内の 2 番目のデバイスは、1 ク
ロック・サイクル以内にコンフィギュレーションを開始します。したがっ
て、データの送信先への送信は MAX II デバイスからは見えません。他
のすべてのコンフィギュレーション・ピン（nCONFIG、nSTATUS、DCLK、
DATA[0]、CONF_DONE）は、チェイン内のすべてのデバイスに接続さ
れます。コンフィギュレーション信号の生成には、シグナル・インテグ
リティを保証し、クロック・スキュー問題を防止するバッファリングが
必要になる場合があります。デバイス 4 個ごとに、DCLK ラインと DATA
ラインがバッファリングされていることを確認してください。デバイス
のすべての CONF_DONE ピンは連結されているため、すべてのデバイス
は同時に初期化され、ユーザ・モードに入ります。
デバイスがエラーを検出すると、チェイン全体でコンフィギュレーショ
ンが停止し、チェイン全体をリコンフィギュレーションする必要があり
ます。これは nSTATUS ピンと CONF_DONE ピンがすべて連結されてい
るためです。例えば、最初のデバイスが nSTATUS にエラーをフラグし
た場合、nSTATUS ピンを Low にプルダウンしてチェインをリセットし
ます。この動作は 1 個のデバイスがエラーを検出するのに似ています。
Auto-restart configuration after error オプションをオンにすると、リセッ
ト・タイムアウト期間（最大 80 µs が経過した後）
、デバイスは nSTATUS
ピンを解放します。すべての nSTATUS ピンが解放され、High にプルアッ
プされた後、MAX II デバイスは nCONFIG を Low にパルスしないで、チェ
インのリコンフィギュレーションを試みることができます。このオプショ
ンがオフの場合、MAX II デバイスは、nCONFIG で Low から High への遷
移（最低 500 ns の Low パルス）を生成して、コンフィギュレーション・プ
ロセスを再開する必要があります。
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2007 年 5 月
10–57
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
各システムで、複数のデバイスに同じコンフィギュレーション・データ
を格納しておくことができます。このコンフィギュレーション手法をサ
ポートするには、デバイスのすべての nCE 入力を GND に接続し、nCEO
ピンをフロート状態のままにします。他のすべてのコンフィギュレー
ション・ピン（nCONFIG、nSTATUS、DCLK、DATA[0]、CONF_DONE）
は、チェイン内のすべてのデバイスに接続されます。コンフィギュレー
ション信号の生成には、シグナル・インテグリティを保証し、クロック・
スキュー問題を防止するバッファリングが必要になる場合があります。
DCLKラインとDATAラインがバッファリングされていることを確認して
ください。デバイスの集積度とパッケージは同じでなければなりません。
すべてのデバイスは、同時にコンフィギュレーションを開始し、終了し
ます。図 10-16 に、Cyclone III デバイスが同じコンフィギュレーション・
データを受信する場合の、複数デバイスの PS コンフィギュレーション
を示します。
図 10-16. 両方のデバイスが同じデータを受信する場合の複数デバイスの PS コンフィギュレーション
Memory
VCCIO (1) VCCIO (1)
ADDR
Cyclone III Device
Cyclone III Device
DATA[0]
10kΩ
10kΩ
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
CONF_DONE
nSTATUS
nCE
nCEO
GND
(3)
MSEL[3..0]
CONF_DONE
nSTATUS
nCE
nCEO
N.C. (2)
(3)
N.C. (2)
GND
DATA[0] (4)
nCONFIG
DCLK (4)
DATA[0] (4)
nCONFIG
DCLK (4)
Buffers (4)
図 10-16 の注：
(1)
(2)
(3)
(4)
プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する必要
があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければ
なりません。
両方のデバイスの nCEO ピンは未接続のままにしておくか、複数のデバイスに同じコンフィギュレーショ
ン・データをコンフィギュレーションする場合は、ユーザ I/O ピンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–50 ページの表 10–10 を参照してください。MSEL ピンは、直接 VCCIO またはグラン
ドに接続します。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[0] と DCLK は、10–15 ページ
の「コンフィギュレーションおよび JTAG ピンの I/O 要件」に概説する最大オーバシュートの等式に適合
する必要があります。
10–58
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
パッシブ・シリアル・コンフィギュレーション
1 つのコンフィギュレーション・チェインを使用して、他のアルテラ・
デバイスと共に Cyclone III デバイスをコンフィギュレーションできま
す。チェイン内のすべてのデバイスが同時にコンフィギュレーションを
完了するか、または 1 つのデバイスがエラーを知らせたときに、すべて
のデバイスでリコンフィギュレーションが開始するようにするには、す
べてのデバイスの CONF_DONE ピンと nSTATUS ピンを連結する必要が
あります。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「混合アルテラ FPGA チェインのコンフィギュ
レーション」を参照してください。
PS コンフィギュレーション・タイミング
PS コンフィギュレーションは、セットアップおよびホールド・タイミン
グ・パラメータ、および最大クロック周波数に適合しなければなりませ
ん。マイクロプロセッサまたは別のインテリジェント・ホストを使用し
て PS インタフェースを制御する場合、これらのタイミング要件に従う
必要があります。
図 10-17 に、MAX II デバイスを外部ホストとして使用する場合の、PS
コンフィギュレーションのタイミング波形を示します。
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2007 年 5 月
10–59
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
図 10-17. PS コンフィギュレーションのタイミング波形
注 (1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
DCLK (4)
tDH
DATA[0]
Bit 0 Bit 1 Bit 2 Bit 3
Bit n
(5)
tDSU
User I/O
Tri-stated with internal pull-up resistor
User Mode
INIT_DONE
tCD2UM
図 10-17 の注：
(1)
(2)
(3)
(4)
(5)
この波形の始まりは、デバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、
nSTATUS、
CONF_DONE はロジック High レベルにあります。
nCONFIG が Low にプルダウンされると、
リコン
フィギュレーション・サイクルが開始します。
電源投入後、Cyclone III デバイスは POR 遅延の間 nSTATUS を Low に保持します。
電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
ユーザ・モードでは、PS コンフィギュレーション手法を使用する場合、DCLK をHigh またはLow のより都
合のよい方にドライブします。AS コンフィギュレーション手法を使用する場合、DCLK は Cyclone III の出
力ピンになり、外部からドライブしてはなりません。
コンフィギュレーション後、DATA[0] ピンをフロート状態のままにしないでください。High または Low
のいずれか都合のよい方にドライブしてください。
表 10–11 に、Cyclone III デバイスの PS コンフィギュレーションのタイ
ミング・パラメータを定義します。
表 10–11.Cyclone III デバイスの PS タイミング・パラメータ（１ / ２）
シンボル
パラメータ
tC F 2 C D
nCONFIG Low から CONF_DONE Low
tC F 2 S T 0
nCONFIG Low から nSTATUS Low
最小
tC F G
nCONFIG Low パルス幅
500
tS TAT U S
nSTATUS Low パルス幅
70
tC F 2 S T 1
nCONFIG High から nSTATUS High
tC F 2 C K
nCONFIG High から DCLK の最初の立ち上がり
230 (2)
注 (1)
最大
単位
500
ns
500
ns
ns
230 (2)
µs
230 (2)
µs
µs
エッジ
10–60
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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パッシブ・シリアル・コンフィギュレーション
表 10–11.Cyclone III デバイスの PS タイミング・パラメータ（２ / ２）
シンボル
tS T 2 C K
注 (1)
パラメータ
最小
最大
単位
nSTATUS High から DCLK の最初の立ち上がり
2
µs
DCLK の立ち上がりエッジ前のデータ・セット
アップ時間
5
ns
DCLK の立ち上がりエッジ後のデータ・ホールド
0
ns
エッジ
tD S U
tD H
時間
DCLK の High 時間
3.2
ns
tC L
DCLK の Low 時間
3.2
ns
tC L K
DCLK の期間
7.5
ns
fM A X
DCLK の周波数
tC D 2 U M
CONF_DONE High からユーザ・モード (3)
tC D 2 C U
CONF_DONE High から CLKUSR イネーブル
4 × 最大 DCLK 期間
tC D 2 U M C
CONF_DONE High から CLKUSR オプションが
オンのユーザ・モード
tC D 2 C U +
(3,180 × CLKUSR 期間 )
tC H
300
133
MHz
650
µs
表 10–11 の注：
(1)
(2)
(3)
このタイミング情報は暫定仕様です。
この値は、ユーザが nCONFIG または nSTATUS のLow パルス幅を拡張して、コンフィギュレーションを遅
延しない場合に適用されます。
最小値および最大値は、内部オシレータがデバイス開始のクロック・ソースとして選択されている場合に
のみ適用されます。
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法について詳しくは、
「コンフィギュレーショ
ン・ハンドブック Volume 2」の「ソフトウェア設定」セクションを参
照してください。
マイクロプロセッサを使用したPSコンフィギュレーション
PS コンフィギュレーション手法では、マイクロプロセッサがフラッ
シュ・メモリなどのストレージ・デバイスからターゲットの Cyclone III
デバイスへのコンフィギュレーション・データの転送を制御できます。
マイクロプロセッサを外部ホストとして使用する場合、10–51 ページの
「MAX IIデバイスを外部ホストとして使用したPSコンフィギュレーショ
ン」のすべての情報も適用できます。すべてのコンフィギュレーション
およびタイミング情報については、該当する項を参照してください。
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2007 年 5 月
10–61
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
MicroBlaster™ ソフトウェア・ドライバを使用すると、PS モードの
ByteBlaster II または ByteBlasterMV ケーブルを使用して、Cyclone III デ
バイスを含むアルテラの FPGA をコンフィギュレーションできます。
MicroBlaster ソフトウェア・ドライバは、RBF プログラミング入力ファ
イルをサポートし、エンベデッド PS コンフィギュレーションをターゲッ
トにしています。このソース・コードは、Windows NT オペレーティン
グ・システム向けに開発されています。ソース・コードをカスタマイズ
し、他のオペレーティング・システムで実行することができます。
MicroBlaster ソフトウェア・ドライバについて詳しくは、アルテラ・ウェ
ブサイト（www.altera.co.jp）のアプリケーション・ノート「AN423:
Configuring the MicroBlaster Passive Serial Software Driver」と、ソース・
ファイルを参照してください。
Quartus II ソフトウェアで Enable user-supplied start-up clock
(CLKUSR) オプションをオンにしている場合、MicroBlaster が
RBF ファイルですべてのコンフィギュレーション・データを送
信した後も、Cyclone III デバイスはユーザ・モードに入りませ
ん。ユーザ・モードに入るには、CLKUSR ピンに十分な初期化
クロック・サイクルを供給する必要があります。
ダウンロード・ケーブルを使用した PS コンフィギュレー
ション
この項では、一般に “ ダウンロード・ケーブル ” と呼ぶ場合は、アルテラの
USB-Blaster ユニバーサル・シリアル・バス（USB）ポート・ダウンロー
ド・ケーブル、MasterBlaster™ シリアル /USB 通信ケーブル、ByteBlaster II
パラレル・ポート・ダウンロード・ケーブル、および ByteBlasterMV パラ
レル・ポート・ダウンロード・ケーブルを示します。
ダウンロード・ケーブルを使用した PS コンフィギュレーションでは、イ
ンテリジェント・ホスト（PC など）は、USB-Blaster、MasterBlaster、
ByteBlaster II、ByteBlasterMV ケーブルを介して、ストレージ・デバイ
スからデバイスにデータを転送します。
10–62
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
パッシブ・シリアル・コンフィギュレーション
電源投入時には、Cyclone III デバイスで POR が実行されます。POR 遅
延は、選択したコンフィギュレーション手法に対応する MSEL ピンの設
定によって決まります。コンフィギュレーション手法に応じて、ファー
スト POR 時間またはスタンダード POR 時間を使用できます。ファース
ト POR 時間は、ファースト・コンフィギュレーション時間の場合 3 ms <
TPOR < 9 ms です。スタンダード POR 時間は 50 ms < TPOR < 200 ms で
す。POR の間、デバイスはリセットされ、nSTATUS が Low に保持され、
すべてのユーザ I/O ピンがトライ・ステートになります。デバイスが正
常に POR を終了すると、すべてのユーザ I/O ピンはトライ・ステート
を維持します。ユーザ I/O ピンと兼用 I/O ピンには、POR 後、コンフィ
ギュレーションの実行前と実行中に、常にイネーブルになるウィーク・
プルアップ抵抗があります。
コンフィギュレーションの実行前と実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、
「Cyclone III デバイス・ハ
ンドブック」の「DC & スイッチング特性」の章を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low のとき、デバイスはリセット状態です。この手法で
コンフィギュレーションを開始する場合、ダウンロード・ケーブルは
nCONFIG ピンで Low から High の遷移を生成します。
コンフィギュレーションを開始するには、VCCINT、VCCA、（コ
ンフィギュレーション・ピンと JTAG ピンが配置されたバンク
の）VCCIO の各電圧を適切な電圧レベルに駆動します。
nCONFIG が High になると、デバイスはリセット状態を終了し、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは 10 kΩ の外部
プルアップ抵抗で High にされます。nSTATUS が解放されると、デバイ
スはコンフィギュレーション・データの受信が可能な状態になり、コン
フィギュレーション・ステージが開始されます。プログラミング・ハー
ドウェアまたはダウンロード・ケーブルは、デバイスの DATA[0] ピン
に一度に 1 ビットずつコンフィギュレーション・データを送ります。
CONF_DONE が High になるまで、コンフィギュレーション・データがター
ゲット・デバイスにクロックで送られます。デバイスを初期化するには、
CONF_DONE ピンに 10 kΩ の外部プルアップ抵抗が必要です。
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2007 年 5 月
10–63
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
ダウンロード・ケーブルを使用する場合、Auto-restart configuration after
error オプションを設定してもコンフィギュレーション・サイクルに影響し
ません。これはエラー発生時に、Quartus II ソフトウェアでコンフィギュ
レーションを手動で再開する必要があるためです。また、Enable usersupplied start-up clock（CLKUSR）オプションはデバイスの初期化に影響
しません。これはこのオプションが、Quartus II プログラマおよびダウン
ロード・ケーブルを使用してデバイスをプログラムするときに、SRAM オ
ブジェクト・ファイルでディセーブルされるためです。したがって、
CLKUSR オプションをオンにした場合、
Quartus II プログラマとダウンロー
ド・ケーブルを使用してデバイスをコンフィギュレーションする際に、
CLKUSR にクロックを供給する必要はありません。図 10-18 に、USBBlaster、MasterBlaster、ByteBlanser II、ByteBlasterMV ケーブルを使用した
Cyclone III デバイスの PS コンフィギュレーションを示します。
図 10-18. USB-Blaster、MasterBlaster、ByteBlaster II、ByteBlasterMV ケーブルを使用した PS
コンフィギュレーション
VCCA (1)
(2)
VCCA (1)
10kΩ
10 kΩ
VCCA (1)
VCCA (1)
VCCA (1)
10kΩ
10kΩ
10kΩ
(2)
Cyclone III Device
CONF_DONE
nSTATUS
MSEL[3..0] (5)
nCE
nCEO
N.C. (4)
GND
DCLK
DATA[0]
nCONFIG
USB Blaster, ByteBlaster II,
MasterBlaster, or
ByteBlasterMV 10-Pin Male
Header (Top View)
Pin 1
V
(6)
CCA
GND
VIO (3)
Shield
GND
図 10-18 の注：
(1)
(2)
プルアップ抵抗は、VCCA 電源と同じ電源電圧に接続しなければなりません。
DATA[0] と DCLK のプルアップ抵抗は、ダウンロード・ケーブルがボード上で使用する唯一のコンフィギュ
レーション手法の場合にのみ必要です。これはコンフィギュレーションの後、DATA[0] と DCLK がフロー
ト状態になったままにしないようにするためです。例えば、コンフィギュレーション・デバイスも使用し
ている場合、DATA[0] と DCLK のプルアップ抵抗は不要です。
10–64
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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パッシブ・シリアル・コンフィギュレーション
(3)
(4)
(5)
(6)
ヘッダのピン6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCIO に
一致する必要があります。この値については、「MasterBlaster シリアル /USB 通信ケーブル・データシー
ト」を参照してください。ByteBlasterMV では、このピンは接続されません。USB-Blaster と ByteBlaster II
では、このピンは AS プログラミングに使用する場合は nCE に接続し、それ以外の場合は接続しません。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSELピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–50 ページの表 10–10 の PS コンフィギュレーション手法を参照してください。MSEL
ピンは直接 VCCIO または GND に接続します。
ByteBlaster II、USB-Blaster、または ByteBlaster MV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワー
アップします。サードパーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、
MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、5.0 V または 3.3 V 基板のいずれか、
DC 電源、または USB ケーブルから 5.0 V から電力を受信します。この値については、
「MasterBlaster
Serial/USB Communications Cable Data Sheet」を参照してください。
ByteBlaster II または USB Blaster ケーブルの VCC を、VCCA か
らの 2.5 V 電源でパワーアップします。サードパーティ製プロ
グラマは、2.5 V に切り替えなければなりません。ヘッダのピン
4 は、MasterBlaster ケーブルの VCC 電源です。MasterBlaster
ケーブルは、5.0 V または 3.3 V 基板のいずれか、DC 電源、ま
たは USB ケーブルから 5.0 V から電力を受信します。この値に
ついては、
「MasterBlaster Serial/USB Communications Cable
Data Sheet」を参照してください。
デバイスの nCEO ピンを後続デバイスの nCE ピンに接続すれば、ダウン
ロード・ケーブルを使用して複数の Cyclone III デバイスをコンフィギュ
レーションすることができます。最初のデバイスの nCE ピンは GND に
接続され、nCEO ピンはチェイン内の次のデバイスの nCE に接続されま
す。最後のデバイスの nCE 入力は、1 つ前のデバイスから供給され、そ
のnCEOピンはフロート状態のままです。他のすべてのコンフィギュレー
ション・ピン、nCONFIG、nSTATUS、DCLK、DATA[0]、CONF_DONE は、
チェイン内のすべてのデバイスに接続されます。すべての CONF_DONE
ピンは連結されているため、チェイン内のすべてのデバイスは同時に初
期化され、ユーザ・モードに入ります。
また、デバイスがエラーを検出すると、nSTATUS ピンが連結されている
ため、チェイン全体がコンフィギュレーションを停止します。Autorestart configuration after error オプションはコンフィギュレーション・
サイクルに影響しません。これはエラーの発生時に、Quartus II ソフト
ウェアでコンフィギュレーションを手動で再開する必要があるためで
す。
図 10-19 に、ダウンロード・ケーブルを使用した複数の Cyclone III デバ
イスのコンフィギュレーション方法を示します。
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2007 年 5 月
10–65
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
図 10-19. USB-Blaster、MasterBlaster、ByteBlaster II、ByteBlasterMV ケーブルを使用した複数
デバイスの PS コンフィギュレーション
VCCA (1)
VCCA (1)
VCCA (1)
10kΩ
10kΩ
(2)
10kΩ
VCCA (1)
10kΩ
VCCA (1)
USB-Blaster, ByteBlaster II,
MasterBlaster, or ByteBlasterMV
10-Pin Male Header
(Passive Serial Mode)
10kΩ
Cyclone III Device 1
VCCIO (4)
10kΩ
(2)
Pin 1
CONF_DONE
nSTATUS
DCLK
MSEL[3..0] (6)
VCCA (7)
GND
VIO (3)
nCE
GND
DATA[0]
nCONFIG
nCEO
GND
Cyclone III Device 2
CONF_DONE
nSTATUS
MSEL[3..0]
DCLK
(6)
nCE
nCEO
N.C. (5)
DATA[0]
nCONFIG
図 10-19 の注：
(1)
(2)
(3)
(4)
(5)
(6)
(7)
プルアップ抵抗は、VCCA 電源と同じ電源電圧に接続しなければなりません。
DATA[0] と DCLK のプルアップ抵抗は、ダウンロード・ケーブルがボード上で使用する唯一のコンフィギュ
レーション手法の場合にのみ必要です。これはコンフィギュレーションの後、DATA[0] と DCLK がフロー
ト状態になったままにしないようにするためです。例えば、コンフィギュレーション・デバイスも使用し
ている場合、DATA[0] と DCLK のプルアップ抵抗は不要です。
ヘッダのピン6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCIO に
一致する必要があります。この値については、「MasterBlaster シリアル /USB 通信ケーブル・データシー
ト」を参照してください。ByteBlasterMV では、このピンは接続されません。USB-Blaster と ByteBlaster II
では、このピンは AS プログラミングに使用する場合は nCE に接続し、それ以外の場合は接続しません。
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
チェイン内の最後のデバイスの nCEO ピンは、未接続のままにするか、ユーザ I/O ピンとして使用できます。
MSELピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–50 ページの表 10–10 の PS コンフィギュレーション手法を参照してください。MSEL
ピンは直接 VCCIO または GND に接続します。
ByteBlaster II、USB-Blaster、または ByteBlaster MV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワー
アップします。サードパーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、
MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、5.0 V または 3.3 V 基板のいずれか、
DC 電源、または USB ケーブルから 5.0 V から電力を受信します。この値については、
「MasterBlaster
Serial/USB Communications Cable Data Sheet」を参照してください。
10–66
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
ファースト・パッシブ・パラレル・コンフィギュレーション
USB-Blaster、MasterBlaster、ByteBlaster II、ByteBlasterMV ケーブルの
使用法について詳しくは、以下のデータシートを参照してください。
■
■
■
■
ファースト・
パッシブ・
パラレル・
コンフィギュ
レーション
USB-Blaster USB Port Download Cable Data Sheet
MasterBlaster Serial/USB Communications Cable Data Sheet
ByteBlaster II Parallel Port Download Cable Data Sheet
ByteBlasterMV Parallel Port Download Cable Data Sheet
Cyclone III デバイスの FPP コンフィギュレーションは、コンフィギュ
レーション時間の短縮を求める要求に応えて設計されたものです。
Cyclone III デバイスは、クロック・サイクルごとにバイト幅コンフィ
ギュレーション・データを受信する機能を備えた設計となっています。
表 10–12 に、コンフィギュレーション電圧規格が異なる FPP コンフィ
ギュレーション手法を使用した場合の MSEL ピンの設定を示します。
表 10–12.FPP コンフィギュレーション手法における Cyclone III MSEL ピンの設定
コンフィギュレーション・モード
MSEL3 MSEL2 MSEL1 MSEL0
コンフィギュレーション
電圧規格 (2)
ファースト・パッシブ・パラレル・
ファースト（FPP ファースト POR）(1)
1
1
1
0
3.3/2.5 V (3)
ファースト・パッシブ・パラレル・
ファースト（FPP ファースト POR）(1)
1
1
1
1
1.8/1.5 V
表 10–12 の注：
(1)
(2)
(3)
集積度の低い Cyclone III デバイスまたはパッケージによっては、FPP コンフィギュレーション手法をサ
ポートしないものがあります。詳しくは、表 10–2 を参照してください。
VCCIO に適用されたコンフィギュレーション電圧規格。
Cyclone III デバイスを 2.5 V/3.0 V/3.3 V コンフィギュレーション電圧規格にインタフェースする場合は、
個々の要件に従う必要があります。これらの要件について詳しくは、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」を参照してください。
Cyclone III デバイスの FPP コンフィギュレーションは、MAX II デバイ
スまたはマイクロプロセッサとフラッシュ・メモリなどのインテリジェ
ント・ホストを使用して実行できます。
システムが CFI フラッシュ・メモリを内蔵している場合は、それを
Cyclone III デバイスのコンフィギュレーション・ストレージに利用で
きます。MAX II デバイスの MAX II PFL 機能は、JTAG インタフェー
スを介して CFI フラッシュ・メモリ・デバイスをプログラムする効率
的な方法、および Cyclone III デバイスのフラッシュ・メモリ・デバイ
スからのコンフィギュレーションを制御するロジックを提供します。
この PFL 機能を使用して、PS および FPP 両方のコンフィギュレーショ
ン手法がサポートされます。
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2007 年 5 月
10–67
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
PFL について詳しくは、アルテラ・ウェブサイト（www.altera.co.jp）の
アプリケーション・ノート「AN 386: Using the MAX II Parallel Flash
Loader with the Quartus II Software」を参照してください。
MAX IIデバイスを外部ホストとして使用したFPPコンフィ
ギュレーション
外部ホストを使用した FPP コンフィギュレーションは、Cyclone III デバ
イスを高速でコンフィギュレーションする方法を提供します。FPP コン
フィギュレーション手法では、MAX II デバイスは、フラッシュ・メモ
リなどのストレージ・デバイスからターゲットの Cyclone III デバイスへ
のコンフィギュレーション・データの転送を制御するインテリジェント・
ホストとして使用できます。コンフィギュレーション・データは、RBF、
HEX、TTF 形式で保存できます。MAX II デバイスをインテリジェント・
ホストとして使用する場合、フラッシュ・メモリからのデータのフェッ
チやデバイスへのデータの送信といったコンフィギュレーション・プロ
セスを制御するデザインを、MAX II デバイスに格納する必要がありま
す。
図 10-20 に、単一デバイス・コンフィギュレーションに対する Cyclone III
デバイスとMAX IIデバイス間のコンフィギュレーション・インタフェー
ス接続を示します。
図 10-20. 外部ホストを使用した単一デバイスの FPP コンフィギュレーション
Memory
VCCIO(1) VCCIO(1) Cyclone III Device
ADDR
DATA[7..0]
10kΩ
External Host
(MAX II Device or
Microprocessor)
10kΩ
GND
MSEL[3..0]
(3)
CONF_DONE
nSTATUS
nCEO
nCE
N.C. (2)
DATA[0] (4)
nCONFIG
DCLK (4)
図 10-20 の注：
(1)
(2)
(3)
デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCC は、デバイスおよび外部ホ
スト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、表 10–12 を参照してください。MSEL ピンは直接 VCCIO または GND に接続します。
10–68
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
ファースト・パッシブ・パラレル・コンフィギュレーション
(4)
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[7..0] と DCLK は、10–15 ペー
ジの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適合す
る必要があります。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があ
ります。単一デバイスの FPP コンフィギュレーションでは、
DATA[7..0] と DCLK は、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」に示す最大オーバシュー
トの等式に適合する必要があります。
電源投入時には、Cyclone III デバイスで POR が実行されます。POR 遅
延は、選択したコンフィギュレーション手法に対応する MSEL ピンの設
定によって決まります。コンフィギュレーション手法に応じて、ファー
スト POR 時間またはスタンダード POR 時間を使用できます。ファース
ト POR 時間は、ファースト・コンフィギュレーション時間の場合 3 ms <
TPOR < 9 ms です。スタンダード POR 時間は 50 ms < TPOR < 200 ms で
す。POR の間、デバイスはリセットされ、nSTATUS が Low に保持され、
すべてのユーザ I/O ピンがトライ・ステートになります。デバイスが正
常に POR を終了すると、すべてのユーザ I/O ピンはトライ・ステート
を維持します。ユーザ I/O ピンと兼用 I/O ピンには、POR 後、コンフィ
ギュレーションの実行前と実行中に、常にイネーブルになるウィーク・
プルアップ抵抗があります。
コンフィギュレーションの実行前と実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、
「Cyclone III デバイス・ハ
ンドブック」の「DC & スイッチング特性」の章を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low のとき、デバイスはリセット・ステージにあります。
コンフィギュレーションを開始するには、MAX II デバイスは nCONFIG
ピンを Low から High にドライブする必要があります。
コンフィギュレーションを開始するには、VCCINT、VCCA、（コ
ンフィギュレーション・ピンと JTAG ピンが配置されたバンク
の）VCCIO の各電圧を適切な電圧レベルに駆動します。
nCONFIG が High になると、デバイスはリセット状態を終了し、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは 10 kΩ の外部
プルアップ抵抗で High にされます。nSTATUS が解放されると、デバイ
スはコンフィギュレーション・データを受信可能な状態になり、コンフィ
ギュレーション・ステージが開始されます。nSTATUS が High にプル
アップされると、MAX II デバイスはコンフィギュレーション・データ
を 1 バイトずつ DATA[7..0] ピンに置かなければなりません。
Altera Corporation
2007 年 5 月
10–69
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
Cyclone III デバイスは、DATA[7..0] ピン上でコンフィギュレーショ
ン・データを受信し、DCLK ピン上でクロックを受信します。データは、
DCLK の立ち上がりエッジでデバイスにラッチされます。CONF_DONE が
High になるまで、データは継続してターゲット・デバイスに送られま
す。CONF_DONE ピンは、FPP コンフィギュレーション・モードでは、1
バイト早く High になります。最後のバイトは、シリアル・コンフィギュ
レーション（AS および PS）モードで必要になります。デバイスがコン
フィギュレーション・データの最後から 2 番目のバイトを正常に受信す
ると、10 kΩ の外部プルアップ抵抗で High にプルアップされたオープ
ン・ドレインの CONF_DONE ピンを解放します。CONF_DONE の Low か
ら High への遷移は、コンフィギュレーションが完了し、デバイスの初
期化を開始できることを示します。デバイスを初期化するには、
CONF_DONE ピンに 10 kΩ の外部プルアップ抵抗が必要です。
Cyclone III デバイスでは、初期化クロック・ソースは内部オシレータ
（標準 10 MHz）またはオプションの CLKUSR ピンになります。デフォル
トでは、内部オシレータが初期化用のクロック・ソースです。内部オシ
レータを使用する場合、Cyclone III は、自身で初期化を正しく実行する
のに必要なクロック・サイクルを供給します。したがって、内部オシレー
タが初期化クロック・ソースの場合、コンフィギュレーション・ファイ
ル全体をデバイスに送信するだけで十分にデバイスをコンフィギュレー
ションし初期化できます。コンフィギュレーションの完了後にデバイス
に DCLK をドライブしても、デバイス動作には影響しません。また、内
部オシレータをクロック・ソースとして使用する場合は、CLKUSR ピン
をユーザ I/O ピンとして使用できます。
また複数デバイスの初期化を同期させたり、CLKUSR オプションで初期化
を遅らせることもできます。
Enable user-supplied start-up clock (CLKUSR)
オプションは、Quartus II ソフトウェアの Device & Pin Options ダイアロ
グ・ボックスの General タブでオンにすることができます。CLKUSR にク
ロックを供給しても、コンフィギュレーション・プロセスには影響しませ
ん。CONF_DONE ピンは、FPP コンフィギュレーション・モードでは、1 バ
イト早く High になります。
最後のバイトは、シリアル・コンフィギュレーション（AS および PS）
モードで必要になります。CONF_DONE ピンが High に遷移した後、tCD2CU
で規定された時間が経過後、CLKUSR がイネーブルになります。この期
間の経過後、Cyclone III デバイスは正しく初期化を実行してユーザ・モー
ドに入るために 3,180 クロック・サイクルを必要とします。Cyclone III
デバイスは、133 MHz の CLKUSR fMAX をサポートしています。
10–70
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
ファースト・パッシブ・パラレル・コンフィギュレーション
オプションの INIT_DONE ピンは、初期化の終了とユーザ・モードの開始
を Low から High への遷移で知らせます。Quartus II ソフトウェアでは、
Device & Pin Options ダイアログ・ボックスの General タブで Enable
INIT_DONE Output オプションを使用できます。INIT_DONE ピンを使用
する場合、このピンは nCONFIG が Low のときおよびコンフィギュレー
ションの開始時に、外部 10 KΩ プルアップ抵抗によって High になります。
INIT_DONE をイネーブルにするオプション・ビットが、
（コンフィギュレー
ション・データの最初のフレーム中に）デバイスにプログラムされると、
INIT_DONE ピンは Low になります。初期化が完了すると、INIT_DONE ピ
ンは解放され High になります。MAX II デバイスは、デバイスがユーザ・
モードに入ったことを示すこの Low から High への遷移を検出できなけれ
ばなりません。初期化が完了すると、デバイスはユーザ・モードに入りま
す。ユーザ・モードでは、ユーザ I/O ピンにウィーク・プルアップ抵抗が
なくなり、デザインで割り当てられたとおり機能します。
コンフィギュレーションの最後に DCLK と DATA[7..0] をフロート状態
のままにしないために、MAX II デバイスはこれらを High か Low のい
ずれかボードで都合がよい方にドライブする必要があります。コンフィ
ギュレーション後、DATA[7..0] ピンはユーザ I/O ピンとして使用でき
ます。Quartus II ソフトウェアで FPP 手法を選択した場合、これらの
I/O ピンはユーザ・モードではデフォルトでトライ・ステートになりま
す。Quartus II ソフトウェアでこのデフォルト・オプションを変更する
には、Device & Pin Options ダイアログ・ボックスの Dual-Purpose Pins
タブを選択します。
コンフィギュレーションを正しく行うには、コンフィギュレーション・
クロック（DCLK）速度が規定される周波数を下回る必要があります。最
大 DCLK 周期は規定されていません。すなわち DCLK を無制限に停止す
ることによってコンフィギュレーションを休止できます。
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブし、内部で自身をリセットします。また
nSTATUSピンのLow信号でも、MAX IIデバイスにエラーがあることを警
告します。Auto-restart configuration after error オプション（Quartus II
ソフトウェアの Device & Pin Options ダイアログ・ボックスの General
タブで選択可能）がオンの場合、デバイスはリセット・タイムアウト期
間（最大 80 µs）後に nSTATUS を解放します。nSTATUS が解放され、プ
ルアップ抵抗により High にプルアップされると、MAX II デバイスは
nCONFIG に Low パルスを印加することなく、ターゲット・デバイスのリ
コンフィギュレーションを試みることができます。このオプションがオ
フの場合、MAX II デバイスは、nCONFIG で Low から High への遷移
（最低 500 ns の Low パルス）を生成して、コンフィギュレーション・プ
ロセスをリスタートする必要があります。
Altera Corporation
2007 年 5 月
10–71
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
MAX II デバイスは CONF_DONE ピンと INIT_DONE ピンをモニタするこ
とによっても、コンフィギュレーションの成功を確認できます。MAX II
デバイスは、CONF_DONE ピンをモニタして、エラーを検出し、プログ
ラミングの完了を判断する必要があります。すべてのコンフィギュレー
ション・データが送信されたが、CONF_DONE または INIT_DONE 信号
が High になっていない場合、MAX II デバイスはターゲット・デバイス
をリコンフィギュレーションしなければなりません。
オプションの CLKUSR ピンを使用していて、デバイスの初期化
時に nCONFIG ピンが Low にプルダウンされてコンフィギュ
レーションが再開する場合は、nSTATUS が Low の間（最大
80 µs）、CLKUSR が継続してトグルすることを確認します。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low から High に遷
移させることによって、リコンフィギュレーションを開始できます。
nCONFIG ピンは、最低 500 ns の間 Low でなければなりません。
nCONFIGをLowにプルダウンすると、
デバイスはnSTATUSとCONF_DONE
も Low にプルダウンし、すべての I/O ピンがトライ・ステートになりま
す。nCONFIG がロジック High レベルに復帰し、nSTATUS がデバイスに
よって解放されると、リコンフィギュレーションが開始されます。
コンフィギュレーション問題について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「コンフィギュレーション問題のデバッグ」の章、
またはアルテラ・ウェブサイト
（www.altera.co.jp）のFPGA Configuration
Troubleshooter を参照してください。
図 10-21 に、MAX II デバイスを使用した複数のデバイスのコンフィギュ
レーション方法を示します。この回路は単一デバイスの FPP コンフィ
ギュレーション回路に似ていますが、複数デバイスのコンフィギュレー
ションのために Cyclone III デバイスがカスケードされています。
10–72
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
ファースト・パッシブ・パラレル・コンフィギュレーション
図 10-21. 外部ホストを使用した複数デバイスの FPP コンフィギュレーション
Memory
VCCIO (1) VCCIO (1)
VCCIO (2)
Cyclone III Device 1
ADDR DATA[7..0]
10kΩ
10kΩ
10kΩ
(4)
MSEL[3..0]
(4)
CONF_DONE
nSTATUS
nCE
nCEO
CONF_DONE
nSTATUS
nCE
nCEO
N.C. (3)
DATA[7..0] (5)
nCONFIG
DCLK (5)
DATA[7..0] (5)
nCONFIG
DCLK (5)
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
Cyclone III Device 2
GND
Buffers (5)
図 10-21 の注：
(1)
(2)
(3)
(4)
(5)
プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する必要
があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければ
なりません。
nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
MSELピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、10–67 ページの表 10–12 を参照してください。MSEL ピンは、直接 VCCIO またはグラン
ドに接続します。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[7..0] と DCLK は、10–15 ペー
ジの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適合す
る必要があります。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があ
ります。複数デバイスの FPP コンフィギュレーションでは、
DATA[7..0] と DCLK は、10–15 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」に示す最大オーバシュー
トの等式に適合する必要があります。DATA[7..0] と DCLK に
対して、Cyclone III のマスタ・デバイスとスレーブ・デバイス
の間にリピータ・バッファを接続する必要があります。
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2007 年 5 月
10–73
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
複数デバイスの FPP コンフィギュレーションでは、最初のデバイスの
nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイスの
nCE に接続されます。最後のデバイスの nCE 入力は、1 つ前のデバイスか
ら供給され、その nCEO ピンはフロート状態のままです。複数デバイス
のコンフィギュレーション・チェイン内の最初のデバイスがコンフィ
ギュレーションを完了した後、その nCEO ピンは Low にドライブされ、
2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイスがコ
ンフィギュレーションを開始します。チェイン内の 2 番目のデバイスは、
1 クロック・サイクル以内にコンフィギュレーションを開始するため、送
信先へのデータの転送は MAX II デバイスからは見えません。他のすべ
てのコンフィギュレーション・ピン（nCONFIG、nSTATUS、DCLK、
DATA[7..0]、CONF_DONE）は、チェイン内のすべてのデバイスに接続
されます。コンフィギュレーション信号の生成には、シグナル・インテ
グリティを保証し、クロック・スキュー問題を防止するバッファリング
が必要になる場合があります。デバイス 4 個ごとに、DCLK ラインと DATA
ラインがバッファリングされていることを確認してください。デバイス
のすべての CONF_DONE ピンは連結されているため、すべてのデバイス
は同時に初期化され、ユーザ・モードに入ります。
nSTATUSピンとCONF_DONEピンがすべて連結されているため、
デバイス
がエラーを検出すると、チェイン全体でコンフィギュレーションが停止
し、チェイン全体をリコンフィギュレーションする必要があります。例
えば、最初のデバイスが nSTATUSにエラーをフラグした場合、nSTATUS
ピンを Low にプルダウンしてチェインをリセットします。この動作は 1
個のデバイスがエラーを検出するのに似ています。
Auto-restart configuration after error オプションをオンにすると、リセッ
ト・タイムアウト期間（最大 80 µs）が経過した後、デバイスは nSTATUS
ピンを解放します。すべての nSTATUS ピンが解放され、High にプルアッ
プされた後、MAX II デバイスは nCONFIG を Low にパルスしないで、
チェインのリコンフィギュレーションを試みることができます。このオ
プションがオフの場合、MAX II デバイスは、nCONFIG で Low から High
への遷移（最低 500 ns の Low パルス）を生成して、コンフィギュレー
ション・プロセスを再開する必要があります。
10–74
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
ファースト・パッシブ・パラレル・コンフィギュレーション
システムに同じコンフィギュレーション・データを持つ複数のデバイス
が搭載されている場合、デバイスのすべての nCE 入力を GND に接続し、
nCEO ピンをフロート状態のままにしておきます。他のすべてのコンフィ
ギュレーション・ピン（nCONFIG、nSTATUS、DCLK、DATA[7..0]、
CONF_DONE）は、チェイン内のすべてのデバイスに接続されます。コン
フィギュレーション信号の生成には、シグナル・インテグリティを保証
し、クロック・スキュー問題を防止するバッファリングが必要になる場
合があります。DCLK ラインと DATA ラインがバッファリングされてい
ることを確認してください。デバイスの集積度とパッケージは同じでな
ければなりません。すべてのデバイスは、同時にコンフィギュレーショ
ンを開始し、終了します。図 10-22 に、両方の Cyclone III デバイスが同
じコンフィギュレーション・データを受信する場合の、複数デバイスの
FPP コンフィギュレーションを示します。
図 10-22. 両方のデバイスが同じデータを受信する場合の外部ホストを使用した複数デバイスの
FPP コンフィギュレーション
Memory
VCCIO (1) VCCIO (1)
Cyclone III Device 2
Cyclone III Device 1
ADDR DATA[7..0]
10kΩ
10kΩ
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
CONF_DONE
nSTATUS
nCE
nCEO
GND
DATA[7..0] (4)
nCONFIG
DCLK (4)
(3)
N.C. (2)
GND
MSEL[3..0]
(3)
CONF_DONE
nSTATUS
nCE
nCEO
N.C. (2)
DATA[7..0] (4)
nCONFIG
DCLK (4)
Buffers (4)
図 10-22 の注：
(1)
(2)
(3)
(4)
プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する必要
があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければ
なりません。
両方のデバイスの nCEO ピンは未接続のままにしておくか、複数のデバイスに同じコンフィギュレーショ
ン・データをコンフィギュレーションする場合は、ユーザ I/O ピンとして使用できます。
MSEL ピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0]
に接続する場合は、表 10–12 を参照してください。MSEL ピンは直接 VCCIO または GND に接続します。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[7..0] と DCLK は、10–15 ペー
ジの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバシュートの等式に適合す
る必要があります。
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2007 年 5 月
10–75
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
1 つのコンフィギュレーション・チェインを使用して、FPP コンフィギュ
レーションをサポートする他のアルテラ・デバイスと共に Cyclone III デ
バイスをコンフィギュレーションできます。チェイン内のすべてのデバ
イスが同時にコンフィギュレーションを完了するか、または 1 つのデバ
イスがエラーを知らせたときに、すべてのデバイスでリコンフィギュ
レーションが開始するようにするには、すべてのデバイスの CONF_DONE
ピンと nSTATUS ピンを連結します。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「混合アルテラ・デバイス・チェインのコンフィ
ギュレーション」を参照してください。
FPP コンフィギュレーション・タイミング
図 10-23 に、MAX II デバイスを外部ホストとして使用する場合の、FPP
コンフィギュレーションのタイミング波形を示します。
図 10-23. FPP コンフィギュレーションのタイミング波形
注 (1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
DATA[7..0]
Byte 0
Byte 1
Byte 2
Byte 3
(5)
Byte n
User Mode
tDSU
User I/O
User Mode
High-Z
INIT_DONE
tCD2UM
図 10-23 の注：
(1)
(2)
(3)
(4)
この波形の始まりは、デバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、
nSTATUS、
CONF_DONE はロジック High レベルにあります。
nCONFIG が Low にプルダウンされると、
リコン
フィギュレーション・サイクルが開始します。
電源投入後、Cyclone III デバイスは POR 遅延の間 nSTATUS を Low に保持します。
電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
DCLK は、コンフィギュレーションの実行後にフロート状態のままにしておいてはなりません。High また
は Low のいずれか都合のよい方にドライブしてください。
10–76
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
ファースト・パッシブ・パラレル・コンフィギュレーション
(5)
コンフィギュレーション後、DATA[7..0] はユーザ I/O ピンとして使用でき、これらのピンの状態は兼用
ピンの設定によって異なります。
表 10–13 に、Cyclone III デバイスの FPP コンフィギュレーションのタイ
ミング・パラメータを定義します。
表 10–13.Cyclone III デバイスの FPP タイミング・パラメータ
シンボル
パラメータ
注 (1)
最大
単位
tCF2CD
nCONFIG Low から CONF_DONE Low
最小
500
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
500
ns
tCFG
nCONFIG Low パルス幅
500
µs
tSTATUS
nSTATUS Low パルス幅
70
230 (2)
µs
tCF2ST1
nCONFIG High から nSTATUS High
230 (2)
µs
tCF2CK
nCONFIG High から DCLK の最初の立ち上がり
230 (2)
µs
2
µs
5
ns
0
ns
エッジ
tST2CK
nSTATUS High から DCLK の最初の立ち上がり
エッジ
tDSU
DCLK の立ち上がりエッジ前のデータ・セット
アップ時間
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド
時間
tCH
DCLK の High 時間
3.2
ns
tCL
DCLK の Low 時間
3.2
ns
tCLK
DCLK の期間
7.5
ns
fMAX
DCLK の周波数
tCD2UM
CONF_DONE High からユーザ・モード (3)
tC D 2 C U
CONF_DONE High から CLKUSR イネーブル
tC D 2 U M C
CONF_DONE High から CLKUSR オプションが
オンのユーザ・モード
300
133
MHz
650
µs
4 × 最大 DCLK 期間
tC D 2 C U + (3,180 ×
CLKUSR 期間 )
表 10–13 の注：
(1)
(2)
(3)
このタイミング情報は暫定仕様です。
この値が使用できるのは、ユーザが nCONFIG または nSTATUS のLow パルス幅を拡張し、コンフィギュレー
ションを遅延しない場合です。
最小値および最大値は、内部オシレータがデバイス開始のクロック・ソースとして選択されている場合に
のみ適用されます。
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2007 年 5 月
10–77
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法について詳しくは、
「コンフィギュレーショ
ン・ハンドブック Volume 2」の「ソフトウェア設定」セクションを参
照してください。
マイクロプロセッサを使用したFPPコンフィギュレーション
FPP コンフィギュレーション手法では、マイクロプロセッサがフラッ
シュ・メモリなどのストレージ・デバイスからターゲットの Cyclone III
デバイスへのコンフィギュレーション・データの転送を制御できます。
マイクロプロセッサを外部ホストとして使用する場合、10–68 ページの
「MAX II デバイスを外部ホストとして使用した FPP コンフィギュレー
ション」のすべての情報も適用できます。すべてのコンフィギュレー
ションおよびタイミング情報については、該当する項を参照してくださ
い。
JTAG コンフィ
ギュレーション
JTAG はバウンダリ・スキャン・テストの仕様として開発されました。こ
のバウンダリ・スキャン・テスト (BST) アーキテクチャは、PCB 上に狭
いリード間隔で実装されているコンポーネントを効率的にテストする機
能を提供します。BST アーキテクチャでは、物理的なテスト・プローブ
を使用せずにピンの接続をテストすることができ、またデバイスの通常
動作中に機能データをキャプチャします。また、JTAG 回路を使用して
コンフィギュレーション・データをデバイスにシフト・インできます。
Quartus II ソフトウェアは SRAM オブジェクト・ファイルを生成します。
このファイルは、Quartus II ソフトウェア・プログラマでダウンロード・
ケーブルを使用した JTAG コンフィギュレーションに使用できます。
JTAG バウンダリ・スキャン・テストについて詳しくは、以下のドキュ
メントを参照してください。
■ 「Cyclone III デバイス・ハンドブック」の「IEEE 1149.1 (JTAG)
■
Cyclone III デバイスのバウンダリ・スキャン・テスト」の章
Jam Programming & Testing Language Specification
10–78
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
JTAG コンフィギュレーション
Cyclone III デバイスは、JTAG インストラクションがどのデバイス・コ
ンフィギュレーション・モードよりも優先されるように設計されていま
す。したがって、JTAG コンフィギュレーションを他のコンフィギュレー
ション・モードの完了を待たずに実行することができます。例えば、PS
コンフィギュレーションの実行中に Cyclone III デバイスの JTAG コン
フィギュレーションを試みる場合、PS コンフィギュレーションを終了さ
せ、JTAG コンフィギュレーションが開始されます。Cyclone III の MSEL
ピンが AS モードに設定されている場合、Cyclone III デバイスは JTAG
コンフィギュレーションが実行されるときには DCLK 信号を出力しませ
ん。
JTAG ベースのコンフィギュレーションを使用しているとき
に、Cyclone III デバイスをコンフィギュレーションする場合、
Cyclone III の復元機能は使用できません。
JTAG モードでのデバイス動作に必要な 4 本のピンは、TDI、TDO、TMS、
TCK です。TCK ピンは内部ウィーク・プルダウン抵抗を備えていますが、
TDI ピンおよび TMS ピンは内部ウィーク・プルアップ抵抗を備えていま
す（標準 25 kΩ）。TDO 出力ピンは、I/O バンク 1 の VCCIO から電源が供
給されます。すべての JTAG 入力ピンは、VCCIO ピンから電源が供給さ
れます。すべての JTAG ピンは、LVTTL I/O 規格のみサポートします。
JTAG コンフィギュレーション実行中、すべてのユーザ I/O ピンはトラ
イ・ステートになります。表 10–14 では、各 JTAG ピンの機能を説明し
ます。
TDO 出力は、I/O バンク 1 の VCCIO 電源から供給されます。チェ
イン内の複数のデバイスに対して複数の電圧の JTAG チェイン
を接続するための推奨方法については、
「Cyclone III デバイス・
ハンドブック」の「IEEE 1149.1（JTAG）Cyclone III デバイス
のバウンダリ・スキャン・テスト」の章を参照してください。
表 10–14.専用 JTAG ピン（１ / ２）
ピン名
TDI
ピン・タイプ
説明
テスト・データ
入力
TCK の立ち上がりエッジでシフト・インされます。ボードに JTAG インタフェー
命令、テストおよびプログラミング・データ用のシリアル入力ピン。データは
スが必要ない場合は、このピンを VCC に接続して JTAG 回路をディセーブルで
きます。
TDO
テスト・データ
出力
命令、テストおよびプログラミング・データ用のシリアル出力ピン。データは
TCK の立ち下がりエッジでシフト・アウトされます。このピンは、データがデ
バイスからシフト・アウトされない場合はトライ・ステートになります。ボー
ドに JTAG インタフェースが必要ない場合は、このピンを接続しないでおくと
JTAG 回路をディセーブルできます。
Altera Corporation
2007 年 5 月
10–79
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–14.専用 JTAG ピン（２ / ２）
ピン名
ピン・タイプ
説明
TMS
テスト•モードの TAP コントローラ・ステート・マシンの遷移を決定するコントロール信号を提
選択
供する入力ピン。ステート・マシン内での遷移は、TCK の立ち上がりエッジで
発生します。このため、 TCK の立ち上がりエッジの前に TMS を設定する必要
があります。TMS は、TCK の立ち上がりエッジで評価されます。ボードに JTAG
インタフェースが必要ない場合は、このピンを VCC に接続して JTAG 回路を
ディセーブルできます。
TCK
テスト•クロック BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立ち下がり
入力
エッジで発生する動作があります。ボードに JTAG インタフェースが必要ない
場合は、このピンを GND に接続して JTAG 回路をディセーブルできます。
JTAG コンフィギュレーション実行中に、USB Blaster、MasterBlaster、
ByteBlaster II、または ByteBlasterMV ダウンロード・ケーブルを使用し
て、PCB 上のデバイスにデータをダウンロードできます。ケーブルを使
用したデバイスのコンフィギュレーションは、デバイスのイン・システ
ム・プログラミングに似ています。図 10-24 に、1 個の Cyclone III デバ
イスの JTAG コンフィギュレーションを示します。
図 10-24. ダウンロード・ケーブルを使用した単一デバイスの JTAG コンフィギュレーション
VCCA
1 kΩ
VCCIO (1)
VCCIO (1)
VCCA
10 kΩ
Cyclone III Device
10 kΩ
nCE (4)
GND
N.C. (5)
(2)
(2)
(2)
(2)
1 kΩ
TCK
TDO
nCEO
nSTATUS
CONF_DONE
nCONFIG
MSEL[3..0]
DATA[0]
DCLK
USB Blaster, ByteBlaster II,
MasterBlaster, or
ByteBlasterMV 10-Pin Male
Header (Top View)
Pin 1
V
(6)
TMS
TDI
CCA
GND
VIO (3)
1 kΩ
GND
GND
図 10-24 の注：
(1)
プルアップ抵抗は、USB-Blaster、MasterBlaster（VIO ピン）、ByteBlaster II、または ByteBlasterMV ケーブ
ルと同じ電源に接続する必要があります。
10–80
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
JTAG コンフィギュレーション
(2)
(3)
(4)
(5)
(6)
JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピンを接続
します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、MSEL[3..0] ピン
をグランドに接続します。また、DCLK ピンと DATA[0] ピンは High または Low いずれかボード上で都合
がよい方にプルします。
ヘッダのピン6 は、MasterBlaster 出力ドライバのVIO リファレンス電圧です。VIO は、デバイスのVCCIO に
一致する必要があります。この値については、「MasterBlaster シリアル /USB 通信ケーブル・データシー
ト」を参照してください。ByteBlasterMV では、このピンは接続されません。USB-Blaster と ByteBlaster II
では、このピンは AS プログラミングに使用する場合は nCE に接続し、それ以外の場合は接続しません。
JTAG コンフィギュレーションを正しく行うには、nCE をGND に接続するか、Low にドライブしなければ
なりません。
nCEO ピンは未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピ
ンとして使用できます。
ByteBlaster II、USB-Blaster、または ByteBlaster MV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワー
アップします。サードパーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、
MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、5.0 V または 3.3 V 基板のいずれか、
DC 電源、または USB ケーブルから 5.0 V から電力を受信します。この値については、
「MasterBlaster
Serial/USB Communications Cable Data Sheet」を参照してください。
ByteBlaster II、USB-Blaster、または ByteBlaster MV ケーブル
の VCC を、VCCA からの 2.5 V 電源でパワーアップします。サー
ドパーティ製プログラマは、2.5 V に切り替えなければなりませ
ん。ヘッダのピン 4 は、MasterBlaster ケーブルの VCC 電源で
す。MasterBlaster ケーブルは、5.0 V または 3.3 V 基板のいず
れか、DC 電源、または USB ケーブルから 5.0 V から電力を受
信します。この値については、「MasterBlaster Serial/USB
Communications Cable Data Sheet」を参照してください。
JTAG チェインで単一デバイスをコンフィギュレーションする場合、プ
ログラミング・ソフトウェアは他のすべてのデバイスをバイパス・モー
ドにします。バイパス・モードでは、デバイスは 1 個のバイパス・レジ
スタを通じて、プログラミング・データを TDI ピンから TDO ピンに渡
します。内部への影響はありません。この手法では、プログラミング・
ソフトウェアによるターゲット・デバイスのプログラミングまたは検証
が可能です。デバイスにドライブされたコンフィギュレーション・デー
タは、1 クロック・サイクル後に TDO ピン上に現れます。
Quartus II ソフトウェアは、JTAG コンフィギュレーションの完了時に成
功を確認します。コンフィギュレーションの最後で、ソフトウェアは
JTAGポートを使用してCONF_DONEの状態をチェックします。Quartus II
が複数のデバイス・チェインに対してファイル（.jam）を生成したとき、
このファイルにはチェイン内のすべてのデバイスを同時に初期化するた
めの命令が含まれています。CONF_DONE が High でない場合、Quartus II
ソフトウェアはコンフィギュレーションが失敗したことを示します。
CONF_DONE が High の場合、ソフトウェアはコンフィギュレーションが
成功したことを示します。コンフィギュレーション・ビットストリーム
が JTAG TDI ポートからシリアルに送信された後、TCK ポートに追加
TBD サイクルがクロックされ、デバイスの初期化が実行されます。
Altera Corporation
2007 年 5 月
10–81
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
Cyclone III デバイスには、常に JTAG ピンとして機能する専用の JTAG
ピンがあります。Cyclone III デバイスでは、コンフィギュレーションの
実行前と実行後だけでなく、コンフィギュレーションの実行中にもJTAG
テストを実施できます。他のデバイス・ファミリはコンフィギュレーショ
ンの実行中には JTAG テストをサポートしませんが、Cyclone III デバイ
スはコンフィギュレーションの実行中に、コンフィギュレーションを中
断することなく、バイパス、ID コード、サンプル命令をサポートしま
す。他のすべての JTAG 命令は、最初にコンフィギュレーションを中断
し、ACTIVE_DISENGAGE 命令と CONFIG_IO 命令を使用して I/O ピン
を再プログラミングしなければ発行できません。
CONFIG_IO 命令では、
JTAG ポートを介して I/O バッファをコンフィギュ
レーションすることができます。また ACTIVE_DISENGAGE 命令の後で発
行すると、コンフィギュレーションを中断します。この命令により、
Cyclone III デバイスのコンフィギュレーションの実行前に、またはコン
フィギュレーション・デバイスがコンフィギュレーションを完了後にボー
ド・レベルのテストを実行できます。Cyclone III デバイスでは、
CONFIG_IO命令を発行する前に、ACTIVE_DISENGAGE 命令を発行しな
ければなりません。これは、Cyclone III デバイスでは、CONFIG_IO 命令
はリコンフィギュレーションまで nSTATUS を Low に保持しないので、ア
クティブなコンフィギュレーションが中断されたときには、アクティブ・
コンフィギュレーション・モードのコントローラを停止しなければならな
いためです。ACTIVE_DISENGAGE 命令により、アクティブ・コンフィ
ギュレーション・モード・コントローラは JTAG プログラミング前にアイ
ドル状態になります。また、ACTIVE_ENGAGE 命令により、停止中のアク
ティブ・コンフィギュレーション・モード・コントローラを再起動できま
す。
Cyclone III デバイスで、CONFIG_IO、ACTIVE_DISENGAGE、
ACTIVE_ENGAGE の各 JTAG 命令を実行するときは、個々のフ
ローに従う必要があります。フローについては 10–78 ページの
「JTAG コンフィギュレーション」を参照してください。
Cyclone III デバイスのチップ・ワイド・リセット（DEV_CLRn）ピンお
よびチップ・ワイド出力イネーブル（DEV_OE）ピンは、JTAG バウンダ
リ・スキャンやプログラミング動作には影響を与えません。これらのピ
ンをトグルしても、JTAG 動作（通常のバウンダリ・スキャン動作以外）
に影響を与えません。
10–82
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
JTAG コンフィギュレーション
Cyclone III デバイスの JTAG コンフィギュレーション用ボードを設計す
るときは、専用のコンフィギュレーション・ピンを検討してください。
表 10–15 に、JTAG コンフィギュレーション時におけるこれらのピンの
接続方法を示します。
表 10–15.JTAG コンフィギュレーション時の専用コンフィギュレー
ション・ピンの接続
信号
説明
nCE
チェイン内のすべての Cyclone III デバイスで、グランドへの接
続、抵抗による Low へのプルダウン、または何らかのコントロー
ル回路によるドライブのいずれかの方法で、nCE を Low にドラ
イブする必要があります。複数デバイスの AS、AP、PS、また
は FPP コンフィギュレーション・チェインにあるデバイスの場
合、JTAG コンフィギュレーション時に nCE ピンを GND に接続
するか、または JTAG をコンフィギュレーション・チェインと
同じ順序でコンフィギュレーションする必要があります。
nCEO
チェイン内のすべての Cyclone III デバイスで、 nCEO はフロー
ト状態のままにしておくか、次のデバイスのnCEに接続します。
MSEL[3..0] これらのピンはフロート状態にしておくことはできません。こ
れらのピンは、JTAG 以外のコンフィギュレーションをサポー
トします。JTAG コンフィギュレーションのみ使用する場合、こ
れらのピンは GND に接続します。
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2007 年 5 月
nCONFIG
VCC に接続するか、抵抗でプルアップするか、何らかのコント
ロール回路を使って、High にドライブ。
nSTATUS
10 KΩ 抵抗を使用して、VC C にプルアップ。同じ JTAG チェイ
ン内の複数のデバイスをコンフィギュレーションする場合、各
nSTATUSピンを個別にVC C にプルアップする必要があります。
CONF_DONE
10 KΩ 抵抗を使用して、VC C にプルアップ。同じ JTAG チェイ
ン内の複数のデバイスをコンフィギュレーションする場合、各
CONF_DONE ピンを個別に VC C にプルアップする必要がありま
す。JTAG コンフィギュレーションの最後に、 CONF_DONE が
High になると、コンフィギュレーションが成功したことを示し
ます。
DCLK
フロート状態にしておくことができません。Low または High の
いずれか都合のよい方にドライブしてください。
10–83
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
JTAG デバイス・チェインをプログラミングする場合、1 つの JTAG 対応
ヘッダは複数のデバイスに接続されます。JTAG チェイン内のデバイス
数は、ダウンロード・ケーブルのドライブ能力によってのみ制限されま
す。JTAG チェインに 4 個以上のデバイスが接続されている場合、アル
テラでは TCK、TDI、TMS の各ピンをオンボード・バッファでバッファ
リングすることを推奨しています。
JTAG チェイン・デバイスのプログラミングは、システムに複数のデバ
イスが含まれている場合や JTAG BST 回路を使用してシステムをテスト
する場合に理想的です。図 10-25 に、複数デバイスの JTAG コンフィギュ
レーションを示します。
図 10-25. ダウンロード・ケーブルを使用した複数デバイスの JTAG コンフィギュレーション
USB-Blaster, ByteBlaster II,
MasterBlaster,
or ByteBlasterMV
10-Pin Male Header
VCCA
VCCIO (1)
VCCA (5) VCCA
1 kΩ
VIO
(3)
VCCIO (1)
10kΩ Cyclone III FPGA
1 kΩ
Pin 1
(2)
(2)
(2)
(2)
(2)
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
VCCIO (1)
VCCIO(1)
10kΩ Cyclone III FPGA
10kΩ
(2)
(2)
(2)
(2)
(2)
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
VCCIO (1)
VCCIO (1)
10kΩ Cyclone III FPGA
10kΩ
(2)
(2)
(2)
(2)
(2)
10kΩ
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
1 kΩ
図 10-25 の注：
(1)
(2)
(3)
(4)
プルアップ抵抗は、USB-Blaster、MasterBlaster（VIO ピン）、ByteBlaster II、ByteBlasterMV ケーブルと同
じ電源に接続する必要があります。
JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピンを接続
します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、MSEL[3..0] ピン
をグランドに接続します。また、DCLK ピンと DATA[0] ピンは High または Low いずれかボード上で都合
がよい方にプルします。
ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCIO
に一致する必要があります。この値については、
「MasterBlaster シリアル /USB 通信ケーブル・データシー
ト」を参照してください。ByteBlasterMV ケーブルでは、このピンは接続されていません。USB-Blaster と
ByteBlaster II では、このピンは AS プログラミングに使用する場合は nCE に接続し、それ以外の場合は接
続しません。
JTAG コンフィギュレーションを正しく行うには、nCE をグランドに接続するか、Low にドライブする必要
があります。
10–84
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
JTAG コンフィギュレーション
(5)
ByteBlaster II、USB-Blaster、または ByteBlaster MV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワー
アップします。サードパーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、
MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、5.0 V または 3.3 V 基板のいずれか、
DC 電源、または USB ケーブルから 5.0 V から電力を受信します。この値については、
「MasterBlaster
Serial/USB Communications Cable Data Sheet」を参照してください。
ByteBlaster II または USB Blaster ケーブルの VCC を、VCCA か
らの 2.5 V 電源でパワーアップします。サードパーティ製プロ
グラマは、2.5 V に切り替えなければなりません。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があ
ります。非 Cyclone III デバイスが JTAG チェインでカスケード
される場合、Cyclone III の TDI にドライブする非 Cyclone III
デバイスの TDO は、10–15 ページの「コンフィギュレーション
および JTAG ピンの I/O 要件」に示す最大オーバシュートの等
式に適合する必要があります。
JTAG コンフィギュレーション時には、nCE を GND に接続するか、Low
にドライブする必要があります。複数デバイスの AS、AP、PS、FPP コ
ンフィギュレーション・チェインで、最初のデバイスの nCE ピンは GND
に接続され、nCEO ピンはチェイン内の次のデバイスの nCE に接続され
ます。最後のデバイスの nCE ピンの入力は、1 つ前のデバイスから供給
され、その nCEO ピンはフロート状態のままです。さらに、CONF_DONE
信号と nSTATUS 信号は複数デバイスの AS、AP、PS、および FPP コン
フィギュレーション・チェイン内ですべて共有されるため、これらのデ
バイスはコンフィギュレーションの完了後に同時にユーザ・モードに入
ることができます。CONF_DONE 信号と nSTATUS 信号がすべてのデバイ
ス間で共有されると、JTAG コンフィギュレーションの実行時にすべて
のデバイスをコンフィギュレーションする必要があります。
JTAG コンフィギュレーションのみ使用する場合、アルテラでは、図 1025に示すとおりに回路を接続することを推奨しています。この回路では、
CONF_DONE 信号と nSTATUS 信号は各デバイスが個別にユーザ・モード
に入れるよう分離されています。
複数デバイスのコンフィギュレーション・チェイン内の最初のデバイス
がコンフィギュレーションを完了した後、その nCEO ピンは Low にドラ
イブされ、2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデ
バイスがコンフィギュレーションを開始します。したがって、これらの
デバイスも JTAG チェイン内にある場合は、JTAG コンフィギュレーショ
ン時に nCE ピンが GND に接続されるか、デバイスがコンフィギュレー
ション・チェインと同じ順序で JTAG コンフィギュレーションされるこ
とを確認します。デバイスが複数デバイスのコンフィギュレーション・
Altera Corporation
2007 年 5 月
10–85
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
チェインと同じ順序で JTAG コンフィギュレーションされている限り、1
つ前のデバイスの JTAG コンフィギュレーションが成功すると、このデ
バイスの nCEO で次のデバイスの nCE ピンがドライブされます。
デバイスのプログラミングおよびコンフィギュレーションのために、
JTAG がサポートされる他のアルテラ・デバイスを同じ JTAG チェイン
に配置することができます。
JTAG コンフィギュレーションのサポートは強化されているた
め、18 個以上の Cyclone III デバイスを JTAG チェインでカス
ケードできます。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「混合アルテラ・デバイス・チェインのコンフィ
ギュレーション」を参照してください。
図 10-26 に、マイクロプロセッサを使用した 1 個の Cyclone III デバイス
の JTAG コンフィギュレーションを示します。
図 10-26. マイクロプロセッサを使用した単一デバイスの JTAG コンフィギュレーション
Cyclone III FPGA
Memory
nCE(3)
ADDR
Microprocessor
DATA
N.C.
nCEO MSEL[3..0]
(2)
(2)
(2)
nCONFIG
DATA[0]
DCLK
TDI (4)
TCK (4)
TDO
TMS (4) nSTATUS
CONF_DONE
(2)
VCCIO (1)
VCCIO (1)
10 kΩ
10 kΩ
図 10-26 の注：
(1)
(2)
(3)
(4)
プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する必要
があります。
JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピンを接続
します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、MSEL[3..0] ピン
をグランドに接続します。また、DCLK ピンと DATA[0] ピンは High または Low いずれかボード上で都合
がよい方にプルします。
JTAG コンフィギュレーションを正しく行うには、nCE をGND に接続するか、Low にドライブしなければ
なりません。
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。TDI、TMS、TCK にドライブする信
号は、10–15 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバヘッドの
等式に適合する必要があります。
10–86
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
JTAG コンフィギュレーション
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があ
ります。TDI、TMS、TCK にドライブする信号は、10–15 ページ
の「コンフィギュレーションおよび JTAG ピンの I/O 要件」に
示す最大オーバヘッドの等式に適合する必要があります。
Jam STAPL
JEDEC 規格 JESD-71 の Jam STAPL は、イン・システム・プログラマビリ
ティ（ISP）のための標準ファイル・フォーマットです。Jam STAPL は
IEEE 1149.1 JTAG インタフェースを使用して、プログラマブル・デバイス
のプログラミングまたはコンフィギュレーション、および電子システムの
テストをサポートします。Jam STAPL は、無償ライセンスのオープン・ス
タンダードです。
Jam Player は、IEEE Std. 1149.1 JTAG TAP ステート・マシンを操作する
ためのインタフェースを提供します。
エンベデッド環境における JTAG と Jam STAPL について詳しくは、
「AN
122: Using Jam STAPL for ISP & ICR via an Embedded Processor」を参
照してください。Jam Player のダウンロードについては、アルテラ・ウェ
ブサイト（www.altera.co.jp）をご覧ください。
JRunner を使用した Cyclone III デバイスのコンフィギュ
レーション
この項では JRunner の暫定情報を示します。JRunner ソフト
ウェア・ドライバの Cyclone III デバイスのサポートは、近日開
始予定です。詳細は、アルテラのテクニカル・サポートにお問
い合わせください。
JRunner は、JTAG モードの ByteBlaster II または ByteBlasterMV ケーブ
ルを通じて、Cyclone III デバイスをコンフィギュレーションできるソフ
トウェア・ドライバです。サポートされるプログラミング入力ファイル
は RBF フォーマットです。また、JRunner は Quartus II ソフトウェアで
生成された Chain Description File（.cdf ）も必要とします。JRunner は、
エンベデッドJTAGコンフィギュレーションをターゲットにしています。
このソース・コードは、Windows NT オペレーティング・システム（OS）
向けに開発されています。このコードをカスタマイズして、ユーザのエ
ンベデッド・プラットフォームで動作するようにすることができます。
JRunner は JTAG ベースのコンフィギュレーションを使用する
ため、JRunner ソフトウェア・ドライバで使用される RBF を圧
縮 RBF にすることはできません。JTAG ベースのコンフィギュ
レーション時には、リアルタイム復元機能は使用できません。
Altera Corporation
2007 年 5 月
10–87
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
JRunner ソフトウェア・ドライバについて詳しくは、アプリケーション・
ノート「AN 414: JRunner Software Driver: An Embedded Solution for PLD
JTAG Configuration」およびアルテラ・ウェブサイト（www.altera.co.jp）
のソース・ファイルを参照してください。
JTAG とアクティブ・シリアル・コンフィギュレーション
手法の組み合わせ
AS コンフィギュレーション手法は、JTAG ベースのコンフィギュレー
ションと組み合わせることができます（図 10-27）。このセットアップで
はボードに 2 個の 10 ピン・ダウンロード・ケーブル・ヘッダが使用され
ます。1 本のダウンロード・ケーブルは、JTAG インタフェースから直接
Cyclone III デバイスをコンフィギュレーションするために JTAG モード
で使用されます。もう 1 本のダウンロード・ケーブルは、AS プログラ
ミング・インタフェースを介してシリアル・コンフィギュレーション・
デバイスをイン・システムでプログラムするために、AS モードで使用
されます。MSEL[3..0] ピンは、AS コンフィギュレーション・モード
を選択するように設定しなければなりません（10–17 ページの表 10–6 を
参照）。両方の手法を同時に使用してデバイスのコンフィギュレーション
を試みる場合、JTAG コンフィギュレーションが優先され、AS コンフィ
ギュレーションは終了します。
10–88
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
JTAG コンフィギュレーション
図 10-27. JTAG および AS コンフィギュレーション手法の組み合わせ
VCCIO (1) VCCIO(1) VCCIO (1)
10kΩ
Serial 10kΩ
Configuration
Device
GND
10kΩ
10kΩ
VCCIO VCCIO
VCCIO V
Cyclone III FPGA
VCCA
nSTATUS
CONF_DONE nCEO N.C.
10kΩ
nCONFIG
nCE
V
CCA
MSEL [3..0]
CCIO
(4)
10kΩ
(7)
DATA
DATA[0]
DCLK
DCLK
Download Cable
(JTAG Mode)
10-Pin Male Header
(top view)
TCK
TDO
FLASH_nCE (5) TMS
nCS
ASDI
DATA[1] (5)
Pin 1
TDI
Pin 1 V
CCIO (2)
VCCA (6)
VIO (3)
1 kΩ
10 pf
GND
10 pf
10 pf
Download Cable
(AS Mode)
10-Pin Male Header
GND
GND
10 pf
(7)
GND
GND
図 10-27 の注：
(1)
(2)
(3)
(4)
(5)
ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
ByteBlaster II または USB-Blaster ケーブルの VCC を VCCIO 電源でパワーアップします。
ヘッダのピン6 は、MasterBlaster 出力ドライバのVIO リファレンス電圧です。VIO は、デバイスのVCCIO に
一致する必要があります。この値については、「MasterBlaster シリアル /USB 通信ケーブル・データシー
ト」を参照してください。ByteBlasterMV では、このピンは接続しません。USB-Blaster と ByteBlaster II
では、このピンは AS プログラミングに使用する場合は nCE に接続し、それ以外の場合は接続しません。
MSELピンの設定は、各コンフィギュレーション電圧規格とPOR 時間によって異なります。MSEL[3..0] に
接続する場合は、10–17 ページの表 10–6 の AS コンフィギュレーション手法を参照してください。MSEL
ピンは直接 VCCIO または GND に接続します。
これらは兼用 I/O ピンです。FLASH_nCE ピンは、AS コンフィギュレーション手法では nCSO ピンとして
機能します。 DATA[1] ピンは、AS コンフィギュレーション手法では ASDO ピンとして機能します。
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2007 年 5 月
10–89
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
(6)
(7)
ByteBlaster II、USB-Blaster、または ByteBlaster MV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワー
アップします。サードパーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、
MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、5.0 V または 3.3 V 基板のいずれか、
DC 電源、または USB ケーブルから 5.0 V から電力を受信します。この値については、
「MasterBlaster
Serial/USB Communications Cable Data Sheet」を参照してください。
ダイオードとコンデンサは、できるだけ Cyclone III デバイスの近くに配置する必要があります。
Cyclone III デ
バイスの JTAG
命令
この項では、Cyclone III デバイスの JTAG 命令について説明します。こ
れらの命令には、CONFIG_IO、ACTIVE_DISENGAGE、
ACTIVE_ENGAGE、EN_ACTIVE_CLK、DIS_ACTIVE_CLK、および
APFC_BOOT_ADDR があります。
JTAG バイナリ命令コードについて詳しくは、
「Cyclone III デバイス・ハ
ンドブック」の「IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト」
の章を参照してください。
I/O リコンフィギュレーション
CONFIG_IO 命令は、I/O コンフィギュレーション・シフト・レジスタ
（IOCSR）チェインのリコンフィギュレーションに使用します。この命
令により、CycloneIII デバイスのコンフィギュレーションの実行前に、
またはコンフィギュレーション・デバイスがコンフィギュレーションを
完了後にボード・レベルのテストを実行できます。一度コンフィギュレー
ションが中断され、JTAG テストが完了した場合は、JTAG
（PULSE_CONFIG 命令）を使用するか、nCONFIG ピンに Low にパル
スを入力することによってデバイスをリコンフィギュレーションする必
要があります。
CONFIG_IO 命令はユーザ・モード中いつでも発行することができます。
ただし、nCONFIG ピンが Low にアサートされている間（パワーアップ
時）、またはリコンフィギュレーションを開始する JTAG 命令を発行した
直後は CONFIG_IO 命令を発行することはできません。CONFIG_IO 命
令発行の待ち時間については、10–91 ページの表 10–16 を参照してくだ
さい。
CONFIG_IO 命令を使用する場合は、以下のタイミング制約を遵守する
必要があります。
■
■
nCONFIG ピンが Low のときは、
CONFIG_IO 命令は発行できません。
以下の条件のいずれかが満たされた後、230 µs の最小待ち時間に従
う必要があります。
●
nCONFIG ピンが High になる。
●
PULSE_NCONFIG 命令の発行
●
CONFIG_IO命令を発行する前のACTIVE_ENGAGE命令の発行
10–90
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 5 月
Cyclone III デバイスの JTAG 命令
■
パワーアップ後は、CONFIG_IO 命令を発行する前に、nCONFIG ピ
ンを High にしたままで 230 µs 間（あるいは nSTATUS ピンが High
になるのを）待たなければなりません。
表 10–16.CONFIG_IO 命令を発行するための待ち時間
待ち時間
時間
230 µs
nCONFIG ピンが解放された後の待ち時間
PULSE_NCONFIG または ACTIVE_ENGAGE が発行さ 230 µs
れた後の待ち時間
ACTIVE_DISENGAGE 命令を CONFIG_IO 命令と共に使用して、コン
フィギュレーションを中断することができます。表10-17に、CONFIG_IO
のさまざまな使用状況で使用するための命令シーケンスを示します。
表 10–17.JTAG CONFIG_IO（JTAG_PROGRAM なし）命令フロー
注 (1)
Cyclone III デバイスのコンフィギュレーション手法および現在の状態
JTAG 命令
ユーザ・モードの前
（コンフィギュレー
ションの中断）
PS
FPP AS
ユーザ・モード
AP
PS
FPP AS
パワーアップ
AP
PS
FPP AS
AP
ACTIVE_DISENGAGE
O
O
O
O
O
O
O
O
-
-
-
-
CONFIG_IO
R
R
R
R
R
R
R
R
NA
NA
NA
NA
JTAG バウンダリ・スキャン
命令（JTAG_PROGRAM な
し）
O
O
O
O
O
O
O
O
-
-
-
-
ACTIVE_ENGAGE
A
-
-
-
-
A
R (2) R (2)
A
A
R (2) R (2)
PULSE_NCONFIG
O
O
O
O
-
-
-
-
パルス nCONFIG ピン
O
O
O
O
-
-
-
-
R
R
R
R
-
-
-
-
JTAG TAP リセット
R
R
R
R
表 10–17 の注：
(1) 「R」は「必須命令」、「O」は「オプションの命令」、
「A」は「これらの命令のいずれか」、「NA」は「不
許可の命令」を表しています。
(2) ACTIVE_DISENGAGE が使用される場合に必要です。
ACTIVE_DISENGAGE および ACTIVE_ENGAGE 命令は、Cyclone III
デバイスに固有のものであり、CONFIG_IO 命令の変更に関連します。
Cyclone III デバイスでは、CONFIG_IO 命令によって nSTATUS ピンが
リコンフィギュレーションまで Low に保持されないので、アクティブ・
Altera Corporation
2007 年 5 月
10–91
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
コンフィギュレーションが中断された場合はアクティブ・コンフィギュ
レーション（AS および AP）コントローラを停止しなければなりません。
ACTIVE_DISENGAGE命令を単独で発行するか、後でJTAG_PROGRAM
命令を発行する場合は、CONFIG_IO 命令の前に ACTIVE_DISENGAGE
命令を発行しなければなりません（表 10–18 参照）。これによって、アク
ティブ・コンフィギュレーション・コントローラがアイドル状態に入り
ます。JTAG プログラミングによってユーザ・モードに達すると、アク
ティブ・コンフィギュレーション・コントローラが再起動します
（表 10–18 を参照）。
CONFIG_IO 命令の実行中は、すべてのユーザ IO がトライス
テートになります。
コンフィギュレーション・モードを使用して（JTAG_PROGRAM を使用
するのではなく）、中断後のリコンフィギュレーションが行われる場合、
CONFIG_IO の前に ACTIVE_DISENGAGE 命令を発行する必要はあり
ません。nCONFIG ピンを最低 500 ns の間 Low にプル・ダウンするか、
PULSE_NCONFIG命令を発行することにより、リコンフィギュレーショ
ンを開始することができます。ACTIVE_DISENGAGE 命令が発行され、
JTAG_PROGRAM 命令がユーザー・モードに対して失敗した場合は、
ACTIVE_ENGAGE 命令を発行して、アクティブ・コンフィギュレーショ
ン（AS および AP）コントローラを再度アクティブにしなければなりま
せん。さらに、ACTIVE_ENGAGE 命令の発行によって、コンフィギュ
レーション・モードでリコンフィギュレーションが開始されます。した
がって、nCONFIG ピンを Low にプル・ダウンしたり、PULSE_NCONFIG
命令を発行する必要はありません。
ACTIVE_DISENGAGE
ACTIVE_DISENGAGE は Cyclone III デバイス固有の JTAG 命令で、JTAG
プログラミングの前にアクティブ・コンフィギュレーション（AS およ
び AP）コントローラをアイドル状態に入れます。アクティブ・コンフィ
ギュレーション・コントローラは、MSEL ピンが AS コンフィギュレー
ション手法に設定されている場合は AS コントローラであり、MSEL ピ
ンが AP コンフィギュレーション手法に設定されている場合は AP コン
トローラです。アクティブ・コントローラをアイドル状態にする目的は
2 つあります。1 つは、JTAG プログラミング中にアクティブ・コント
ローラが対応するコンフィギュレーション・モードでデバイスをコン
フィギュレーションを試みないようにすることであり、もう 1 つはコン
トローラが JTAG プログラミングの正常実行を正しく認識できるように
して、デバイスがユーザ・モードに達するようにすることです。
10–92
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
Cyclone III デバイスの JTAG 命令
MSEL ピンがアクティブ・コンフィギュレーション手法（AS または AP）
に設定されている場合は、Cyclone III デバイスの現在の状態に関係なく、
JTAGプログラミングの前にACTIVE_DISENGAGE 命令が必要です。
パッ
シブ・コンフィギュレーション手法（PS または FPP）の間に
ACTIVE_DISENGAGE 命令を発行することは可能ですが、この命令は
Cyclone III デバイスに影響はありません。
同様に、
ACTIVE_DISENGAGE
命令の後に CONFIG_IO 命令を発行することはできますが、
コンフィギュ
レーションを正しく停止させるためにこの命令が要求されることはあり
ません。それぞれのネイティブ・コンフィギュレーション・モードの必
須、推奨、およびオプションの命令の概要については、表 10–18 を参照
してください。必須命令の発行は不可欠な要求条件であり、機能性を維
持するために満足しなければなりません。
表 10–18.JTAG プログラミング命令のフロー
注 (1)
Cyclone III デバイスのコンフィギュレーション手法および現在の状態
JTAG 命令
ユーザ・モードの前
（コンフィギュレー
ションの中断）
ユーザ・モード
パワーアップ
PS
FPP
AS
AP
PS
FPP
AS
AP
PS
FPP
AS
AP
ACTIVE_DISENGAGE
O
O
R
R
O
O
O
R
O
O
R
R
CONFIG_IO
Rc
Rc
O
O
O
O
O
O
NA
NA
NA
NA
その他の JTAG 命令
O
O
O
O
O
O
O
O
O
O
O
O
JTAG_PROGRAM
R
R
R
R
R
R
R
R
R
R
R
R
CHECK_STATUS
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
JTAG_STARTUP
R
R
R
R
R
R
R
R
R
R
R
R
JTAG TAP リセット / その他
の命令
R
R
R
R
R
R
R
R
R
R
R
R
ACTIVE_DISENGAGE
O
O
R
R
O
O
O
R
O
O
R
R
CONFIG_IO
Rc
Rc
O
O
O
O
O
O
NA
NA
NA
NA
表 10–18 の注：
(1) 「R」は「必須命令」、
「O」は「オプションの命令」、「Rc」は「推奨される命令」、「NA」は「不許可の命
令」を表しています。
AS および AP コントローラに対する ACTIVE_DISENGAGE 命令の効果
は類似しています。AS または AP コンフィギュレーション手法では、
ACTIVE_DISENGAGE 命令によって、アクティブ・コンフィギュレー
ション・コントローラがアイドル状態に入ります。JTAG プログラミン
グが正常に実行された場合、JTAG プログラミングでユーザ・モードに
Altera Corporation
2007 年 5 月
10–93
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
達すると、アクティブ・コントローラは自動的に再起動します。これに
よって、アクティブ・コントローラはそのそれぞれのユーザ・モード状
態に遷移します。
JTAG プログラミングによって Cyclone III デバイスをユーザ・モードに
して、アクティブ・プログラミングを再起動できない場合、これを達成
するのに利用可能な方法は AS コンフィギュレーション手法と AP コン
フィギュレーション手法では異なります。AS コンフィギュレーション
手法の場合は、JTAG TAP コントローラをリセット状態にするか、
ACTIVE_ENGAGE 命令を発行して AS コントローラを再起動すること
ができます。AP コンフィギュレーション手法の場合、AP コントローラ
を再起動する唯一の方法は、ACTIVE_ENGAGE 命令を発行することで
す。この場合、nCONFIG ピンをアサートしても、いずれのアクティブ・
コントローラも再起動しません。
ACTIVE_ENGAGE
ACTIVE_ENGAGE 命令を使用すると、既に停止したアクティブ・コン
トローラを再起動することができます。コンフィギュレーション中また
はユーザ・モード中の任意の時点でこの命令を発行して、既に停止した
アクティブ・コントローラを再起動することができ、また MSEL ピン設
定で指定されたアクティブ・コンフィギュレーション手法で Cyclone III
デバイスのリコンフィギュレーションを開始することもできます。
デバイスがパッシブ・コンフィギュレーション手法（PS または FPP）の
ときには、ACTIVE_ENGAGE 命令は PULSE_NCONFIG 命令として機
能します。ACTIVE_ENGAGE 命令が発行されると、nCONFIG ピンが
ディセーブルされます。
ACTIVE_ENGAGE 命令は、必ず使用する必要はありませんが、
アリティブ・コンフィギュレーション（AS および AP）コント
ローラを再起動するためのフェイル・セーフ命令として提供さ
れています。
内部オシレータの無効化
この機能によって、アクティブ・コンフィギュレーション手法のときに
内部オシレータを無効にすることができます。アクティブ・コンフィギュ
レーション（AS および AP）コントローラは、内部オシレータをクロッ
ク・ソースとして使用します。JTAG 命令によって、クロック・ソース
を CLKUSR に変更することができます。
10–94
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
Cyclone III デバイスの JTAG 命令
JTAG 命令 EN_ACTIVE_CLK および DIS_ACTIVE_CLK は、アクティ
ブ・クロックが CLKUSR ピンから供給されても内部コンフィギュレー
ション・オシレータから供給されても、オン／オフの切り替えが可能で
す。EN_ACTIVE_CLK 命令を発行すれば、CLKUSR ピンからアクティ
ブ・クロックを供給することができます。これによって、CLKUSR ピン
がアクティブ・クロック・ソースになります。EN_ACTIVE_CLK 命令を
使用する場合は、内部オシレータをイネーブルにして、クロックが変更
できるようにしなければなりません。内部オシレータは、以下のいずれ
かの条件によってイネーブルされます。
■
■
■
リコンフィギュレーション・イベント（例えば、nCONFIG を Low
にドライブ）
リモート・アップデートがイネーブルされている。
エラー検出がイネーブルされている。
CLKUSR ピンは、予測される DCLK 周波数の 2 倍の周波数でクロック
しなければなりません。CLKUSR ピンは、80 MHz の最大周波数（40
MHz の DCLK）を許容します。通常、テスト装置では、独自のクロッ
クをドライブして AS ステート・マシンを制御する場合は、CLKUSR ピ
ンを使用します。
DIS_ACTIVE_CLK 命令を発行して、クロック・ソースをコンフィギュ
レーション・オシレータに戻すことができます。DIS_ACTIVE_CLK 命
令が発行された後は、10 クロック・サイクルにわたり継続して CLKUSR
ピンをクロックしなければなりません。そうしないと、nCONFIG ピン
をトグルしてもクロック・ソースを元に戻すことができず、リコンフィ
ギュレーションは行われません。その結果、パワー・オン・リセット
（POR）でクロック・ソースがコンフィギュレーション・オシレータに
戻ることになります。nCONFIG ピンをトグルしたり、JTAG ステート・
マシンをリセット状態にドライブしてもクロック・ソースを元に戻すこ
とはできません。
EN_ACTIVE_CLK
EN_ACTIVE_CLK 命令によって、クロックのソースが内部オシレータか
ら CLKUSR ピン信号に置き換えられます。EN_ACTIVE_CLK 命令を使
用する場合は、内部オシレータをイネーブルにして、クロックが変更で
きるようにしなければなりません。この命令が発行された後、CLKUSR
ピンの信号がクロック・ソースとなっている限り、他の JTAG 命令を発
行することができます。クロック・ソースは、DIS_ACTIVE_CLK 命令
の発行、またはパワー・オン・リセット（POR）によってのみ内部オシ
レータに戻ります。
Altera Corporation
2007 年 5 月
10–95
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
DIS_ACTIVE_CLK
DIS_ACTIVE_CLK 命令は、EN_ACTIVE_CLK 命令で設定された
CLKUSR イネーブル・ラッチを中断し、クロック・ソースを内部オシ
レータに戻します。DIS_ACTIVE_CLK 命令が発行された後は、10 クロッ
ク・サイクルにわたり継続して CLKUSR ピンをクロックしなければな
りません。
CLKUSR ピンは、予測される DCLK 周波数の 2 倍の周波数で
クロックしなければなりません。CLKUSR ピンは、80 MHz の
最大周波数（40 MHz の DCLK）を許容します。
AP フラッシュのスタート・ブート・アドレスの変更
APコンフィギュレーション手法では、JTAG命令の APFC_BOOT_ADDR
を使用して、パラレル・フラッシュ・メモリのデフォルトのコンフィギュ
レーション・ブート・アドレスを任意のアドレスに変更することができ
ます。
APFC_BOOT_ADDR
APFC_BOOT_ADDR 命令によって、AP コンフィギュレーション手法に
おけるパラレル・フラッシュ・メモリ用のスタート・ブート・アドレス
が定義されます。
この命令は AP フラッシュ用のスタート・ブート・アドレスをシフト・
インします。この命令がアクティブ命令になると、TDI と TDO が 22
ビット・アクティブ・ブート・アドレス・シフト・レジスタを介して接
続されます。シフト・インされたブート・アドレス・ビットは、AP コ
ントローラに供給する 22 ビット AP ブート・アドレス・アップデート・
レジスタにロードされます。AP ブート・アドレス・アップデート・レ
ジスタの内容はキャプチャできますが、これは TDO からアクティブ・
ブート・アドレス・シフト・レジスタがシフト・アウトされたものです。
ブート・アドレス・シフト・レジスタおよびアップデート・レジスタの
ブート・アドレスは、目的のブート・アドレスに対して右に（LSB 方向
に）2 ビットだけシフトされています。この理由は、アドレスのこの 2
つの LSB はアクセス不能なためです。このブート・アドレスが AP コン
トローラに供給されると、最下位ビットとして末尾に 2 個の 0 が付加さ
れるので、シフト・インされたブート・アドレスは左に 2 ビットだけプッ
シュされて、AP コントローラが取得する実際の AP ブート・アドレス
になります。
10–96
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
デバイス・コンフィギュレーション・ピン
リモート・アップデート機能が有効な場合、APFC_BOOT_ADDR 命令
はファクトリ・コンフィギュレーションのブート・アドレスのみを設定
します。
デバイス・
コンフィギュ
レーション・
ピン
この項では、Cyclone III デバイスのすべてのコンフィギュレーション関
連ピンの接続と機能を説明しています。表 10–19 に、Cyclone III のコン
フィギュレーション・ピンの概要を示します。
表 10–19.Cyclone III コンフィギュレーション・ピンの概要（１ / ２）
供給元
コンフィギュレーション・
モード
出力
VC C I O
AS、AP
CRC_ERROR
出力
VC C I O
オプション、すべてのモード
DATA[0]
入力
VC C I O
PS、FPP、AS
双方向
VC C I O
AP
入力
VC C I O
FPP
出力
VC C I O
AS
双方向
VC C I O
AP
入力
VC C I O
FPP
双方向
VC C I O
AP
双方向
VC C I O
AP
バンク
説明
入力 / 出力
1
FLASH_nCE, nCSO
6
1
1
8
DATA[1]
DATA[7..2]
専用
8
DATA[15.0.8]
6
INIT_DONE
出力
プルアップ
オプション、すべてのモード
1
nSTATUS
双方向
○
プルアップ
すべてのモード
1
nCE
入力
○
VC C I O
すべてのモード
1
DCLK
VC C I O
PS、FPP
VC C I O
AS、AP
○
プルアップ
全モード
JTAG
入力
出力
6
CONF_DONE
双方向
○
1
TDI
入力
○
VC C I O
1
TMS
入力
○
VC C I O
JTAG
1
TCK
入力
○
VC C I O
JTAG
入力
○
VC C I O
すべてのモード
1
nCONFIG
6
CLKUSR
6
nCEO
6
MSEL[3..0]
入力
Altera Corporation
2007 年 5 月
入力
VC C I O
オプション
出力
VC C I O
オプション、すべてのモード
VCCINT
すべてのモード
○
10–97
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–19.Cyclone III コンフィギュレーション・ピンの概要（２ / ２）
バンク
説明
入力 / 出力
専用
供給元
コンフィギュレーション・
モード
1
TDO
出力
○
VC C I O
JTAG
7
PADD[14..0]
出力
VC C I O
AP
8
PADD[19.0.15]
出力
VC C I O
AP
AP
6
PADD[23..20]
出力
VC C I O
1
nRESET
出力
VC C I O
AP
6
nAVD
出力
VC C I O
AP
6
nOE
出力
VC C I O
AP
6
nWE
出力
VC C I O
AP
6
RDY
入力
VC C I O
AP
5
DEV_OE
入力
VC C I O
オプション、AP
入力
VC C I O
オプション、AP
5
DEV_CLRn
表 10–20 では、専用コンフィギュレーション・ピンについて説明してい
ます。コンフィギュレーションを成功させるために、これらのピンをボー
ド上で正しく接続する必要があります。一部のピンはコンフィギュレー
ション手法に必要ない場合があります。
10–98
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
デバイス・コンフィギュレーション・ピン
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（１ / ８）
ピン名
ユーザ・
モード
MSEL[3..0] N/A
コンフィギュレー
ション・モード
すべて
ピン・
タイプ
入力
説明
Cyclone IIIデバイスのコンフィギュレーション
手法を設定する 4 ビットのコンフィギュレー
ション入力。集積度の低いデバイスまたはパッ
ケージによっては、AP コンフィギュレーショ
ン手法をサポートしないものや MSEL[3] ピン
がないものがあります。正しい接続について
は、表 10–1 を参照してください。
これらのピンは、VC C I O または GND に直接接
続する必要があります。
MSEL[3..0]ピンには、常にアクティブな 5 kΩ
内部プルダウン抵抗があります。
nCONFIG
N/A
Altera Corporation
2007 年 5 月
すべて
入力
コンフィギュレーション・コントロール入力。
ユーザ・モード中にこのピンを Low にすると、
Cyclone III デバイスはコンフィギュレーショ
ン・データを失い、リセット状態に入り、すべ
ての I/O ピンをトライ・ステートにします。こ
のピンをロジック High レベルに戻すと、リコ
ンフィギュレーションが開始されます。
10–99
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（２ / ８）
ピン名
nSTATUS
ユーザ・
モード
N/A
コンフィギュレー
ション・モード
すべて
ピン・
タイプ
説明
双方向
オープン・
ドレイン
nSTATUS を Low にドライブし、POR 時間の後
Cyclone III デバイスは、電源投入直後に
でこのピンを解放します。
ステータス出力。コンフィギュレーション実行
中にエラーが発生した場合、 nSTATUS がター
ゲット・デバイスによって Low にプルダウン
されます。
ステータス入力。外部ソース（別の Cyclone III
デバイスなど）がコンフィギュレーション実行
中または初期化中に nSTATUS ピンを Low に
ドライブした場合、ターゲット・デバイスはエ
ラー状態に入ります。
コンフィギュレーションおよび初期化の実行
後に、nSTATUS を Low にドライブしても、コ
ンフィギュレーションされたデバイスには影
響ありません。コンフィギュレーション・デバ
イスを使用する場合、nSTATUS を Low にドラ
イブするとコンフィギュレーション・デバイス
はデバイスのコンフィギュレーションを試み
ますが、ユーザ・モードではデバイスは
nSTATUS での遷移を無視するので、リコン
フィギュレーションを行いません。リコンフィ
ギュレーションを開始するには、 nCONFIG を
Low にプルする必要があります。
10–100
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
デバイス・コンフィギュレーション・ピン
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（３ / ８）
ピン名
CONF_DONE
ユーザ・
モード
N/A
コンフィギュレー
ション・モード
すべて
ピン・
タイプ
双方向
オープン・
ドレイン
説明
ステータス出力。ターゲット Cyclone III デバイ
スは、コンフィギュレーションの実行前および
実行中に CONF_DONE ピンを Low にドライブ
します。すべてのコンフィギュレーション・
データがエラーなしで受信され、初期化サイク
ルが開始されると、ターゲット・デバイスは
CONF_DONE を解放します。
ステータス入力。すべてのデータが受信され、
CONF_DONE が High になると、ターゲット・デ
バイスは初期化を行ってユーザ・モードに入り
ます。デバイスを初期化するには、CONF_DONE
ピンに 10 kΩ の外部プルアップ抵抗が必要です。
コンフィギュレーションおよび初期化の実行
後に、 CONF_DONE を Low にドライブしても
コンフィギュレーションされたデバイスに影
響を与えません。
nCE
N/A
すべて
入力
アクティブ Low のチップ・イネーブル。 nCE
ピンは、Low 信号で Cyclone III デバイスをア
クティブにして、コンフィギュレーションを可
能にします。nCE ピンは、コンフィギュレー
ション実行中、初期化中、およびユーザ・モー
ドでは Low に保持する必要があります。単一
デバイスのコンフィギュレーションでは、この
ピンは Low に接続する必要があります。複数
デバイスのコンフィギュレーションでは、最初
のデバイスの nCE は Low に接続され、 nCEO
ピンはチェイン内の次のデバイスの nCE に接
続されます。
デバイスの JTAG プログラミングを成功させる
には、nCE ピンも Low に保持する必要があり
ます。
Altera Corporation
2007 年 5 月
10–101
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（４ / ８）
ピン名
nCEO
ユーザ・
モード
コンフィギュレー
ション・モード
オプションがすべて
オンの場合は
N/A。
オプションが
オフの場合は
I/O。
ピン・
タイプ
出力
説明
Cyclone IIIデバイスのコンフィギュレーション
の完了時に Low にドライブする出力。単一デ
バイスのコンフィギュレーションでは、このピ
ンをフロート状態のままにしておくか、コン
フィギュレーション後にユーザ I/O ピンとして
使用します。複数デバイスのコンフィギュレー
ションでは、このピンは次のデバイスの nCE
ピンに信号を供給します。チェイン内の最後の
デバイスの nCEO は、フロート状態のままにす
るか、あるいはコンフィギュレーション後に
ユーザ I/O ピンとして使用できます。
nCEO ピンを使用して次のデバイスの nCE ピン
に信号を供給する場合、10 kΩ 外部プルアップ
抵抗を使用して、nCEO ピンを I/O バンクの
VC C I O 電圧の High にプルアップし、内部ウィー
ク・プルアップ抵抗を補助します。
このピンをユーザ I/O ピンにする場合は、
Quartus II ソフトウェアを使用します。
AS, AP
FLASH_nCE, AS または
nCSO
AP モードで
出力
は N/A。
その他の
モードでは
I/O。
Cyclone IIIデバイスからASモードのシリアル・
コンフィギュレーション・デバイスに、コン
フィギュレーション Cyclone III デバイスをイ
ネーブルにするコントロール信号を出力しま
す。
FLASH_nCE ピンは、AS モードでは nCSO
ピンとして機能します。
Cyclone IIIデバイスからAPモードのパラレル・
フラッシュに、フラッシュをイネーブルにする
コントロール信号を出力します。Intel P30 およ
び Spansion S29WS-N フラッシュの両方で、
CE# ピンに接続します。
AS または AP モードでは、 FLASH_nCE には
常にアクティブな内部プルアップ抵抗があり
ます。
10–102
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
デバイス・コンフィギュレーション・ピン
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（５ / ８）
ピン名
DCLK
ユーザ・
モード
N/A
コンフィギュレー
ション・モード
ピン・
タイプ
PS, FPP, AS, AP 入力
（PS, FPP）。
出力
（AS, AP）
説明
PS および FPP コンフィギュレーションでは、
DCLK は外部ソースのデータをターゲット
Cyclone IIIデバイスにクロックするのに使用さ
れるクロック入力です。データは、DCLK の立
ち上がりエッジでデバイスにラッチされます。
AS および AP モードでは、 DCLK はコンフィ
ギュレーション・インタフェースにタイミング
を供給する Cyclone III デバイスからの出力で
す。オプションで、AS および AP モードでは、
DCLK をユーザ・モードのコアから制御できま
す。AS モードでは、 DCLK には常にアクティ
ブな内部プルアップ抵抗（標準 25 kΩ）があり
ます。
コンフィギュレーションの実行後、このピンは
トライ・ステートになります。コンフィギュレー
ション・デバイスを使用する手法では、DCLK
はコンフィギュレーションの終了後に Low にド
ライブされます。コントロール・ホストを使用
する手法では、DCLK は High か Low のいずれ
か都合のよい方にドライブする必要がありま
す。このピンをコンフィギュレーションの実行
後にこのピンをトグルしても、コンフィギュ
レーションされたデバイスに影響しません。
DATA[0]
AS モードで PS, FPP, AS, AP
は N/A。
非 AS モード
では I/O。
入力（PS,
FPP, AS）
。
双方向
オープン・
ドレイン
（AP）
データ入力。シリアル・コンフィギュレーショ
ン・モードでは、ビット幅コンフィギュレー
ション・データがターゲット Cyclone III デバイ
スの DATA[0] ピンに提示されます。
AS モードでは、 DATA[0] には常にアクティ
ブな内部プルアップ抵抗があります。AS コン
フィギュレーション後、DATA[0] はオプショ
ンのユーザ・コントローラ機能を備えた専用入
力ピンになります。
PS または FPP コンフィギュレーションの後、
DATA[0] はユーザ I/O ピンとして使用できま
す。このピンの状態は Dual-Purpose Pin の設
定によって決まります。
AP コンフィギュレーション後、 DATA[0] は
オプションのユーザ・コントロール機能を備え
た専用の双方向ピンになります。
Altera Corporation
2007 年 5 月
10–103
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（６ / ８）
ピン名
DATA[1],
ASDO
ユーザ・
モード
コンフィギュレー
ション・モード
AS モードで FPP, AS, AP
は N/A。
非 AS モード
では I/O。
ピン・
タイプ
入力
（FPP）。
出力（AS）。
双方向
オープン・
ドレイン
（AP）
説明
非 AS モードのデータ入力。バイト幅または
ワード幅コンフィギュレーション・データが、
Cyclone III ターゲットデバイスのそれぞれ
DATA[7..0] または DATA[15..0] に提示さ
れます。
Cyclone IIIデバイスからASモードのシリアル・
コンフィギュレーション・デバイスへのコント
ロール信号が、コンフィギュレーション・デー
タの読み出しに使用されます。DATA[1]ピン
はASモードでは ASDO ピンとして機能します。
AS モードでは、 DATA[1] には常にアクティ
ブな内部プルアップ抵抗があります。AS コン
フィギュレーション後、DATA[1] はオプショ
ンのユーザ・コントロール機能を備えた専用の
出力ピンになります。
PS コンフィギュレーション手法では、
DATA[1] はコンフィギュレーション中に
ユーザ I/O ピンとして機能します。すなわち、
トライ・ステートになります。
FPP コンフィギュレーション後、DATA[1] は
ユーザ I/O ピンとして使用できます。このピン
の状態は Dual-Purpose Pin の設定によって決
まります。
AP コンフィギュレーション後、 DATA[1] は
オプションのユーザ・コントロール機能を備え
た専用の双方向ピンになります。
10–104
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
デバイス・コンフィギュレーション・ピン
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（７ / ８）
ピン名
ユーザ・
モード
DATA[7..2] I/O
コンフィギュレー
ション・モード
FPP, AP
ピン・
タイプ
入力
（FPP）。
双方向
オープン・
ドレイン
（AP）
説明
データ入力。バイト幅またはワード幅コンフィ
ギュレーション・データが、Cyclone III ター
ゲットデバイスのそれぞれ DATA[7..0] また
は DATA[15..0] に提示されます。
AS または PS コンフィギュレーション手法で
は、これらのピンはコンフィギュレーション実
行中にユーザ I/O ピンとして機能します。すな
わちトライ・ステートになります。
FPP コンフィギュレーション後、
DATA[7..2]はユーザI/Oピンとして使用でき
ます。これらのピンの状態は Dual-Purpose
Pin の設定によって決まります。
AP コンフィギュレーション後、DATA[7..2]
はオプションのユーザ・コントロール機能を備
えた専用双方向ピンになります。
DATA[15..8] I/O
AP
双方向
オープン・
ドレイン
データ入力。ワード幅コンフィギュレーショ
ン・データは、ターゲット Cyclone III デバイス
の DATA[15..0] に提示されます。
PS、FPP、または AS コンフィギュレーション
手法では、これらのピンはコンフィギュレー
ション実行中にユーザ I/O ピンとして機能しま
す。すなわちトライ・ステートになります。
AP コンフィギュレーション後、DATA[15:8]
はオプションのユーザ・コントロール機能を備
えた専用双方向ピンになります。
PADD[23..0] AP モードで AP
出力
Cyclone IIIデバイスからAPモードのパラレル・
フラッシュへの 24 ビット・アドレス・バス。
Intel P30 の A[24:1] バス、または Spansion
S29WS-N フラッシュの A[23..0] バスに接
続します。
出力
アクティブ Low リセット出力。 nRESET ピン
を Low にドライブすると、パラレル・フラッ
シュがリセットされます。
Intel P30 の RST# ピ
ン、または Spansion S29WS-N フラッシュの
RESET# ピンに接続します。
は N/A。
非 AP モード
では I/O。
nRESET
AP モードで AP
は N/A。
非 AP モード
では I/O。
Altera Corporation
2007 年 5 月
10–105
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–20.Cyclone III デバイスの専用コンフィギュレーション・ピン（８ / ８）
ピン名
ユーザ・
モード
コンフィギュレー
ション・モード
ピン・
タイプ
説明
nAVD
AP モードで AP
は N/A。
非 AP モード
では I/O。
出力
アクティブ Low アドレス有効出力。リードま
たはライト動作中に nAVD ピンを Low にドラ
イブすると、 PADD[23..0] アドレス・バス
に有効なアドレスが提示されていることをパ
ラレル・フラッシュに示します。Intel P30 の
ADV# ピン、または Spansion S29WS-N フラッ
シュの AVD# ピンに接続します。
nOE
AP モードで AP
は N/A。
非 AP モード
では I/O。
出力
パラレル・フラッシュへのアクティブ Low 出
力イネーブル。リード動作中に nOE ピンを Low
にドライブすると、パラレル・フラッシュ出力
（DATA[15..0] および RDY）がイネーブルに
なります。Intel P30 および Spansion S29WSN フラッシュ両方の OE# ピンに接続します。
nWE
AP モードで AP
は N/A。
非 AP モード
では I/O。
出力
パラレル・フラッシュへのアクティブ Low のラ
イト・イネーブル。ライト動作中に nWE ピンを
Low にドライブすると、DATA[15..0] バス上
のデータが有効であることをパラレル・フラッ
シュに示します。Intel P30 および Spansion
S29WS-N フラッシュ両方の WE# ピンに接続し
ます。
RDY
AP モードで AP
は N/A。
非 AP モード
では I/O。
入力
現在 RDY ピンは、コンフィギュレーションに
は使用しません。しかし、このピンを接続する
ことをお勧めします。Intel P30 の WAIT ピン、
または Spansion S29WS-N フラッシュの RDY
ピンに接続します。
10–106
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
デバイス・コンフィギュレーション・ピン
表 10–21 では、オプションのコンフィギュレーション・ピンを説明して
います。これらのオプションのコンフィギュレーション・ピンが
Quartus II ソフトウェアでイネーブルされていない場合は、汎用ユーザ
I/O ピンとして使用できます。したがって、コンフィギュレーションの
実行中には、これらのピンはユーザ I/O ピンとして機能し、ウィーク・
プルアップ抵抗でトライ・ステートになります。
表 10–21.オプションのコンフィギュレーション・ピン
ピン名
CLKUSR
ユーザ・モード
ピン・
タイプ
説明
オプションがオンの入力
場合は N/A。
オプションがオフの
場合は I/O。
オプションのユーザ提供クロック入力により、1 個または
複数のデバイスの初期化が同期されます。このピンは、
Quartus II ソフトウェアで Enable user-supplied start-up
clock （CLKUSR）オプションをオンにするとイネーブル
されます。
INIT_DONE オプションがオンの出力
ステータス・ピンはデバイスが初期化されたこと、および
デバイスがユーザ・モードにあることを示すのに使用でき
ます。nCONFIG が Low のとき、およびコンフィギュレー
ションの開始時に、INIT_DONE ピンはトライ・ステート
になり、10 KΩ 外部プルアップ抵抗によって High にプル
アップされます。 INIT_DONE をイネーブルにするオプ
ション・ビットが、
（コンフィギュレーション・データの
最初のフレーム中に）デバイスにプログラムされると、
INIT_DONE ピンは Low になります。初期化が完了すると、
INIT_DONE ピンは解放されて High にプルアップされ、デ
バイスはユーザ・モードに入ります。したがって、モニタ
回路は Low から High への遷移を検出できなければなりま
せん。このピンは、Quartus II ソフトウェアで Enable
INIT_DONE output オプションをオンにするとイネーブル
されます。
場合は N/A。
オープン・
オプションがオフのドレイン
場合は I/O。
DEV_OE
オプションがオンの入力
場合は N/A。
オプションがオフの
場合は I/O。
DEV_CLRn
オプションがオンの入力
場合は N/A。
オプションがオフの
場合は I/O。
Altera Corporation
2007 年 5 月
デバイス上のすべてのトライ・ステートに優先できるオプ
ション・ピン。このピンが Low にドライブされるとすべて
の I/O ピンがトライ・ステートになり、High にドライブさ
れるとすべての I/O ピンがプログラムどおり動作します。
このピンは、Quartus II ソフトウェアで Enable devicewide output enable （DEV_OE）オプションをオンにする
とイネーブルされます。
すべてのデバイス・レジスタのすべてのクリアに優先でき
るオプション・ピン。このピンが Low にドライブされると
すべてのレジスタがクリアされ、High にドライブされると
すべてのレジスタがプログラムどおり動作します。このピ
ンは、Quartus II ソフトウェアで Enable device-wide reset
（DEV_CLRn）オプションをオンにするとイネーブルされ
ます。
10–107
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
表 10–22 では専用 JTAG ピンを説明しています。JTAG ピンはコンフィ
ギュレーションの実行前および実行中は、誤って JTAG 命令がロードさ
れないように安定状態を維持する必要があります。TDI と TMS には内部
ウィーク・プルアップ抵抗、TCK には内部ウィーク・プルダウン抵抗が
あります。SignalTap® エンベデッド・ロジック・アレイ・アナライザを
使用する予定がある場合、Cyclone III デバイスの JTAG ピンをボード上
の JTAG ヘッダに接続する必要があります。
表 10–22.専用 JTAG ピン
ピン名
TDI
ユーザ・
モード
N/A
ピン・
タイプ
入力
説明
命令、テストおよびプログラミング・データ用のシリアル入力ピン。デー
タは TCK の立ち上がりエッジでシフト・インされます。TDI ピンは VC C I O
から電源が供給されます。
ボードに JTAG インタフェースが必要ない場合は、このピンを VC C に接続
して JTAG 回路をディセーブルできます。
TDO
N/A
出力
命令、テストおよびプログラミング・データ用のシリアル出力ピン。デー
タは TCK の立ち下がりエッジでシフト・アウトされます。このピンは、
データがデバイスからシフト・アウトされない場合はトライ・ステートに
なります。 TDO ピンは、I/O バンク 1 の VC C I O から電源が供給されます。
チェイン内の複数のデバイスに対して複数の電圧の JTAG チェインを接続
「Cyclone III デバイス・ハンドブック」の
するための推奨方法については、
「IEEE 1149.1（JTAG）Cyclone III デバイスのバウンダリ・スキャン・テ
スト」の章を参照してください。
ボードに JTAG インタフェースが必要ない場合は、このピンを接続しない
でおくと JTAG 回路をディセーブルできます。
TMS
N/A
入力
TAP コントローラ・ステート・マシンの遷移を決定するコントロール信号
を提供する入力ピン。ステート・マシン内での遷移は、TCK の立ち上がり
エッジで発生します。このため、 TCK の立ち上がりエッジの前に TMS を
セットアップする必要があります。 TMS は、 TCK の立ち上がりエッジで
評価されます。 TMS ピンは、VC C I O から電源が供給されます。
ボードに JTAG インタフェースが必要ない場合は、このピンを VCC に接続
して JTAG 回路をディセーブルできます。
TCK
N/A
入力
BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立ち下
がりエッジで発生する動作があります。TCK ピンは、VC C I O から電源が供
給されます。
ボードに JTAG インタフェースが必要ない場合は、 TCK を GND に接続し
て JTAG 回路をディセーブルできます。
10–108
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
まとめ
まとめ
Cyclone III デバイスは、システムのニーズに合わせて、様々な手法でコ
ンフィギュレーションできます。さらに、コンフィギュレーション・デー
タの復元およびリモート・システム・アップグレードのサポートにより、
Cyclone III コンフィギュレーション・ソリューションが補完されます。
改訂履歴
表 10–23 に、本資料の改訂履歴を示します。
表 10–23. 改訂履歴
日付＆ドキュメント・
バージョン
変更内容
2007 年 5 月 v1.1
表 10–11 を更新
2007 年 3 月 v1.0
初版
Altera Corporation
2007 年 5 月
概要
N/A
10–109
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのコンフィギュレーション
10–110
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 5 月
11. Cyclone III デバイスのホット・
ソケットおよびパワー・オン・リセット
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
CIII51011-1.0
はじめに
Cyclone® III デバイスは、外部デバイスを使用せずに、ホット・プラグイ
ン、ホット・インサートまたはホット・スワップとしても知られるホッ
ト・ソケット（活線挿抜）およびパワー・シーケンスをサポートします。
ユーザは、ボードや動作中のシステム・パスに影響を与えることなく、
システムの動作中に Cyclone III ボードをシステムに取り付けたり、取り
外すことができます。
ホット・ソケット機能によって、3.0 V、3.3 V、2.5 V、1.8 V、1.5 V、お
よび 1.2 V デバイスが混在するプリント基板（PCB）上で Cyclone III デ
バイスを使用する際の複雑さを排除します。Cyclone III のホット・ソ
ケット機能により、ユーザはボード上のデバイスごとに適切なパワー
アップ・シーケンスを確保する必要がなくなります。
Cyclone III のホット・ソケット機能の特長は、以下のとおりです。
■
■
■
外部コンポーネントやボードを操作せずに、ボードまたはデバイス
の挿抜が可能
パワーアップ・シーケンスのサポート
ホット・インサート中のシステム・バスへの影響がない I/O バッファ
この章では、Cyclone III デバイスのパワー・オン・リセット（POR）回
路についても説明します。POR 回路は、VCC が動作範囲内になるまで、
デバイスをリセット状態に維持します。
Cyclone III
のホット・
ソケット仕様
Cyclone III デバイスは、外付け部品や特別なデザイン要件なしで上記の
3 つの特長をすべて満たすホット・ソケット機能を提供します。
Cyclone III デバイスのホット・ソケット機能により、以下が実現されま
す。
■
■
Altera Corporation
2007 年 3 月
デバイスを損傷させることなく、パワーアップ前にドライブ可能。
I/O ピンはパワーアップ時にトライ・ステートを維持。デバイスは
パワーアップ前またはパワーアップ時にドライブ・アウトしないた
め、動作中の他のバスに影響しません。
11–1
Cyclone III デバイスのホット・ソケットおよびパワー・オン・リセット
デバイスはパワーアップ前にドライブ可能
パワーアップまたはパワーダウン前、またはその間に、デバイスに損傷
を与えることなく、Cyclone III デバイスの I/O ピン、専用入力ピン、お
よび専用クロック・ピンに信号を入力することができます。Cyclone III
デバイスは、任意のパワーアップ・シーケンスまたはパワーダウン・シー
ケンス（VCCIO および VCCINT）をサポートし、システム・レベルのデザ
インを簡素化します。
I/O ピンはパワーアップ時にトライ・ステートを維持
ホット・ソケットをサポートしないデバイスは、パワーアップ前または
パワーアップ時にドライブ・アウトして、システム動作に割り込んだり、
競合を引き起こす可能性があります。ホット・ソケットの状態では、
Cyclone III デバイスの出力バッファは、システムのパワーアップまたは
パワーダウン時にオフになります。また、Cyclone III デバイスは、デバ
イスがコンフィギュレーションされて適切な動作条件になるまではドラ
イブ・アウトしません。
VCCIO、VCCA、および VCCINT ピンは、任意のシーケンスでパワーアップ
またはパワーダウンできます。最大電源ランプ・レートは、高速 POR 時
間では 3 ms、標準 POR 時間では 50 ms です。最小電源ランプ・レート
は、50 us です。デバイスの動作中にすべての I/O バンクの VCCIO をパ
ワーアップする必要があります。VCCA ピンはすべて、2.5 V に駆動しな
ければならず（PLL が未使用の場合でも）、また同時にパワーアップお
よびパワーダウンする必要があります。VCCD_PLL は常に、デカップリン
グ・コンデンサとフェライト・ビーズを介して VCCINT に接続しなければ
なりません。ホット・ソケット中には、I/O ピンのキャパシタンスは
15 pF未満、クロック・ピンのキャパシタンスは20 pF未満です。Cyclone II
デバイスは、次のホット・ソケット仕様に適合しています。
■
■
ホット・ソケット DC 仕様 : | IIOPIN | < 300 uA
ホット・ソケット AC 仕様 : | IIOPIN | < 8 mA（ランプ・レートが 10 ns
以上の場合）
I/O ピンでのランプ・レートが 10 ns よりも速い場合は、等式 I=C dv/dt
を用いて |IIOPIN| を求めることができます。ここで、C は I/O ピンの
キャパシタンス、dv/dt はスルー・レートです。ホット・ソケット仕様
では、ピンのキャパシタンスは考慮されていますが、ボード・トレース
および外部負荷キャパシタンスは考慮されていません。トレース、コネ
クタ、および負荷に関する追加または個別のキャパシタンスを考慮しな
ければなりません。
11–2
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
Cyclone III デバイスのホット・ソケット機能
IIOPIN は、デバイス上の任意のユーザ I/O ピンの電流です。デバイスに
供給されるすべての VCC がパワーアップまたはパワーダウン状態で安定
している場合は、DC 仕様が適用されます。
半導体デバイスのホット・ソケットに関する一般的な問題として、ラッ
チ・アップの危険性があります。電気的なサブシステムがアクティブ・
システムにホット・ソケットされると、ラッチ・アップが発生する可能
性があります。ホット・ソケット時に、電源からデバイスの VCC プレー
ンとグランド・プレーンに給電される前に、信号ピンがアクティブ・シ
ステムによって接続されドライブされることがあります。これにより、
ラッチ・アップが発生し、VCC からデバイス内のグランドへの低インピー
ダンス・パスが生じる可能性があります。その結果、デバイスに大きな
電流が流れ、電気的損傷を引き起こす可能性があります。
I/O バッファとホット・ソケット回路のデザインにより、アルテラはホッ
ト・ソケット中に Cyclone III デバイスがラッチ・アップを起こさないこ
とを保証しています。
Cyclone III
デバイスの
ホット・
ソケット機能
ホット・ソケット機能は、出力バッファはパワーアップ（VCCINT または
VCCIO 電源のいずれか）またはパワーダウン時に出力バッファをオフに
します。ホット・ソケット回路は、VCCINT または VCCIO のいずれかがス
レッショルド電圧より低い場合に、内部 HOTSCKT 信号を生成します。デ
ザインでは、HOTSCKT 信号を他の目的で使用することはできません。
HOTSCKT 信号によって出力バッファが遮断されるため、ピンを通して
DC 電流がリークすることはありません（ウィーク・プルアップ・リー
ク電流を除く）。VCC がゆっくり上昇する場合、内部 POR 信号（カスタ
マ・デザインで使用される FPGA ファブリックでは使用できない）がリ
リースされてコンフィギュレーションが終了した後も、VCC は比較的低
いままです。この低い VCC 電圧では、ホット・ソケット回路が I/O ピン
をトライ・ステートに維持するので、出力バッファをドライブ・アウト
できず、CONF_DONE ピン、nCEO ピン、および nSTATUS ピンは応答し
ません。そのため、これらのコンフィギュレーション・ピンまたは双方
向ピンがコンフィギュレーション中に確実に動作できるように、これら
のピンからホット・ソケット回路は取り除かれています。これらのピン
に期待される動作は、パワーアップおよびパワーダウン・シーケンス中
にドライブ・アウトすることです。
各 I/O ピンには、図 11-1 に示す回路があります。
Altera Corporation
2007 年 3 月
11–3
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのホット・ソケットおよびパワー・オン・リセット
図 11-1. Cyclone III デバイスのホット・ソケット回路のブロック図
Power On
Reset
Monitor
Output
Weak
Pull-Up
Resistor
R
Output Enable
Voltage
Tolerance
Control
PAD
Hot Socket
Output
Pre-Driver
Input Buffer
to Logic Array
POR 回路は、VCCINT、VCCIO、および VCCA の電圧レベルをモニタし、デ
バイスがユーザ・モードになるまで I/O ピンをトライ・ステートに維持
します。I/O ピンから VCCIO へのウィーク・プルアップ抵抗（R）によっ
て、I/O ピンがフロート状態にならないようにしています。電圧トレラ
ンス・コントロール回路によって、VCCIO または VCCINT（あるいはその
両方）に給電される前に、I/O ピンが 3.3 V でドライブされ、デバイス
がユーザ・モードでない場合に I/O ピンのドライブ・アウトを防止しま
す。ホット・ソケット回路は、デバイスに給電される前に外部信号によっ
て I/O ピンがドライブされた場合に、I/O ピンから内部でVCCIO とVCCINT
に給電されるのを防止します。
図 11-2 に、Cyclone III デバイス I/O バッファのトランジスタ・レベル
の断面図を示します。このデザインでは、VCCIO に VCCINT より先に給電
された場合、または I/O パッド電圧が VCCIO より高い場合には、出力
バッファはドライブしません。これはホット・ソケット中の突発的な電
圧スパイクの場合にも当てはまります。ホット・ソケット中には、信号
I/O ピンから VCCINT または VCCIO への電流経路はありません。VPAD リー
ク電流は、電圧トレランス・コントロール回路のキャパシタンスを充電
します。
11–4
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
パワー・オン・リセット回路
図 11-2. FPGA デバイス I/O バッファのトランジスタ・レベル図
VPAD
Logic Array
Signal
(1)
(2)
VCCIO
n+
n+
p-well
p+
p+
n+
n-well
p-substrate
図 11-2 の注 :
(1)
(2)
これは、ロジック・アレイ信号、あるいは VCCIO または VPAD のいずれか大きい方の信号です。
これは、VCCIO または VPAD のいずれか大きい方の信号です。
パワー・オン・
リセット回路
Cyclone III デバイスは、パワーアップ時に電源電圧レベルが安定するま
でデバイス・システム全体をリセット状態に維持する POR 回路を備え
ています。POR 回路は、VCCINT、VCCIO、および VCCA の電圧レベルを
モニタし、VCC が上昇して通常のユーザ・レベルに達するまで、すべて
のユーザ I/O ピンをトライ・ステートにします。また、POR 回路によ
り、コンフィギュレーションがトリガされる前に、コンフィギュレーショ
ン・ピンを含む I/O バンク 1、6、7、および 8 の VCCIO レベルが許容レ
ベルに到達することも保証されます。
Cyclone III デバイスがユーザ・モードに入った後も、POR 回路は VCCINT
および VCCA ピンを継続してモニタするため、ユーザ・モード中のブラ
ウン・アウト状態を検出できます。ユーザ・モード中に、VCCINT および
VCCA 電圧が POR トリップ・ポイント以下に低下すると、POR 回路がデ
バイスをリセットします。ユーザ・モード中に VCCIO 電圧が低下した場
合、POR 回路はデバイスをリセットしません。
Cyclone III デバイスのウェイクアップ時間
アプリケーションによっては、動作を開始するためにデバイスに非常に
迅速なウェイクアップが要求されることがあります。Cyclone III デバイ
スは、迅速なウェイクアップ時間が必要なアプリケーションをサポート
する Fast-On 機能を提供します。Cyclone III デバイスでは、MSEL[3..0]
ピンの設定がデバイスの POR 時間（tPOR）を決定します。ファースト
POR は 3 ∼ 9 ms、スタンダード POR は 50 ∼ 200 ms です。
Altera Corporation
2007 年 3 月
11–5
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのホット・ソケットおよびパワー・オン・リセット
MSEL[3..0] ピンの設定について詳しくは、
「Cyclone III デバイス・ハン
ドブック Volume 1」の「Cyclone III デバイスのコンフィギュレーショ
ン」の章を参照してください。
Cyclone III デバイスの場合、ウェイクアップ時間は、パワーアップ、
POR、コンフィギュレーション、および初期化で構成されます。デバイ
スは、正しくコンフィギュレーションされ、動作を開始するために、4
つのすべてのステージを正しく通過しなければなりません。以下の等式
を用いて、ウェイクアップ時間を求めることができます。
ウェイクアップ時間 = VCC ランプ時間 + POR 時間 + コンフィギュレー
ション時間 + 初期化時間
図 11-3 に、ウェイクアップ時間の構成要素を示します。
図 11-3. Cyclone III のウェイクアップ時間
VCC のランプ時間と POR 時間は、システム内で使用されている電源お
よびデバイスの MSEL[3..0] ピン設定によって決まります。
コンフィギュレーション時間は、選択したコンフィギュレーション手法
およびコンフィギュレーション・ファイルのサイズに依存します。コン
フィギュレーション・ファイルのビットの数にコンフィギュレーション・
クロックの周期を乗算して、コンフィギュレーション時間を求めること
ができます。コンフィギュレーション時間を短縮するには、ファースト・
11–6
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
まとめ
パッシブ・パラレル（FPP）コンフィギュレーション手法を 100 MHz の
最大 DCLK 周波数で使用するか、アクティブ・パラレル（AP）コンフィ
ギュレーション手法を 40 MHz の最大 DCLK 周波数で使用する必要があ
ります。さらに、パッシブ・シリアル（PS）を圧縮と併用して、コン
フィギュレーション・ファイルのサイズを縮小し、コンフィギュレーショ
ン時間を短縮することもできます。パッシブ・パラレル・コンフィギュ
レーション・モードは圧縮をサポートしていません。tCD2UM パラメータ
または tCD2UMC パラメータによって、初期化時間が決定されます。
tCD2UM または tCD2UMC パラメータおよびコンフィギュレーション手法に
ついて詳しくは、
「Cyclone III デバイス・ハンドブック Volume 1」の
「Cyclone IIIデバイスのコンフィギュレーション」
の章を参照してください。
最大 VCC ランプ時間要件を満たすことができない場合は、外部コンポー
ネントを使用して、電源が最小推奨動作レベルに達するまで、nCONFIG
を Low に保持する必要があります。そうしないと、デバイスが正しくコ
ンフィギュレーションされず、ユーザ・モードに入らない可能性があり
ます。
まとめ
Altera Corporation
2007 年 3 月
Cyclone III デバイスは、パワー・シーケンスなしで正常にパワーアップ
可能なホット・ソケットを提供しています。POR 回路は、VCC が動作範
囲内になるまで、デバイスをリセット状態に維持します。
11–7
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのホット・ソケットおよびパワー・オン・リセット
改訂履歴
表 11–1 に、本資料の改訂履歴を示します。
表 11–1. 改訂履歴
日付 & ドキュメント・バージョン
2007 年 3 月 v1.0
変更内容
初版
11–8
Cyclone III デバイス・ハンドブック Volume 1
概要
N/A
Altera Corporation
2007 年 3 月
12. Cyclone III デバイスのリモート・
システム・アップグレード
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
CIII51012-1.0
はじめに
システム設計者は短いデザイン・サイクル、進化する標準規格、遠隔地
でのシステム配置など、困難な課題に直面しています。Cyclone® III デ
バイスは、独自のリプログラマビリティとリモート・システム・アップ
グレードを実行する専用回路により、これらの課題を克服します。リモー
ト・システム・アップグレードは、経費のかかる製品回収を行わずに機
能強化やバグ修正を行うことができ、製品の市場投入の短縮や製品寿命
の延長に役立ちます。
Cyclone III デバイスは専用のリモート・システム・アップグレード回路
を備えています。Cyclone III デバイスで実装されるソフト・ロジック
（Nios II® エンベデッド・プロセッサまたはユーザ・ロジック）は、遠隔
地から新しいコンフィギュレーション・イメージをダウンロードし、そ
れをコンフィギュレーション・メモリ（シリアル・コンフィギュレーショ
ン・デバイスなど）に保存し、専用のリモート・システム・アップグレー
ド回路に指示してリコンフィギュレーション・サイクルを開始すること
ができます。この専用回路は、コンフィギュレーション・プロセス中お
よびプロセス後にエラー検出を実行し、安全なコンフィギュレーション・
イメージに戻ることによってエラー状態から回復し、エラー・ステータ
ス情報を提供します。この専用リモート・システム・アップグレード回
路は Cyclone III デバイス固有のもので、システム・ダウンタイムを回避
するのに役立ちます。
リモート・システム・アップグレードは、Cyclone III アクティブ・シリ
アル（AS）およびアクティブ・パラレル（AP）コンフィギュレーショ
ン手法でサポートされています。また、AS コンフィギュレーション手
法でのコンフィギュレーション・データのリアルタイム復元などの
Cyclone III の最新機能と連携して実装することも可能です。
この章では専用リモート・システム・アップグレード回路の機能と実装
について説明します。また、ファクトリ・コンフィギュレーション、ア
プリケーション・コンフィギュレーション、リモート・アップデート・
モード、およびユーザ・ウォッチドッグ・タイマを含むリモート・シス
テム・アップグレードのコンセプトについても定義します。
機能の説明
Altera Corporation
2007 年 3 月
Cyclone III デバイスの専用リモート・システム・アップグレード回路は、
リモート・コンフィギュレーションを管理し、エラー検出、回復、および
ステータス情報を提供します。Cyclone III デバイスのロジック・アレイに
実装されるユーザ・ロジックまたは Nios II プロセッサから、リモート・
コンフィギュレーション・データ・ソースおよびシステムのコンフィギュ
レーション・メモリへのインタフェースにアクセスすることができます。
12–1
Cyclone III デバイスのリモート・システム・アップグレード
Cyclone III デバイスのリモート・システム・アップグレード・プロセス
では、以下のステップを実行します。
1.
Cyclone III デバイスのロジック・アレイに実装される Nios II プロ
セッサ（またはユーザ・ロジック）は、遠隔地から新しいコンフィ
ギュレーション・データを受信します。リモート・ソースへの接続
には、TCP/IP（Transmission Control Protocol/Internet Protocol）な
どの通信プロトコル、PCI （Peripheral Component Interconnect）、
UDP（User datagram Protocol）、UART（Universal Asynchronous
Receiver/Transmitter）または独自のインタフェースを使用します。
2.
Nios II プロセッサ（またはユーザ・ロジック）は、この新しいコン
フィギュレーション・データを不揮発性コンフィギュレーション・
メモリに書き込みます。不揮発性コンフィギュレーション・メモリ
には、シリアル・コンフィギュレーション・デバイス（AS コンフィ
ギュレーション手法）またはサポートされているパラレル・フラッ
シュ・メモリ（AP コンフィギュレーション手法）を使用すること
ができます。
3.
Nios II プロセッサ（またはユーザ・ロジック）は、新しいコンフィ
ギュレーション・データまたはアップデートされたコンフィギュレー
ション・データでリコンフィギューション・サイクルを開始します。
4.
専用リモート・システム・アップグレード回路は、リコンフィギュ
レーション・サイクル中またはサイクルの後に発生する可能性のあ
るエラーの検出およびエラー状態からの回復を実行し、ユーザ・デ
ザインにエラー・ステータス情報を提供します。
図 12-1 に、リモート・コンフィギュレーション・アップデートを実行す
るのに必要なステップを示します（図中の番号は上記のステップの番号
に対応しています）
。
図 12-1. Cyclone III リモート・システム・アップグレードの機能図
1
2
Development
Location
Data
Data
Configuration
Memory
Cyclone III Device
Control Module
Data
Cyclone III Device Configuration
3
12–2
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
機能の説明
Cyclone III デバイスでは、リモート・システム・アップデートは AS お
よび AP コンフィギュレーション手法でのみサポートされます。
■
■
シリアル・コンフィギュレーション・デバイスは、AS コンフィギュ
レーション手法を使用して Cyclone III デバイスをコンフィギュレー
ションします。
サポートされているパラレル・フラッシュは、AP コンフィギュレー
ション手法を使用してCyclone III デバイスをコンフィギュレーショ
ンします。
図 12-2 に、Cyclone III AS および AP コンフィギュレーション手法によ
るリモート・システム・アップグレードを実装するためのブロック図を
示します。
図 12-2. Cyclone III AS および AP コンフィギュレーション手法のため
のリモート・システム・アップグレードのブロック図
Serial
Configuration
Device
Parallel
Flash
Memory
Cyclone III Device
Cyclone III Device
Nios Processor
or User Logic
Nios Processor
or User Logic
Serial
Configuration
Device
Supported
Parallel
Flash
シリアル・コンフィギュレーション・デバイスのプログラミングまたは
サポートされているパラレル・フラッシュ・メモリのプログラミングに
ついて詳しくは、
「Cyclone III デバイス・ハンドブック」の「Cyclone III
デバイスのコンフィギュレーション」の章を参照してください。
システムでリモート・システム・アップグレードを使用するには、モー
ド・セレクト・ピン（MSEL[3..0]）を AS または AP コンフィギュレー
ション手法に設定する必要があります。表 12–1 に、リモート・システ
ム・アップグレード・モードの Cyclone III デバイスの MSEL ピン設定
を示します。リモート・システム・アップグレード・モードの MSEL ピ
ン設定は、標準コンフィギュレーション・モードと同じです。標準コン
フィギュレーション・モードとは、リモート・システム・アップグレー
ドがサポートされてなく、リモート・アップグレード回路がディセーブ
ルされた状態の通常の Cyclone III デバイスのコンフィギュレーション・
Altera Corporation
2007 年 3 月
12–3
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
モードを指します。Cyclone III デバイスでリモート・システム・アップ
グレードを使用する場合、Quartus® II ソフトウェアでリモート・アップ
デート・モード・オプション設定をイネーブルする必要があります。
Cyclone III デバイスでサポートされている標準コンフィギュレーション
手法について詳しくは、「Cyclone III デバイス・ハンドブック」の
「Cyclone III デバイスのコンフィギュレーション」の章を参照してくだ
さい。
表 12–1. Cyclone III リモート・システム・アップグレード・モード（１ / ２）
コンフィギュレーション・
モード
コンフィギュ
レーション
電圧規格 (5)
アクティブ・シリアル・スタン
ダード（AS スタンダード POR）
(2)、(3)
3.3 V
アクティブ・シリアル・ファー
スト（AS ファースト POR）(2)、
(3)
3.3 V
Intel アクティブ・パラレル ×16
ファースト（AP ファースト
POR）(4)
3.3 V
Intel アクティブ・パラレル ×16
ファースト（AP ファースト
POR）(4)
1.8 V
Intel アクティブ・パラレル ×16
（AP スタンダード POR）(4)
3.3 V
Intel アクティブ・パラレル ×16
（AP スタンダード POR）(4)
1.8 V
Intel アクティブ・パラレル ×16
（AP スタンダード POR）(4)
3.0 / 2.5 V
Spansion アクティブ・パラレル
×16 ファースト（AP ファースト
POR）(4)
1.8 V
12–4
Cyclone III デバイス・ハンドブック Volume 1
リモート・
リモート・
アップデード・
システム・
MSEL[3..0]
モード・
アップグレード・
オプション設定 (1)
モード
0010
ディセーブル
標準
0010
イネーブル
リモート・
アップデート
1101
ディセーブル
標準
1101
イネーブル
リモート・
アップデート
0101
ディセーブル
標準
0101
イネーブル
リモート・
アップデート
0110
ディセーブル
標準
0110
イネーブル
リモート・
アップデート
0111
ディセーブル
標準
0111
イネーブル
リモート・
アップデート
1000
ディセーブル
標準
1000
イネーブル
リモート・
アップデート
1011
ディセーブル
標準
1011
イネーブル
リモート・
アップデート
1001
ディセーブル
標準
1001
イネーブル
リモート・
アップデート
Altera Corporation
2007 年 3 月
機能の説明
表 12–1. Cyclone III リモート・システム・アップグレード・モード（２ / ２）
コンフィギュレーション・
モード
Spansion アクティブ・パラレル
×16（AP スタンダード POR）(4)
コンフィギュ
レーション
電圧規格 (5)
1.8 V
リモート・
リモート・
アップデード・
システム・
MSEL[3..0]
モード・
アップグレード・
オプション設定 (1)
モード
1010
ディセーブル
標準
1010
イネーブル
リモート・
アップデート
表 12–1 の注 :
(1)
(2)
(3)
(4)
(5)
リモート・アップデート・モードは、Quartus II ソフトウェアの設定オプションでイネーブルまたはディ
セーブルできます。
これらの手法はデータ復元をサポートします。
EPCS16 および EPCS64 デバイスは、最大 40 MHz の DCLK をサポートし、Cyclone III デバイスでサポー
トされます。0.15 µm プロセス・ジオメトリで製造された既存の EPCS4 の製品は、最大 40 MHz の DCLK
をサポートし、Cyclone III デバイスでサポートされます。ただし、0.18 µm プロセス・ジオメトリで製造
された EPCS4 の製品は、Cyclone III デバイスの AS コンフィギュレーションをサポートしません。詳細
については、
「Cyclone III デバイス・ハンドブック」の「Cyclone III デバイスのコンフィギュレーション」
の章を参照してください。
AP コンフィギュレーション手法では、汎用パラレル・フラッシュはコンフィギュレーション・メモリと
して使用されます。
サポートされている汎用パラレル・フラッシュ・ファミリについて詳しくは、
「Cyclone III
デバイス・ハンドブック」の「Cyclone III デバイスのコンフィギュレーション」の章を参照してください。
VCCIO に適用されたコンフィギュレーション電圧規格。
コンフィギュレーション・イメージのタイプ
リモート・システム・アップグレードを使用する場合、Cyclone III デバ
イスのコンフィギュレーション・ビットストリームはファクトリ・コン
フィギュレーション・イメージまたはアプリケーション・コンフィギュ
レーション・イメージに分類されます。イメージ（コンフィギュレーショ
ンともいう）とは、特定のユーザ定義機能を実行するデバイスにロード
されるデザインのことです。システムの各デバイスでは、1 つのファク
トリ・イメージと 1 つ以上のアプリケーション・イメージが必要になり
ます。ファクトリ・イメージはユーザ定義のフォールバックまたは安全
なコンフィギュレーションで、専用回路と共にリモート・アップデート
を管理します。アプリケーション・イメージは、ターゲットの Cyclone III
デバイスにユーザ定義機能を実装します。
リモート・システム・アップデートでは、リモート通信インタフェース
を介して新しいアプリケーション・コンフィギュレーション・イメージ
の保存または既存のアプリケーション・コンフィギュレーション・イメー
ジのアップデートが行われます。アプリケーション・コンフィギュレー
ション・イメージがリモートで保存またはアップデートされると、
Cyclone III デバイスのユーザ・デザインは、新しいイメージでリコン
フィギュレーション・サイクルを開始します。このサイクルの実行中ま
たは実行後に発生するエラーは、専用のリモート・システム・アップグ
Altera Corporation
2007 年 3 月
12–5
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
レード回路で検出され、デバイスは自動的にファクトリ・イメージに戻
ります。続いてファクトリ・イメージはエラー処理および回復を実行し
ます。エラー処理機能はファクトリ・コンフィギュレーションに制限さ
れますが、ファクトリ・コンフィギュレーションとアプリケーション・
コンフィギュレーションの両方で、リモート・アップデートのダウンロー
ドと保存を行って、システム・リコンフィギュレーションを開始するこ
とができます。
リモート・
システム・
アップグレー
ド・モード
リモート・アップデート・モードでは、パワーアップ時にシステムの機
能を決定することができ、さまざまな機能を提供します。
概要
リモート・アップデート・モードでは、Cyclone III デバイスはパワー
アップ時にファクトリ・コンフィギュレーション・イメージをロードし
ます。ユーザ定義ファクトリ・コンフィギュレーションは、ロードする
アプリケーション・コンフィギュレーションを決定し、リコンフィギュ
レーション・サイクルを開始します。
リモート・アップデート・モードをシリアル・コンフィギュレーション・
デバイスまたはサポートされるパラレル・フラッシュ・メモリで使用す
る場合、任意のフラッシュ・セクタ境界でアプリケーション・コンフィ
ギュレーションを開始することができます。さらに、アプリケーション・
コンフィギュレーションでは、動作エラーを検出可能なユーザ・ウォッ
チドッグ・タイマを利用できます。
リモート・アップデート・モード
AS コンフィギュレーション手法によるリモート・アップデートで、
Cyclone III デバイスは最初のパワーアップ時に、アドレス
boot_address[23:0] = 24b'0 にあるファクトリ・コンフィギュレー
ションをロードします。AS コンフィギュレーション手法を使用する場
合、システムのファクトリ・コンフィギュレーション・イメージは常に
ブート・アドレス 24b'0 に保存しておかなければなりません。ファクト
リ・コンフィギュレーション・イメージは、製造段階でプログラムされ
るシステムの Cyclone III デバイス用ビットストリームで、エラーが発生
したときのフォール・バック・イメージになります。このイメージは不
揮発性メモリに保存され、リモート・アクセスを使用してアップデート
または変更することはできません。これはシリアル・コンフィギュレー
ション・デバイスの開始アドレス位置 0x000000 に対応します。
AP コンフィギュレーション手法によるリモート・アップデートでは、
Cyclone III デバイスはパワーアップ時にアドレス
boot_address[23:0] = 24'h010000 = 24'b1 0000 0000 0000
0000 にあるデフォルトのファクトリ・コンフィギュレーションをロード
12–6
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
リモート・システム・アップグレード・モード
します。デフォルトのファクトリ・コンフィギュレーション・アドレス
は、JTAG 命令 APFC_BOOT_ADDR を使用して任意のアドレスに変更す
ることができます。ファクトリ・コンフィギュレーション・イメージは
不揮発性メモリに保存され、リモート・アクセスを使用してアップデー
トまたは変更することはできません。これはサポートされているパラレ
ル・フラッシュ・メモリでのデフォルト開始アドレス 0x010000（デファ
ルト・アドレスが変更されている場合はアップデートされたアドレス）
に対応します。
AP コンフィギュレーション手法の JTAG 命令 APFC_BOOT_ADDR のアプ
リケーションについて詳しくは、
「Cyclone III デバイス・ハンドブック」
の「Cyclone III デバイスのコンフィギュレーション」の章を参照してく
ださい。
ファクトリ・コンフィギュレーション・イメージはユーザが設計したも
ので、以下の目的に使用するソフト・ロジックが含まれています。
■
■
■
■
■
Altera Corporation
2007 年 3 月
専用のリモート・システム・アップグレード回路からのステータス
情報に基づくエラーの処理
リモート・ホストとの通信、新しいアプリケーション・コンフィギュ
レーションの受信、およびこの新しいコンフィギュレーション・デー
タのローカル不揮発性メモリ・デバイスへの保存
Cyclone III デバイスにロードするアプリケーション・コンフィギュ
レーションの決定
ユーザ・ウォッチドッグ・タイマのイネーブルまたはディセーブル、
およびそのタイム・アウト値のロード（オプション）
専用リモート・システム・アップグレード回路に対するリコンフィ
ギュレーション・サイクル開始の指示
12–7
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
図 12-3 に、リモート・アップデート・モードでのファクトリ・コンフィ
グレーションとアプリケーション・コンフィギュレーション間の遷移を
示します。
図 12-3. リモート・アップデート・モードでのコンフィギュレーション間の遷移
Configuration Error
Application 1
Configuration
Power Up
Set Control Register
and Reconfigure
Factory
Configuration
Configuration
Error
Reload a Different Application
Reload a Different Application
Set Control Register
and Reconfigure
Application n
Configuration
Configuration Error
パワーアップ後またはコンフィギュレーション・エラー発生後、ファク
トリ・コンフィギュレーション・ロジックはリモート・システム・アッ
プグレード・コントロール・レジスタに書き込んで、ロードするアプリ
ケーション・コンフィギュレーションのアドレスを指定します。また、
ファクトリ・コンフィギュレーションは、アプリケーション・コンフィ
ギュレーションに対してユーザ・ウォッチドッグ・タイマをイネーブル
するかどうか指定し、イネーブルする場合はタイマ設定を指定します。
ユーザ・ウォッチドッグ・タイマは、アプリケーション・コンフィギュ
レーションが有効で正常に機能するかどうか確認します。システムが正
常に動作することを確認したら、ユーザが設計したアプリケーション・
コンフィギュレーションはアプリケーション・コンフィギュレーション
のユーザ・モード動作の実行中に、タイマを周期的にリセットする必要
があります。このタイマ・リセット・ロジックは、エラーのないシステ
ム動作を示すユーザ設計のハードウェアおよび / またはソフトウェア動
作モニタ信号でなければなりません。ユーザ・アプリケーション・コン
フィギュレーションで動作上の問題が検出されるか、またはシステムが
ハング・アップした場合、タイマは時間内にリセットされず、専用回路
12–8
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
リモート・システム・アップグレード・モード
がリモート・システム・アップグレード・ステータス・レジスタをアッ
プデートしてデバイスをトリガし、ファクトリ・コンフィギュレーショ
ンのロードを開始させます。ユーザ・ウォッチドッグ・タイマは、ファ
クトリ・コンフィギュレーションでは自動的にディセーブルにされます。
リモート・アップデート・モード用に設計された有効なアプリ
ケーション・コンフィギュレーションだけが、ユーザ・モード
時にタイマをリセットするロジックを持っています。
ユーザ・ウォッチドッグ・タイマについて詳しくは、12–20 ページの
「ユーザ・ウォッチドッグ・タイマ」を参照してください。
アプリケーション・コンフィギュレーションのロード中にエラーが発生
した場合、Cyclone III デバイスの専用リモート・システム・アップグ
レード回路がリモート・システム・アップグレード・ステータス・レジ
スタに書き込んで、リコンフィギュレーションの原因を指定します。以
下の動作により、リモート・システム・アップグレード・ステータス・
レジスタへの書き込みが行われます。
■
■
■
■
nSTATUS が外部で Low にドライブされる。
内部 CRC エラー
ユーザ・ウォッチドッグ・タイマのタイムアウト
コンフィギュレーション・リセット（ロジック・アレイ nCONFIG 信
号または外部 nCONFIG ピン・アサーション）
Cyclone III デバイスは、AS コンフィギュレーション手法の場合はアド
レス boot_address[23:0] = 24'b0、AP コンフィギュレーション手
法の場合はデフォルト・アドレス boot_address[23:0]= 24'h010000
（デフォルト・アドレスが変更されている場合は新しいアドレス）にある
ファクトリ・コンフィギュレーションを自動的にロードします。このユー
ザ設計のファクトリ・コンフィギュレーションは、リモート・システム・
アップグレード・ステータス・レジスタを読み出して、リコンフィギュ
レーションの理由を判断します。次にファクトリ・コンフィギュレーショ
ンは適切なエラー回復処理を行い、リモート・システム・アップグレー
ド・コントロール・レジスタに書き込んで、次にロードするアプリケー
ション・コンフィギュレーションを決定します。
Cyclone III デバイスは、正常にアプリケーション・コンフィギュレー
ションをロードするとユーザ・モードに入ります。ユーザ・モードでは、
ソフト・ロジック（Nios II プロセッサまたはステート・マシンおよびリ
モート通信インタフェース）がリモート・システム・アップデートの要
求を判断できるよう Cyclone III デバイスを支援します。リモート・シス
テム・アップデートが要求されると、ソフト・ロジックは着信データを
受信してそれをコンフィギュレーション・メモリ・デバイスに書き込み
ます。それによってデバイスはファクトリ・コンフィギュレーションの
ロードを開始します。ファクトリ・コンフィギュレーションは、リモー
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2007 年 3 月
12–9
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
ト・システム・アップグレード・ステータス・レジスタを読み出し、ロー
ドする有効なアプリケーション・コンフィギュレーションを決定し、そ
れに応じてリモート・システム・アップグレード・コントロール・レジ
スタに書き込んでシステムのリコンフィギュレーションを開始します。
専用リモート・
システム・
アップグレー
ド回路
この項では、Cyclone III リモート・システム・アップグレード専用回路
の実装について説明します。リモート・システム・アップグレード回路
は、ハード・ロジックで実装されます。この専用回路は、Cyclone III デ
バイス・ロジック・アレイに実装されるユーザ定義ファクトリ・アプリ
ケーション・コンフィギュレーションにインタフェースし、完全なリモー
ト・コンフィギュレーション・ソリューションを提供します。リモート・
システム・アップグレード回路は、リモート・システム・アップグレー
ド・レジスタ、ウォッチドッグ・タイマ、およびこれらのコンポーネン
トを制御するステート・マシンを備えています。図 12-4 に、リモート・
システム・アップグレード・ブロックのデータ・パスを示します。
12–10
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
専用リモート・システム・アップグレード回路
図 12-4. リモート・システム・アップグレード回路のデータ・パス
Internal Oscillator
Status Register (SR)
Previous
State
Register 2
Bit[30..0]
Previous
State
Register 1
Bit[30..0]
Current
State
Logic
Bit[31..0]
Control Register
Bit [38..0]
Logic
Update Register
Bit [38..0]
update
RSU
Master
State
Machine
Logic
RSU
Reconfiguration
State
Machine
Shift Register
din
dout
din
Bit [40..39]
dout
Bit [38..0]
capture
clkout
RU_DIN
RU_SHIFTnLD
RU_CAPTnUPDT
timeout User
Watchdog
Timer
capture update
Logic
clkin
RU_CLK
RU_DOUT
RU_nCONFIG
RU_nRSTIMER
Logic Array
Altera Corporation
2007 年 3 月
12–11
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
リモート・システム・アップグレード・レジスタ
リモート・システム・アップグレード・ブロックは、コンフィギュレー
ション・アドレス、ウォッチドッグ・タイマ設定、およびステータス情
報を格納するレジスタを備えています。表 12–2 に、これらのレジスタの
詳細を示します。
表 12–2. リモート・システム・アップグレード・レジスタ
レジスタ
説明
シフト・レジスタ
このレジスタはロジック・アレイからアクセスでき、ユー
ザ・ロジックによるアップデート・レジスタ、ステータス・
レジスタ、およびコントロール・レジスタへの書き込みと
サンプリングを可能にします。リモート・アップデート・
モードでは、ファクトリ・コンフィギュレーションでのラ
イト・アクセスがイネーブルされ、アップデート・レジス
タへの書き込みが可能になります。リモート・アップデー
ト・モードでは、すべてのアプリケーション・コンフィギュ
レーションでのライト・アクセスはディセーブルされます。
コントロール・
レジスタ
このレジスタには、現在のコンフィギュレーション・アド
レス、ユーザ・ウォッチドッグ・タイマ設定、早期
CONF_DONE をチェックするためのオプション・ビット、お
よびスタートアップ・ステート・マシン・クロックとして
動作する内部オシレータを選択するためのオプション・
ビットがあります。このレジスタはアプリケーション・コ
ンフィギュレーションでのリード動作時に、シフト・レジ
スタに読み込まれます。リコンフィギュレーション・サイ
クルが開始されると、アップデート・レジスタの内容がコ
ントロール・レジスタに書き込まれます。
アップデート・
レジスタ
このレジスタはコントロール・レジスタと同様のデータを
保持します。しかし、アップデート・レジスタはデータを
シフト・レジスタにシフトしアップデート動作を発行する
ことによって、ファクトリ・コンフィギュレーションでの
み更新することができます。リコンフィギュレーション・
サイクルがファクトリ・コンフィギュレーションによって
トリガされると、コントロール・レジスタはアップデート・
レジスタの内容で更新されます。このレジスタはファクト
リ・コンフィギュレーションでのリード動作時に、シフト・
レジスタに読み込まれます。
ステータス・
レジスタ
このレジスタは、リコンフィギュレーションの原因を記録
するために、リモート・システム・アップグレード回路に
よってすべてのリコンフィギュレーションで書き込まれま
す。この情報はリコンフィギュレーション後の適切な処理
を決定するために、ファクトリ・コンフィギュレーション
で使用されます。このレジスタは、キャプチャ・サイクル
時にシフト・レジスタに読み込まれます。
12–12
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
専用リモート・システム・アップグレード回路
リモート・システム・アップグレードのコントロール・レジスタとステー
タス・レジスタは、10 MHz の内部オシレータ（ユーザ・ウォッチドッ
グ・タイマの制御に使用するものと同じオシレータ）でクロックされま
す。ただし、リモート・システム・アップグレード・シフトおよびアッ
プグレード・レジスタは、ユーザ・クロック入力（RU_CLK）でクロッ
クされます。
リモート・システム・アップグレード・コントロール・レジスタ
リモート・システム・アップグレード・コントロール・レジスタは、ア
プリケーション・コンフィギュレーション・アドレス、ユーザ・ウォッ
チドッグ・タイマ設定およびアプリケーション・コンフィギュレーショ
ン用オプション・ビットを保持します。AS コンフィギュレーション手
法のリモート・アップデート・モードでは、コントロール・レジスタの
アドレス・ビットはパワーアップ時にすべて 0（24'b0）に設定され、
AS ファクトリ・コンフィギュレーションをロードします。AP コンフィ
ギュレーション手法のリモート・アップデート・モードでは、コントロー
ル・レジスタ・アドレス・ビットはパワーアップ時に 24'h010000（24'b1
0000 0000 0000 0000）に設定され、AP デフォルト・ファクトリ・コン
フィギュレーションをロードします。ただし、AP コンフィギュレーショ
ン手法では、デフォルトのファクトリ・コンフィギュレーション・アド
レスを、JTAG 命令 APFC_BOOT_ADDR を使用して任意のアドレスに変
更することができます。さらに、リモート・アップデート・モードのファ
クトリ・コンフィギュレーションにはこのレジスタへのライト・アクセ
スがあります。
AP コンフィギュレーション手法の JTAG 命令 APFC_BOOT_ADDR のア
プリケーションについて詳しくは、「Cyclone III デバイス・ハンドブッ
ク」の「Cyclone III デバイスのコンフィギュレーション」の章を参照し
てください。
コントロール・レジスタのビット位置を図 12-5 に、その定義を表 12–3
に示します。図中の数字は、レジスタ内の設定のビット位置を示します。
例えば、ビット番号 35 はウォッチドッグ・タイマのイネーブル・ビット
です。
図 12-5. リモート・システム・アップグレード・コントロール・レジスタ
38
Rsv2
Altera Corporation
2007 年 3 月
37
36
35
34
33
12
11
0
Cd_early Osc_int Wd_en Rsv1 Ru_address[21..0] Wd_timer[11..0]
12–13
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
早期 CONF_DONE チェック（Cd_early）オプション・ビットは、イネー
ブルされるとファクトリ・コンフィギュレーションで指定されたブート・
アドレスに有効なコンフィギュレーションがあること、そしてサイズが
適切であることを保証します。スタートアップ・ステート・マシン・ク
ロック（Osc_int）オプション・ビットとして機能する内部オシレータ
がイネーブルされると、動作スタートアップ・クロックが確実にスター
トアップのハングアップを防止します。すべてのオプション・ビットが
オンになると、アプリケーション・コンフィギュレーションのプログラ
ミングとスタートアップに完全に対応することができます。Cd_early
および Osc_int の両方のオプション・ビットをオンにすることが強く
推奨されます。
アプリケーション・コンフィギュレーション用の Cd_early お
よび Osc_int オプション・ビットは、ファクトリ・コンフィ
ギュレーションでオンにする必要があります。
表 12–3. リモート・システム・アップグレード・コントロール・レジスタの内容
コントロール・
レジスタ・ビット
Wd_timer[11..0]
値
12'b000000000000
Ru_address[21..0] 22'b0000000000000000000000
定義
ユーザ・ウォッチドッグ・タイマのタイムアウト値
（29 ビット・カウント値の最上位 12 ビット :
{Wd_timer[11..0],17'b0}）
AS および AP コンフィギュレーション・アドレス
（24 ビット・ブート・アドレス値 :
boot_address[23:0] の最上位 22 ビット =
{Ru_address[21..0],2'b0}）
Rsv1
1'b0
予約ビット
Wd_en
1'b1
ユーザ・ウォッチドッグ・タイマ・イネーブル・
ビット
Osc_int (1)
1'b1
スタートアップ・ステート・マシン・クロック・イ
ネーブル・ビットとして機能する内部オシレータ
Cd_early (1)
1'b1
早期 CONF_DONE チェック
Rsv2
1'b1
予約ビット
表 12–3 の注 :
(1)
アプリケーション・コンフィギュレーションのオプション・ビット
12–14
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
専用リモート・システム・アップグレード回路
リモート・システム・アップグレード・ステータス・レジスタ
リモート・システム・アップグレード・ステータス・レジスタは、リコ
ンフィギュレーション・トリガ条件を指定します。トリガ条件およびエ
ラー状態には以下があります。
■
■
■
■
■
アプリケーション・コンフィギュレーション時に発生する CRC（Cyclic
Redundancy Check）エラー
エラー発生時の外部デバイスによる nSTATUS アサーション
Cyclone III デバイスのロジック・アレイがリコンフィギュレーショ
ン・サイクルをトリガしたとき（新しいアプリケーション・コンフィ
ギュレーション・イメージをダウンロードした後）
外部コンフィギュレーション・リセット（nCONFIG）アサーション
ユーザ・ウォッチドッグ・タイマのタイム・アウト
表 12–4 に、RSU マスタ・ステート・マシンがファクトリ・コンフィギュ
レーションで、MSEL ピン設定が AS または AP 手法に設定されている
場合における、ステータス・レジスタの現在のステート・ロジックの内
容を示します。表のステータス・レジスタ・ビットは、32 ビット・ロ
ジック内のビット位置を示します。
表 12–4. ステータス・レジスタ内のリモート・システム・アップグレードの現在のステート・
ロジック（ファクトリ）内容
注 (1)、(2)
ステータス・
レジスタ・ビット
定義
説明
31:30
マスタ・ステート・マシンの現在 RSU マスタ・ステート・マシンの現在の状態
の状態
29:24
予約ビット
すべて 0 に設定されるパディング・ビット
23:0
ブート・アドレス
AS または AP コンフィギュレーション手法で現在の
コンフィギュレーションをロードするための開始ア
ドレスとして使用される現在の 24 ビット・ブート・
アドレス
表 12–4 の注 :
(1)
(2)
RSU マスタ・ステート・マシンはファクトリ・コンフィギュレーションにあります。
MSEL ピン設定は AS または AP コンフィギュレーション手法で実行されます。
Altera Corporation
2007 年 3 月
12–15
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
表 12–5 に、RSU マスタ・ステート・マシンがアプリケーション・コン
フィギュレーション1にある場合のステータス・レジスタの現在のステー
ト・ロジックの内容を示します。表のステータス・レジスタ・ビットは、
32 ビット・ロジック内のビット位置を示します。
表 12–5. ステータス・レジスタのリモート・システム・アップグレードの現在のステート・
ロジック（アプリケーション 1）内容
注 (1)、(2)
ステータス・
レジスタ・ビット
定義
説明
31:30
マスタ・ステート・マシンの現在の RSU マスタ・ステート・マシンの現在の状態
状態
29
ユーザ・ウォッチドッグ・タイマ・アクティブ High のユーザ・ウォッチ・ドッグ・
イネーブル・ビット
イネーブルの現在の状態
28:0
ユーザ・ウォッチドッグ・タイマの現在の全 29 ビット・ウォッチドッグ・タイマの
タイムアウト値
タイムアウト値
表 12–5 の注 :
(1)
(2)
RSU マスタ・ステート・マシンはアプリケーション・コンフィギュレーション 1 にあります。
MSEL ピン設定は重要ではありません。
表 12–6 に、RSU マスタ・ステート・マシンがアプリケーション・コン
フィギュレーション 2 で、MSEL ピン設定が AS または AP 手法に設定
されている場合における、ステータス・レジスタの現在のステート・ロ
ジックの内容を示します。表 12–6 のステータス・レジスタ・ビットは、
32 ビット・ロジック内のビット位置を示します。
表 12–6. ステータス・レジスタのリモート・システム・アップグレードの現在のステート・
ロジック（アプリケーション 2）内容
注 (1)、(2)
ステータス・
レジスタ・ビット
定義
説明
31:30
マスタ・ステート・マシンの現在 RSU マスタ・ステート・マシンの現在の状態
の状態
29:24
予約ビット
すべて 0 に設定されるパディング・ビット。
23:0
ブート・アドレス
AS または AP コンフィギュレーション手法で現在の
コンフィギュレーションをロードするための開始ア
ドレスとして使用される現在の 24 ビット・ブート・
アドレス
表 12–6 の注 :
(1)
(2)
RSU マスタ・ステート・マシンはアプリケーション・コンフィギュレーション 2 にあります。
MSEL ピン設定は AS または AP コンフィギュレーション手法で実行されます。
12–16
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
専用リモート・システム・アップグレード回路
前回の 2 つのアプリーケーション・コンフィギュレーションは、デバッ
グの目的に限り前回のステート・レジスタ（前回のステート・レジスタ
1 および前回のステート・レジスタ 2）で得られます。表 12–7 に、MSEL
ピン設定が AS または AP 手法に設定されている場合における、ステー
タス・レジスタの前回のステート・レジスタ 1 の内容を示します。表の
ステータス・レジスタ・ビットは、31 ビット・レジスタ内のビット位置
を示します。
表 12–7. ステータス・レジスタのリモート・システム・アップグレードの前回のステート・
レジスタ 1 の内容
注 (1)
ステータス・
レジスタ・ビット
30
定義
説明
nCONFIG ソース
Cyclone III デバイスが前回のアプリケーション・コンフィ
ギュレーションを終了する要因となったリコンフィギュ
レーション・ソースを記述する、ワン・ホット・アクティ
nSTATUS ソース
ブ High フィールド。上位ビットと下位ビットが同じ場合、
nCONFIG と RSU
上位ビットが優先されます。例えば、
ユーザ・ウォッチドッグ・
nCONFIG
が同時にリコンフィギュレーション・ステート・
タイマのソース
マシンに到達した場合、 nCONFIG が RSU nCONFIG に優
RSU nCONFIG ソース
先します。
29
CRC エラー・ソース
28
27
26
25:24
マスタ・ステート・マシン Cyclone III デバイスが前回のアプリケーション・コンフィ
の現在の状態
ギュレーションを終了する要因となったリコンフィギュ
レーション・イベント発生時のマスタ・ステート・マシン
の状態。
23:0
ブート・アドレス
AS または AP コンフィギュレーション手法で、前回のアプ
リケーション・コンフィギュレーションをロードするため
に使用されるアドレス。
表 12–7 の注 :
(1)
MSEL ピン設定は AS または AP コンフィギュレーション手法で実行されます。
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2007 年 3 月
12–17
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
表 12–8 に、MSEL ピン設定が AS または AP 手法に設定されている場合
における、ステータス・レジスタの直前のステート・レジスタ 2 の内容
を示します。表のステータス・レジスタ・ビットは、31 ビット・レジス
タ内のビット位置を示します。表 12–8 のビットの定義は、以下を除い
て、表 12–7 と同じです。前回のアプリケーション・コンフィギュレー
ションよりも前にリコンフィギュレーション・ソースが Cyclone III がア
プリケーション・コンフィギュレーションを終了したときの状態を反映
しています。
表 12–8. ステータス・レジスタのリモート・システム・アップグレードの前回のステート・
レジスタ 2 の内容
注 (1)、(2)
ステータス・
レジスタ・ビット
定義
30
nCONFIG ソース
29
CRC エラー・ソース
説明
Cyclone III デバイスが前回のアプリケーション・コ
ンフィギュレーションを終了する要因となったリ
コンフィギュレーション・ソースを記述する、ワン・
nSTATUS ソース
ホット・アクティブ High フィールド。上位ビット
ユーザ・ウォッチドッグ・タイマ・と下位ビットが同じ場合、上位ビットが優先されま
す。例えば、nCONFIG と RSU nCONFIG が同時に
ソース
リコンフィギュレーション・ステート・マシンに到
RSU nCONFIG ソース
達した場合、nCONFIG が RSU nCONFIG に優先し
ます。
28
27
26
25:24
マスタ・ステート・マシンの現在 Cyclone III デバイスが前回のアプリケーション・コ
の状態
ンフィギュレーションを終了するリコンフィギュ
レーション・イベントが発生した場合のマスタ・ス
テート・マシンの状態。
23:0
ブート・アドレス
AS または AP コンフィギュレーション手法で、前
回のアプリケーション・コンフィギュレーションを
ロードするために使用されるアドレス。
表 12–8 の注 :
(1)
(2)
MSEL ピン設定は AS または AP コンフィギュレーション手法で実行されます。
ビットの定義は、前回のアプリケーション・コンフィギュレーションよりも前にリコンフィギュレーショ
ン・ソースが Cyclone III がアプリケーション・コンフィギュレーションを終了したときの状態を反映し
ています。
例えば、キャプチャが不適切に行われた場合、システムが最初にリモー
ト・アップデート・アプリケーション・コンフィギュレーションに入る
前に前の状態をキャプチャすると、シフト・レジスタから値が出力され、
キャプチャが不正に呼び出されたことを示します。
12–18
Cyclone III デバイス・ハンドブック Volume 1
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2007 年 3 月
専用リモート・システム・アップグレード回路
リモート・システム・アップグレード・ステート・マシン
リモート・システム・アップグレード・コントロール・レジスタとアッ
プデート・レジスタのビット定義は同じですが、役割は異なります
（表 12–2 参照）。両方のレジスタともデバイスにファクトリ・コンフィ
ギュレーション・イメージがロードされたときにのみ更新できますが、
アップデート・レジスタ・ライトはユーザ・ロジックで制御され、コン
トロール・レジスタ・ライトはリモート・システム・アップグレード・
ステート・マシンで制御されます。
ファクトリ・コンフィギュレーションでは、ユーザ・ロジックから次の
アプリケーション・コンフィギュレーション・ビット用にオプション・
ビット（Cd_early および Osc_int）、コンフィギュレーション・アド
レス、およびウォッチドッグ・タイマ設定をアップデート・レジスタに
送信しなければなりません。ロジック・アレイ・コンフィギュレーショ
ン・リセット（RU_nCONFIG）が High になると、リモート・システム・
アップグレード・ステート・マシンは、コントロール・レジスタをアッ
プデート・レジスタの内容で更新し、新しいアプリケーション・ページ
からシステム・コンフィギュレーションを開始します。
エラーまたはリコンフィギュレーション・トリガ条件のイベントでは、
リモート・システム・アップグレード・ステート・マシンはコントロー
ル・レジスタを設定して、システムに（モードおよびエラー状態に基づ
いて）ファクトリまたはアプリケーション・コンフィギュレーションを
ロードするよう指示します。表 12–9 に、可能なすべてのエラーまたはト
リガ条件に対し、そのようなイベントが発生した後のコントロール・レ
ジスタの内容をリストします。
エラー状態が発生すると、リモート・システム・アップグレード・ステー
タス・レジスタはファクトリ・コンフィギュレーションがロードされる
前に、専用エラー・モニタ回路によって更新されます。
表 12–9. エラーまたはリコンフィギュレーション・トリガ条件発生
後のコントロール・レジスタの内容
エラー / トリガの
リコンフィギュレーション
リモート・アップデートでの
コントロール・レジスタの設定
nCONFIGU リセット
すべてのビットが 0
nSTATUS エラー
すべてのビットが 0
CORE トリガ・リコンフィギュレーアップデート・レジスタ
ション
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CRC エラー
すべてのビットが 0
Wd タイム・アウト
すべてのビットが 0
12–19
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
ファクトリ・コンフィギュレーション中のリード動作では、アップデー
ト・レジスタの内容にアクセスします。この機能は、コンフィギュレー
ション・アドレスとウォッチドッグ・タイマ設定が正しく書き込まれて
いるかどうかを検証するためにユーザ・ロジックで使用します。アプリ
ケーション・コンフィギュレーションのリード動作では、コントローラ・
レジスタの内容にアクセスします。この情報はアプリケーション・コン
フィギューションでユーザ・ロジックにより使用されます。
ユーザ・ウォッチドッグ・タイマ
ユーザ・ウォッチドッグ・タイマは、誤ったアプリケーション・コンフィ
ギュレーションによってデバイスが停止したままになるのを防止しま
す。アプリケーション・コンフィギュレーションが Cyclone III デバイス
に正常にロードされると、システムはタイマを使用して動作エラーを検
出します。
ユーザ・ウォッチドッグ・タイマは、ファクトリ・コンフィギュレーショ
ンによってリモート・システム・アップグレード・コントロール・レジ
スタにロードされた初期値からカウント・ダウンするカウンタです。こ
のカウンタは 29 ビット幅で、最大カウント値は 229 です。ユーザ・ウォッ
チドッグ・タイマの値を指定するときには、最上位 12 ビットのみ指定し
ます。タイマ設定の精度は 217 サイクルです。サイクル時間は 10 MHz
の内部オシレータ周波数に基づきます。表 12–10 に、10 MHz 内部オシ
レータの動作範囲を示します。
表 12–10. 10 MHz 内部オシレータの仕様
注 (1)
最小
標準
最大
単位
5
6.5
10
MHz
表 12–10 の注 :
(1)
これらの値は暫定仕様です。
ユーザ・ウォッチドッグ・タイマは、アプリケーション・コンフィギュ
レーションがデバイス・ユーザ・モードに入るとカウントを開始します。
このタイマは、タイマが満了する前に RU_nRSTIMER をアサートして、
アプリケーション・コンフィギュレーションで周期的にリロードまたは
リセットしなければなりません。アプリケーション・コンフィギュレー
ションがカウントの満了前にユーザ・ウォッチドッグ・タイマをリロー
ドしなかった場合、リモート・システム・アップグレード専用回路でタ
イムアウト信号が生成されます。タイムアウト信号は、リモート・シス
テム・アップグレード回路に対して、リモート・システム・アップグレー
ド・ステータス・レジスタ内のユーザ・ウォッチドッグ・タイマのステー
タス・ビット（Wd）を設定し、ファクトリ・コンフィギュレーションを
ロードしてデバイスをリコンフィギュレーションするよう指示します。
12–20
Cyclone III デバイス・ハンドブック Volume 1
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2007 年 3 月
専用リモート・システム・アップグレード回路
ユーザ・ウォッチドッグ・タイマは、デバイスのコンフィギュレーショ
ン・サイクル中はイネーブルされません。コンフィギュレーション実行
中に発生したエラーは CRC エンジンによって検出されます。また、タ
イマはファクトリ・コンフィギュレーションではディセーブルされます。
ファクトリ・コンフィギュレーションは、生産時に格納および検証され、
リモートで更新されることはないので、機能エラーが存在してはなりま
せん。
ユーザ・ウォッチドッグ・タイマはファクトリ・コンフィギュ
レーション、およびアプリケーション・コンフィギュレーショ
ンのコンフィギュレーション・サイクル中にはディセーブルさ
れます。アプリケーション・コンフィギュレーションがユーザ・
モードに入るとイネーブルされます。
リモート・システム・アップグレード回路と Cyclone III
デバイス・ロジック・アレイ間のインタフェース信号
専用システム・アップグレード回路は、Cyclone III デバイス・ロジック・
アレイとの間で 7 種類の信号のドライブ（または受信）を行います。デ
バイス・ロジック・アレイはこれらの信号を使用して、リモート・シス
テム・アップグレード・シフト・レジスタを使用するリモート・アップ
グレード・コントロール・レジスタ、ステータス・レジスタ、およびアッ
プデート・レジスタに対する読み出しと書き込みを実行します。表 12–11
に、これら 7 種類の信号とそれぞれの機能を示します。
RU_nRSTIMER および RU_CAPTnUPDT 以外のロジック・アレイ信号は、
リモート・アップデート・モードとファクトリおよびアプリケーション・
コンフィギュレーションでイネーブルされます。ファクトリ・コンフィ
ギュレーションではユーザ・ウォッチドッグ・タイマがディセーブルさ
れるため、RU_nRSTIMER はリモート・アップデート・モードのアプリ
ケーション・コンフィギュレーションに対してのみ有効です。
RU_CAPTnUPDT が Low のとき、デバイスは、ユーザ・ロジックがアップ
デート・レジスタに書き込む唯一のケースである、リモート・アップデー
ト・モードのファクトリ・コンフィギュレーションの場合にのみアップ
デート・レジスタに書き込むことができます。RU_nCONFIG 信号が High
になると、次のコンフィギュレーション・サイクルを制御するために、
アップデート・レジスタの内容がコントロール・レジスタに書き込まれ
ます。
Altera Corporation
2007 年 3 月
12–21
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
表 12–11. リモート・システム・アップグレード回路と Cyclone III デバイス・ロジック・
アレイ間のインタフェース信号（１ / ２）
信号名
信号方向
説明
RU_nRSTIMER
リモート・システム・アッ
プグレード・ブロックへの
入力（デバイス・ロジック・
アレイでドライブされる）
ユーザ・ウォッチドッグ・タイマを初期カウントにリセット
することを求めるアプリケーション・コンフィギュレーショ
ンからの要求。この信号の立ち下がりエッジでユーザ・ウォッ
チドッグ・タイマのリセットが開始されます。
RU_nCONFIG
リモート・システム・アッこの信号が Low にドライブされると、デバイスのリコンフィ
プグレード・ブロックへのギュレーションが開始されます。
入力（デバイス・ロジック・
アレイでドライブされる）リモート・アップデート・モードのファクトリ・コンフィギュ
レーションでアサートされると、リモート・アップデート・
コントロール・レジスタで指定されたアプリケーション・コ
ンフィギュレーションがロードされます。リモート・アップ
デート・モードのアプリケーション・コンフィギュレーショ
ンで要求された場合、ファクトリ・コンフィギュレーション
がロードされます。
RU_CLK
リモート・システム・アッ
プグレード・ブロックへの
入力（デバイス・ロジック・
アレイでドライブされる）
RU_SHIFTnLD
リモート・システム・アッこのピンでシフト・レジスタの内容を次のクロック・エッジ
プグレード・ブロックへのでシフトするかまたはロード・イン / アウトするかを決定し
入力（デバイス・ロジック・ます。
アレイでドライブされる）
リモート・システム・アップグレード・シフト・レジスタお
よびアップデート・レジスタをクロックして、ステータス・
レジスタ、コントロール・レジスタ、およびアップデート・
レジスタの内容を読み出し、アップデート・レジスタの内容
をロードすることができます。シフト・レジスタはこのクロッ
ク信号の立ち上がりでデータをラッチします。
この信号が High（1'b1）にドライブされると、リモート・シ
ステム・アップグレード・シフト・レジスタは RU_CLK の各
立ち上がりエッジでデータをシフトします。
RU_SHIFTnLD および RU_CAPTnUPDT が Low（1'b0）にドラ
イブされると、リモート・システム・アップグレード・アッ
プデート・レジスタは、 RU_CLK の立ち上がりエッジでシフ
ト・レジスタの内容により更新されます。
RU_SHIFTnLD が Low（1'b0）にドライブされ、
RU_CAPTnUPDT が High（1'b1）にドライブされると、リモー
ト・システム・アップグレード・シフト・レジスタは、RU_CLK
の立ち上がりエッジで、ステータス・レジスタとコントロー
ル・レジスタまたはアップデート・レジスタのいずれか（現
在のコンフィギュレーションがアプリケーションかファクト
リかによって決まる）をキャプチャします。
12–22
Cyclone III デバイス・ハンドブック Volume 1
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2007 年 3 月
専用リモート・システム・アップグレード回路
表 12–11. リモート・システム・アップグレード回路と Cyclone III デバイス・ロジック・
アレイ間のインタフェース信号（２ / ２）
信号名
RU_CAPTnUPDT
信号方向
説明
リモート・システム・アッこのピンでシフト・レジスタの内容を次のクロック・エッジ
プグレード・ブロックへのでキャプチャするかアップデートするかを決定します。
入力（デバイス・ロジック・
アレイでドライブされる） RU_SHIFTnLD 信号が High（1'b1）にドライブされると、こ
の入力信号は機能を持たなくなります。
RU_SHIFTnLD が Low（1'b0）にドライブされ、
RU_CAPTnUPDT が High（1'b1）にドライブされると、リモー
ト・システム・アップグレード・シフト・レジスタは、RU_CLK
の立ち上がりエッジで、ステータス・レジスタとコントロー
ル・レジスタまたはアップデート・レジスタのいずれか（現
在のコンフィギュレーションがアプリケーションかファクト
リかによって決まる）をキャプチャします。
RU_SHIFTnLD および RU_CAPTnUPDT が Low（1'b0）にドラ
イブされると、リモート・システム・アップグレード・アッ
プデート・レジスタは、 RU_CLK の立ち上がりエッジでシフ
ト・レジスタの内容により更新されます。
RU_DIN
リモート・システム・アッ
プグレード・ブロックへの
入力（デバイス・ロジック・
アレイでドライブされる）
RU_CLK の立ち上がりエッジでリモート・システム・アップ
グレード・シフト・レジスタに書き込まれるデータ。データ
をシフト・レジスタにロードするには、RU_SHIFTnLD をア
サートしなければなりません。
RU_DOUT
リモート・システム・アッ
プグレード・ブロックから
の出力（デバイス・ロジッ
ク・アレイにドライブされ
る）
ロジック・アレイ・ロジックによって読み出さるリモート・
システム・アップグレード・シフト・レジスタからの出力デー
タ。新しいデータは、 RU_CLK の立ち上がりエッジで到達し
ます。
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2007 年 3 月
12–23
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
Quartus II
ソフトウェア・
サポート
デザインに実装するには、Cyclone III デバイスのロジック・アレイとリ
モート・システム・アップグレード回路の間にリモート・システム・アッ
プグレード・インタフェースが必要です。また、コーザ機能のためのコ
ンフィギュレーション・ファイルおよびシステム・コンフィギュレーショ
ン・メモリのリモート・プログラミングのためのコンフィギュレーショ
ン・ファイルを生成する必要もあります。Quartus II ソフトウェアはこ
れらの機能を提供します。
altremote_update メガファンクションとリモート・システム・アッ
プグレード・アトムの 2 つの実装オプションは、リモート・システム・
アップグレード回路とデバイス・ロジック・アレイ・インタフェース間
のインタフェース用です。独自のロジックを作成する代わりにメガファ
ンクション・ブロックを使用すると、デザイン時間が短縮され、より効
率的なロジック合成とデバイスの実装が可能になります。
altremote_update メガファンクション
altremote_update メガファンクションは、メモリに類似したリモー
ト・システム・アップグレード回路へのインタフェースを提供し、
Cyclone III デバイス・ロジックでのシフト・レジスタのリード / ライ
ト・プロトコルを処理します。この実装は、デバイスで Nios II プロセッ
サを使用してファクトリ・コンフィギュレーション機能を実装するデザ
インに最適です。
Cyclone III デバイスの altremote_update メガファンクションについ
て詳しくは、アルテラのウェブサイト www.altera.com/mysupport にあ
るアルテラ・テクニカル・サポートにお問い合わせください。
リモート・システム・アップグレード・アトム
リモート・システム・アップグレード・アトムは、デザインでのインス
タンス化が可能な WYSIWYG アトムまたはプリミティブです。このプリ
ミティブはリモート・システム・アップグレード・シフト・レジスタ、
ロジック・アレイ・リセット、およびウォッチドッグ・タイマ・リセッ
ト信号へのアクセスに使用されます。このプリミティブのポートは
表 12–11 に示すものと同じです。この実装は、ステート・マシンを使用
して（プロセッサは使用しない）ファクトリ・コンフィギュレーション
機能を実装するデザインに最適です。
まとめ
Cyclone III デバイスは、ネットワークを経由してリアルタイムでシステ
ムのアップグレードが可能なリモート・システム・アップグレード機能
を提供します。リモート・システム・アップグレードは、経費のかかる
製品回収を行わずに機能強化やバグ修正を行うことができ、製品の市場
投入の短縮や製品寿命サイクルの延長に役立ちます。Cyclone III デバイ
スの専用リモート・システム・アップグレード回路は、エラー検出、回
復、およびステータス情報を提供し、信頼性の高いコンフィギュレーショ
ンを保証します。
12–24
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
改訂履歴
改訂履歴
表 12–12 に、本資料の改訂履歴を示します。
表 12–12. 改訂履歴
日付 & ドキュメント・バージョン
2007 年 3 月 v1.0
Altera Corporation
2007 年 3 月
変更内容
初版
概要
N/A
12–25
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスのリモート・システム・アップグレード
12–26
Cyclone III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 3 月
13. Cyclone III デバイスに
おける SEU の緩和
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
CIII51013- 1.0
はじめに
航空電子、テレコム、システム・コントロール、医療、および軍事用ア
プリケーションの分野で使用されるクリティカルな用途では、以下がで
きることが重要です。
■
■
FPGA デバイスに格納されたコンフィギュレーション・データが正
確であるかを確認する。
システムにコンフィギュレーション・エラーの発生を警告する。
Cyclone® III デバイスに組み込まれた専用回路は、オプションで継続的
かつ自動的に SEU（Single Event Upset）をチェック可能な CRC（Cyclic
Redundancy Check）エラー検出機能で構成されています。
この項では、以下の方法について説明します。
■
■
ユーザ・モードでエラー検出 CRC 機能をアクティブにして使用する。
CRC エラーに起因するコンフィギュレーション・エラーから回復す
る。
Cyclone III デバイスの場合、Quartus® II ソフトウェアのバー
ジョン 6.1 からエラー検出 CRC 機能が提供されています。
Cyclone III ファミリの CRC エラー検出機能を使用しても、フィッティ
ングや性能には影響を与えません。
SEU に関する情報は、アルテラ・ウェブサイト（www.altera.co.jp）の
製品ページにあります。
エラー検出の
基礎
エラー検出では、入力デバイスを通じて受信したデータが送信中に破壊
されたかどうかを判定します。データの妥当性を検査する際に、トラン
スミッタはデータのチェックサム値を計算し、オリジナルのデータ・フ
レームにチェックサムを付加するファンクションを使用します。レシー
バは同じ計算方法を使用して、受信データ・フレームのチェックサムを
生成し、これを送信されたチェックサムと比較します。この 2 つのチェッ
クサム値が等しい場合、受信データ・フレームは正しく、送信中または
ストレージ中にデータ破壊は発生していません。
Cyclone III デバイスのエラー検出 CRC 機能は、理論を実践に移したも
のです。ユーザ・モードでは、Cyclone III デバイスのエラー検出 CRC
機能により、コンフィギュレーション・データの完全性が確保されます。
Altera Corporation
2007 年 3 月
13–1
Cyclone III デバイスにおける SEU の緩和
以下の 2 つの CRC エラー・チェックがあります。
■
■
1 つは常にコンフィギュレーション中に実行されます。
もう 1 つのオプションの CRC エラー・チェックは、ユーザ・モード
においてバックグランドで実行されます。
詳しくは、13–2 ページの「コンフィギュレーション・エラー検出」およ
び 13–2 ページの「ユーザ・モード・エラー検出」を参照してください。
コンフィギュ
レーション・
エラー検出
コンフィギュレーション・モードでは、フレーム・ベースの CRC がコ
ンフィギュレーション・データ内に格納され、各データ・フレームの
CRC 値を保持しています。
コンフィギュレーション中には、FPGA が受信したデータ・フレームに
基づいて CRC 値を計算し、それをデータ・ストリームのフレーム CRC
値と比較します。コンフィギュレーションはデバイスがエラーを検出す
るか、すべての値が計算されるまで継続します。
Cyclone III デバイスの場合、CRC は Quartus II ソフトウェアで計算さ
れ、コンフィギュレーション・ビット・ストリームの一部としてデバイ
スにダウンロードされます。これらのデバイスは、コンフィギュレーショ
ン・モードの終了時に 32 ビット・ストレージ・レジスタに CRC を格納
します。
ユーザ・
モード・
エラー検出
ソフト・エラーとは、イオン化した粒子によって生じる CRAM
（Configuration Random-Access Memory）ビット状態の変化のことで
す。すべての Cyclone シリーズのデバイスは、CRAM セル内のソフト・
エラーによるデータ破壊を検出するエラー検出回路を内蔵しています。
このエラー検出機能は、デバイスの内容に基づいて継続的にコンフィ
ギュレーションされた CRAM ビットの CRC を計算し、それをコンフィ
ギュレーションの終了時に取得した計算済み CRC 値と比較します。両
方の CRC が一致する場合、現在のコンフィギュレーション CRAM ビッ
トにはエラーはありません。このエラー検出プロセスは、デバイスがリ
セットされる（nCONFIG を Low に設定）まで継続します。
Cyclone III デバイスのエラー検出機能は、メモリ・ブロックと I/O バッ
ファはチェックしません。メモリ・ブロックは、内容にエラーがないか
チェックするのに使用されるパリティ・ビットをサポートしています。
I/O バッファのビットは、ストレージ・エレメントとしてソフトウェア・
エラーに強いフリップ・フロップを使用しているため、エラー検出中は
チェックされません。計算済み CRC と他のエラー検出回路のオプショ
ン・ビットを格納するために、同様なフリップ・フロップが使用されて
います。
13–2
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
SEU の自動検出
Cyclone III デバイスのエラー検出回路は、32 ビット CRC IEEE 802 規格
と 32 ビット多項式を CRC ジェネレータとして使用します。したがって、
32 ビットの CRC 計算は Cyclone III デバイスによって実行されます。ソ
フト・エラーが発生しない場合、結果の 32 ビット・シグネチャ値は
0×000000 で、結果として出力信号 CRC_ERROR は 0 になります。デバイ
ス内でソフト・エラーが発生すると、結果のシグネチャ値はゼロ以外に
なり、出力信号 CRC_ERROR は 1 になります。
CRC 回路の 32 ビット CRC ストレージ・レジスタを変更して、ソフト・
エラーを発生させることができます。誘発された障害を検証した後、同
じ命令を使用して正しい値を挿入することによって、32 ビット CRC 値
を正しい CRC 値に戻すことができます。不正値を入れて更新する前に、
まず正しい値を読み出してください。
Cyclone III デバイスはユーザ・モードのときに、CHANGE_EDREG JTAG
（Joint Test Action Group）命令をサポートしており、これで 32 ビット・
ストレージ・レジスタに書き込むことができます。Jam ファイル（.jam）
を使用して、テストと検証プロセスを自動化することができます。これ
は、デバイスをリコンフィギュレーションすることなく、CRC 機能をイ
ン・システムでダイナミックに検証できるようにする強力なデザイン機
能です。CRC 回路の使用に切り換えて、SEU で誘発された実際のエラー
をチェックできます。デバイスがユーザ・モードのときは、
CHANGE_EDREG JTAG 命令しか実行できません。
表 13–1. CHANGE_EDREG JTAG 命令
JTAG 命令
命令コード
説明
CHANGE_EDREG
00 0001 0101
この命令は、 TDI と TDO の間に 32 ビット CRC ストレージ・レジ
スタを接続します。 CRC_ERROR ピンにあるエラー検出 CRC 回路
の動作をテストするために、計算済み CRC を CRC ストレージ・レ
ジスタにロードできます。
アルテラでは、テストの完了後にデバイスをリコンフィギュレー
ションすることを推奨しています。
SEU の
自動検出
Altera Corporation
2007 年 3 月
Cyclone III デバイスは SEU 検出の自動チェック用のオンチップ回路を
備えています。高地や地球の北極または南極付近で、デバイスにエラー
のない動作を要求するアプリケーションは、継続的なデータ完全性を確
保するために定期的なチェックを必要とします。Quartus II ソフトウェ
アの Device & Pin Options ダイアログ・ボックスによって制御される
エラー検出 CRC 機能は、32 ビット CRC 回路を使用してデータの信頼性
を確保しており、SEU の問題を緩和するための最良のオプションの 1 つ
です。
13–3
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスにおける SEU の緩和
エラー検出 CRC 機能を既存の回路と共に Cyclone III デバイスに実装し
て、外部ロジックを不要にします。CRC はコンフィギュレーション中に
デバイスによって計算され、通常動作中に自動的に計算された CRC に
照らしてチェックされます。CRC_ERROR ピンはコンフィギュレーショ
ン CRAM データが破壊されているときはソフト・エラーをレポートす
るため、nCONFIG ピンを Low にストローブして FPGA をリコンフィ
ギュレーションするか、またはエラーを無視するかを決定しなければな
りません。
エラー検出
ピンの説明
ユーザ・モード中にエラー検出回路の結果をモニタするために、エラー
検出ピンの CRC_ERROR が必要です。
CRC_ERROR
ピン
表 13–2 に CRC_ERROR ピンを説明しています。
表 13–2. CRC_ERROR ピンの概要
ピン名
CRC_ERROR
ピン・タイプ
I/O、出力
説明
これはエラー検出回路が、コンフィギュレーション CRAM ビットでエラー
を検出したことを示すアクティブ High 信号です。このピンはオプション
で、エラー検出 CRC 回路がイネーブルされるときに使用されます。エラー
検出 CRC 回路がディセーブルされると、ユーザ I/O ピンになります。
WYSIWYG 機能を使用するとき、CRC エラー出力は CRC_ERROR ピンへ
の専用パスです。 CRC_ERROR ピンはオープン・ドレインや反転をサポー
トしません。
Cyclone III デバイスの CRC_ERROR ピン情報は、アルテラ・ウェブサイ
ト（www.altera.com）にある Literature ページのデバイス・ピン配列に
レポートされます。
エラー検出
ブロック
Quartus II ソフトウェアでは、Cyclone III デバイスのエラー検出ブロッ
クをイネーブルできます（13–8 ページの「ソフトウェア・サポート」を
参照）。このブロックには、デバイス内のコンフィギュレーション CRAM
ビット用の 32 ビット CRC シグネチャの計算に必要なロジックが含まれ
ています。
この CRC 回路はエラーが発生した場合でも継続して動作します。ソフ
ト・エラーが発生すると、デバイスは CRC_ERROR ピンを High に設定
します。コンフィギュレーション・ビットをチェックするための CRC 検
出には、次の 2 つのタイプがあります。
13–4
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
エラー検出ブロック
■
CRC_ERROR ピンで使用するユーザ・モード中の CRAM エラー・
チェック機能（32 ビット CRC）。
32 ビット CRC 値は 1 つしかなく、この 32 ビット CRC 値で
CRAM データをすべてカバーします。
■
各コンフィギュレーション・データ・フレームに埋め込まれた16ビッ
ト CRC
コンフィギュレーション中、データのフレームがデバイスにロード
された後、計算済み CRC が CRC 回路にシフト・インされます。同
時に、シフト・インされたデータ・フレームの CRC 値が計算され
ます。計算済み CRC と計算された CRC 値が一致しない場合、
nSTATUS が Low に設定されます。どのデータ・フレームにも 16 ビッ
ト CRC があるため、コンフィギュレーション・ビット・ストリー
ム全体では多数の 16 ビット CRC 値があります。コンフィギュレー
ション・データ・フレームの長さはデバイスごとに異なります。
この項では、最初のタイプ、すなわちデバイスがユーザ・モードのとき
の 32 ビット CRC を中心に扱います。
エラー検出レジスタ
エラー検出回路には、計算された CRC シグネチャと計算済み CRC 値を
格納する 2 組の 32 ビット・レジスタがあります。シグネチャ・レジスタ
にゼロ以外の値がある場合、CRC_ERROR ピンは High に設定されます。
図 13-1 に、エラー検出ブロック、およびシグネチャ・レジスタとスト
レージ・レジスタの 2 個の関連する 32 ビット・レジスタのブロック図を
示します。
Altera Corporation
2007 年 3 月
13–5
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスにおける SEU の緩和
図 13-1. エラー検出ブロック図
Control Signals
Error Detection
State Machine
Compute & Compare
CRC
32
32
32-bit Storage
Register
32-bit Signature
Register
32
表 13–3 は、図 13-1 に示すレジスタを定義しています。
表 13–3. エラー検出レジスタ
レジスタ
機能
32 ビット・シグネチャ・このレジスタには CRC シグネチャが含まれます。シグネチャ・レジスタには、
レジスタ
ユーザ・モードで計算された CRC 値を計算済み CRC 値と比較した結果が含まれ
ます。エラーが検出されなかった場合、シグネチャ・レジスタはすべてゼロにな
ります。シグネチャ・レジスタにゼロ以外の値がある場合、コンフィギュレー
ション CRAM の内容にエラーがあることを示します。
CRC_ERROR 信号は、このレジスタの内容から派生したものです。
32 ビット・ストレージ・このレジスタには、コンフィギュレーション・ステージの終了時に 32 ビットの計
レジスタ
算済み CRC シグネチャがロードされます。このシグネチャは、ユーザ・モード時
には、CRC エラーを計算するために 32 ビット CRC 回路（図 13-1 に示すように
Compute & Compare CRC ブロックと呼びます）にロードされます。
CHANGE_EDREG JTAG 命令の実行中、このレジスタは 32 ビット・スキャン・
チェーンを形成します。 CHANGE_EDREG JTAG 命令は、ストレージ・レジスタの
内容を変更できます。したがって、エラー検出 CRC 回路の機能は、動作中にエ
ラーを発生させる命令を実行することによって、イン・システムでチェックされ
ます。 CHANGE_EDREG 命令を発行するときに、デバイスの動作は停止しません。
エラー検出の
タイミング
Quartus II ソフトウェアを通してエラー検出 CRC 機能がイネーブルされ
ると、デバイスはコンフィギュレーションおよび初期化の完了後、ユー
ザ・モードに入ったときに自動的に CRC プロセスをアクティブにしま
す。
13–6
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
エラー検出のタイミング
CRC_ERRORピンは、エラー検出回路が前のCRC計算で不正なビットを検
出するまで Low にドライブされています。このピンは一度 High になる
と、次の CRC 計算中も High になったままです。このピンは前の CRC
計算は記録しません。新しい CRC 計算に不正なビットが含まれていな
い場合、CRC_ERROR ピンは Low にドライブされます。エラー検出はデ
バイスがリセットされるまで動作します。
エラー検出回路は、最大周波数およびその分周周波数で内部コンフィ
ギュレーション・オシレータを動作させます。表 13–4 に、最小および最
大エラー検出周波数を示します。
表 13–4. 最小および最大エラー検出周波数
デバイス・
タイプ
エラー検出
周波数
最大エラー検出
周波数
最小エラー検出
周波数
有効な除数（2n）
Cyclone III
80 MHz/2n
80 MHz
312.5 kHz
0, 1, 2, 3, 4, 5, 6, 7, 8
Quartus IIソフトウェアで分周係数を指定することによって、低いクロッ
ク周波数を設定することができます（13–8 ページの「ソフトウェア・サ
ポート」を参照）。除数は 2 のべき乗です。ここで、n は 0 ∼ 8 です。
除数の範囲は 1 ∼ 256 です。以下の等式を参照してください。
エラー検出周波数 =
80
MHz--------------2n
CRC 計算時間は、デバイスとエラー検出クロック周波数によって決まり
ます。表 13–5 に、Cyclone III デバイスの最小および最大クロック周波
数での各 CRC 計算に対する見積り時間を示します。
表 13–5. CRC の計算に要する時間（１ / ２）
最小時間（ms）(1)
最大時間（s）(2)
EP3C5
5
2.29
EP3C10
5
2.29
EP3C16
7
3.17
デバイス
Altera Corporation
2007 年 3 月
EP3C25
9
4.51
EP3C40
15
7.48
EP3C55
23
11.77
EP3C80
31
15.81
13–7
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスにおける SEU の緩和
表 13–5. CRC の計算に要する時間（２ / ２）
デバイス
最小時間（ms）(1)
最大時間（s）(2)
EP3C120
45
22.67
表 13–5 の注 :
(1)
(2)
ソフトウェア・
サポート
最小時間は、最大エラー検出クロック周波数に対応しており、プロセス、電
圧、温度によって変動する可能性があります。
最大時間は、最小エラー検出クロック周波数に対応しており、プロセス、電
圧、温度によって変動する可能性があります。
QuartusII ソフトウェアは、バージョン 6.1 以降でエラー検索 CRC 機能
をサポートしています。この機能をイネーブルすると、オプションの兼
用 CRC_ERROR ピンに CRC_ERROR 出力を生成します。
エラー検出CRC機能は、Quartus IIソフトウェアのDevice & Pin Options
ダイアログ・ボックスで制御されます。
CRC を使用したエラー検出機能をイネーブルするには、以下のステップ
を実行します。
1.
QuartusII ソフトウェアを開いて、Stratix または Cyclone シリー
ズ・デバイスを使用してプロジェクトを読み込みます。
2.
Assignments メニューの Settings をクリックします。Settings ダイ
アログ・ボックスが表示されます。
3.
Category リストで、Device を選択します。Device ページが表示さ
れます。
4.
図 13-2 に示すとおり、Device & Pin Options をクリックします。
5.
Device & Pin Options ダイアログの Error Detection CRC タブをク
リックします。
6.
Enable error detection CRC をオンにします。
7.
表 13–4 に示すとおり、Divide error check frequency by ボックス
に有効な除数を入力します。
この除数値は、CRC 回路で使用するコンフィギュレーション・
オシレータ出力クロックの周波数を分周します。
8.
OK をクリックします。
13–8
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
CRC エラーからの回復
図 13-2.Quartus II ソフトウェアにおけるエラー検出 CRC 機能の
イネーブル
CRC エラー
からの回復
アルテラ FPGA を搭載するシステムは、デバイスのリコンフィギュレー
ションを制御しなければなりません。CRC_ERROR ピンでエラーを検出
した後、nCONFIG を Low にストローブして、システムが FPGA をリコ
ンフィギュレーションするのに安全な状況でを実行するようシステムに
指示します。
デバイスをリコンフィギュレーションすることによってデータ・ビット
が正しい値に書き直されると、デバイスは正しく機能します。
アルテラ・デバイスではソフト・エラーはめったに発生しませんが、高
信頼性アプリケーションではこれらのエラーに対応したデザインが要求
される場合があります。
Altera Corporation
2007 年 3 月
13–9
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスにおける SEU の緩和
まとめ
エラー検出 CRC 機能の目的は、ソフト・エラーに起因する CycloneIII
デバイス内の任意のコンフィギュレーション CRAM ビットでの反転を
検出することです。エラー検出回路を使用して、コンフィギュレーショ
ン CRAM ビットの完全性を連続的に確認することができます。
改訂履歴
表 13–6 に、本資料の改訂履歴を示します。
表 13–6. 改訂履歴
日付 & ドキュメント・バージョン
2007 年 3 月 v1.0
変更内容
初版
13–10
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
概要
N/A
Altera Corporation
2007 年 3 月
14. Cyclone III デバイスの IEEE 1149.1
（JTAG）バウンダリ・スキャン・テスト
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
CIII51014-1.0
はじめに
プリント基板（PCB）の複雑化に伴って、徹底したテストの必要性がま
すます重要になっています。表面実装パッケージおよび PCB 製造の進歩
によってボードの小型化が進み、外部テスト・プローブや「Bed-of-nails」
テスト冶具などの従来型の試験方法の実装が困難になっています。その
結果、PCB スペースの削減によるコストの削減が、従来型の試験方法の
コスト増によって相殺されてしまうことがあります。
1980 年代、Joint Test Action Group（JTAG）は、後に IEEE Std. 1149.1
規格として標準化されたバウンダリ・スキャン・テストの規格を開発し
ました。このバウンダリ・スキャン・テスト（BST）アーキテクチャは、
PCB上に狭いリード間隔で実装されているコンポーネントを効率的にテ
ストする機能を提供します。
BST アーキテクチャ・テストは、物理的なテスト・プローブを使用しな
いでピンの接続をテストし、またデバイスの通常動作中に機能データを
キャプチャします。デバイスのバウンダリ・スキャン・セルは信号をピ
ンに強制的に出力するか、あるいはピンまたはロジック・アレイ信号か
らデータをキャプチャします。強制テスト・データはバウンダリ・ス
キャン・セルにシリアルにシフト・インされます。キャプチャされた
データはシリアルにシフト・アウトされ、外部で期待値と比較されます。
図 14-1 に、バウンダリ・スキャン・テストの概念を示します。
図 14-1.IEEE Std. 1149.1 JTAG バウンダリ・スキャンのサポート
Boundary-Scan Cell
Serial
Data In
IC
Core
Logic
JTAG Device 1
Altera Corporation
2007 年 3 月
Serial
Data Out
Pin Signal
Core
Logic
Tested
Connection
JTAG Device 2
14–1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
この章では、Cyclone® III デバイスの以下のような IEEE Std. 1149.1 BST
回路の使用方法について説明します。
■
■
■
■
■
■
■
■
■
IEEE Std. 1149.1 BST アーキテクチャ
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
IEEE Std. 1149.1 BST 動作コントロール
JTAG チェインでの I/O 電圧のサポート
IEEE Std. 1149.1 BST 回路の使用
コンフィギュレーションされたデバイスの BST
IEEE Std. 1149.1 BST 回路のディセーブル
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン
BSDL（Boundary Scan Description Language）のサポート
BST に加えて、CycloneIII デバイスのイン・サーキット・リコンフィギュ
レーション（ICR）に IEEE Std. 1149.1 コントローラを使用することがで
きます。ただし、この章では IEEE Std.1149.1 回路の BST 機能のみ説明
しています。
IEEE Std. 1149.1回路によるCyclone IIIデバイスのコンフィギュレーショ
ンについて詳しくは、
「Cyclone IIIデバイス・ハンドブック」の「Cyclone III
デバイスのコンフィギュレーション」の章を参照してください。
IEEE Std.
1149.1 BST
アーキテク
チャ
IEEE Std. 1149.1 BST モードでの Cyclone III デバイスの動作に必要な 4
本のピンは、TDI、TDO、TMS、TCK です。TCK ピンは内部ウィーク・
プルダウン抵抗を備えていますが、TDI ピンおよび TMS ピンは内部
ウィーク・プルアップ抵抗を備えています。TDO 出力ピンおよびすべ
ての JTAG 入力ピンは、2.5V/3.0V VCCIO 電源で駆動します。JTAG コ
ンフィギュレーション実行中、すべてのユーザ I/O ピンはトライ・ス
テートになります。
チェイン内の複数のデバイスに対して複数の電圧の JTAG チェ
インを接続するための推奨方法については、19 ページの「JTAG
チェインでの I/O 電圧のサポート」を参照してください。
14–2
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
IEEE Std. 1149.1 BST アーキテクチャ
表 14–1 に、これらの各ピンの機能をまとめます。
表 14–1.IEEE Std. 1149.1 ピンの説明
ピン
説明
ファンクション
TDI
テスト・データ
入力
命令、テストおよびプログラミング・データ用のシリアル入力ピン。
TDI に印加された信号は、TCK の立ち下がりエッジで内部信号を変
化させます。データは TCK の立ち上がりエッジでシフト・インされ
ます。
TDO
テスト・データ
出力
命令、テストおよびプログラミング・データ用のシリアル出力ピン。
データは TCK の立ち下がりエッジでシフト・アウトされます。この
ピンは、データがデバイスからシフト・アウトされない場合はトラ
イ・ステートになります。
TMS
テスト・モードの
選択
TAP（Test Access Point）コントローラ・ステート・マシンの遷移
を決定するコントロール信号を提供する入力ピン。ステート・マシ
ン内での遷移は、 TCK の立ち上がりエッジで発生します。このた
め、 TCK の立ち上がりエッジの前に TMS を設定する必要がありま
す。 TMS は、 TCK の立ち上がりエッジで評価されます。JTAG 以外
の動作の場合は、 TMS を High にドライブすることを推奨します。
TCK
テスト・クロック
入力
BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、
立ち下がりエッジで発生する動作があります。
IEEE Std. 1149.1 BST 回路には、以下のレジスタが必要です。
■
■
■
Altera Corporation
2007 年 3 月
実行するアクションおよびアクセスするデータ・レジスタを決定す
るインストラクション・レジスタ。
TDI と TDO 間に最小長のシリアル・パスを提供する 1 ビット長のデー
タ・レジスタであるバイパス・レジスタ。
デバイスのすべてのバウンダリ・スキャン・セルで構成されたシフ
ト・レジスタであるバウンダリ・スキャン・レジスタ。
14–3
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
図 14-2 に IEEE Std. 1149.1 回路の機能モデルを示します。
図 14-2. IEEE Std. 1149.1 ピン回路
Instruction Register (1)
TDI
TDO
UPDATEIR
CLOCKIR
SHIFTIR
TMS
Instruction Decode
TAP
Controller
TCLK
UPDATEDR
CLOCKDR
SHIFTDR
Data Registers
Bypass Register
Boundary-Scan Register (1)
Device ID Register
ICR Registers
図 14-2 の注 :
(1)
レジスタ長については、「CycloneIII デバイス・ハンドブック」の「Cyclone III デバイスのコンフィギュ
レーション」の章にあるデバイス・データシートを参照してください。
IEEE Std. 1149.1 バウンダリ・スキャン・テストは、テスト・アクセス・
ポート（TAP）コントローラによって制御されます。TAP コントローラ
について詳しくは、
「IEEE Std. 1149.1 BST 動作コントロール」の項を参
照してください。TMS および TCK ピンは、TAP コントローラを操作し、
TDI および TDO ピンは、データ・レジスタにシリアル・パスを供給しま
す。TDI ピンはインストラクション・レジスタにデータを供給し、それ
によってインストラクション・レジスタ内のインストラクションがコン
トロール・ロジックを設定します。
14–4
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
IEEE Std.
1149.1
バウンダリ・
スキャン・
レジスタ
バウンダリ・スキャン・レジスタは、TDI ピンを入力、TDO ピンを出力
として使用する大きなシリアル・シフト・レジスタです。バウンダリ・
スキャン・レジスタは、Cyclone III のピンに関連付けられている 3 ビッ
トのペリフェラル・エレメントで構成されています。バウンダリ・スキャ
ン・レジスタを使用して、外部ピンの接続をテストしたり、内部データ
をキャプチャすることができます。
Cyclone III デバイス・ファミリのバウンダリ・スキャン・レジスタの長
さについて詳しくは、
「Cyclone IIIデバイス・ハンドブック」の「Cyclone III
デバイスのコンフィギュレーション」の章を参照してください。
図 14-3 に、IEEE Std. 1149.1 デバイスの周辺にテスト・データをシリア
ルにシフトする方法を示します。
図 14-3.バウンダリ・スキャン・レジスタ
Each peripheral
element is either an
I/O pin, dedicated
input pin, or
dedicated
configuration pin.
Internal Logic
TAP Controller
TDI
Altera Corporation
2007 年 3 月
TMS
TCK
TDO
14–5
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
表 14–2 に Cyclone III デバイスのバウンダリ・スキャン・レジスタの長
さを示します。
表 14–2. Cyclone III デバイスのバウンダリ・スキャン・レジスタの
長さ
デバイス
バウンダリ・スキャン・
レジスタの長さ
EP3C5
603
EP3C10
603
EP3C16
1080
EP3C25
732
EP3C40
1632
EP3C55
1164
EP3C80
1314
EP3C120
1620
Cyclone IIIデバイスのI/Oピンのバウンダリ・スキャン・セル
Cyclone III デバイスの 3 ビット・バウンダリ・スキャン・セル（BSC）
は、キャプチャ・レジスタおよびアップデート・レジスタのセットで構
成されています。キャプチャ・レジスタは OUTJ 信号、OEJ 信号および
PIN_IN 信号によって内部デバイス・データに接続することができ、アッ
プデート・レジスタは PIN_OUT 信号および PIN_OE 信号で外部データ
に接続できます。IEEE Std. 1149.1 BST レジスタのグローバル・コント
ロール信号（シフト、クロック、アップデートなど）は、TAP コント
ローラによって内部で生成されます。MODE 信号は、インストラクショ
ン・レジスタのデコーダによって生成されます。HIGHZ 信号は、HIGHZ
命令の実行時は High です。バウンダリ・スキャン・レジスタ用のデー
タ信号パスは、SDI 信号から SDO 信号までとなります。スキャン・レジ
スタは、デバイスの TDI ピンから始まり、TDO ピンで終わります。
14–6
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
図 14-4 に、Cyclone III デバイスのユーザ I/O バウンダリ・スキャン・
セルを示します。
図 14-4. Cyclone III デバイスの IEEE Std. 1149.1 BST 回路付きユーザ I/O BSC
Capture
Registers
Update
Registers
SDO
INJ
PIN_IN
0
0
1
D
Q
INPUT
From or
To Device
I/O Cell
Circuitry
and/or
Logic
Array
D
1
Q
INPUT
OEJ
0
1
D
Q
D
OE
OE
0
Q
0
VCC
PIN_OE
1
1
OUTJ
0
0
1
D
Q
D
OUTPUT
OUTPUT
CLOCK
UPDATE
PIN_OUT
Pin
1
Q
Output
Buffer
SDI
SHIFT
Altera Corporation
2007 年 3 月
HIGHZ
MODE
Global
Signals
14–7
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
表 14–3 では、Cyclone III デバイス内のすべてのバウンダリ・スキャン・
セルのキャプチャおよびアップデート・レジスタの機能を説明します。
表 14–3. Cyclone III デバイスのバウンダリ・スキャン・セルの説明
キャプチャ
ピン・タイプ
Output
キャプ
チャ・
レジスタ
ユーザ I/O ピン OUTJ
専用クロック
入力
0
専用入力 (3)
0
OE
キャプ
チャ・
レジスタ
注 (1)
ドライブ
Input
キャプ
チャ・
レジスタ
Output
アップ
デート・
レジスタ
OE
アップ
デート・
レジスタ
Input
アップ
デート・
レジスタ
OEJ
PIN_IN
PIN_OUT
PIN_OE
INJ
1
PIN_IN
N.C. (2)
N.C. (2)
N.C. (2)
注記
PIN_IN はク
ロック・ネッ
トワークまた
はロジック・
アレイをドラ
イブ
1
PIN_IN
N.C. (2)
N.C. (2)
N.C. (2)
PIN_IN はコ
ントロール・
ロジックをド
ライブ
専用双方向
（オープン・
ドレイン）(4)
専用出力
0
OEJ
PIN_IN
N.C. (2)
N.C. (2)
N.C. (2)
PIN_IN はコ
ンフィギュ
レーション・
コントロール
をドライブ
OUTJ
0
0
N.C. (2)
N.C. (2)
N.C. (2)
OUTJ は出力
バッファをド
ライブ
表 14–3 の注 :
(1)
(2)
(3)
(4)
TDI、TDO、TMS、TCK、すべての VCC および GND ピン・タイプには BSC はありません。
接続なし（N.C.）
nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、および nCE ピンが含まれます。
CONF_DONE および nSTATUS ピンが含まれます。
14–8
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 3 月
IEEE Std. 1149.1 BST 動作コントロール
IEEE Std.
1149.1 BST
動作
コントロール
Cyclone III デバイスは表 14–4 に示されている IEEE Std. 1149.1（JTAG）
命令をサポートしています。
表 14–4. Cyclone III JTAG 命令（１ / ２）
JTAG 命令
インストラクション・
コード
説明
SAMPLE/PRELOAD
00 0000 0101
通常動作中のデバイスのピンから信号を取り込んでテスト
することができる。また、最初のデータ・パターンをデバ
イス・ピンに出力させることができる。SignalTap II エン
ベデッド・ロジック・アナライザにも使用される。
EXTEST (1)
00 0000 1111
出力ピンにテスト・パターンを強制的に与え、入力ピンで
テスト結果を取り込むことによって、外部回路との接続と
ボード・レベルの配線がテストできる。
BYPASS
11 1111 1111
TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタを
配置することによって、デバイスに通常の動作をさせなが
ら、BST データが指定したデバイスをバイパスして、隣接
したデバイスに同期転送されるようにすることができる。
USERCODE
00 0000 0111
32 ビットの USERCODE レジスタを選択して TDI ピンと
TDO ピンの間に配置することによって、USERCODE を TDO
にシリアルにシフト・アウトさせることができる。
IDCODE
00 0000 0110
IDCODE レジスタを選択して TDI ピンと TDO ピンの間に配
置することによって、 IDCODE を TDO にシリアルにシフ
ト・アウトさせることができる。
HIGHZ
00 0000 1011
TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタを
配置することによって、すべての I/O ピンをトライ・ス
テートにした状態で、デバイスに通常の動作をさせながら
BST データが選択されたデバイスをバイパスして、隣接し
たデバイスに同期転送されるようにすることができる。
CLAMP
00 0000 1010
TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタを
配置することによって、I/O ピンをバウンダリ・スキャン・
レジスタ内のデータで定義される状態に保持し、デバイス
に通常の動作をさせながら BST データが指定したデバイス
をバイパスして、隣接したデバイスに同期転送されるよう
にすることができる。
ICR インストラクション
Altera Corporation
2007 年 3 月
JTAG ポートを通じて Cyclone III デバイスを USB
BlasterTM ByteBlasterTM II, MasterBlasterTM または
ByteBlasterMVTM ダウンロード・ケーブルでコンフィギュ
レーションするとき、またはエンベデッド・プロセッサか
ら Jam ファイルまたは JBC ファイルでコンフィギュレー
ションするときに使用される。
14–9
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
表 14–4. Cyclone III JTAG 命令（２ / ２）
JTAG 命令
PULSE_NCONFIG
インストラクション・
コード
説明
00 0000 0001
nCONFIG ピンに物理的な影響を与えることなく、Low のパ
ルスが与えられ、リコンフィギュレーションが行なわれる
状態をエミュレーションする。
CONFIG_IO (2)
00 0000 1101
JTAG テストのため、 IOCSR を使用して JTAG ポートを介
して I/O リコンフィギュレーションが可能。この命令はコ
ンフィギュレーション後またはコンフィギュレーション中
に実行可能である。 CONFIG_IO 命令は、 nSTATUS スピ
ンが High になった後でのみ発行できる。
EN_ACTIVE_CLK (2)
01 1110 1110
CLKUSR ピン信号をコンフィギュレーション・クロック・
DIS_ACTIVE_CLK
10 1110 1110
コンフィギュレーション・クロック・ソースを
EN_ACTIVE_CLK で設定された CLKUSR ピン信号から内部オ
シレータに戻すことができる。
10 1101 0000
CONFIG_IO 命令で IOCSR をコンフィギュレーションする
か、またはボード・レベルのテストを実行する前に、アク
ティブなコンフィギュレーション・モード・コントローラ
をアイドル状態に置きます。
ACTIVE_ENGAGE (2)
10 1011 0000
この命令は、AS および AP コンフィギュレーション手法で
コントローラを再起動するのに使用する必要な場合があり
ます。
APFC_BOOT_ADDR
(2)
10 0111 0000
TDI ピンと TDO ピンの間に、22 ビットのアクティブなブー
ソースとして内部オシレータを置き換えることができる。
(2)
ACTIVE_DISENGAGE
(2)
SignalTap II
ト・アドレス・レジスタを配置することによって、新しい
アクティブなブート・アドレスを TDI に、またアクティブ
なパラレル（AP）フラッシュ・コントローラにシリアルに
シフト・インさせることができる。リモート・システム・
アップグレードでは、 APFC_BOOT_ADDR 命令がファクト
リ・コンフィギュレーションのブート・アドレスを設定し
ます。
Signal Tap II エンベデッド・ロジック・アナライザでデバ
イス内部の動作をモニタするときに使用される。
表 14–4 の注 :
(1)
(2)
バス・ホールドおよびウィーク・プルアップ抵抗の機能を設定すると、HIGHZ のハイ・インピーダンス・
ステート、CLAMP、EXTEST は無効になります。
Cyclone III デバイスに対して、CONFIG_IO、EN_ACTIVE_CLK、DIS_ACTIVE_CLK、ACTIVE_DISENGAGE、
ACTIVE_ENGAGE、
および APFC_BOOT_ADDR 命令を使用する方法について詳しくは、
「Cyclone III デバイス・
ハンドブック」の「Cyclone III デバイスのコンフィギュレーション」の章を参照してください。
IEEE Std. 1149.1 TAP コントローラは、TCK の立ち上がりエッジでクロッ
クされる 16 ステートのステート・マシンで、TMS ピンを使用してデバ
イスの IEEE Std. 1149.1 動作を制御します。図 14-5 に TAP コントロー
ラ・ステート・マシンを示します。
14–10
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
IEEE Std. 1149.1 BST 動作コントロール
図 14-5. IEEE Std. 1149.1 TAP コントローラ・ステート・マシン
TMS = 1
TEST_LOGIC/
RESET
TMS = 0
SELECT_DR_SCAN
SELECT_IR_SCAN
TMS = 1
TMS = 1
TMS = 0
TMS = 1
RUN_TEST/
IDLE
TMS = 0
TMS = 0
TMS = 1
TMS = 1
CAPTURE_IR
CAPTURE_DR
TMS = 0
TMS = 0
SHIFT_DR
SHIFT_IR
TMS = 0
TMS = 1
TMS = 1
TMS = 1
TMS = 1
EXIT1_DR
EXIT1_IR
TMS = 0
TMS = 0
PAUSE_DR
PAUSE_IR
TMS = 0
TMS = 1
TMS = 0
TMS = 1
TMS = 0
TMS = 0
EXIT2_DR
TMS = 1
EXIT2_IR
TMS = 1
TMS = 1
TMS = 1
UPDATE_DR
TMS = 0
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2007 年 3 月
TMS = 0
UPDATE_IR
TMS = 0
14–11
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
TAP コントローラが TEST_LOGIC/RESET ステートのときには、BST 回
路がディセーブルされ、デバイスは通常の動作を行う状態となり、イン
ストラクション・レジスタは初期命令として IDCODE で初期化されます。
デバイスのパワー・アップ時には、TAP コントローラはこの
TEST_LOGIC/RESET ステートで起動します。TMS クロックを 5TCK ク
ロック・サイクルの間 High に保持すると、TAP コントローラは
TEST_LOGIC/RESET ステートに強制的に入ります。
TEST_LOGIC/RESET ステートになると、TAP コントローラは TMS が
High に保持されている限り（TCK がクロックされている間）このステー
トに留まります。図 14-6 は、IEEE Std. 1149.1 信号に対するタイミング
の規格を示したものです。
図 14-6. IEEE Std. 1149.1 タイミング波形 (1)
TMS
TDI
t JCP
t JCH
t JPSU_TMS
t JPSU_TDI
t JCL
t JPH
TCK
tJPZX
t JPXZ
t JPCO
TDO
tJSSU
Signal
to be
Captured
tJSZX
t JSH
t JSCO
t JSXZ
Signal
to be
Driven
図 14-6 の注 :
(1)
JTAG のタイミング・パラメータについては、
「Cyclone III デバイス・ハンドブック」の「Cyclone III デー
タシート : DC & スイッチング特性」の章を参照してください。
IEEE Std. 1149.1 の動作を開始するには、TAP コントローラをシフト・イ
ンストラクション・レジスタ（SHIFT_IR）ステートに進め、TDI ピン
に適切なコードをシフト・インすることによってインストラクション・
モードを選択します。図 14-7 の波形図は、インストラクション・レジス
タへのインストラクション・コードの入力を表しています。図 14-7 に、
TCK、TMS、TDI、TDO の値と TAP コントローラの状態を示します。RESET
ステートから、SHIFT_IR へ TAP コントローラを進めるために、TMS に
は 01100 のパターンを入力します。
14–12
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 3 月
IEEE Std. 1149.1 BST 動作コントロール
図 14-7. インストラクション・モードの選択
TCK
TMS
TDI
TDO
SHIFT_IR
TAP_STATE
RUN_TEST/IDLE SELECT_IR_SCAN
TEST_LOGIC/RESET
SELECT_DR_SCAN
CAPTURE_IR
EXIT1_IR
TDOピンは、SHIFT_IRおよびSHIFT_DRステートを除くすべてのステー
トでトライ・ステートになります。TDO ピンは、いずれかのシフト・ス
テートに入った後の TCK の最初の立ち下がりエッジでアクティブにな
り、いずれかのシフト・ステートを終了した後の TCK の最初の立ち下が
りエッジでトライ・ステートになります。
SHIFT_IR ステートがアクティブになると、TDO はトライ・ステートを
抜け、インストラクション・レジスタの初期ステートが TCK の立ち下が
りエッジでシフト・アウトされます。インストラクション・レジスタか
らシフト・アウトされる最初の 10 ビットは、1010101010 です。TDO は、
SHIFT_IR ステートがアクティブになっている限り、継続してインスト
ラクション・レジスタの内容をシフト・アウトします。TAP コントロー
ラは、TMS が Low のときは SHIFT_IR ステートになったままです。
SHIFT_IRステートの間、TCKの立ち上がりエッジでTDIピン上のデータ
をシフトすることによって、インストラクション・コードが入力されま
す。インストラクション・コードの最終ビットは、次のステート
EXIT1_IR がアクティブになると同時にクロック駆動されなければなり
ません。EXIT1_IR ステートをアクティブにするために、TMS を High
に設定します。一度 EXIT1_IR ステートになると、TDO は再びトライ・
ステートになります。インストラクション・コードが正しく入力される
と、TAP コントローラは後述する 3 つのモードの 1 つでテスト・データ
をシリアルにシフト・インします。以下の 3 つのシリアル・シフト・テ
スト・データ・インストラクション・モードがあります。
■
■
■
SAMPLE/PRELOAD インストラクション・モード
EXTEST インストラクション・モード
BYPASS インストラクション・モード
これら 3 つのモードは、以下の 3 つの項で詳細に説明しています。
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2007 年 3 月
14–13
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
SAMPLE/PRELOAD インストラクション・モード
SAMPLE/PRELOAD インストラクション・モードにより、通常のデバイス
動作を中断することなく、デバイス・データのスナップショットをとる
ことができます。この命令を使用して、EXTEST 命令をロードする前に
アップデート・レジスタにテスト・データをプリロードすることもでき
ます。図 14-8 に、SAMPLE/PRELOAD モードのキャプチャ、シフト、お
よびアップデート・フェーズを示します。
図 14-8. IEEE Std. 1149.1 BST SAMPLE/PRELOAD モード
SDO
Capture Phase:
In the capture phase, the signals at
the pin, OEJ and OUTJ are loaded
into the capture registers. The
CLOCK signals are supplied by the
TAP controller's CLOCKDR output.
The data retained in these
registers consists of signals from
normal device operation.
OEJ
0
0
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
INJ
1
0
0
1
1
OUTJ
0
0
1
Capture
Registers
SDI
SHIFT
1
Update
Registers
MODE
UPDATE
CLOCK
SDO
Shift & Update Phases
In the shift phase, the previously
captured signals at the pin OEJ
and OUTJ, are shifted out of the
boundary-scan register via the
TDO pin using CLOCK. As data
is shifted out the patterns for the OEJ
next test can be shifted in via the
TDI pin.
0
0
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
1
1
0
0
1
Capture
Registers
SDI
INJ
0
0
In the update phase, data is
transferred from the capture
to the UPDATE registers using
the UPDATE clock. The data
OUTJ
stored in the UPDATE reigsters
can be used for the EXTEST
instruction.
1
SHIFT
1
Update
Registers
UPDATE
MODE
CLOCK
14–14
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 3 月
IEEE Std. 1149.1 BST 動作コントロール
キャプチャ・フェーズでは、キャプチャ・レジスタの前段にあるマルチ
プレクサがアクティブなデバイスのデータ信号を選択します。このデー
タはクロックに同期してキャプチャ・レジスタに入力されます。アップ
デート・レジスタの出力にあるマルチプレクサは、デバイスへの機能的
な割り込みを防ぐために、アクティブなデバイスのデータも選択します。
シフト・フェーズ中には、デバイス周辺のキャプチャ・レジスタを通し
てデータをクロック駆動することによってバウンダリ・スキャン・シフ
ト・レジスタが形成され、TDO ピンから出力されます。デバイスは同時
に新しいテスト・データを TDI にシフト・インし、キャプチャ・レジス
タの内容を置き換えることができます。アップデート・フェーズでは、
キャプチャ・レジスタ内のデータはアップデート・レジスタに転送され
ます。このデータは次に、EXTEST インストラクション・モードで使用
できます。詳細については、
「EXTEST インストラクション・モード」の
項を参照してください。
図 14-9 に、SAMPLE/PRELOAD 波形を示します。SAMPLE/PRELOAD イ
ンストラクション・コードは、TDI ピンを通してシフト・インされます。
TAP コントローラは、CAPTURE_DR ステートから SHIFT_DR ステート
に進み、TMS が Low に保持されていれば SHIFT_DR ステートに留まり
ます。キャプチャ・フェーズ後にキャプチャ・レジスタ内に存在してい
たデータは、TDO ピンからシフト・アウトされます。TDI ピンにシフト・
インされた新しいテスト・データが、バウンダリ・スキャン・レジスタ
全体をクロックで同期化された後、TDO ピンに出力されます。TMS が 2
連続 TCK クロック・サイクルの間 High に保持されると、TAP コント
ローラはアップデート・フェーズのために UPDATE_DR ステートに進み
ます。
図 14-9. SAMPLE/PRELOAD シフト・データ・レジスタの波形
TCK
TMS
TDI
TDO
SHIFT_IR
SHIFT_DR
TAP_STATE
EXIT1_IR
Instruction Code
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2007 年 3 月
SELECT_DR
UPDATE_IR
CAPTURE_DR
Data stored in
boundary-scan
register is shifted
out of TDO.
After boundary-scan
register data has been
shifted out, data
entered into TDI will
shift out of TDO.
EXIT1_DR
UPDATE_DR
14–15
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
EXTEST インストラクション・モード
EXTEST インストラクション・モードでは、デバイス間の外部ピン接続
をチェックするために使用されます。SAMPLE/PRELOAD モードとは異
なり、EXTEST によってテスト・データを強制的にピン信号に出力する
ことができます。出力ピンに既知の High および Low のロジック・レベ
ルを与えることによって、スキャン・チェイン内の任意のデバイスのピ
ンでオープンおよび短絡を検出することができます。
図 14-10 に、EXTEST モードのキャプチャ、シフト、およびアップデー
ト・フェーズを示します。
14–16
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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IEEE Std. 1149.1 BST 動作コントロール
図 14-10.IEEE Std. 1149.1 BST EXTEST モード
SDO
Capture Phase
In the capture phase, the signals at the
pin, OEJ and OUTJ, are loaded into the
capture registers. The CLOCK signals
are supplied by the TAP controller's
CLOCKDR output. Previously retained
data in the update registers drive the
PIN_OUT, INJ and allows the I/O pin
to tri-state or drive a signal out.
0
0
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
OEJ
0
0
1
A "1" in the OEJ update register tri-states
the output buffer.
INJ
1
1
OUTJ
0
0
1
Capture
Registers
SHIFT
SDI
1
Update
Registers
UPDATE
MODE
CLOCK
Shift & Update Phases
In the shift phase, the previously captured
signals at the pin, OEJ and OUTJ, are
shifted out of the boundary-scan register
via the TDO pin using CLOCK. As data is
shifted out, the patterns for the next test
can be shifted in via the TDI pin.
In the update phase, data is transferred
from the capture registers to the update
registers using the UPDATE clock. The
update registers then drive the PIN_IN,
INJ, and allow the I/O pin to tri-state or
drive a signal out.
SDO
0
0
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
OEJ
1
INJ
0
0
1
1
OUTJ
0
0
1
Capture
Registers
SDI
SHIFT
1
Update
Registers
UPDATE
MODE
CLOCK
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2007 年 3 月
14–17
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
EXTEST は、SAMPLE/PRELOAD とは異なる方法でデータを選択します。
EXTEST は、出力および出力イネーブル信号のソースとして、アップデー
ト・レジスタからデータを選択します。EXTEST インストラクション・
コードが入力されると、マルチプレクサはアップデート・レジスタのデー
タを選択します。これによって、以前のEXTESTまたはSAMPLE/PRELOAD
テスト・サイクルからこれらのレジスタに格納されていたデータは、強
制的にピン信号として出力することができます。キャプチャ・フェーズ
では、このテスト・データの結果はキャプチャ・レジスタに格納され、
シフト・フェーズ中に TDO へシフト・アウトされます。新しいテスト・
データは、アップデート・フェーズ中にアップデート・レジスタに格納
できます。
図 14-11 の EXTEST 波形図は、インストラクション・コード以外、
SAMPLE/PRELOAD 波形図に類似しています。TDO ピンからシフト・アウ
トされたデータは、キャプチャ・フェーズ後にキャプチャ・レジスタ内
に格納されていたデータで構成されます。TDI ピンにシフト・インされ
た新しいテスト・データが、バウンダリ・スキャン・レジスタ全体をク
ロックで同期化された後、TDO ピンに出力されます。
図 14-11. EXTEST シフト・データ・レジスタ波形
TCK
TMS
TDI
TDO
SHIFT_IR
SHIFT_DR
TAP_STATE
EXIT1_IR
Instruction Code
SELECT_DR
UPDATE_IR
CAPTURE_DR
Data stored in
boundary-scan
register is shifted
out of TDO.
After boundary-scan
register data has been
shifted out, data
entered into TDI will
shift out of TDO.
EXIT1_DR
UPDATE_DR
BYPASS インストラクション・モード
BYPASS モードは、すべて 1 のインストラクション・コードがインスト
ラクション・レジスタにロードされるとアクティブになります。このモー
ドでは、ボード・レベルでデバイスのテスト動作が必要ないときに、バ
ウンダリ・スキャン・データを隣接するデバイスに同期して、選択され
たデバイスに渡すことができます。図 14-12 の波形は、TAP コントロー
ラが SHIFT_DR ステートのときに、スキャン・データがどのようにデバ
イスを通過するかを示します。このステートでは、データ信号は TCK の
立ち上がりエッジで TDI からバイパス・レジスタにクロック・インさ
れ、同じクロック・パルスの立ち下がりエッジで TDO からバイパス・レ
ジスタからクロック・アウトされます。
14–18
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 3 月
IEEE Std. 1149.1 BST 動作コントロール
図 14-12.BYPASS シフト・データ・レジスタ波形
TCK
TMS
Bit 1
TDI
TDO
SHIFT_IR
Bit 2
Bit 3
Bit 1
Bit 2
Bit 4
SHIFT_DR
TAP_STATE
EXIT1_IR
Instruction Code
SELECT_DR_SCAN
UPDATE_IR
CAPTURE_DR
Data shifted into TDI on
the rising edge of TCK is
shifted out of TDO on the
falling edge of the same
TCK pulse.
EXIT1_DR
UPDATE_DR
IDCODE インストラクション・モード
IDCODE インストラクション・モードは、IEEE Std. 1149.1 チェインのデ
バイスを識別するために使用されます。IDCODE が選択されると、デバ
イス識別レジスタに 32 ビットのベンダ定義識別コードがロードされま
す。デバイス ID レジスタは、TDI ポートと TDO ポートの間に接続され、
デバイスの IDCODE がシフト・アウトされます。
表 14–5 に Cyclone III デバイスの IDCODE 情報を示します。
表 14–5. Cyclone III デバイスの 32 ビット IDCODE
IDCODE（32 ビット）(1)
デバイス
バージョン
（4 ビット）
パート番号（16 ビット）
メーカーの ID
（11 ビット）
LSB
（1 ビット）(2)
EP3C5
0000
0010 0000 1111 0001
000 0110 1110
1
EP3C10
0000
0010 0000 1111 0001
000 0110 1110
1
EP3C16
0000
0010 0000 1111 0010
000 0110 1110
1
EP3C25
0000
0010 0000 1111 0011
000 0110 1110
1
EP3C40
0000
0010 0000 1111 0100
000 0110 1110
1
EP3C55
0000
0010 0000 1111 0101
000 0110 1110
1
EP3C80
0000
0010 0000 1111 0110
000 0110 1110
1
EP3C120
0000
0010 0000 1111 0111
000 0110 1110
1
表 14–5 の注 :
(1)
(2)
左側が最上位ビット（MSB）です。
IDCODE の最下位ビット（LSB）は常に 1 です。
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14–19
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
USERCODE インストラクション・モード
USERCODE インストラクション・モードは、IEEE Std. 1149.1 チェインに
あるデバイス内の UES を検査するために使用されます。この命令が選択
されると、TDI ポートと TDO ポートの間にデバイス識別レジスタが接続
されます。ユーザ定義の UES は、32 ビット USERCODE レジスタからパ
ラレルにデバイス ID レジスタにシフト・インされます。UES はデバイ
ス ID レジスタを通してシフト・アウトされます。
UES 値は、デバイスがコンフィギュレーションされるまでユー
ザ定義値にはなりません。その理由は、値が POF ファイルに格
納され、コンフィギュレーション中にのみデバイスにロードさ
れるからです。コンフィギュレーション前は、UES 値はデフォ
ルトに設定されます。
CLAMP インストラクション・モード
CLAMP インストラクション・モードは、バイパス・レジスタが TDI ポー
トと TDO ポートの間でシリアル・パスとして選択されている間に、ピン
からドライブされる信号の状態をバウンダリ・スキャン・レジスタから
決定するために使用されます。ピンからドライブされるすべての信号の
ステートは、バウンダリ・スキャン・レジスタに保持されているデータ
で完全に定義されます。
コンフィギュレーション後にデバイスをテストする場合、プロ
グラマブルなウィーク・プルアップ抵抗またはバス・ホールド
機能によって、ピンの CLAMP 値（バウンダリ・スキャン・セル
のアップデート・レジスタに格納されている値）は無効になり
ます。
HIGHZ インストラクション・モード
HIGHZ インストラクション・モードは、すべてのユーザ I/O ピンを非ア
クティブなドライブ状態に設定するのに使用されます。これらのピンは
新しい JTAG 命令が実行されるまでトライ・ステートになります。この
命令がインストラクション・レジスタにロードされると、TDI ポートと
TDO ポート間にバイパス・レジスタが接続されます。
コンフィギュレーション後にデバイスをテストする場合、プロ
グラマブルなウィーク・プルアップ抵抗またはバス・ホールド
機能によって、ピンの HIGHZ 値は無効になります。
14–20
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 3 月
JTAG チェインでの I/O 電圧のサポート
CONFIG_IO インストラクション・モード
CONFIG_IO 命令を使用すると、I/O コンフィギュレーション・シフト・
レジスタ（IOCSR）を使用し、JTAG ポートを通して I/O リコンフィギュ
レーションを実行できます。IOCSR は I/O エレメント（IOE）レジスタ
のチェインで、IOE 特性を制御するためのコンフィギュレーション・ビッ
トがあります。これにより、新しいコンフィギュレーション・データを
IOCSR にシフトすることによって、I/O リコンフィギュレーションを実
行できます。CONFIG_IO 命令は、ACTIVE_DISENGAGE 命令と共に使用
して、現在実行中のコンフィギュレーションを中断する必要があります。
CONFIG_IO命令はまた、nSTATUSピンをLowにドライブし、CONFIG_IO
命令が非アクティブになるとそれを解放します。
nCONFIG ピンが Low、nSTATUS ピンが High にならないと、
CONFIG_IO 命令を発行することはできません。
JTAG チェイン
での I/O 電圧の
サポート
JTAG チェインには何種類かのデバイスを含めることができます。ただ
し、チェインに異なる VCCIO レベルを持つデバイスが含まれる場合は注
意が必要です。TDO ピンの出力電圧レベルは、ドライブする TDI ピンの
規格を満たす必要があります。Cyclone III デバイスの場合、TDO ピンは
VCCIO から電源が供給されます。VCCIO 電源は 3.3V なので、TDO ピンは、
3.3V を出力します。
デバイスは、VCCIO レベルが異なる場合でも互いにインタフェースでき
ます。例えば、3.3V TDO ピンを持つデバイスは 5.0V TDI ピンを持つデ
バイスにドライブできます。これは 3.3V が 5.0V TDI ピンの最小 TTL レ
ベル VIH を満足するためです。Cyclone III デバイスの JTAG ピンは、2.5V
または 3.3V 入力レベルをサポートできます。
1 つの JTAG チェイン内に、3.0V/ 3.3V 標準 I/O 規格のデバイ
スが複数ある場合は、TDI ピンをドライブしている TDO ピンに
25 Ω の直列抵抗を接続する必要があります。
MultiVolt™ I/O サポートについて詳しくは、
「Cyclone III デバイス・ハ
ンドブック」の「Cyclone IIIデバイスのI/O機能」の章を参照してください。
デバイス間にレベル・シフタを挿入して、VCCIO レベルが異なるデバイ
スの TDI および TDO ラインをインタフェースすることもできます。可
能な場合は、VCCIO レベルがより高いデバイスから VCCIO レベルが同等
以下のデバイスをドライブするようJTAGチェインを構築してください。
このように、レベル・シフタは TDO レベルから JTAG テスタに許容され
Altera Corporation
2007 年 3 月
14–21
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
るレベルにシフトするためだけに必要な場合があります。図 14-13 に、
電圧レベルが混在した JTAG チェインとレベル・シフタをチェインに挿
入する方法を示します。
図 14-13.電圧レベルが混在した JTAG チェイン
Must be
3.3 V
tolerant
TDI
3.3 V
VCCIO
2.5 V
VCCIO
Tester
TDO
IEEE Std.
1149.1 BST
回路の使用
Level
Shifter
1.5 V
VCCIO
1.8 V
VCCIO
Shift TDO to
level accepted by
tester if necessary
Must be
1.8 V
tolerant
Must be
2.5 V
tolerant
Cyclone III デバイスは、専用の JTAG ピンを備えており、IEEE Std. 1149.1
BST 回路はデバイスのパワーアップ時にイネーブルされます。Cyclone III
FPGA では、コンフィギュレーションの実行前と実行後だけでなく、コン
フィギュレーションの実行中にも BST を実行できます。Cyclone III FPGA
は、コンフィギュレーション中にコンフィギュレーションを中断すること
なく、BYPASS、IDCODE、および SAMPLE 命令をサポートします。他の
すべての JTAG 命令を送出するには、代わりに ACTIVE_DISENGAGE 命
令を使用するアクティブ・コンフィギュレーション手法を除き、
CONFIG_IO 命令を使用してコンフィギュレーションを中断しなければな
りません。
CONFIG_IO 命令を使用すると、JTAG ポートを通して I/O バッファをコ
ンフィギュレーションでき、命令が発行されるとコンフィギュレーショ
ンを中断します。この命令により、Cyclone III FPGA デバイスのコン
フィギュレーションの実行前にボード・レベルのテストを実行できます。
あるいは、コンフィギュレーション・デバイスがコンフィギュレーショ
ンを完了するまで待つことができます。一度コンフィギュレーションが
中断され、JTAG-BST が完了した場合は、JTAG（PULSE_CONFIG 命令）
を使用するか、nCONFIG に Low にパルスを入力することによってデバ
イスをリコンフィギュレーションする必要があります。
14–22
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
Altera Corporation
2007 年 3 月
コンフィギュレーションされたデバイスの BST
コンフィギュレーション前に JTAG バウンダリ・スキャン・テ
ストを実行するときは、nCONFIG ピンを Low に保持する必要
があります。
Cyclone III デバイスの JTAG コンフィギュレーション用のボードをデザ
インする場合、専用コンフィギュレーション・ピンの接続を検討する必
要があります。
デバイス・コンフィギュレーションへの IEEE Std.1149.1 回路の使用につ
いて詳しくは、「Cyclone III デバイス・ハンドブック」の「Cyclone III
デバイスのコンフィギュレーション」の章を参照してください。
コンフィギュ
レーションさ
れたデバイス
の BST
IEEE Std.
1149.1 BST
回路の
ディセーブル
コンフィギュレーションされたデバイスでは、デザイン・ファイル内で
出力専用に設定されている I/O ピンに対して、入力バッファはデフォル
トでオフになっています。それでも、SAMPLE 命令を実行すると、出力
ピンに対して入力バッファをオンにします。コンフィギュレーションさ
れたデバイスの入力バッファを常にイネーブルするように Quartus® II
ソフトウェアを設定すると、デバイスはバウンダリ・スキャン・テスト
を行うコンフィギュレーションされていないデバイスと同様に動作し、
デザインの出力ピン上のサンプリング機能が使用できます。これにより、
未使用入力バッファは常にオンになるため、待機時電流がわずかに増加
する場合があります。Quartus II ソフトウェアでは、以下の手順を実行
します。
1.
Settings（Assignments メニュー）を選択します。
2.
Assembler をクリックします。
3.
Always Enable Input Buffers をオンにします。
4.
入力をディセーブルした状態でデフォルト設定を使用する場合は、
BSDL Customizer スクリプトを使用してデフォルトの BSDL ファイ
ルをデザイン固有の BSDL ファイルに変換する必要があります。
BSDL ファイルについて詳しくは、21 ページの「BSDL （BoundaryScan Description Language）のサポート」の項を参照してください。
Cyclone III デバイスの IEEE Std. 1149.1 BST 回路は、デバイスのパワー
アップ時にイネーブルされます。IEEE Std. 1149.1 BST 回路は、BST また
はイン・サーキット・リコンフィギュレーションに使用されるため、
「IEEE Std. 1149.1 BST 回路の使用」に記載されるとおり、回路は特定の
タイミングでのみイネーブルする必要があります。
Cyclone III の IEEE Std. 1149.1 回路を使用しない場合は、回路
を恒久的にディセーブルして、必要ないときに誤ってイネーブ
ルしないようにする必要があります。
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2007 年 3 月
14–23
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
表 14–6 に、Cyclone III デバイスの IEEE Std. 1149.1 回路をディセーブル
するのに必要なピン接続を示します。
表 14–6. IEEE Std. 1149.1 回路のディセーブル
JTAG ピン (1)
ディセーブルにするための接続
TMS
VCC
TCK
GND
TDI
VCC
TDO
オープンのままにします
表 14–6 の注 :
(1)
IEEE Std.
1149.1
バウンダリ・
スキャン・
テストの
ガイドライン
Cyclone III デバイスの JTAG をディセーブルするソフトウェア・オプショ
ンはありません。JTAG ピンは専用ピンです。
IEEE Std. 1149.1 デバイスでバウンダリ・スキャン・テストを実行すると
きは、下記のガイドラインを使用します。
■
SHIFT_IR ステートの最初のクロック・サイクル中に、インストラ
クション・レジスタから TDO ピンを介して 10 ビットのチェッカボー
ド・パターン（1010101010）がシフト・アウトしない場合、TAP コ
ントローラは正しいステートに達していません。この問題を解決す
るには、以下の手順のいずれかを実行します。
●
●
■
■
■
TAPコントローラが正常に SHIFT_IRステートに達したことを
確認します。TAP コントローラを SHIFT_IR ステートに進める
には、RESET ステートに戻り、コード 01100 を TMS ピンに送
信します。
デバイスの VCC、GND、JTAG、および専用コンフィギュレー
ション・ピンへの接続を確認します。
最初の EXTEST テスト・サイクルの前に、SAMPLE/PRELOAD テスト・
サイクルを実行して、EXTEST モードに入るときに、デバイス・ピ
ンに既知のデータが存在することを確認します。OEJ アップデート・
レジスタに 0 がある場合、OUTJ アップデート・レジスタのデータ
がドライブ・アウトされます。システム内の他のデバイスとの競合
を回避するために、ステートは既知で正しくなければなりません。
ICR の間に EXTEST テストを実行してはなりません。この命令は、ICR
の間ではなく、ICR の前または後でサポートされます。CONFIG_IO
命令を使用して、コンフィギュレーションに割り込んでテストを実
行するか、
またはコンフィギュレーションが完了するまで待機します。
コンフィギュレーション前にテストを実行する場合は、nCONFIG ピ
ンを Low に保持します。
14–24
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
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2007 年 3 月
BSDL （Boundary-Scan Description Language）のサポート
バウンダリ・スキャン・テストについて詳しくは、altera.comのmySupport
にお問い合わせください。
BSDL
（BoundaryScan
Description
Language）の
サポート
VHDL のサブセットである BSDL は、テスト可能な IEEE Std. 1149.1 BST
対応デバイスの機能を記述できる構文を提供します。テスト・ソフトウェ
ア開発システムは、BSDL ファイルをテスト生成、解析、および障害診
断に使用します。
IEEE Std. 1149.1 準拠の Cyclone III デバイス用 BSDL ファイルおよび
BSDLCustomizer スクリプトについて詳しくは、アルテラのウェブサイ
ト（www.altera.co.jp）を参照してください。
まとめ
Cyclone III デバイスで利用可能な IEEE Std. 1149.1 BST 回路は、リード・
スペースが狭いデバイスを含むシステムをテストするための、コスト効
果が高く効率的な方法を提供します。アルテラおよび他の IEEE Std.
1149.1 準拠デバイスを搭載した回路ボードは、EXTEST、
SAMPLE/PRELOAD、および BYPASS モードを使用して、デバイス間のピ
ン接続を内部でテストし、デバイス動作をチェックするシリアル・パター
ンを作成することができます。
参考文献
Bleeker, H., P. van den Eijnden, and F. de Jong. Boundary-Scan Test: A
Practical Approach. Eindhoven, The Netherlands: Kluwer Academic
Publishers, 1993.
Institute of Electrical and Electronics Engineers, Inc. IEEE Standard Test
Access Port and Boundary-Scan Architecture（IEEE Std 1149.1-2001）.
New York: Institute of Electrical and Electronics Engineers, Inc., 2001.
Maunder, C. M., and R. E. Tulloss. The Test Access Port and BoundaryScan Architecture. Los Alamitos: IEEE Computer Society Press, 1990.
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2007 年 3 月
14–25
Cyclone III デバイス・ハンドブック Volume 1
Cyclone III デバイスの IEEE 1149.1（JTAG）バウンダリ・スキャン・テスト
改訂履歴
表 14–7 に、本資料の改訂履歴を示します。
表 14–7. 改訂履歴
日付 & ドキュメント・バージョン
2007 年 3 月 v1.0
変更内容
初版
14–26
Cyclone III デバイス・ハンドブック Volume 1 暫定サポート
概要
N/A
Altera Corporation
2007 年 3 月

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