ショート・ループ サードパーティ IP 既存IP Success Story 設計の手間 図3. スケジュール遅れの元凶となるイタレーション バグが見つかった場合、修正には想定外のロング・ループが必要となり、数ヶ や旧世代の製品からの再利用IPなど、チップ・メーカーが内製したIPです。 月から1年の遅れが生じることも珍しくありません。 より高度なシステム統合を可能にするには、先端テクノロジ・ノードへの移行 バグの修正は、設計サイクルの終盤になるほど設計コストの上昇を招きます。 が必要です。しかしチップ寸法を縮小すればムーアの法則の恩恵をすべて受 インプリメンテーション工程でバグを見つけて修正した場合、仕様定義の段 けることができる一方、設計とインプリメンテーションの複雑さが増し、設計 階でのバグ修正に比べ20倍のコストがかかり、RTL設計段階でのバグ修正と スケジュールの面では深刻なリスクと課題に直面します（図2）。 比べても10倍のコストがかかります。 設計コストの上昇だけでなく、設計の遅れは甚大な収益損失も招きます。製品 投入の遅れによる売上の減少、そしてエンジニアが次のプロジェクトに着手 どのようなデザインも、設計過程のどこかで必ずイタレーション（反復）が発 できないという機会損失を考えると、12ヶ月の遅れはプロジェクトの商業的 生します。イタレーションの一般的な原因としては、新規に調達したIPの問 な失敗を意味します。 What's New in DesignWare IP? のスケジュールの遅れを招きます（図3）。設計スケジュールの終盤になって に多いのはターゲット・アプリケーションに合わせて開発した専用ブロック 最新技術情報 フロントエンドで修正するといったイタレーションは、1回につき数週間も Technology Update IPにはシノプシス、ARM®社、Imagination Technologies社、CEVA®社などの ベンダから提供される商用のサードパーティ・ブロックもありますが、圧倒的 イタレーション：スケジュール遅れの元凶 News Release インプリメンテーション （合成、 配置配線） ロング・ループ ニュースリリース 検証 IP統合 ミドル・ループ 新年のご挨拶 新規IP 題、既存IPのバグ、IPの使用方法の誤り、消費電力 / パフォーマンス / コスト 正式なRTLサインオフ・プロセスの導入 プロジェクトのある特定の工程内で完結するイタレーション（ショート・ルー デザインに対して正式なサインオフを実施するという考え方は、設計フロー プ）は比較的容易に対処できます。一般的なプロジェクトでは各工程で複数の のバックエンドでは定着しています。これ以外に、何らかの形でRTLサインオ ショート・ループが発生することがありますが、1つのループは通常1～2日で フを採用している設計チームもあります。通常、これはRTLが機能検証に合格 解決できるため、スケジュールにはそれほど大きく影響しません。 したことをもってサインオフとするというものです。しかしこのアプローチ Industry Trend が仕様を満たしていない、などがあります。 ではRTL構造やインプリメンテーションの容易性まで考慮されません。 検証 IPのRTLサインオフ IP統合 検証編 サードパーティ IP 既存IP Support Q&A 新規IP フィジカル編 にRTLが必ず合格しておかなければならない要件をすべて含めておく必要が Support Q&A 正式なRTLサインオフ・プロセス（図4）には、設計フローの次の工程に進む前 ため、対処ははるかに困難です。バックエンドの配置配線で見つかったバグを 論理合成編 グ・ループとなると、下流工程で見つかったバグをRTLで修正することになる Support Q&A しかしデザインの異なる抽象度にまたがって発生するミドル・ループやロン SoCのRTLサインオフ インプリメンテーション （合成、 配置配線） 設計の手間 図4. RTLサインオフを取り入れた設計フロー 17 Technology Update SoC設計のイタレーション長期化を解消するRTLサインオフ 前ページより続く あります。その狙いは、設計フローの下流工程にバグを持ち込むリスクを最小 やスタティックタイミング解析（STA）を使ってこれらを検証するのは非常に 限に抑えることにあります。 困難です。このため、現在ではCDCが設計エラーの最大の要因の1つになって います。SpyGlassは容易にセットアップでき、デザインからクロック、ドメイ RTLサインオフ・プロセスは、設計の不具合を早期に発見して修正するための ン、リセットを自動で抽出してくれます。 切り札となります。これにより設計の手間とリスクが抑えられ、プロセスの予 測性と収束性が向上します。 擬似エラーを減らすため、SpyGlassには幅広い種類の同期回路を認識し、準 静的信号を自動で検出する機能があります。階層型SoCフローでSpyGlassを シノプシスのRTLサインオフ・ソリューションSpyGlass 使用してIPベースの設計メソドロジをサポートすると、非常に大規模なSoC でも短TAT化を実現できます。 シノプシスのRTLサインオフ・ソリューションSpyGlassは、バグを最小限に 抑えた、より高品質なIPの作成と統合を支援します。SpyGlassはRTLの構造 SpyGlassは簡単に導入して利用できます。チーム内のRTL設計専門家が の正しさ、およびインプリメンテーションに最適化されているかどうかを SpyGlassを使用してベスト・プラクティスをコーディングしておけば、他の チェックし、機能検証ソリューションを補完する役割を果たします（図5）。 チームもそのコーディング・ガイドラインに従うことができ、効果的な知識 移転を実現できます。このアプローチにより設計者の効率と生産性が向上し ます。 SpyGlassによるRTLサインオフ リント Verification Continuumの一角を占めるSpyGlass S p y G l a s s は 、シ ノ プ シ ス の 包 括 的 な 検 証 プ ラ ッ ト フ ォ ー ム で あ る クロック / リセット検証 Verification Continuumを構成する要素の1つとして最近追加されました。 消費電力推定 / 削減 プロトタイピング、スタティック / フォーマル検証、シミュレーション / エ Verification Continuumプラットフォームには、バーチャル / FPGAベース・ ミュレーション、プランニング、デバッグなど、多くの製品とテクノロジが含 パワー・インテント検証 まれます。RTLサインオフ・ソリューションのSpyGlassを用いると設計工程 でRTLの品質向上を図ることができるため、デバッグ、シミュレーション、検 タイミング制約検証 証用IPといった既存のテクノロジ資産をより効果的に活用できます。 DFT （Design-For-Test） まとめ 正式なRTLサインオフ・プロセスを導入することで、設計チームは複数の抽象 図5. RTLサインオフ ソリューションSpyGlass 度をまたいだイタレーションのリスクを減らすことができ、スケジュール遅 れの最大の要因を取り除くことができます。 SpyGlassは、RTL合成前に使用します。SpyGlassからはすぐにフィードバッ クが得られるため、RTL設計の段階で問題点を見つけて修正できます。これに RTLサインオフ・プロセスにはスタティック解析の機能が含まれるため、既存 より、下流工程でバグが顕在化してその修正に大きな手間とコストが発生す の機能検証を補完する役割も果たします。 るのを防ぎます。 SpyGlassを利用して正式なRTLサインオフ・プロセスを導入すると、設計リ SpyGlassはスタティックおよびフォーマル解析を利用して、DFT、消費電力、 スクを軽減しながらデザインの品質を高めることができます。RTLの品質が パワー・インテント、制約、フィジカル・インプリメンテーションの容易さな 向上することで下流ツールの結果品質も向上し、より早期でのデザイン・ク ど、RTL構造の潜在的な問題点をさまざまな面からチェックします（図5）。 ロージャが可能になります。 SpyGlassには構造的および機能的なCDC（クロック・ドメイン・クロッシン 以前ならシリコン実装後にバグが顕在化して完全なリスピンが必要となった グ）の問題に対処する機能もあります。現在のSoCには数十、場合によっては ような不具合も、RTLサインオフを導入すれば早期に発見できることが実証 数百もの非同期クロック・ドメインが存在しており、従来のシミュレーション されています。 詳細情報 ● ウェブページ：SpyGlass http://www.synopsys.com/JP2/Tools/Verification/SpyGlass ● ウェブページ：Verification Continuum http://www.synopsys.com/JP2/solutions/verification-continuum 著者紹介 Piyush Sancheti：シノプシス、 ベリフィケーション・マーケティング担当シニア・ディレクタ。 マーケティング、 セールス、 ビジネス開発、 エンジニアリング分野 で20年以上の経験を持つ。 これまで、 Atrenta社、 Cadence® Design Systems社、 Sente社、 Sequence Design社で上級職を務める。 アイオワ州立大学にて計算 機工学の修士号、 インドール大学 （インド） にて電子 / 電気通信工学の学士号を取得。 18
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