ロードマップの課題と 今後のスケーリングについて [内容] 1. ロードマップ関連の課題 2. 今後のスケーリングについての調査 3. 新探求デバイスについて PIDS (Process Integration & Device Structures) WG 杉井 (富士通)、平本（東京大学） STRJ WS: March 4, 2003, WG6 PIDS 委員 杉井 寿博 (ﾘｰﾀﾞｰ、富士通 ﾘｰﾀﾞｰ、富士通) ﾘｰﾀﾞｰ、富士通 井上 靖朗 (ｻﾌﾞﾘｰﾀﾞｰ、三菱 ｻﾌﾞﾘｰﾀﾞｰ、三菱) ｻﾌﾞﾘｰﾀﾞｰ、三菱 井田 次郎 (幹事、沖 幹事、沖) 幹事、沖 長島 直樹 (ソニー ソニー) ソニー 只木 芳隆 (日立 日立) 日立 麻殖生 健二 （日立） 笠井 直記 (Selete) 平本 俊郎 (東京大学 東京大学) 東京大学 芝原 健太郎 (広島大学 広島大学) 広島大学 澤田 静雄 (東芝 東芝) 東芝 堀内 忠彦 (NEC) 堀 敦 松下) (松下 松下 中村 孝 ローム) (ローム ローム 安藤 弥 三洋) (三洋 三洋 田中 研一 (シャープ シャープ) シャープ STRJ WS: March 4, 2003, WG6 ロードマップ関連の課題（１）： LSTP-Tr 3種類のトランジスタ のロードマップを作成 ・High Performance (HP) ・Low Operation Power (LOP) ・Low Standby Power (LSTP) 10000 1.E+01 Isd (HP) 1.E+00 約3倍の 違い Network 1/τ (HP) HP-Tr. 1.E-02 1/ τ (GHz) Digital AV Mobile computing LOP-Tr. 1000 1/τ (LSTP) LSTP-Tr. 約5桁の 違い Mobile Phone 消費電力 1.E-01 I sd,leak (µA/µm) 動作周波数 High-performance Server 100 2001 1.E-03 1.E-04 1.E-05 Isd (LSTP) 1.E-06 2003 2005 2007 2009 2011 2013 2015 STRJYear WS: March 4, 2003, WG6 2002 Update版で 版でLSTPのゲート長を変更 のゲート長を変更 版で 130nmノードのゲート長調査 140 LSTP Year of Production ‘01 ‘02 ‘03 ‘04 ‘05 ‘06 ‘07 DRAM ½ Pitch (nm) 130 115 100 90 80 70 65 Gate length (HP) (nm) 65 53 45 37 32 28 25 Gate length (LOP) (nm) 90 75 65 53 45 37 32 90 Gate length (LSTP) ( nm) 90 75 65 53 45 37 32 80 Gate length (LSTP) (nm) 100 90 75 65 53 45 37 130 ゲート長 (nm) LSTPのゲート長スケーリングを 2001 ITRSから1年後退 120 LOP 110 100 HP 70 大 ← オフ電流 → 小 (0.001nA) (10nA) (0.1nA) 2002 Update版 STRJ WS: March 4, 2003, WG6 2003年版 年版LSTP-Trに向けて に向けて 年版 ハイ-kゲート絶縁膜の導入時期を検討中 ハイ ゲート絶縁膜の導入時期を検討中 Isub GIDL Ioff = Isub + Ig + GIDL ∝1/Vth ∝1/exp(Toxphys) ∝1/Lg オフ電流の低減には、 １）しきい値を高く ２）ゲート酸化膜厚を厚く ３）ゲート長を長く、が基本 3 リークの 計算値 2002 Update版の リーク要求 1 2.5 2 10-2 1.5 10-4 10-6 1 この点以降で破綻 →2005年からハイk が必要 ‘01 ‘03 ‘05 ‘07 ‘09 ‘11 ‘13 ‘15 0.5 酸化膜換算膜厚 (nm) Ig ゲートリーク電流 (A/cm2) 102 0 年 STRJ WS: March 4, 2003, WG6 ロードマップ関連の課題（２）： DRAM DRAM技術ロードマップのアンケート調査と 2003年版への提案 目的 大手DRAM生産会社の技術ロードマップとITRS 2002のロードマップとの差異の評価 送付先 日、米、韓、欧の大手メーカー７社 STRJ WS: March 4, 2003, WG6 調査項目 1. DRAM half pitch (minimum feature size : F ) 2. Cell size : Acell 3. Cell area factor : a [ Acell = a F 2 ] Overall Table 4. DRAM Product (bit) : b PIDS Table FEP Table 5. Chip size : Achip 6. Area factor [ = Acell x b / Achip ] 7. Retention time 8. Storage Capacitance : Cs 9. Voltage of capacitor 10. Gate oxide thickness of cell transistor 11. Maximum word-line level 12. Effective electric field of gate insulator 13. Negative word-line use 14. Capacitor structure 15. Capacitor insulator material 16. Effective capacitor insulator thickness 17. Physical capacitor insulator thickness STRJ WS: March 4, 2003, WG6 アンケート結果と提案 （１） (1) DRAM half pitch 1000 (2) Cell size 1 ITRS2002 B 100nm @2003 C D 100 E F 65nm @2007 G Proposal 10 2000 2005 2010 2015 Cell size (um^2) Half Pitch (nm) A ITRS2002 0.1µ µm2 @2003 A B C 0.1 D 0.06µ µm2 @ITRS E F 0.01 G 乖離大 Proposal 0.001 2000 2005 2010 2015 2020 一社のみがITRS 2002より早い計画 2社目は、ほぼITRSと同じ 一社のみがITRS 2002より早い計画 2社目は、ほぼITRSと同じ 提案 （二番手ルール） 2002-2007 2002年版と同じ 2008- 1年遅れ 提案 2002-2011 1年遅れ 2012- 2-3年遅れ STRJ WS: March 4, 2003, WG6 アンケート結果と提案（２） （3） Cell area factor 6F2@ 2005 10 （4） Capacitor絶縁膜厚 10 ITRS2002 4F2@ 2016 6 4 B C D 6F2@ 2003 E F 4F2@ 2 G 2013 Proposal 0 2000 2005 6F2の導入 ITRS2002 2003年 4F2の導入 ITRS2002 2013年 2010 2015 2020 提案 2005年（2年遅れ） 提案 2016年（3年遅れ） STC DRAM storage cell dielectric(nm) Cell Area Factor : a A 8 ITRS2002 1nm@ 2007 1 2 1 3 1nm@ 2004 4 5 0.1 Proposal 乖離大 0.01 2000 2005 2010 2015 2020 Teff 1nm以下の絶縁膜の導入 ITRS2002 提案 2004年 2007年（3年遅れ） Teff 0.2nm以下の技術は不透明 STRJ WS: March 4, 2003, WG6 PIDSからの からの2003年版 年版DRAM-RMへの提案 への提案 からの 年版 • DRAM ハーフピッチ – 2008年までは、2002年版を踏襲 – 2010年以降は、1～2年遅延 • セルサイズ& セルエリアファクタ – 6F2の登場は2年の遅れ ⇒セルサイズ大 ⇒チップサイズ大 • Capacitor絶縁膜厚 – 1nm以下の絶縁膜導入は2007年（3年遅れ） – 0.2nm以下絶縁膜導入は不透明 ⇒ セルサイズのシュリンクシナリオの遅れの要因 （Cs 25fF確保困難） STRJ WS: March 4, 2003, WG6 今後のスケーリングの課題について調査 ・トランジスタ特性： → オン電流の低下 ・混載SRAM： → しきい値バラツキの増大 ・アナログ混載： → ノイズの増大 20 nm ・ソフトエラー： → 中性子Soft Error Rateの増大 STRJ WS: March 4, 2003, WG6 スケーリングの課題：オン電流が減少 今後は新材料/構造/効果の導入へ 14 Lg:70-100nm 12 Ion (2002 ITRS)10 1000 900 800 Tox 40-50 nm Ion(学会 学会) 学会 700 600 30-35 nm 6 Vdd 4 15-20 nm 500 400 400 8 300 200 100 80 60 2 40 ゲート酸化膜厚, Tox (nm) 電源電圧, Vdd (V) オン電流, Ion (µA/µm) 1100 0 20 テクノロジノード (nm) ［学会発表から抽出］ STRJ WS: March 4, 2003, WG6 スケーリング以外の新規テクノロジで オン電流増大を図る試みが重要 オン電流 ∝ （Vs） x （1/Tox） x （Vdd - Vth - ΔV） Substrate Strain control Multi-Tox High-k Metal gate Multi-Vth Multi gate oxide Strain control High-k Gate oxide Metal gate 1.0nm(UHS) 1.8nm (LSTP) 3nm (I/O) Multi Vth 0.1V (UHS） 0.3V (STD) Substrare STRJ WS: March 4, 2003, WG6 例１） 基板面方位によるオン電流増大 ●電流の流れる結晶方位によるキャリア速度の改善 ◎目的 ・結晶内のキャリア流れる方位による速度向上の活用を図る ◎結晶方位の使い方の分類 ・主面の面方位 ： （１００）、 （１１０）、 （１１１） ・オリフラの方位（ウエハ面内での回転） ： ＜１１０＞、 ＜１００＞ ●1999年、三菱よりオリフラの回転の結果を報告 ●2001年、東北大学大見研より（１１０）面ウエハの活用を報告 ●2002年、東芝より（１１０）面ウエハでGmの向上を報告 ●2002年、富士通より＜１００＞オリフラStrained SiGeの報告 STRJ WS: March 4, 2003, WG6 例２） Tox薄膜化によるオン電流増大 薄膜化によるオン電流増大 例２） ◎目的 ・薄膜化によるゲートリークを抑えながらゲート容量の増大を図る ◎比誘電率の大きい材料の導入 ・酸化膜から窒化酸化膜へ ・さらにhigh-k材料の導入へ 材料の導入へ ・さらに Niwa-san @ Matsusita ◎課題 ・窒化によるNBTI信頼性の低下 ・窒化による 信頼性の低下 ・high-k材料導入による移動度の低下 ・ 材料導入による移動度の低下 ・high-k材料と ・ 材料とSiとの反応を抑える 材料と との反応を抑える 界面層の制御 ・high-k材料の耐熱性 ・ 材料の耐熱性 STRJ WS: March 4, 2003, WG6 ハイkによるゲート絶縁膜の薄膜化 ハイ によるゲート絶縁膜の薄膜化 ゲートリーク特性 2) ゲートリーク電流 (A/cm ゲートリーク電流 断面TEM像 像 断面 (Poly-Si/HfO2/Si-sub.) 10 4 SiO2 10 2 10 0 2.5 nm 2.7 nm nMOS pMOS 10 -2 10 -4 10 -6 -3 2.7nm 2.3nm HfO2 -2 -1 0 1 2 3 ゲート電圧 (V) ゲート電圧 STRJ WS: March 4, 2003, WG6 混載SRAM 混載SRAMセルサイズのトレンド SRAMセルサイズのトレンド LOP 2 10.00 LSTP 1.11 µm SRAM Cell Size ( µm ) 100.00 1.00 0.90 µm 0.10 0.01 10 100 1000 Sub-1µm2 SRAM Cell for 90 nm node Technology Node (nm) STRJ WS: March 4, 2003, WG6 スケーリングの課題：V スケーリングの課題： thバラツキの増大 近接トランジスタ（Tox・L・Wが同一と仮定）においても チャネル不純物分布のゆらぎによってVth差が生じる[1] [1]T.Mizuno, et al, IEEE T-ED vol.41, p.2216, 1994. 1 0.75 σ（Vth）＝ 2 q ・εSi0.25・εox-1・φB0.25・Tox・N0.25・(Leff・Weff)-0.5 （電界一定スケーリングファクタ ： k-1・k0.25・ k1 ＝ k0.25 ） Vth σ(Vth) Log σ(Vth) σ(Vth) Gaussian Tox Log N 1 / L・W STRJ WS: March 4, 2003, WG6 SRAM セルTrの セル のVthバラツキの予測 Node V dd nm V µ m -1 mV･ µ m (L･W) -0.5 A 4 σ exp. (V th ) mV 130 1.2 90 1 65 0.9 45 0.8 32 0.7 22 0.6 7 4.6 129 10 4.3 172 14 4.1 230 20 4 320 28 4 448 40 3.9 624 σexp. (Vth) ＝ A・ (L・W)-0.5 STRJ WS: March 4, 2003, WG6 スケーリングの課題：ノイズの増大 アナログ混載SoCの スケーリングの問題点 アナログ混載SoCの規模推移 大規模化 98年 10k 1k 93 90 85 ■ アナログ回路に影響する主要ノイズ - フリッカノイズ（1/f ノイズ） - 熱雑音 SN劣化 - 基板ノイズ 100 80 SN (dB) アナログ素子数／チップ 100k 100 ~ ~ 100 10k 100k 1M ゲート数／チップ 10M ｵｰﾃﾞｨｵ 機器の 要求 90 Scalingした場合 80 70 1k Scalingしない場合 0 50 100 150 200 Lg(nm) generation STRJ WS: March 4, 2003, WG6 スケーリングの課題：中性子ＳＥＲの増大 ソフトエラーを引き起こす放射線： １）α線 ２）熱中性子（Ｂ１０の捕獲反応） ３）高エネルギー中性子 核破砕反応 核破砕反応 宇宙線中性子 2次イオン プロセスでの改善可能 ？ 銀河系中心からの超高 エネルギー重イオン線 ～500km Si原子核 Si原子核 電離層 層間絶縁膜 層間絶縁膜 ～ メタル配線 7fm 核外への 核子（p,n） 放出 50km 20km 海面 ストアノード 励起残留 励起残留 原子核 原子核 p-Sub 大気との核反応 大気との核反応 成層圏 対流圏 磁気 北極 大気シャワー 大気シャワー 地球 地球 ゲート電極 空乏層 p ウェル 太陽磁場の磁力線 素子分離膜 蒸発軽イオン （D,T,α,..) 残留核 （Mg, Al, Na,...＞100 ｿﾌﾄｴﾗｰ LSIｿﾌﾄｴﾗｰ LSIｿﾌﾄｴﾗｰ 核種) 伊部 他： 応用物理 第７０巻１１号 ｐ．１３０８－１３１２ 地球磁場の磁力線 STRJ WS: March 4, 2003, WG6 ＳＥＲに対するスケーリングインパクト スケーリング： 微細化、低電圧化 ＋要因 メモリサイズ縮小による実効断面積減少 －要因 臨界電荷量減少 ２次イオンによるマルチビット不良 メモリ集積度増大 オンチップメモリの使用比率増大 中性子ＳＥＲに関する定量データ不足 高精度高能率な試験方法標準化必要 スケーリングに関わる精査必要 STRJ WS: March 4, 2003, WG6 まとめ： PIDSの展望 の展望 まとめ： スケーリング/新材料/新構造フェーズ 混載フェーズ 個々のデバイスの高性能化で システムを高性能化 高機能化で システムを高性能化 Analog CMOSベース のデバイス Logic SoC SRAM DRAM FLASH Fujitsu is NO 1 FR20 新探求 デバイス 新概念で高機能化 STRJ WS: March 4, 2003, WG6 新探究デバイス --- Emerging Research Devices (ERD) --平本俊郎 東京大学生産技術研究所 ・目的：ロードマップの延長上あるいはロードマップを越える 目的：ロードマップの延長上あるいはロードマップを越える 新概念の研究・発明を加速 ・状況：2002年 年Updateでは変更なし． では変更なし． 状況： 現在2003年版に向けて活動中 年版に向けて活動中 現在 ・分類：ノンクラシカル 分類：ノンクラシカルCMOS ：ノンクラシカル メモリ/ストレージ メモリ ストレージ 新ロジックデバイス 新アーキテクチャ STRJ WS: March 4, 2003, WG6 ERDの検討状況 の検討状況 １．Short Term (2011 – 2016) １． ・ ・ノンクラシカルCMOS ノンクラシカル ・メモリ ・メモリ&ストレージ メモリ ストレージ Æ 値，移動度，Ionなどの などのTr.の特性改善 S値，移動度， 値，移動度， などの の特性改善 Æそれぞれに技術の性能を数字で表す． それぞれに技術の性能を数字で表す． ２．Long Term (2016 – 2050) ２． ・ ・ Logic and Architecture (Non-CMOS) Æポテンシャルを考慮．課題と弱点を明記 ポテンシャルを考慮．課題と弱点を明記 ３．ワイヤレス技術（ アナログ，化合物半導体を含む） ３．ワイヤレス技術（RF/アナログ，化合物半導体を含む） ワイヤレス技術（ ・ロジック，メモリに次ぐテクノロジードライバー STRJ WS: March 4, 2003, WG6 ノンクラシカルCMOS（ （2001年版） 年版） ノンクラシカル r DEVICE CONCEPT APPLICATION/DRIVER ADVANTAGES SCALING ISSUES DESIGN CHALLENGES MATURITY TIMING BAND-ENGINEERED DOUBLE-GATE VERTICAL TRANSISTOR FINFET TRANSISTOR TRANSISTO SiGe or Strained Si Double-gate or surround-gate structure channel; bulk Si or (No specific temporal sequence for these three structures is Fully depleted SOI SOI intended) Higher performance, Higher transistor density, Lower power dissipation -Higher drive -Higher drive current current -Higher drive -Improved -Improved -Improved -Higher drive current current subthreshold subthreshold subthreshold slope -Compatible with Lithography slope slope bulk and SOI CMOS –Vt controllability -Improved short -Improved short independent Lg channel effect channel effect -Stacked NAND -Stacked NAND -Gate alignment -Si film thickness -Si film thickness -Si film thickness -High mobility film -Gate stack -Si film thickness -Gate stack -Gate stack thickness, in case of -Gate stack -Integrability -Process -Integrability SOI complexity -Worse short channel -Process -Process -Gate stack effect than bulk complexity -Accurate TCAD complexity CMOS -Integration including QM -Accurate TCAD -Accurate TCAD effect including QM including QM effect -Device characterization -Device characterization -PD versus FD -Device characterization -Compact model and -Compact model and parameter extraction parameter extraction -Applicability to mixed signal applications Development ULTRA-THIN BODY SOI Near Future STRJ WS: March 4, 2003, WG6 ノンクラシカルCMOS（ （2001年版） 年版） デバイス バンドエンジ ニアリング ゲート 極薄膜SOI 極薄膜 ゲート 縦型 ゲート n Si n n SiGe, ひずみSi ひずみ (バルク， バルク，SOI） ） バルク， 完全空乏型 SOI 課題 ゲート ゲート Si Si n Si n n コンセプト 利点 n n Si SiO2 ダブルゲート FinFET S値 値 ダブルゲートまたはサラウンドゲート 電流駆動力 電流駆動力 電流駆動力 電流駆動力 CMOS互換プロセス 互換プロセス リソに依存し S値 値 S値 値 ないLg ない 短チャネル効果 短チャネル効果 SOI膜厚 膜厚 ゲート電極 電子の流れ 薄膜の膜厚 ゲート電極 ゲート電極 ゲート電極 複雑なプロセス 複雑なプロセス 上下ゲート整合 SOI膜厚など 膜厚など STRJ WS: March 4, 2003, WG6 新メモリデバイス（ （2001年版） 年版） 記憶メカニズ ム MRAM 相変化メモリ ナノ浮遊 単電子・少数 分子メモリ ゲートメモリ 電子メモリ Gate Engineered barrier n WORD W mem or y nod e + + n Si R BIT デバイスタイプ 巨大磁 磁気トンネ 気抵抗 ル接合 導入時期 導入時期 - 2004 不揮発性 高速 Endurance 非破壊読出し OUM トンネルバリア ナノクリスタル - 2004 > 2005 不揮発性 高速 不揮発性 低消費電力 非破壊読出し SET 分子MEMS 分子 双安定スイッチ > > 2007 2010 高集積 高集積，電力 集積, 集積 Defect 消費電力 3D集積 Tolerannt STRJ WS: March 4, 2003, WG6 新ロジックとアーキテクチャ（ （2001年版） 年版） 新ロジックデバイス 共鳴トンネルFET， ，単電子トランジスタ，単一量子磁束， 共鳴トンネル 量子セルオートマトン，分子デバイス 新アーキテクチャ 三次元集積，量子セルラオートマタ，Defect Tolerant， ， 三次元集積，量子セルラオートマタ， 分子アーキテクチャ，非線形セルラネットワーク，量子計算 STRJ WS: March 4, 2003, WG6 2003年版 年版ERDデバイスのエントリー デバイスのエントリー 年版 エントリーの変更 ・ノンクラシカルCMOS ・ノンクラシカル - 別章へ：FDSOIとひずみ とひずみSi は残す) 別章へ： とひずみ (Ultra-Thin Body SOIは残す は残す ・メモリ(PIDS and FEP) ・メモリ - 別章へ： MRAMと とPhase Change Memory - 新規：キャパシタレス と量子メモリ 新規：キャパシタレス1T キャパシタレス DRAMと量子メモリ ・ロジック - 新名称：1-Dimensional 新名称： Structure? (CNTなどを含む） などを含む） ・アーキテクチャ - 新名称：スピントロニクス（ を含む） 新名称：スピントロニクス（RSFQを含む） スピントロニクス（ - 別章へ：ウェハボンディングによる 別章へ：ウェハボンディングによる3D集積化 ウェハボンディングによる 集積化 STRJ WS: March 4, 2003, WG6 ERDデバイスの評価基準 デバイスの評価基準 Proposed Technology Evaluation Summary Table Device Performance System concept Thermo stability CMOS compatability Operating Temp Gain Statistical Variation Scalability Risk Spin 1Dchannel SET QCA Molecular Optical STRJ WS: March 4, 2003, WG6
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