第二世代 PDP アドレスドライバ IC - 富士電機

富士時報
Vol.74 No.10 2001
第二世代 PDP アドレスドライバ IC
野口晴司（のぐちせいじ）
澄田仁志（すみだひとし）
川村一裕（かわむらかずひろ）
まえがき
図１プロセスフローの概略
薄型，軽量，高視野角などの商品価値を備えたカラー
埋込みエピタキシャル層形成工程
PDP（Plasma Display Panel）は，その低価格化が一般家
素子分離工程
庭用テレビとしての普及にとって大きな課題となっている。
また，BS（Broadcasting Satellite）ディジタル放送の開
ウェル形成工程
始により，ディジタルハイビジョン放送に対応した精細度
フィールド酸化工程
が PDP に求められている。
高性能・低価格 PDP の実現には，パネル技術のみなら
ゲート形成工程
ず，パネルを駆動するドライバ IC（Integrated Circuit）
の性能が寄与するところも大きい。そのため，ドライバ
ソース/ドレイン形成工程
IC に対しては高速スイッチング，低消費電力，高ノイズ
配線工程
耐量などといった高性能化とともに，低コスト化がこれま
で以上に強く要求されている。
富士電機では，第一世代 PDP ドライバ IC として誘電
（1）
体分離プロセスを用いたスキャンドライバ IC と，pn 接合
（2 ）
分離プロセスを用いたアドレスドライバ IC をすでに製品
化している。そして，この第一世代 PDP ドライバ IC の
るが，今回改めて最適化を行った。また，フィールド酸化
性能とコストをしのぎ，高性能・低価格 PDP の実現に大
工程，ゲート形成工程についても既存プロセスをベースに
きく貢献する次世代 PDP ドライバ IC の開発に取り組ん
改良を加え，さらに二層配線プロセスを採用し（既存機種
でいる。今回，第二世代 PDP アドレスドライバ IC とし
は一層配線）
，チップサイズの縮小を図った。これらの結
て，pn 接合分離プロセスを用いた動作電圧 70 V のアドレ
果，目的のデバイス特性とチップサイズ縮小とを両立する
スドライバ IC を開発した。
ことができた。
本稿では，この第二世代アドレスドライバ IC について，
デバイス技術
デバイス・プロセス技術の概要と IC の特性について紹介
する。
高耐圧デバイスとして，70 V のスイッチング動作を保
プロセス技術
証する横型の n チャネル MOSFET（Metal Oxide Semiconductor Field Effect Transistor）
（NMOS）と p チャネ
今回紹介する第二世代 PDP アドレスドライバの開発に
ル MOSFET（PMOS）を開発した。両デバイスともに IC
あたり，既存機種よりさらなる低価格化を実現するために
のチップ面積縮小を目的として，単位素子面積あたりの電
低オン抵抗化と素子分離領域の縮小を図った。図１にプロ
流駆動能力向上を達成している。また，制御回路用デバイ
セスフローの概略を示す。1 μm ルールのロジックプロセ
スとして，IC の 40 MHz 動作を可能とする CMOS（Com-
スをベースとしており，図の網かけ部が既存機種から今回
plementary MOS）用デバイスも開発した。このデバイス
改良した工程である。埋込み拡散型エピタキシャルウェーハ
は 12 V 以上のドレイン - ソース耐圧を有している。ここ
を使った pn 接合分離プロセスは既存機種から採用してい
では，高耐圧デバイスについて概説する。
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野口晴司
澄田仁志
川村一裕
CMOS，高耐圧 MOS のプロセス
高耐圧デバイスの開発に従事。現
CMOSIC の開発に従事。現在，松
開発に従事。現在，松本工場 IC
在，松本工場 IC 開発部。工学博
本工場 IC 開発部。
開発部。
士。電気学会会員。
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高温高電圧長期印加試験（HTRB 試験）を実施した。印
加電圧は 70 V，試験温度は 150 ℃である。図３に，NMOS
３.１高耐圧デバイス
と PMOS の定格電流値における印加時間変化を示す。両
３.１.１電流・電圧特性
PDP ドライバ IC では，高耐圧デバイスによって構成さ
デバイスとも 2,000 時間の印加に対して初期電流値は変化
れた出力回路がチップ面積の 50 ％以上を占めるため，チッ
していない。また，図示してはいないが，耐圧値も変化し
プ面積縮小には高耐圧デバイスの占有面積縮小が必須（ひっ
なかった。このように，HTRB 試験によるデバイス特性
す）となる。
の変化は現れず，デバイスの品質に問題がないことを確認
図２に，今回開発した NMOS と PMOS の電流・電圧波
した。
形を示す。素子の低オン抵抗化による活性領域の面積縮小
カラー PDP ドライバ IC への適用
と，分離領域の形成方法改良による分離領域のスリム化に
より，単位素子面積あたりの電流駆動能力を向上させてい
る。低オン抵抗化に対しては下記のアイテムから取り組み，
今回新規に開発した特徴あるプロセス・デバイスを適用
し，カラー PDP アドレスドライバ IC を開発したので以
素子に複雑な構造を導入することなく実現した。
（1）ドレイン層形成方法の改良による耐圧と電流駆動能力
下に紹介する。
のトレードオフ特性改善
（2 ）チャネル領域形成方法の改良によるチャネル抵抗の低
４.１概要
この IC の概要は下記のとおりである。
減
（3）素子平面構造の改良とデバイスパラメータの最適化に
（1） 128 ビット高耐圧プッシュプル出力
，＋
（2 ）高耐圧出力：85 V（最大）
−30 mA（標準）
よるセルサイズの縮小
（ 3）
なお，NMOS ではリサーフ効果によるドレイン層の高
（3）高耐圧出力高速スイッチングスピード
（4 ）高速データ転送：40 MHz（データ取込み時最大）
不純物濃度化も図っている。
３.１.２信頼性特性
26 MHz（カスケード接続時最大）
デバイスの品質を確認するため，デバイス単体に対して
図３高耐圧デバイスの電流特性に対する HTRB 試験の結果
図２高耐圧デバイスの電流・電圧波形
1.2
電流変化量（初期電流値との比）
ドレイン - ソース電流（mA）
80
70
60
50
40
30
20
10
0
0
1.0
0.8
0.6
0.4
0.2
0
0
20
40
60
ドレイン - ソース電圧（V）
500
80
1,000
1,500
印加時間（h）
2,000
（a）PMOS
（a）PMOS
1.2
電流変化量（初期電流値との比）
ドレイン - ソース電流（mA）
60
50
40
30
20
10
0
0
40
60
20
ドレイン - ソース電圧（V）
（b）NMOS
80
1.0
0.8
0.6
0.4
0.2
0
0
500
1,000
1,500
印加時間（h）
2,000
（b）NMOS
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（5） 3.3 V CMOS 入力インタフェース
電圧においては約 1/2 の低オン抵抗を実現した。この特性
（6 ） 4 ビットデータ入出力ポート
は IC の発熱に関係する特性であるが，チップサイズにも
（7） 32ビット双方向シフトレジスタ 4 回路
大きく影響する特性で，従来製品に対し小型化したうえで，
この特性を実現することができた。
（2 ）静止時消費電流
４.２回路構成
図４にこの IC のブロック図を示す。
静止時消費電流においては，レベルシフト回路の改良に
回路構成としては，3.3 V CMOS 入力インタフェースを
可能にする入力バッファ回路，32ビット× 4 回路の双方向
より，従来製品 6.6 mA に対し 5 μＡ以下を実現した。
（3）スイッチングスピード
シフトレジスタ回路，128 ビットラッチ回路，全高耐圧出
PDP の高精細化には必須条件となる高速スイッチング
力 H/L/Z（High/Low/High Impedance）制御用のゲート
スピードとしては，微細加工技術によるロジック回路の高
回路，低消費電流レベルシフト回路，128 ビット高耐圧プッ
速化，レベルシフト回路の改良による高耐圧出力の高速化
シュプル出力回路から構成されている。
を実現することができた。
さらに特徴となる特性としては，高速なスイッチングス
４.３特徴と従来機種比較
ピードを持つ回路においても，図６のように伝達遅延時間
４.３.１チップサイズ
をコントロールすることにより，L から H に変化する出力
図５にこの IC のチップ写真を示す。
と H から L に変化する出力の H 期間が重ならないように
この IC は，新規に開発された低オン抵抗デバイスの採
用，微細加工プロセスの採用，高耐圧出力の多出力化（従
来製品64出力に対し，128 出力化を実現）などにより，１
出力あたりのチップ面積で，従来比の約 61 ％に小型化す
ることができた。
４.３.２代表特性
従来製品とこの IC の代表特性比較を表１に示す。
表１代表特性比較
条件・適用
従来機種
開発機種
単位
高耐圧
V OH DO
H 出力電圧
I OH＝−30 mA
64.0
64.8
V
高耐圧
L 出力電圧
V OL DO
I OH＝30 mA
5.0
2.2
V
I CC
ロジック電源電流
6.6（mA）
I DD
高圧電源電流
6.6（mA）
項目
（1）高耐圧 H/L 出力電圧
H 出力電圧においては従来製品と同等の特性で，L 出力
静止時
消費電流
最大
クロック
周波数
図４ブロック図
VDL
伝達
遅延時間
VDH
入
力
端
子
シ
フ
ト
レ
ジ
ス
タ
回
路
ラ
ッ
チ
回
路
ゲ
ー
ト
回
路
レ
ベ
ル
シ
フ
ト
回
路
GNDH
高
耐
圧
出
力
端
子
A
1.0
1.0
A
単体
40.0
50.0以上
MHz
カスケード接続
40.0
50.0以上
MHz
t pdHL
ロジック出力
19.0
14.2
ns
t pdLH
ロジック出力
22.4
15.3
ns
t pHL
高耐圧出力
91.8
55.8
ns
f CLK
t pLH
高耐圧出力
156.0
130.0
ns
出力
立上り時間
tr
高耐圧出力
146.0
52.3
ns
出力
立下り時間
tf
高耐圧出力
113.0
75.6
ns
DO1
入
力
バ
ッ
フ
ァ
回
路
記号
〈注〉特に指定のない限り， T j ＝25℃， V DL ＝5 V， V DH ＝70 V
DO128
図６高耐圧出力波形
ロジック
出力端子
出力切換信号
t pHL
tf
L出力への立下りが
遅いと，誤発光する
可能性がある。
H 出力
図５チップ写真
立下り出力
L 出力
t pLH≒t pHL＋t f（H 期間が重ならない）
立上り出力
t pLH
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tr
H 出力
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し（tpLH ≒ tpHL ＋ tf）
，誤発光を防止するものである。PDP
ものを開発しなければならない。富士電機では今後も，よ
は，ある期間においてデータドライバがＨ出力しているビッ
り高性能のドライバ IC をより低コストで実現するための
トのみが発光書き込みされる。したがって，発光させたく
デバイス・プロセス技術を確立し，特徴ある PDP ドライ
ないビットは，すばやくＬ出力に立ち下がっていることが
バ IC をタイムリーに開発していく所存である。
望ましい。
参考文献
あとがき
（1） Sumida, H. et al．Circuit Design and a High Voltage
Device for an Advanced PDP Scan Driver IC．The 6th
本稿では，pn 接合分離技術を用いて開発した第二世代
PDP アドレスドライバ IC の概要について，プロセス・デ
バイス技術とあわせて紹介した。
PDP では，民生用テレビとしての普及を確実なものと
することから，一層の高性能化と低価格化が取り組まれて
International Display Workshop．1999，p.739- 742．
（2 ）重田善弘，多田元．カラープラズマディスプレイドライバ
IC．富士時報．vol.69，no.8，1996，p.426- 429．
（3） Appels, A. et al． High Voltage thin Layer Devices
（Resurf Devices）
．IEEE IEDM．1979，p.238- 241．
いる。このため，PDP ドライバ IC もこの流れに合致した
解説
高調波規制
電力系統に各種電子機器が接続される場合，多くの
際規格である IEC555-2 が1982年に発行された。現在
機器で高調波電流が発生する。それぞれの機器で発生
は数回の修正などを経て，IEC61000-3-2 が適用され
する高調波電流はそれほど大きいものではない。しか
ている。
し，各種機器が普及しその数が増加すると，全体では
日本国内の場合，この国際規格に基づき，1994年に
非常に大きなものとなる。この高調波電流により，電
通商産業省（現在の経済産業省）資源エネルギー庁か
源電圧にひずみが発生し，電力系統の設備やこれに接
ら「家電・汎用品高調波抑制対策ガイドライン」が発
続される各機器の動作に影響する場合がある。
行された（その後，数回の改訂が行われている）
。こ
この増加する高調波電流を抑制するため，家庭用な
のガイドラインに基づき，おおむね1996∼97年ごろか
どの一般の機器に関しては，それぞれの機器から発生
ら，業界ごとの自主規制により高調波電流に対する規
する高調波電流の限度値や測定方法などを定めた，国
制が運用されている。
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＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する
商標または登録商標である場合があります。

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