LSI設計の基本ディジタル回路天野英晴 ASIC (Appplication Specific IC)   機能目的型のＩＣ実装方法     ゲートアレイセルベースドフルカスタム CPU、メモリ、I/O、専用ハードウェアを実装したシステムＬＳＩ(SoC: System on-a Chip)   携帯電話、情報家電、ネットワーク制御等様々な分野で用いられる。日本の半導体産業の主力製品（フラッシュを除き）初期のゲートアレイの構造 … … … … … … … I/O Pad ゲート領域配線領域 SOF(Sea Of Gates) … … … … … … … … … … I/O Pad ゲート領域配線領域 SOGの例（FPU：Rohm 0.6μ） Embedded Array  ASICを作る意義    大量生産時のコストの安さ高速、高集積度 Embedded Arrayとは？  メモリやCPUなどのあらかじめ設計されたレイアウトを使うことができるゲートアレイ Embedded Array RAM CPU … Random Logic Embedded Arrayの設計（１）RTL設計、Coreの決定ＶＨＤＬ，Verilog ＨＤＬによる設計標準シミュレーションツールによりシミュレーション RTL(Register Transfer Level)シミュレーションバグ (Cadence Verilog-XL, Mentor Qhsim）機能レベル設計を決定、使用Embedded Coreを決定 Embedded Arrayの設計（２）  Embedded Coreと機能レベル設計がかたまれば、フロアプランを並行して進めることができる Wafer Sign Off （Embedded Coreの配置を決めること）拡散層の設計が可能になる Embedded Arrayの設計（３） HDL記述（Gold記述）ベンダーから合成ライブラリの提供 Critical Path Error 論理合成、圧縮 Synopsys社Design Compiler 面積超過ベンダーからシミュレーション用ライブラリの提供標準シミュレーションツールによる仮遅延シミュレーション X問題 Embedded Arrayの設計（４）  合成したネットリストを提出（1st Data In）  ベンダ側でクロックツリー、Jtag等を付加配置・配線（ベンダー側で行う場合と自分で行う場合がある） Back Annotation：配線遅延データを設計ファイルにフィードバックすること Critical Path Error Embedded Arrayの設計(5)  テストベクトル作成、提出      RTL設計時から行う必要がある実負荷シミュレーション後のネットリスト提出（２ nd Sign Off）サンプル出荷サンプルテスト量産ルータチップ内部レイアウト図 RDTルータチップパッケージ MBP-lightのレイアウト MBP-lightの外観スイッチチップとMBP-lightを用いて作った並列計算機ＪＵＭＰ－１システムLSI チップセンサ Analog FPGA コアプロセッサコア DRAM    SRAM 様々なコアが混載プロセッサはコアに過ぎない。消費電力、コスト、他のブロックとの接続のしやすさが場合によっては性能より重要ハードウェア処理部コアプロセッサ Martini の諸元デザインルール 0.14μm ダイサイズ 272.91mm2 メモリ総量 538KB I/O 伝送周波数 RHiNET-2,3/SW 800MHz OIP-SW 250MHz 内部動作周波数コア部 66MHz DIMM ホストI/F 133MHz スイッチI/F 125MHz パッケージ 784 BGA ASIC版 NIC   コントローラに専用ASICを開発 PCI bus/ DIMM slot Martini SO-DIMM 光インタコネクション ASICを用いて製作したＰＣクラスタRHiNET セルベースド設計       小規模なゲート、大規模なIPの全てが自由な位置に配置可能そうはいっても、ゲートはやはり並べて配置する配置、配線を設計者が制御する必要がある 90nmより進んだプロセスでは、Embedded Arrayでは高い性能を得ることが難しくなり、セルベースド設計に移行せざるを得ない SoC(System on-a Chip)は主にセルベースド設計配置、配線操作のオーバヘッドの増大 System on a Chip (SoC) 組み込み CPU アクセラレータ特定の性能だけ要求されるのならば、その部分を強化するアクセラレータを装備すれば高い性能価格比が得られるオンチップバスオンチップネットワーク RAM I/O I/O 専用ハードウェアを装備するのが最も基本的なＳｏＣ専用ハードウェアによるアクセラレータ要求分析ハードウェア/ソフトウェア協調設計の流れ上流の設計技術、高位合成などの発達下流の設計コスト増大の問題システム仕様ハードウェア、ソフトウェア切り分けハードウェア仕様ハードウェア機能合成ハードウェアソフトウェア仕様インタフェース生成インタフェース組み合わせ、協調検証システムプログラム生成プログラムセルベースド設計  合成したネットリストを作成（ここまでは Embedded Arrayと同じ）バックエンド：このステップが大変！配置・配線クロックツリー生成ホールドタイム合わせルールチェック、密度チェック Back Annotation：配線遅延データを設計ファイルにフィードバックすること Critical Path Error セルベースド設計     バックエンド（配置・配線）以降の負担が大きい 65nm以降、日本の半導体は低リークプロセスが主流となり、性能はイマイチ（FPGAの倍程度） FPGAでできることは、FPGAでやった方が良い動的リコンフィギャラブルプロセッサMuCCRA   パワーゲーティングを施したCPU Geyser   パワーゲーティングが目的なので、、超低消費電力Silent Mega Array   FPGAのライバルなので、、電力測定が目的なので、、三次元ワイヤレス接続MuCCRA-Cube  三次元ワイヤレス接続を持つ立体コンピュータ動的リコンフィギュラブルプロセッサMuCCRAの改良版レイアウト PE MULT CONF MEM MuCCRA-2 Floor Plan [ASSCC07] •ASPLA’s 90nm •2.5mmX2.5mm (Core: 1.5X1.5) 16 ＭｕＣＣＲＡ－３フロアプラン[ERSA09][FPT09] コンテキストメモリの深さ：32 Core Density:86% メモリ比率:19.4% チップ:2.1mmX4.2mm 工数：3-4人1.5カ月-2カ月 32 配線後 Geyser-1 e-shuttle 65nm  Vdd=1.2V 4.2 mm Shifter ALU MULT DIV リークモニタチップの積層の写真 Inductive-Coupling PE PE Link PE PE Down PE PE PE PE PE PE PE PE PE PE PE PE Inductive-Coupling Up Link 2.5mm Four Stacked Chips on a PCB Board Technology: 90nm, Chip Thickness: 85mm, Glue: 10mm 5.0mm Data Memory 今後の授業との関連計算機構成同演習 LSI設計の流れディジタル回路コンピュータアーキテクチャ VLSI設計演習 SoC設計論 4年春 Verilogによる設計演習レイアウト演習大学院 Cレベル設計システム設計外部講師 SoC設計演習大学院 Cレベル設計システム設計演習早稲田で他の大学生と一緒にやるシステムLSI特論大学院電子工学科黒田先生