9．CMOS LSIレイアウト CMOSの構造を今までは断面図として理解していた 今回は上から見た図を理解し、実際にどのように半導体 上に作られるかを理解する LSI設計の常識を学ぶ 今日は松谷宏紀専任講師が優しく教えてくれるよ。 演習1 • ダウンロードした74AC00の規格表で電源電 圧が2.0Vの時のノイズマージンを計算せよ – CMOS同士の接続では入力電流は小さい – ワーストケースデザイン（最悪の場合を考えた設 計）をせよ – CMOS同士の接続なので50μAのところを見れば よい – VOH=1.9V, VIH=1.5V Hレベル 0.4V – VIL=0.5V, VOL=0.1V Hレベル 0.4V 演習 • 演習２ ７４ALS00のノイズマージンを計算せ よ – Hレベル：VOH=5-2=3V, VIH=2V 3-2=1V – Lレベル： VIL=0.8V, VOL= 0.5V 0.8-0.5=0.3V Lレベルは0.4Vを使っても良いが、TTLは CMOSと違ってLレベルではかなり大きな電流 が流れる可能性があるので、0.5Vと考えた方 が安全 電源電圧は通常５．０Vを使うので５VでOK 演習 • 演習３ 下の回路の最大遅延時間を求めよ 74ALS00 74ALS00 74ALS00もtpLH>tpHL (11ns > 8ns) このため、2×tpLH+tpHL=22ns+8ns=30ns 74ALS00 ポリシリコン n-MOSトランジスタの レイアウト 酸化膜 切断図 p-well n-substrate 上から見た図 酸化膜は見えない N-diffusion ポリシリコン p-MOSトランジスタの レイアウト 酸化膜 切断図 n-substrate 上から見た図 参加膜は見えない ｐ-diffusion Vdd Vdd A A Z Z GND GND CMOS インバータ p.28 p.30 例題2.3 ＮＯＲゲート 例題2.4 Ａ B C Ｚ Ａ B C Ｚ 演習2-1： p.56 (6) 対応するCMOS回路を描き、対応するブール代数を求めよ Ａ B C Ｚ ディジタル回路のレイアウト • フルカスタム – 全ゲートのサイズ、配置を自由に設定 – 自動レイアウトツールが使えない – 高速動作が必要な回路などの特殊な設計法 • セルベースド – 高さの揃ったセルで様々な論理ゲートを一式用意する – 自動配置配線が可能 – 現在のLSIの設計の主流 • ゲートアレイ – 拡散層、ポリシリコンのゲートは既に用意されている – 配線層のみレイアウト – 効率が悪いため、最近はあまり使われない 初期のゲートアレイの構造 … … … … … … … I/O Pad ゲート領域 配線領域 SOG(Sea Of Gates) … … … … … … … … … … I/O Pad ゲート領域 配線領域 SOGの例（FPU：Rohm 0.6μ） Embedded Array • ASICを作る意義 – 大量生産時のコストの安さ – 高速、高集積度 • Embedded Arrayとは？ – メモリやCPUなどのあらかじめ設計されたレイア ウトを使うことができるゲートアレイ Embedded Array RAM CPU … Random Logic ルータチップ内部レイアウト図 RDTルータチップパッケージ MBP-lightのレイアウト MBP-lightの外観 スイッチチップとMBP-lightを用いて作った並列計算機ＪＵＭＰ－１ ハードウェア処理部 コアプロセッサ Martini の諸元 デザインルール 0.14μm ダイサイズ 272.91mm2 メモリ総量 538KB I/O 伝送周波数 RHiNET-2,3/SW 800MHz OIP-SW 250MHz 内部動作周波数 コア部 66MHz DIMM ホストI/F 133MHz スイッチI/F 125MHz パッケージ 784 BGA ASIC版 NIC • コントローラに専用ASICを開発 • PCI bus/ DIMM slot Martini SO-DIMM 光インタコネクション ASICを用いて製作したＰＣクラスタRHiNET セルベースド設計 • 小規模なゲート、大規模なIPの全てが自由な位置に配 置可能 • そうはいっても、ゲートはやはり並べて配置する • 配置、配線を設計者が制御する必要がある • 90nmより進んだプロセスでは、Embedded Arrayでは 高い性能を得ることが難しくなり、セルベースド設計に移 行せざるを得ない • SoC(System on-a Chip)は主にセルベースド設計 • 配置、配線操作のオーバヘッドの増大 System on a Chip (SoC) 組み込み CPU アクセラレータ 特定の性能だけ要求されるの ならば、その部分を強化するア クセラレータを装備すれば高い 性能価格比が得られる オンチップバス オンチップネットワーク RAM I/O I/O 専用ハードウェアを装備する のが最も基本的なＳｏＣ 専用ハードウェアに よるアクセラレータ 要求分析 ハードウェア/ソフトウェア 協調設計の流れ 上流の設計技術、高 位合成などの発達 下流の設計コスト増大 の問題 システム仕様 ハードウェア、ソフトウェア 切り分け ハードウェア仕様 ハードウェア機能合成 ハードウェア ソフトウェア仕様 インタフェース生成 インタフェース 組み合わせ、協調検証 システム プログラム生成 プログラム System-CなどCレベル設計 フロントエンド設計 Verilog-HDL, VHDLなどハードウェア記述言語でRTL設計 論理シミュレーション 論理合成・圧縮 高位合成 バグ Synopsys社 Design Compiler 論理合成後のネットリスト バグ 論理合成後シミュレーション バックエンド 論理合成後ネットリスト バックエンド設計 フロアプラン 電源ネット生成 レイアウトツール Synopsys社IC Compiler Cadence社SoC Encounter 配置 クロックツリー生成 配線 最適化 エラー レイアウトデータ（GDS) DRC, LVS, ERC Formulation検証 実配線シミュレーション エラー セルベースド設計 • バックエンド（配置・配線）以降の負担が大きい • 65nm以降、日本の半導体は低リークプロセスが主流と なり、性能はイマイチ（FPGAの倍程度） • FPGAでできることは、FPGAでやった方が良い • 動的リコンフィギャラブルプロセッサMuCCRA – FPGAのライバルなので、、 • パワーゲーティングを施したCPU Geyser – パワーゲーティングが目的なので、、 • 超低消費電力Silent Mega Array – 電力測定が目的なので、、 • 三次元ワイヤレス接続MuCCRA-Cube – 三次元ワイヤレス接続を持つ立体コンピュータ 動的リコンフィギュラブルプロセッサMuCCRAの改良版レイアウト PE MULT CONF MEM MuCCRA-2 Floor Plan [ASSCC07] •ASPLA’s 90nm •2.5mmX2.5mm (Core: 1.5X1.5) 16 ＭｕＣＣＲＡ－３ フロアプラン[ERSA09][FPT09] コンテキストメモリ の深さ：32 Core Density:86% メモリ比率:19.4% チップ:2.1mmX4.2mm 工数：3-4人1.5カ月-2カ月 36 Double Back 配線終了後 配線終了後 半導体のスケーリング則 • 2005年くらいまで（90nm,65nmくらいまで） • プロセスサイズ(technology size):プロセス技 術が許す最小加工幅が1/kに – 集積度はｋの２乗 – スピードはｋ倍 – 電圧は1/k→ 電力がｋの２乗分の１ • ３年でプロセスサイズが７０％に減っていく 1.2→1.0→0.8→0.65→0.35→0.25→0.18→0. 13→0.09(90nm) スケーリング則の崩壊 • 90nm,65nm前後からの傾向 • 配線遅延の増大：スピードが向上しなくなる → プロセッサのクロック向上も限界に、、 • 電圧の限界：1.0Ｖ以下には下げるのが困難 • リーク電流の増大：電力が下がらなくなる • 3年で70％のペースが維持できなくなる。5、6年掛か る • しかし、集積度は相変わらず増大 • 現在28nmが最先端、21nmが準備中 1990年代：ＤＲＡＭ他メモリプロセスと論理プロセスとの 分離 2005年以降：高速プロセスと低電力プロセスに分離 演習2-2： （A＋B)・C のレイアウトを描け Ａ B C Ｚ
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