PowerPoint プレゼンテーション

ATN - Analog Technology Network – ISSCC2010報告
ISSCC2011報告（ＡＤＣ/ＤＡＣ関係第一報）
報告者：麻殖生（まいお）健二（ATN, 東京都市大学）
ＡＴＮからのその他の参加者：堀田教授（東京都市大）、中川准一氏
開催期間：２０１１年２月２０日～２４日（主セッション：2/21～23）
開催場所：ＵＳＡサンフランシスコ・マリオットホテル
ISSCC ( IEEE International Solid-State Circuits Conference )
■ 世界で最も権威のある最先端ＩＣ・LSI 回路技術の発表の場
■ １９５４年以来。２０１１年で５８回開催。（１９５５年：４セッション、内３セッションがアナログ）
■ 常に時代の先行指標を提供（１９９０年までのメモリ、マイコン技術、最近の通信用ＬＳＩ技術）
■ 今年のテーマ：“Electronics for Healthy Living”
■ 概要および動向：
－参加人数：約３０００人
－論文採択率：各国からの選りすぐりの投稿論文（６６９件）のうち、３２％（２１１件）が採択。
－発表件数比は、北米：ヨーロッパ：アジア＝３８％：２９％：３３％（次頁参照）
－発表機関：数年前までは企業主体。近年はＩＣの試作が容易になったため、大学の発表が激増。
－日本からの発表機関（筆頭者の所属機関で分類）
企業：東芝（７件）、ソニー（３）、ＮＥＣ（２）、日立（１）、ルネサス（１）、キャノン（１）
大学：東大（３件）、慶応（３）、東工大（１）、静岡大（１）、近畿大（１）
－発表は、通信・アナログ関係が約 1/2 、プロセッサ・メモリ関係が 1/4 、センサその他が 1/4 （次頁参照）
－ここ数年、テーマに沿った生体情報等のセンシングシステムの発表が目立つ。興味深い分野であるが、
かつてのビデオ等の民生応用や携帯等の通信応用のような大市場に育つか疑問。
出張報告者は、ここ２０年、ほぼ毎年参加し、とくに専門分野のアナログＬＳＩの技術動向を継続調査。企業退職後の最近５年
は、NPO/Analog Technology Network を介して調査結果を公開。
Copyright (C) 2005-2009 Analog Technology Network. All Rights Reserved
1
ATN - Analog Technology Network – ISSCC2010報告
ISSCC2011：分野別セッション数および地域別比率の推移
地域別発表件数の推移
100
その他
通信
アナログ
メモリ
ロジック
20
10
60
北米
ヨーロッパ
アジア（除、日本）
日本
40
20
0
20
11
20
10
20
09
20
08
20
07
発表年度
発表年度
１０年間隔
20
04
19
95
19
85
19
75
19
65
20
11
20
10
20
09
20
08
20
07
20
05
19
95
19
85
19
75
0
19
65
19
55
80
19
55
セッション数
30
ISSCCのセッション数推移
発表件数（％）
40
１０年間隔
１年間隔
・1980年代のメモリ、ロジック（マイコン等）の時代から
1990年代以降のアナログ、通信応用の時代へ。
・2005年頃から、バイオセンサ、ＭＥＭＳ、有機ＴＦＴ等、
のシリコン以外の分野の発表が顕著。
１年間隔
・1980年以前は、ほとんどUSAの発表。
・1980年代は、USA と日本が半々。
・1990年代以降は通信市場の進展でヨーロッパ勢が進出。
・2000年以降は、北米、欧州、アジアが均衡状態に！
・最近は、大学や公的研究機関の発表が激増している。
・今年（2011年）は、韓国が日本に並んだ。
・日本は東芝、ソニーが健在だが、従来世界のﾘｰﾀﾞｰｸﾗｽで
あった日立＋ルネサスは激減（半導体から撤退？したよう
に思えるほどである）。
・日本の大学は、東大、慶応がこの数年がんばっている。
Copyright (C) 2005-2009 Analog Technology Network. All Rights Reserved
2
ATN - Analog Technology Network – ISSCC2010報告
ISSCC2011： ADC / DAC分野
１．概要
・ADC/DACは全２７セッション中、２セッション（１６件）＋別セッション(数件）であり、昨年と同程度。
・ＡＤＣ・ＤＡＣ発表概要
- トピックス：ΔΣ方式が復活。従来、実現困難であった超高速（BW=125MHz)が45nmCMOSで出てきた。
- ここ数年の傾向：高速・高精度から、⇒低電力化・高効率化競争は変わらず。
- 回路方式：復活していた逐次比較方式が縮小。パイプラインとΔΣが主。
- プロセス：殆どが40nm~90nm CMOSプロセス適用。企業からの発表は130-180nm が多く、堅実。
- 大学、公的研究機関からの発表が昨年と同様多い。（５０％が大学からの発表）。
・発表機関の分布（ADC/DAC：１６件。筆頭者の所属機関で分類）
－地域別：北米=５, Europe=８, Asia= ３(日本０件、台湾１件、中国１件、イスラエル１件）
－機関別：大学・研究機関：８件、企業：８件
２．技術潮流
・ＡＤＣ用途：１９８０年代の民生応用 ⇒ １９９０年代の通信応用 ⇒ ２００８年頃から次世代応用模索の
時代へ！。（センサネット、バイオやＭＥＭＳ等の発表が増えているが本命になりうるか？）。
・ＡＤＣ方式：パイプラインやΔΣ方式は完全に成熟したが、高速分野対応へ舵取り。
有機薄膜トランジスタを使ったＡＤＣ・ＤＡＣの発表が増えつつある。
・ＡＤＣ性能： 2.6GS/s ADC等,高速応用が目を引いた。またBW=125MHzのΔΣは驚異的。
・ＤＡＣ：久しぶりに４件もの発表があった。光通信用26GS/s DACはCurrent steering方式、ｵｰﾃﾞｨｵ用はΔΣ。
３．日本の位置付け
・ここ数年、日本は凋落傾向にあり、ヨーロッパ、アメリカの大学の台頭が目立つ。
・世界的には大学や公的研究機関の発表が激増しているなか、日本は従来、企業ががんばってきたが今
年は０件。(別セッションでイメージセンサ内蔵ADCとして、静岡大学やソニーが各１件発表）。
・日本は、ＴＦＴ等の特殊素子やシステムチップに活路を見出そうとしているようだ。
Copyright (C) 2005-2009 Analog Technology Network. All Rights Reserved
3
ATN - Analog Technology Network – ISSCC2010報告
４．ＡＤＣ／ＤＡＣ主要発表論文
４．１ Session 10:Nyquist-Rate Converters（発表件数８件）
・パイプラインおよび逐次比較方式の発表が半々。
・2.6GS/s ADC や 56GS/s DACなど、超高速ＡＤＣ／ＤＡＣが高速通信応用として顕著。
・高速ADCはﾀｲﾑｲﾝﾀｰﾘｰﾌﾞで低電力化の傾向。
No.
方式
論文名
発表機関
10.1
A 480mW 2.6GS/s 10b 65nm
Interleaved
CMOS Time-Interleaved ADC with
SAR ADC
48.5dB SNDR up to Nyquist
NXP
Semicon.
オランダ
10.2
Interleaved
A 12b 1GS/s SiGe BiCMOS TwoPipeline
Way Time-Interleaved Pipeline ADC
ADC
TI
ｲｽﾗｴﾙ
10.3
Pipeline
ADC
An 800MS/s Dual-Residue Pipeline Broadcom
ADC in 40nm CMOS
オランダ
10.4
Pipeline
ADC
A 16b 80MS/s 100mW 77.6dB SNR
CMOS Piprline ADC
Analog
Devices
USA
10.5
SAR
ADC
A 0.024mm^2 8b 400MS/s SAR
ADC with 2b/Cycle and Resistive
DAC in 65nm CMOS
マカオ大
中国
SAR
ADC
A Resolution-Reconfigurable 5-to10b 0.4-to-1V Power Scalable SAR
ADC
10.6
10.7
Current A 12b 1.25GS/s DAC in 90nm
Steering CMOS with >70dB SFDR up to
DAC
500MHz
10.8
Current
A 56GS/s 6b DAC in 65nm CMOS
Steering
with 256x6b Memory
DAC
主要
応用
電圧
電力
FOM
プロセス
サイズ
内容、特徴
・10bit, 2.6GS/s, BW >5GHz, SNDR=48.5dB,
・54MS/s SAR ADC を48ケタイム補間
65nm
1.2/1.3/1.6V ・T/Hは４系統、１系統当り16ケのADCを駆動。内４ケは冗長
Cable TV
CMOS
性をもたせるために使用。
480mW
5.1mm^2
・ﾛｰｶﾙDACは非２進（DNL改善）のCurrent steering方式
・ゲインとオフセットはキャリブレーション
・12bit, 1GS/s, SNR=59dB(@500MHz),
0.18um
SiGe
3.3/1.8V ・4b x 4段構成。初段のみ２系統にして低電力化
BiCMOS
575mW
2.4mm^2
1/2.5V
・12bit, 800MS/s, SNDR=59dB,
40nm
105mW.
・5b + 3b + 2b x 5 の７段構成
ｲｰｻﾈｯﾄ
CMOS
0.18pJ/conv ・４系統ﾊﾟｲﾌﾟﾗｲﾝADCのﾀｲﾑｲﾝﾀﾘｰﾌﾞ
0.88mm^2
.
・16bit, BW=80S/s, SNDR=77.6dB(@10MHz),
・4b x 5段構成。初段SHAmpは省電力、低雑音化のため不使
180nm
?V
用。初段はMDAC用とADC用の２系統用意。
多CHｼｽﾃﾑ
CMOS
100mW
9.9mm^2 0.2pJ/conv. ・前２段は精度補正（工場で補正され、ｵﾝﾁｯﾌﾟﾒﾓﾘに書込み）
65nm
1.2V
CMOS
4mW
0.024mm^2 73fJ/conv.
0.4-1V
65nm
MIT
ｾﾝｻﾈｯﾄ
116-205mW
CMOS
USA
ﾒﾃﾞｨｶﾙﾓﾆﾀ
1050.21mm^2
22fJ/conv.
Chiao
90nm
1.2/2.5V
Tung 大
CMOS
128mW
台湾
0.83mm^2
Ciena
カナダ
*黄色：目を引いた発表
光伝送用
65nm
CMOS
0.24mm^3
1.1/2.5V
750mW
Copyright (C) 2005-2009 Analog Technology Network. All Rights Reserved
・８bit, ４00MS/s, SNDR=44.5dB
・2bit/ｻｲｸﾙ x 4 ｸﾛｯｸ　のＳＡＲ構成
・各種ｾﾝｻの精度対応の5-10bit可変SAR・ADC
・省電力のためﾛｰｶﾙDACは電荷再配分型
・12bit, 1.25GS/s, SFDR>70dB(@500MHz)
・上位6bit は current steering 型、下位6bitは２進荷重型
・ﾃﾞｰﾀ切換え時の過渡ノイズ軽減のために２つの工夫
・光送信用の6bit, 56GS/s, SFDR>30dBc(@27GHz)
・ﾃﾞｰﾀ入力は16ch x 6bit, 3.5Gb/s。内部のMPXで26Gs/sまで
ﾃﾞｰﾀﾚｰﾄを上げ、電流ＤＡＣの切換えで56Gs/s
・上位4bitはcurrent steering型
4
ATN - Analog Technology Network – ISSCC2010報告
４．２ Session 27: Oversampling Converters（発表件数：８件）
・成熟したΔΣ方式が復活。ADCは高速化志向。BW=125MHzは驚異的。
・久しぶりに高精度DAC（オーディオ用）の発表あり。ADＩやTIは不断にがんばっている。
*黄色：目を引いた発表
No.
方式
27.1
ΔΣ
ADC
27.2
ΔΣ
ADC
27.3
ΔΣ
ADC
論文名
A 4GHz CT ΔΣ ADC with 70dB
DR and -74dBFS THD in 125MHz
BW
An 8mW 50MS/s CT ΔΣ
Modulator with 81dB SFDR and
Digital Background DAC
Linearization
A Third-Order ΔΣ Modulator
Using Noise-Shaped Bidirectional
Single-Slope Quantizer
発表機関
主要
応用
NXP
・GSMの
45nm
Semicon. baseband用 CMOS
オランダ・HDﾋﾞﾃﾞｵ用 0.9mm^2
ULM大
ドイツ
Oregon
州立大
USA
1.1/1.8V
256mW
0.7pJ/s
・BW=125MHzはΔΣでは世界最速, fck=4GHz, SNDR=65dB
・３次連続型４bit。２つのfeedforwordおよび1つのfeedback
ループで高周波安定性と低ノイズ化。
・速度ネックとなるlocal-ADCの入力容量を見えなくする工夫
0.44mm^2 210fJ/step
27.4
ΔΣ
ADC
27.5
ΔΣ
ADC
A 84dB SNDR 100kHz Bandwidth
Low-Power Single Op-Amp ThirdOrder ΔΣ Modulator Consuming
140uW
Pavia大ｾﾝｻｰﾈｯﾄ
イタリーｼｽﾃﾑ
27.6
ΔΣ
ADC
A 1.7mW 11b 1-1-1 MASH ΔΣ
Time-to-Digital Converter
KU
原子炉
Leuven
宇宙
ベルギー
ΔΣ
DAC
A 120dB-SNR 100dB-THD+N
21.5mW/ch Multibit CT ΔΣ DAC
Analog
Devices
USA
ΔΣ
DAC
A 108dB-DR 120dB-THD and
0.5Vrms Output Audio DAC with
Inter-Symbol-Interference-Shaping
Algorithm in 45nm CMOS
27.8
内容、特徴
・50MS/s SFDR=81dB 8mWは驚異的。
90nm
1.2V
・３次連続型４bit。OSR=10 (fck=500MHz)
無線機器用 CMOS
8mW
0.15mm^2 125fJ/conv ・DEM不使用。DAC精度確保のためにデジタル補正
・fck=50MHz SNDR=78dB OSR=24
180nm
1.5V
・２重積分型ADCをLocalに使った離散型ΔΣADC
CMOS
2.9mW
A 250mV 7.5uW 61dB SNDR CMOS
KU
・無線伝送
SC ΔΣ Modulator Using a NearLeuven ・医用携帯
Threshold-Voltage-Biased CMOS
ベルギー機器
Inverter Technique
27.7
電圧
電力
FOM
プロセス
多ch
ｵｰﾃﾞｨｵ用
TI
ｵｰﾃﾞｨｵ用
ﾃﾞﾝﾏｰｸ
130nm
CMOS
0.34mm^2
250mV
7.5uW
?fJ/step
180nm
CMOS
0.5mm^2
1.5V
140uW
54fJ/step
130nm
CMOS
?mm^2
1.2V
1.7mW
?fJ/step
・0.25V動作は驚異的, fck=1.4MHz,OSR=70, SNDR=61dB
(BW=10kHz)
・３次 SC型 1bit ADC。
・定電圧動作のキーはｲﾝﾊﾞｰﾀﾍﾞｰｽのｱﾝﾌﾟとﾚﾍﾞﾙｼﾌﾄ回路
・Vthn/Vthp=270/280mV
・BW=100kHz, OSR=16(fck=3.2MHz), SNDR=８４dB
・３次 SC型５bit。
・BW=100kHz, OSR=25(fck=5MHz), SNDR=60dB
・３次, 1-1-1MASH型。
・BW=約50kHz, OSR=128(fck=6.1MHz), SNR=120dB
0.35um
3-5.5V
・キーは：CT型ＤＡＣ，2次 8bit、およびDAC精度確保のため
CMOS
21.5mW/ch に 3-level rotational DEM、とDigital-Analog間の回路の工夫
1.35mm^2 ?pJ/step
45nm
CMOS
0.16mm^2
・BW=約50kHz, OSR=64(fck=3.1MHz), DR=120dB
1.45/1.1V ・5bit 1-1MASH + new Inter-Symbol-Interference 構成
0.88mW ・new ISI（出力ｼﾝﾎﾞﾙ間の干渉によるエラーの回避策適用に
?pJ/step よる高精度化）がミソ
Copyright (C) 2005-2009 Analog Technology Network. All Rights Reserved
5
ATN - Analog Technology Network – ISSCC2010報告
４．３その他（発表件数：３件）
Session 17: Biomedical & Displays（１件）, Session 23: Image Sensors（２件）
・高ﾌﾚｰﾑﾚｰﾄ化のためイメージセンサ内蔵カラムＡＤＣはここ数年の流れであり、定着の感あり。
・ディスプレイドライバー用ＤＡＣとして２件の発表あり。下表はそのうちの１件。
*黄色：目を引いた発表
No.
種類
論文名
23.1
An 80uVrms-Temporal-Noise
Folding/ 82dB-DR CMOS Image Sensor with
Cyclic a 13-to-19b Variable-Resolution
ADC
Colum-Parallel FoldingIntegration/Cyclic ADC
23.11
２回計数
A 17.7Mpixel 120fps CMOS Sensor
型
with 34.8Gb/s Readout
ADC
17.10
R-R
DAC
A 10b Resistor-Resistor-String
DAC with Current Compensation
for Compact LCD Driver Ics
発表機関
静岡大
ソニー
Tsing Hua
大
台湾
主要
応用
イメージ
センサ
イメージ
センサ
LCD
ドライバ
プロセス
0.18um
CIS
90nm
CIS
電圧
電力
3.3V
2.9V
内容、特徴
・folding型とcyclic型を組合わせたADCで 13～19bitを実現。
・カラム毎にSC型積分器と1.5bitADCのみ、小面積。
・folding ADCで1-6bit, 13回のcyclic(=13bit) で計 13-19bit。
・２回計数型12bit ADC。（基本方式は数年前に発表）
・1ｹのランプ発生器とカラム毎の比較器のみの簡単構成
・10bit, DNL/INL=0.14/0.6LSB, 18ch
・R-string型DACを２段従属接続した R-R DAC.6bit-R string
0.35/0.5um
型DAC。前段 6bit, 後段 4bit 構成。
5V
CMOS
6mWx18ch ・前段64ヶのR-string。後段16ヶのR-string はＳＷを介して前
0.27mm^2
段Rに選択接続。ﾊﾞｯﾌｧ不使用、代わりに後段R-stringの上
下に定電流源設置し、負荷の影響を回避。
Copyright (C) 2005-2009 Analog Technology Network. All Rights Reserved
6

Download Report