論理回路基礎 9. 機能的な順序回路 五島 正裕 論理回路基礎 機能的な組み合わせ回路 これまでの内容 すべての組み合わせ回路 ： 論理関数（完全集合） 論理回路の簡単化 ⇒ 最小の積和形（和積型）回路 しかし，実際は… 大規模で複雑な回路に対しては困難： その論理関数を求める それを簡単化する 論理回路基礎 機能的な組み合わせ回路 階層化設計 (hierarchical design) ex) ソフトウェアのサブルーチン 機能的な組み合わせ回路 比較的単純 頻繁に使われる 論理回路基礎 機能的な組み合わせ回路の例 非演算回路 セレクタ デコーダ エンコーダ 演算回路 ALU シフタ 浮動小数点演算器 論理回路基礎 機能的な順序回路 これまでの内容 すべての順序回路 ： 状態遷移 順序回路の簡単化 ⇒ 状態遷移の簡単化 しかし，実際は… 大規模で複雑な回路に対しては困難： その状態，遷移を求める それを簡単化する 論理回路基礎 機能的な組み合わせ回路 階層化設計 (hierarchical design) ex) ソフトウェアのサブルーチン 機能的な順序回路 比較的単純 頻繁に使われる 論理回路基礎 機能的な順序回路の例 機能的な順序回路の例： レジスタ カウンタ シフト・レジスタ 論理回路基礎 レジスタ D[0] D Q Q[0] D[1] D Q Q[1] D[n−1] D Q Q[n−1] n-bit レジスタ ≒ n 個の D-FF clk 論理回路基礎 レジスタ（ライト・イネーブル付き） D[0] D Q Q[0] D Q Q[1] D Q Q[n−1] n-bit レジスタ ≒ n 個の D-FF D[1] Write-Enable：we 0: 保持 1: 書き込み D[n−1] we clk 論理回路基礎 レジスタ（ライト・イネーブル付き） D[0] D Q Q[0] D[1] D Q Q[1] D[n−1] D Q Q[n−1] n-bit レジスタ ≒ n 個の D-FF Write-Enable：we 0: 保持 1: 書き込み クロック・ゲーティング we clk 論理回路基礎 クロック・ゲーティング D Q we clk c time clk 下げるのが 遅いと... we c 失敗！ 論理回路基礎 リセット フリップ・フロップ 初期状態（電源投入直後の状態）：不定 (unknown) 1 0 0 1 論理回路基礎 非同期リセット付き D-FF 非同期リセット (asynchronous reset) クロックと関係なく（非同期に），出力を 0 に data sync_reset’ clock D Q R R async_reset’ D Q R 論理回路基礎 （バイナリ）カウンタ Cin 二進数を保存 D Q Q[0] D Q Q[1] D Q Q[2] 入出力： キャリー入力：Cin 1: C0 インクリメント 桁上げ (carry) C1 0111 +) 1 0 1 1 1100 C2 clk 論理回路基礎 （バイナリ）カウンタ カウンタ： アップ・カウンタ ダウン・カウンタ アップ／ダウン・カウンタ 論理回路基礎 シフト・レジスタ SI D Q PO[0] D Q PO[1] D Q PO[n−1] n-bit レジスタ 入出力： Serial-In : SI Parallel-Out : PO[n−1...0] clk 論理回路基礎 シフト・レジスタ（並列ロード付き） SI n-bit レジスタ PI[0] D Q PO[0] D Q PO[1] D Q PO[n−1] 入出力： Serial-In : SI Parallel-Out : PO[n−1...0] PI[1] Parallel-In : PI[n−1...0] Load：l 0: シフト 1: ロード PI[n−1] l clk 論理回路基礎 シフト・レジスタ 並列―直列，直列―並列変換 (parallel-serial, serial-parallel conversion) SI PI SI PO PI SO clk PO SO clk clock recovery 論理回路基礎 リング・カウンタ リング・カウンタ シフト・レジスタの FF のうち， プリセット 1つ： 残り：リセット P D Q clk reset’ D Q D Q D Q R R R 論理回路基礎 今日のまとめ 論理回路基礎 今日のまとめ 順序回路の簡単化 機能的な順序回路 レジスタ カウンタ シフト・レジスタ 論理回路基礎 今後の予定 1/18 演算回路 1/25 メモリ 試験問題について 3/ 7（月） 試験 （13:00～14:30）
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