Silicon On Insulator Belle II SVDに向けた SOI pixel検出器の検討 東北大学 小野 善将、小貫良行、山本均 高エネ研 新井康夫、坪山透 その他SOIPIXグループ 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 1 SOI検出器 Silicon On Insulator SOI検出器：SOI基板のSubstrate層をセンサーとして使用 SOI Circuit BOX(SiO2) Sensor 特徴 ○モノリシック型検出器 ○SOI CMOSによる読み出し回路 半導体検出器の理想形!! 2011/9/18 日本物理学会 ＠弘前大学 ・寄生容量の大幅減 ・物質量減 ・ラッチアップ耐性 ・・・・etc 18aSE_5 2 高エネルギー実験への応用 Silicon On Insulator 崩壊点検出器への応用 7GeV e- 4GeV e+ SOI検出器は崩壊点検出器に相性がいい。 Belle II detector 2011/9/18 要求項目 当面の目標 SOIとの相性 高速な動作 40MHz以上 ○ 高い位置分解能 ~ 10um ○ 物質量少ない Si:100um以下 ○ 放射線耐性 10Mrad以上 △（○） 日本物理学会 ＠弘前大学 18aSE_5 3 Belle II SVD最内層に向けた開発 Silicon On Insulator 目標：Belle II SVD最内層（Layer#3）に向けて開発。 占有率、ゴースト発生率、物質量などの低下を狙う。 SOI PIXOR (SOI Pixel OR) PIXOR pitch ： φ25um、z40um 7GeV sampling rate : 42.33MHz SOI PIXOR e : < 0.1 (%) Layer#3 占有率 Pixel OR数 : 16 OR センサー厚 : 100um trigger latency ： 5us 現行案 Layer#3 2011/9/18 4GeV e+ DSSD (Double-sided Silicon Strip Detector) DSSD pitch ： φ50um、z160um sampling rate : 31.8MHz 占有率 : 6.7 (%) センサー厚 : 300um 日本物理学会 ＠弘前大学 18aSE_5 4 SOI PIXORの開発 Silicon On Insulator 高エネルギー実験向けのSOI検出器の開発 – PIXOR : PIXel OR ①PIXOR構造： pixelとstripの中間構造 ②バイナリ読み出し形式： Hitの有無を判定→デジタル値で出力 ③カウンタを使ったトリガー判定方式 Hitの時間をカウンタで記憶→トリガー判定 PIXOR構造 2011/9/18 バイナリ化 日本物理学会 ＠弘前大学 カウンタで待つ 18aSE_5 5 ①PIXOR構造：PixelとStripの特徴 Silicon On Insulator Pixel Strip Strip 端子 Pixel 端子 有感面積 1 pixel ＝ 1つの処理回路 1 strip ＝ 有感面積大きい ○占有率が低い。 ○センサー寄生容量小さい。 ○ゴーストなし。 ×回路の大きさで位置分解能に 制限。 2011/9/18 日本物理学会 ×占有率が高い。 ×センサー寄生容量大きい。 ×ゴースト発生多い。 ○位置分解能がいい。 ＠弘前大学 18aSE_5 6 ①PIXOR構造：PIXORと全体像 Silicon On Insulator センサー端子→2方向(x,y)に分けてORをとる。 Pixel端子 １つのRO chip Sensor Pixel １つのSuper 2cm角まで可能 PIXOR構造（4 OR） １ラダーでの配置案（Belle II SVD Layer#3） n*n pixel → 2*nの処理回路 小さなDSSDを一面で再現して並べたような構造。 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 7 ①PIXOR構造：利点 Silicon On Insulator Pixelに対する利点 – ○位置分解能の制限がなくなる。 （回路面積：n2→2n） Stripに対する利点 – ○ゴースト発生、占有率の低下。 設計時にPixel ORの数を変えることで、 要求に応じた性能を柔軟に選ぶことができる。 位置分解能、回路面積、占有率、ゴースト発生率、 データ量、S/N、センサー厚… 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 8 ③カウンタを使ったトリガー判定方式 Silicon On Insulator Hit時刻からカウントダウン→0になった時間にトリガーの有無を判定 トリガーはtrigger latency時間遅れる、Hit情報格納する必要。 → カウンタを使ってトリガーを待つ。 タイミングチャート カウンタ初期値 LOAD ※トリガー信号は （イベント時間）＋（trigger latency）後に送信 Hit → CNT開始 カウンタ値0 トリガー信号と一致 → Hit情報送信 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 9 試作：PIXOR1 Silicon On Insulator シンプルな構造をもった試作チップPIXOR1を作成する。 Hit判定を選別（バイナリ化） CLKに同期 カウンタの制御 Sensor デジタル回路 10月にサブミット予定。 アナログ回路 カウンタ（1個） トリガー信号と比較、判定 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 10 まとめと予定 Silicon On Insulator SOI検出器は半導体検出器の理想形。 高エネルギー実験向けのSOI検出器：PIXORの開発を始 めた。 PIXORは、「PIXOR構造」「バイナリ読み出し」「カウンタに よるトリガー判定」の機能を持つ検出器。 シンプルな構造：PIXOR1を10月にサブミット予定。 今後、機能を追加してBelle II SVD最内層へ最適化を行う。 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 11 Silicon On Insulator PIXOR方式：2方向に分ける方法 （シミュレーションから） Belle II SVDのジオメトリパラメータ 予想される占有率、最小データ量 ②バイナリ読み出しと利点 trigger latency時間分待つ方法 放射線耐性、センサークロストークへの対策 バックアップ 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 12 PIXOR方式：2方向に分ける方法 (1/2) Silicon On Insulator ピクセル端子からの信号を2方向に分けなくてはいけない。 要求事項 1 pixel からの2方向に同じ信号波形を出力すること。 2方向の線を互いに絶縁すること。 2方向への分け方↓ (a) 1Pixelに2端子 2011/9/18 (b) ダイオード分離 日本物理学会 ＠弘前大学 18aSE_5 (c) ダイオード埋込 13 PIXOR方式：2方向に分ける方法 (2/2) Silicon On Insulator シミュレーションソフトからの結果 (a) 1Pixelに2端子 電離電荷は近い方の pixel端子にほぼ回収。 (TCAD) (b) ダイオード分離 (c) ダイオード埋込 ダイオード間の容量性 クロストーク大きめ。 (SPICE) 電荷回収時にアバラン シェ？が起きる。 (TCAD) 全ての構造を試作して動作チェックの予定。 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 14 Belle II SVDのジオメトリパラメータ Silicon On Insulator Belle II SVD最内層のジオメトリパラメータ ビーム軸からの半径 ： r=38mm ラダー数 ： 8 * 2 = 16枚 1ラダーの有感層 ： 122.88mm*38.4mm 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 15 予想される占有率、最小データ量 Silicon On Insulator OR数を変えた場合のSVD最内層の占有率の変化とデータ量 ※trigger rate : 30kHz。 ※データ量はHitしたアドレス長分。 ※計算値はDSSDでの占有率からの比で計算。 ※暫定的な値です。 sampling rate OR unit Size RO Line 占有率 総データ量 Pixel 42.33(MHz) 1250 (um2) 32 0.00103(%) 26.3(Mbps) 8 OR 42.33(MHz) 8000 (um2) 32 0.00824(%) 26.3(Mbps) 16 OR 42.33(MHz) 16000 (um2) 32 0.0165(%) 26.3(Mbps) 32 OR 42.33(MHz) 32000 (um2) 32 0.0330(%) 26.3(Mbps) 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 16 ②バイナリ読み出しと利点 Silicon On Insulator discriminatorでHit判定→Hitしたか否かの判定を出力 Pre-amp後 Shaper後 Discriminator後 利点（アナログ読み出しと比較して…） ○デジタル値にすることで出力情報量が少なくなる。 ○アナログ回路系の複雑な処理が不要。 ○位置分解能の低下は、PIXOR方式で調整可能。 2011/9/18 日本物理学会 ＠弘前大学 18aSE_5 17 trigger latency時間分待つ方法 Silicon On Insulator Trigger時刻でイベントを選択→trigger latency分Hit情報 をためておく必要がある。 ①latency時間分のメモリ ②Hitした時間を記憶 ①latency時間分のメモリ … ②Hitした時間を記憶 Hitした time stamp 1CLK シフト ○とりこぼしがない ×回路面積大きい 2011/9/18 日本物理学会 ×とりこぼしの可能性 ○回路面積小さい ＠弘前大学 18aSE_5 18 trigger latency時間分待つ方法 Silicon On Insulator Trigger時刻でイベントを選択→trigger latency分Hit情報 をためておく必要がある。 ①latency時間分のメモリ ②Hitした時間を記憶 ②、カウンタを使う方式を採用 ①latency時間分のメモリ ②Hitした時間を記憶 占有率：< 0.1% trigger latency ： 5us （212CLK） → 1 trigger latencyあたり：0.2Hit Hitした … → ②の方が格納する情報が少ない。 time stamp 1CLK シフト ○とりこぼしがない ×回路面積大きい 2011/9/18 日本物理学会 ×とりこぼしの可能性 ○回路面積小さい ＠弘前大学 18aSE_5 19 放射線耐性、クロストークへの対策 Silicon On Insulator Double SOI構造 – Middle siliconに電圧を加えることで、 • 放射線耐性→TID効果の補償 • クロストーク→センサー・Tr間のACカップリングの遮蔽 NMOS 補償電圧 Middle Silicon 蓄積したホールをMiddle silicon の電圧で相殺させる。 2011/9/18 日本物理学会 センサー・Tr間の容量性カップ リングを遮断。 ＠弘前大学 18aSE_5 20
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