スライド

ハードウェア実験
第4回: ModelSimを用いた論理回路の検証
村上太一 (平木研M1)
ModelSim
๏ 目標
๏ ModelSimを使って、記述したVHDL
の動作をみる
enjoy
HW
2
なぜシミュレーションをするのか
๏
FPGAに焼いた回路はBlack Box
๏
シミュレーションでは、一つ一つのSignal(線)
をみることができる
๏
enjoy
HW
デバッグ、テストラン
3
本日の流れ
1.Model Simのインストール
2.サンプルVHDLのシミュレーション
3.課題説明
enjoy
HW
4
インストールについて
๏32bit環境が必要になります
๏install.linuxが0バイトだったりした場合は、
動いた方からコピーしてもらいましょう
enjoy
HW
5
使い方
View: Simulationにして
ここをダブルクリック
๏ModelSimはISEから呼び出すことができます
6
ModelSimの使い方
1.適切にファイルが追加されていることを確認
2.上部のStart -> Start Simulation
3.上の画面になる
7
ModelSimの使い方
1.見たいSignalを右クリックしてAdd -> toWave
2.上部のView -> Waveからwave画面を出す
8
横幅変更
ModelSimの使い方
RUN
RUN幅
1.波形を確認する
9
7入力ビットスライスアダー
๏
入力7bit中、 1 のbitは何本?
๏
出力
enjoy
HW
10
7入力ビットスライスアダー
๏
入力7bit中、 1 のbitは何本?
๏
出力=3bit
enjoy
HW
11
7入力ビットスライスアダー
๏
今回はシミュレーション、実機両方で動作確認
をしてください
๏
実機の答えなんてどうやってみるのさ？ enjoy
HW
→next
12
前回のようにRS232Cを用いてください
๏
前回のSerialを改造するのも良し
๏
今回配布するSerialモジュールを使うのも良し
๏
フルスクラッチするのも良し
13
enjoy
HW
検証方法
๏
7bit=128通りの全数検査
๏
レポートには検査方法なども明記してください
enjoy
HW
14
配布serial interfaceの使い方
serialO (to RS_TX)
dataIN(3bit)
send
serial IF
clk
enjoy
HW
full
15
配布serial interfaceの使い方
๏
dataINに入れたいデータを入れる
๏
sendを 1 にする
๏
full= 1 のときにsend= 1 は禁止
๏
ただし、ﬁfoの深さを enjoy
HW
十分深くすれば気にしなくて良い 16
IP コアジェネレータでFIFOを作る
๏
Xilinxが用意してくれている FIFOがあるので、それを利用
17
enjoy
HW
IP コアジェネレータでFIFOを作る
๏
?を右クリック、new sourceで上の画面
๏
ここでIP (CORE Generator …)を選択
๏
名前はﬁfo8でお願いします
18
enjoy
HW
IP コアジェネレータでFIFOを作る
enjoy
HW
๏
どのIPにすんの？と聞かれます
๏
ここではFIFO Generator 一択です
19
IP コアジェネレータでFIFOを作る
enjoy
HW
๏
設定画面2page目の設定 (紹介してないpageの設定はデフォでOK)
20
IP コアジェネレータでFIFOを作る
๏
5page目
๏
Reset Pinは切っておく
๏
Generateを押して完成！
21
enjoy
HW
検査モジュールの繋がり
Serial IF
Adder
RS232C
clock
your PC
enjoy
HW
Top
22

Download Report