PowerQUICC/QorIQ
通信モジュール解説
QorIQプロセッサ・セミナ
～68K/PowerQUICCからの移行ソリューション～
Fumio Anekoji | Senior Technology Staff
APR.22.2015
TM
External Use
Agenda
•
通信プロセッサの変遷
•
データ・パス・エンジンの変遷
•
QUICC Engine (QE Lite /uQE )説明
•
QUICC Engine搭載製品 (P1/T1/LS1)
•
DPAAアーキテクチャ概要
•
Layerscape アーキテクチャ概要
•
まとめ
TM
External Use
1
Over 20 Years of Communications Processing Evolution
Dual-core processor
AIM Alliance
MPC8641D with e600
Power cores
Started 1991
First silicon 1992
Dual-core with
integrated
content
processing
PowerPC®
603e
MPC8572E with
e500 Power core
First PowerQUICC
Embedded PowerPC core
communications processors
MC68302
68000 core
Integrated Multiprotocol
Processor (IMP)
1989
e500 Power core
Includes Communications
Processor Module (CPM)
1994
QUICC®
PowerQUICC III
1995
1996
1997
MC68360
1998
2002
PowerQUICC II
68K core (CPU32+)
QUad Integrated
Communication Controller
The First Generation
Communication Processor
Module (CPM)
2003
2004
2006
Security integration
with PowerQUICC line
603e Power core
PowerQUICC II Pro
e300 Power core
Power Architecture®
Host Processors
MPC7xxx
e600 core
TM
External Use
2005
2
QUICC Engine
Next-gen CPM /
dual/quad RISC
engines
2007
GPON
processor
Integrated
DSP +
Power core
68k core 通信プロセッサ IMP / QUICC
IMP MC68302
QUICC MC68360
QUICC: QUad Integrated Communication Controller
IMP: Integrated Multiprotocol Processor
TM
External Use
3
初代通信プロセッサ、68k プロセッサと
通信モジュールCPMを統合。
Power core 通信プロセッサ PowerQUICC
PowerQUICC MPC860
初代PowerQUICC製品
QUICCのCPUコアをPower コアに変更
TM
External Use
4
PowerQUICC II MPC8280
高速通信コントローラFCCを追加、
100Mbps Ethernet, 155Mbps ATMを
サポート
QUICC Engine搭載 通信プロセッサ PowerQUICC
PowerQUICC II Pro MPC8360E
初代QUICC Engine(2RISC)搭載製品
Multi Protocol Interworking サポート
TM
External Use
5
PowerQUICC III MPC8569E
最高性能のQUICC Engine(4RISC)搭載、
究極のPowerQUICC製品(45nm)
DPAA搭載 通信プロセッサ QorIQ / QorIQ Layerscape
QorIQ P4080
DPAA
QorIQ LS2085A
DPAA2 w/AIOP
初代DPAA搭載製品、e500mc 8core 、
2系統の10GbE サポート
TM
External Use
6
初代Layerscape アーキテクチャ製品、
DPAA2/AIOPによるNetwork処理完全
オフロード、仮想化ネットワークに対応
QorIQ
Layerscale
データ・パス・エンジンの変遷
QorIQ T1, LS1
QUICC Engine
QorIQ P1021/12
PowerQUICC III
MPC8568/9
PowerQUICC II Pro
MPC8360/58
MPC830x
DSP MSC815x
Multi Protocol DPAA2 (w/AIOP) LS2085A
Interworking
all-IP
DPAA with AIOP C-prog.
capability and L2 sw
DPAA
Interworking
QoS
Gb-Ethernet
ATM/HDLC/TDM
P1/P2/P3/
P4/P5/B4/
T1/T2/T4/
LS1
eTSEC
CPM
TSEC
100M Ethernet/ATM/HDLC/TDM
QUICC
PowerQUICC I, III, III
MSC8101 DSP
10/100/1000M
Ethernet
PowerQUICC III
TM
External Use
7
QorIQ
QorIQ P1,P2,LS1
PowerQUICC III
PowerQUICC II Pro
MSC913x
10/100/1000M Ethernet
Tx,Rx QoS
10Gb/1Gb Ethernet
Q-Mgr/Buffer-Mgr/QoS/Parser
SEC, PME
QUICC Engine (QE Lite / uQE )
TM
External Use
8
CPM と QUICC Engine
CPM (Communication Processor Module)
QUICC Engine
(MPC8280)CPM – 208MHz
MPC8260
4 Timers
Baud Rate
Generators
Parallel I/O
128
80 KK
I-ROM
Timer
32
8 KK
I-RAM
(MPC8360)
32 K
24
Dual Port RAM
IMA
µcode
32-bit RISC CP
Serial DMAs
&
Serial DMAs
4 Virtual
DMAs
I2C
SPI
SMC2
MCC2
SMC1
MCC1
SCC4
SCC3
SCC2
SCC1
FCC3
FCC2
FCC1
MCC2
MCC1
32-bit RISC
and Program ROM/RAM
2 GMII/
RGMII/TBI/RTBI
USB
• 最大 3ch の ファースト・イーサーネット・コントローラ
• OC-3 （155Mbps）ATMコントローラ
• OSI レイヤ2 プロトコル・エンジン
8 MII/
RMII
SPI
8 TDM Ports
SPI/MDIO
2 UTOPIA Ports
UCC8
UCC6
UCC4
UCC2
MCC
UCC7
UCC5
UPC124
UPC124
Time Slot Assigner
Communication Interfaces
Serial Interface
3 MII Ports
Accelerators
MultiUser
RAM
32-bit RISC
and Program ROM/RAM
UCC3
Time Slot Assigner
SDMAs
Accelerators
UCC1
TC-Layer
8 TDM Ports
SLAVE I/F
Baud Rate
Generators
Timers
2 UTOPIA/POS
(124 MPHY)
• 最大 8ch の ファースト・イーサーネット・コントローラ
• 最大 2ch の ギガビット・イーサーネット・コントローラ
• OC-12 （622Mbps） ATMコントローラ
性能/機能拡張 • OSI レイヤ2 および3 プロトコル・エンジン
互換性の維持
TM
External Use
9
QUICC Engine の特徴
TM
External Use
10
QE Lite (P1021/12, P1025/16)
Key Features
• One 32-bit RISC
• Four UCCs available-UCC1, UCC3, UCC5, UCC7
• UCC1 supports RMII, MII (10/100 Mbps Ethernet)
• UCC5 supports RMII (10/100 Mbps Ethernet)
• HDLC and Transparent controllers up to 50 Mbps
full-duplex; HDLC bus up to 10 Mbps
• ATM SAR up to 155 Mbps (OC-3) full duplex
• One UPC (UTOPIA L2)
• Up to four TDM ports (TDMA/B/C/D)
• UMCC (256ch of HDLC/Transparent per UCC)
• One SPI
• A bank of 18 external clocks: CLK1, CLK[3-16],CLK[19-21]
• Nine supported BRGs: BRG[1-2] and BRG[5-11]
• IEEE 1588v2 standard hardware support applies
RAM microcode configurations offered for the device
SAM : Serial ATM microcode
IMA : Inverse multiplexing for ATM
注：製品ごとの詳細情報は、各リファレンスマニュアルをご参照ください。
TM
External Use
11
uQE (T1040/42/20/22/24/14, LS1021/20/22)
Key Features
• One 32-bit RISC
• Two UCCs available-UCC1, UCC3
• Ethernet and ATM are not supported.
• HDLC and Transparent controllers up to 50 Mbps
full-duplex; HDLC bus up to 10 Mbps
• Up to Two TDM ports (TDMA/B)
• UMCC (256ch of HDLC/Transparent per UCC)
• A bank of 5 external clocks CLK[8-12]
• Two internal clocks CLK[3,15]
• Four supported BRGs: BRG[1-4]
注：製品ごとの詳細情報は、各リファレンスマニュアルをご参照ください。
TM
External Use
12
QE Lite / uQE SI Block Diagram
Total of 512 routing entries for receive and transmit each.
Total of 256 routing entries + 256 shadow routing entries
for receive and transmit each.
Enabling Connections to the TSA
QE Lite only
TM
External Use
13
QE Lite / uQE Bank of Clocks
QE Lite:
BRG1,2, 5-11
BRGO1,2, 5-11
CLK1, 3~16,19~21
UCC1,3,5,7
UPC1
TDMA1,B1,C1,D1
uQE:
BRG1~4
BRGO1~4
CLK3,8~12,15
UCC1,3
TDMA1,B1
QE Lite only
TM
External Use
14
CPM/QE 通信チャンネル / インタフェース 比較
Protocol /
Interface
68k IMP/QUICC
CP/CPM0
PowerQUICC I
CPM1
PowerQUICC II,III
CPM2
PQ2pro/PQ3
QUICC Engine
QorIQ P1
QE Lite
QorIQ T1/LS1
uQE
Ethernet, HDLC,
ATM
--
--
FCC1~3 (~100MbE,
155Mbps ATM)
SCC1~4
UCC1~8 (~1GbE
622Mbps ATM)
UCC1,3,5,7
(~100MbE,
155Mbps ATM)
UCC1,3
(HDLC only)
HDLC, UART,
10MbE*
SCC1~3/
SCC1~4
SCC1~4
UART
SMC1,2
SMC1,2
SMC1,2
[UART]
[UART]
[UART]
Multi-Ch HDLC
-- / QMC(4ch)
QMC(4ch)
MCC1,2 (128ch)
MCC1/1,2 (256ch)
UMCC (256ch)
UMCC (256ch)
SPI
SCP/SPI
SPI
SPI
SPI1,2
SPI1
[SPI]
I2 C
--
I2 C
I2 C
[I2C]
[I2C]
[I2C]
TDM
TSA
(1/2 x TDM)
TSA
(8 x TDM)
TSA
(8 x TDM)
TSA
(8/16 x TDM)
TSA
(4 x TDM)
TSA
(2 x TDM)
UTOPIA
--
UTOPIA
UTOPIA
UPC1,2
UPC1
--
Ethernet I/F
-- / AUI
MII
MII/RMII
MII/RMII/GMII/RMII/
TBI/RTBI, SGMII
MII/RMII
--
Ethernet MAC
Module
10MbE MAC
{68EN302}
FEC (MII)
(10/100MbE)
TSEC (~1GMbE)
{PQ3}
eTSEC (~1GbE)
VeTSEC (~1GbE)
VeTSEC(~1GbE)
DPAA (~10GbE)
Ethernet MAC
Interface
AUI
MII
MII/GMII/RGMII
TBI/RTBI
MII/RMII/GMII/
RGMII/RTBI/TBI
MII/RMII/GMII/
RGMII/RTBI/TBI
SGMII
MII/RMII/GMII/
RGMII/RTBI/TBI
SGMII/QSGMII/
XFI
* : 10MbEは、CPM/SCCのみ
[ ]: QE外部のモジュール
注：本表は、各通信モジュールの最大値を掲載しています。
製品ごとの詳細情報は、各リファレンスマニュアルをご参照ください。
TM
External Use
15
QUICC Engine 搭載製品 (LS1,T1,P1)
TM
External Use
16
QorIQ Tシリーズ： 業界随一のスケーラブル・ソリューション
Core Network
Cloud Networking
Wireless
スケーラビリティ
性能
統合性
24 Virtual Cores
up to 1.8GHz
T4240
16 Virtual Cores
up to 1.8GHz
T4160
8 Virtual Cores
up to 1.67GHz
Enterprise Campus
Line Cards
T4080
Eight Virtual Cores
up to 1.8GHz
Quad-Core up to 1.4GHz
Integrated GE Switch
Branch Office
Industrial
Quad-Core
up to 1.4GHz
- Dual-Core up to 1.4GHz
- Integrated GE Switch
Dual-Core
up to 1.4GHz
T1020
Lowest $/W
T1022
T1014
uQE
uQE
T1024
uQE
TM
17
T2080
ピン互換ソリューション
T1040
uQE
T1042
uQE
• シングルコア から ８仮想コア
• <4W から <20W
• 2Gbps から 20Gbps の性能
業界で最もスケーラブルな
ピン互換ソリューション
uQE
External Use
T2081
3倍の性能レンジを
1プラットフォームで
ARM®ベースのQorIQポートフォリオ
スケーラビリティ
性能
ARMv8
(64bit)
統合性
LS1022A
LS2085A
Cortex-A57
Quad-core
2.0GHz
Cortex-A53
Quad-core
1.5GHz
ARMv7
(32bit)
Cortex-A7
Dual-core
600MHz
<2W
Cortex-A57
Octal-core
2.0GHz
Cortex-A53
Dual-core
1.5GHz
Cortex-A7
Dual-core
1GHz, <3W
Cortex-A9
Dual-core
1.2GHz
LS2045A
LS1043A
uQE
LS1023A
uQE
ピン互換ソリューション
LS1024A
LS1020A
LS1021A
2014年5月、MACOM社より旧Mindspeed社
Comcerto通信プロセッサ・ファミリを買収
LS1024A = C2000
uQE
uQE
TM
External Use
18
Power & ARM: 市場ニーズに応じたコア戦略
Power – 引き続きコア・ビジネスを牽引
有線/無線ネットワーク市場で#1*
2. WLANベンダの上位10社中9社が使用
3. 30年以上のR&Dリーダーシップ
1.
ARMの追加 – マーケット・リーチを拡大
64-bit ARMベースのネットワークSoC
2. Ethernetの採用が増加（車載/民生/産業）
1.
3.
フリースケールのネットワークに関する専
門知識を活用
AND
フリースケールはPower製品とARM製品の両方に投資
TM
External Use
19
*: Source: Gartner, Apr 2014, Market Share: Semiconductor Applications, Worldwide, 2013,
“Total Microprocessor Embedded in Wired + Wireless Communications” (excludes DSP)
uQE
業界で最も高性能な、GbEスイッチ搭載マルチコア・プロセッサ
TM
External Use
20
uQE
このクラスで初の10GbE搭載、仮想CPEやWLAN AP等の
スマートエッジ・アプリケーションに最高のCPU性能を提供
TM
External Use
21
QorIQ P1012/16 and P1021/25 Block Diagram
QE Lite
QUICC Engine (QE Lite) 搭載 P1製品、ATM, Ethernet, TDM をサポート
TM
External Use
22
LS1023A: 2コア製品
10GbE搭載、仮想CPEやWLAN AP等の
スマートエッジ・アプリケーションに最高のCPU性能を提供
QorIQ T1024/14と共通アーキテクチャ
TM
External Use
23
コア コア周波数
セキュリティ DDR 4 USB 3.0
LCDサポート
LS1021A 2
最大1GHz
4レーン SEC 5.4
対応
対応
対応
LS1020A 2
最大1GHz
4レーン SEC 5.4
対応
対応
非対応
LS1022A 2
最大600MHz
1レーン なし
非対応 非対応
TM
External Use
SerDes
24
非対応
TDM搭載 QorIQ P1製品
(P1020/11,24/15,P1022/13,P1010/14)
(小型PKG P1025/16ピン互換)
(P1021/12等とピン互換)
(低消費電力P1020/11等とピン互換)
/15
(シングルコアに最適化)
TDMモジュールの主な特徴
• DSP製品で実績のあるTDM モジュール
• 最大128 time slots
• ワード長切り替え(8 /16 bitモード)
• MSB/LSB first 切り替え
• A-law/μ-law H/W変換機能(8bitモード)
TM
External Use
25
QE/(TDM)搭載製品
LS1043/23
LS1021/20
A53,64b
A7,32b
1.0 ~ 1.4GHz
1.2 ~1.5GHz
800MHz
~1GHz
256KB BS
256KB BS
1MB shared
256KB
256KB
256KB
DDR
64b,DDR3L/4
~1600MT/s
64b,DDR3L/4
~1600MT/s
QE Type
uQE(2UCC)
QE Ethernet
T1040/20
T1042/22
T1024/14
P1020/11
P1024/15
P1010/14
e5500, 64b
e5500, 64b
e5500, 64b
e500V2,32b
e500V2,32b
Frequency
1.2 ~ 1.4GHz
1.2 ~ 1.4GHz
533~800MHz
400~533MHz
533~800MHz
400~533MHz
533MHz –
1.0GHz
L2 Cache
256KB BS
256kB shared
256KB shared
256KB shared
256KB shared
PF Cache
NA
NA
NA
NA
NA
64b,DDR3L/4
~1600MT/s
32b,DDR3L/4
~1600MT/s
32b,DDR3L/4
32b, DDR2/3
~667MT/s
32/16bDDR3/3L
~800MT/s
uQE(2UCC)
uQE(2UCC)
uQE(2UCC)
uQE(2UCC)
QELite(4UCC)
NA
NA
No
No
No
No
No
~100Mbps x2
NA
NA
ATM
No
No
No
No
No
~155Mbps x1
NA
NA
HDLC,UART
Yes
Yes
Yes
Yes
Yes
Yes
NA
NA
TDM ports
2
2
2
2
2
4
1
1
Other
Accelerator
DPAA,
SEC5, PME2
DPAA,
SEC5, PME2
DPAA,
SEC5
DPAA,
SEC5
VeTSEC x3,
SEC5
VeTSEC x 3,
SEC3
VeTSEC x 3,
SEC3
VeTSEC x3,
SEC4
Ether-Ports
4xG+8G L2sw
5xGbE
1x1/10G+3xG
1x1/10G+5xG
3xGbE
3xGbE
3xGbE
3xGbE
Interfaces
3xPCIe2,
2xSATA2,
USB2
2x DUART
3xPCIe2,
2xSATA2,
USB2
2x DUART
3xPCIe2,
2xSATA2,
2xUSB2 w/Φ
2x DUART
3xPCIe2,
1xSATA2,
3xUSB2
2x DUART
2xPCIe2
2xPCIe2
2xUSB2
1x DUART
2xUSB2
1x DUART
2xPCIe2
2xSATA2
USB2 w/PHY
2x DUART
4xI2C, SPI
4xI2C, SPI
4xI2C, SPI
2xI2C, SPI
2xPCIe2,
1xSATA2,
USB3 w/PHY
2x DUART
6x LP UART
3xI2C, 2xSPI
2xI2C, SPI
2xI2C, SPI
2xI2C, SPI
x8, 5GHz
x8, 5GHz
x4, 10GHz
x4, 10GHz
x4, 6GHz
x4, 2.5GHz
x4, 2.5GHz
x4, 10GHz
Cores
SerDes
TM
BS: Back Side cache
26
External Use
P1021/12
P1025/16
e500V2,32b
32b, DDR2/3
~667MT/s
LP UART: Low Power UART
eTSEC / VeTSEC
TM
External Use
27
eTSEC / VeTSEC
VeTSEC (eTSEC V2)
・仮想化対応eTSEC
・キュー/コア分配用にハッシュ回路追加
・BDリングを2つのグループに分割し、割り込み発生
・Rx,Txキュー割り込みを独立してコアに割り付け
・メモリマップ変更
TM
External Use
28
受信バッファ構造
最大8つの受信バッファ・キュー（リング）
デフォルトではキュー0のみ有効（TSEC互換モード）
►
RCTRL[FILREN]をセットするとファイラ（Filer）がイネーブルとなり、複数の受信キューへの仕分け可能
► 使用する受信キューは個別にイネーブル（RQUEUE[EN0,EN1,‥,EN7]）
► 各キューのRxBDテーブルのベースアドレスレジスタ（RBASEn）も要初期化
キュー内の各バッファは対応するRxBD（受信バッファ・ディスクリプタ）で管理される
eTSECの受信バッファ、RxBD共へのアクセスはキャッシュ・スヌープ可能
eTSEC RxBD
ローカル・メモリ
RxBD Table Pointer
(RBASEn)
RxBDs
リングn
RxBDテーブル
Status & Control
Data Length
Rx Buffer Pointer
リングn
受信バッファ
CPM/FCC
TM
External Use
29
QE/UCC (UEC)
送信バッファ構造
最大8つの送信バッファ・キュー（リング）
デフォルトではキュー0のみ有効（TSEC互換モード）
►
TCTRL[TXSCHED]=01 or 10でキュー0以外も使用可能
► 使用する受信キューは個別にイネーブル（TQUEUE[EN0,EN1,‥,EN7]）
► 各キューのTxBDテーブルのベースアドレスレジスタ（TBASEn）も要初期化
キュー内の各バッファは対応するTxBD（受信バッファ・ディスクリプタ）で管理される
eTSECの送信バッファ、TxBD共へのアクセスはキャッシュ・スヌープ可能
eTSEC TxBD
ローカル・メモリ
TxBD Table Pointer
(TBASEn)
TxBDs
リングn
TxBDテーブル
Status & Control
Data Length
Tx Buffer Pointer
リングn
送信バッファ
CPM/FCC
TM
External Use
30
QE/UCC (UEC)
送信スケジューラ
TCTRL[TXSCHED]の設定により、送信スケジューラの動作モードを選択できます。
シングル・ポール・リング・モード優先順位モード
• 設定：TCTRL[TXSCHED]=01
（TSEC互換モード）
• 送信すべきパケットがあるQueueの
•設定：TCTRL[TXSCHED]=00
中で、常に最も高優先（弱番）の
•Queue#0のみから送信。
キューから送信
Queue#0
優先順位
高
Queue#0
Queue#1
Queue#1
Queue#2
Queue#2
モディファイド・ウェイテッド・ラウンドロビ
ン・モード
• 設定：TCTRL[TXSCHED]=10
• キュー#0に送信データが無いときは、キュー#1
～#7から順に送信
• キュー毎に比重（WT）を設定
Queue#0
常に最優先
Queue#1 WT=1
Queue#2
Queue#7
Queue#3
Queue#3
WT=100
WT=254
Queue#3
WT=50
Queue#6
Queue#6
Queue#6
WT=1
Queue#4
Queue#5
優先順位
Queue#7
TM
External Use
31
低
Queue#7
WT=40
WT=0
eTSEC：8つの物理キューのコアへの割り付け
TM
External Use
32
VeTSEC：8つの物理キューのコアへの割り付け(例)
TM
External Use
33
・eTSEC ではひとつの共通レジスタ
ブロック(4kB)を全てのコアで使う。
eTSEC
eTSEC と VeTSEC のMemory Map
・管理用の別の4kBブロックは全ての
コアで共通に使います。
TM
External Use
34
Core 0
Core 1
4k Block
Group 0
VeTSEC
・VeTSECでは、Ethernet
トラフィックを２つのグループに
分けられます。
・各グループ用の独立した4kBブロック
状態/制御レジスタがあり、各コアに
割りつけることができます。
4k
Block
4k Block
for
MDIO
4k Block
Group 1
Core 0
Core 1
DPAA アーキテクチャ概要
TM
External Use
35
データパス・アクセラレーション・アーキテクチャ (DPAA)
D$ I$ I$
I$ e500mc
D$ I$D$e500mc
D$ I$D$ I$ e500mc
D$
e500mc
I$ e500mc
D$ D$ I$ e500mc
I$
L2$
D$ I$
Core
L2$
D$ I$
e500mc
Core
L2$
D$ I$
e500mc
Core
L2$
D$
Core
I$
L2$
D$ I$
Core
L2$
D$
Core
I$
D$ I$
Core
L2$ L2$
D$ Core
I$
D$
D$ D$ I$ I$
D$ I$D$ I$ I$
D$
D$ D$ I$ I$
CoreNet™
Coherency Fabric
SEC 4
Queue
Manager
Frame Manager
1GE 1GE
10GE
1GE 1GE
PME 2
Buffer
Mgr
Frame Manager
1GE 1GE
10GE
1GE 1GE
18 Lanes SERDES
TM
External Use
36
DPAAキュー/バッファ管理システム
TM
External Use
37
BDリング vs DPAA
DPAAは、従来のBDリ
ング方式を置き換える
もの：
Core
•
Eth
複数コアがロックレス
でキューへ出し入れが
可能
•
キューを複数コアで共
有
•
バッファ管理とキュー
管理を分離
Core
Core
Core
Queue Manager
TM
External Use
38
Buffer
Manager
コア（スレッド）毎に
キューへのアクセス用イ
ンターフェイスを持つ
他ブロックとの干渉なし
Network I/O
Eth Eth Eth
BDリングはメモリ上
に構築されたデータ
ストラクチャ
コアはBDリングのポ
インタ管理を行う
Core
FMan（フレーム・マネージャ）
To QMan
CoreNet
Frame Manager
(FMan)
DMA
QMI
Policer
Keygen
Buffer
Memory (Distribution)
Parser
Classifier
To
BMan
BMI
10GE
TM
External Use
39
GE GE
GE
GE
DPAAのフレーム管理構造
Buffer: 連続領域をs/wによりBManが割振り、決められたサイズの断片をBManが管理。
• Frame: Bufferに保持されたデータ(通常パケット)
•
−
Framesは単一バッファまたは複数バッファに格納される(scatter/gather listsで管理)。
•
Frame Descriptor (FD):フレームに対するバッファアドレス又はscatter/gather listによ
りフレームを指定する情報
• Frame Queue:
−
−
•
Frame DescriptorのFIFOキュー
キューの操作はQManが行う
Frame Queue Descriptor (FQD): Frame Queuesを管理する
FQD
FD
FD
FD
FD
FD
Buffer
Buffer
FD
Ethernet
Frame
Buffer
Buffer
PreDest Src
Type Data
amble addr addr
TM
External Use
40
CRC
2レベルのキュー
WQ1
FQ FQ
WQ2
FQ FQ
WQ3
FQ FQ
WQ4
FQ FQ
WQ5
FQ FQ
WQ6
FQ FQ
WQ7
FQ FQ
FD
Portal
FQ FQ
Channel
WQ0
フレーム･ディスクリプタ(FD)は、フレーム･
キュー(FQ)に入れられる
− FQはFDの順序リスト
− QManでの順序制御は、1FQ内で行われる
•
FQはワーク･キュー (WQ)に入れられる
− WQはFQの順序リスト
− 1WQ内のFQはすべて同プライオリティ
•
チャネル：
− SoC内各ブロック（コア、アクセラレータ、
Network I/O）は自宛てチャネルを持つ
− 1つのチャネルは8つのWQから成り、各WQは
相対プライオリティを持つ
− デキュー・スケジューリングはチャネル内WQ
プライオリティ、スケジューラ･スキームにて
デキュー順が決定
•
ポータル：
− 各ブロックがQManへアクセスする為のイン
ターフェイス
− ポータルは、 QManとデータの受け渡しを行う
為のQMan内 “データ・ストラクチャ”
FD FQ
順序制御が必要な
フレーム(FD)は1つ
のFQへ入れる
Buffer
Buffer
•
User memory
QMan data structures
TM
External Use
41
QorIQ -- Multi Core and Offload architecture
Frame
Queue
Frame
Queue
Frame
Queue
Frame
Queue
Frame
Queue
Frame
Queue
Frame
Queue
Queue
Queue
Dedicated
Channel
Core7
Frame
Queue
Dedicated
Channel
Data Path
Acceleration
Architecture
PCD
Port1
TM
External Use
42
Frame
Queue
Port2
Port3
Frame
Queue
Frame
Queue
Dedicated
Channel
Frame Manager
Port4
Core8
Frame
Queue
Queue
Frame
Queue
Dedicated
Channel
Queue
Pool
Channel
Queue
Pool
Channel
Core3
Core4
Core5
Core6
Queue
Core1
Core2
Pseudo Real Time Traffic
Dedicated
Channel
Frame
Queue
Queue
General Data Plane Traffic
Queue
Control Plane Traffic
Dedicated
Channel
Layerscape アーキテクチャ概要
TM
External Use
43
Layerscape Architectureの特徴
Layerscapeアーキテクチャは、データパス・アクセラレーション・アーキテクチャ
（DPAA） の進化形
•
モジュラー型ハードウェア・フレームワーク
General-Purpose Processing Layer (GPPL)
GPPL: 汎用ソフトウェア処理
− APPL: パケット・オフロード処理
− EPIL: ワイヤレートI/Oスイッチング
•
CPUコアに依存しない（Core-agnostic）
SoCプラットフォーム
（Power Architectureコア or ARMコア）
•
•
APPLはGPPLから自立し、C言語による
フル・プログラミングが可能
コアの違いを吸収する一貫したソフトウェ
アAPI/ライブラリ
System Visualization (Debug/Tuning)
各レイヤは個別に拡張可能
System Control
•
System Interfaces
−
CPU(s)
Accelerated Packet Processing Layer (APPL)
Decomp
Engine
Security
Engine
Load
Balance
Engine
Pattern
Match
Engine
External Use
44
L2-L7 Switch
Engine
Packet
Buffer
Accelerated Packet Processor
Express Packet I/O Layer (EPIL)
Ethernet
Interlaken
100/40/10/1G
RapidIO
SERDES
アプリケーションに最適な組み合わせを可能にするプラットフォーム
TM
Mem.
Cont.
Caches
PCI-Express
QorIQ LS2085A/LS2045A – 特徴
• 高性能コアと広帯域メモリ
•
8x ARM Cortex-A57 cores, 2.0GHz,
4MB L2 cache, w/Neon SIMD
•
1MB L3 platform cache w/ECC
•
2x 64b DDR4 up to 2.4GT/s
• ソフトウェア開発を考慮した高性能
データパス設計
• 40Gbps パケット処理性能
•
Management complex により機能の
初期化及び管理を提供
• 高速ネットワーク I/O
• 8x1/10GbE + 8x1G, MACSec ~4x
1/10GbE
•
DPAA2 w/AIOP
SDN/NFV
Switching
Data
Center
Wireless
Access
QorIQ LS2085A : 8コア
QorIQ LS2045A : 4コア
TM
External Use
20Gbps アクセラレータ性能(暗号化,
パターンマッチ, データ圧縮)
45
•
内蔵L2 スイッチ機能
•
4x PCIe Gen3, 1x SR-IOVサポート
•
2 x SATA 3.0, 2 x USB 3.0 w/PHY
Layerscape I/O 仮想化/ リソース管理 – Layerscape Object 抽象化
KVM Guest
Container
Std User Space
Application
Application
driver
Application
Application
driver
Application
driver
net stack
skt
skt
skt
Management Complex:
抽象化されたH/W機能
“Layerscape Object”
を構成する。
driver
net stack
Host Kernel
driver
Packet Engine (AIOP)
NIC
NIC
NIC
NIC
NIC
Accelerators
BMan
QMan
L2 Switch
Packet Express Buffer
WRIOP
Network
LS ObjectsによるH/W 仮想スイッチと仮想NIC: 上位タスクに対
して、H/Wリソースのカプセル化を行う。
NIC: Network Interface Card
TM
External Use
46
MAC
MAC
MAC
Network
MAC
Mgmt Complex-- H/Wリソースから機能を構成する
L2 Switchの例
WRIOP
IFP
L2 Sw Assist
QMan
port
MAC
SW portal
Addr Learn
TLU
channel
BMan
FQ WQ
Bpool
shaper
Cong Note
“Mgmt Complex” は個々の
H/Wリソースを組合わせ、
抽象化されたH/W機能
“Object”を構成する。
L2 Switch
Runtime View – Management Complex and Framework Objects
GPPs
API
API Object
discover
Initial
Object Set
API
API Object
create
destroy
API
API
Object
Manage
Mgmt
Complex
Boot
time
TM
External Use
47
API
API
Object
use
AIOPs
API
Object
use
Layerscapeのプログラミング
•
•
•
•
GPPは汎用OS(Linuxなど）を走らせ、C言語やその他の言語でプログラムします。
フリースケールは、機能と多くのAPIを提供します。
AIOPは、C言語で記述できます。
フリースケールは、実用的なソフトフェアを提供します。
C-Programmable
GPP
- 汎用OS
- API (フリースケール及びOS提供)
- ドライバ経由で機能を使用
NIC
NIC
Cmd Object
NIC
AIOP アプリケーション
AIOP サービスレイヤ
Network
TM
External Use
48
• AIOP は、アクセラレータを内蔵しています。 (テーブ
ルルックアップ、オーダリング制御、タイマ、フレーム
処理、統計処理、など)
• APIコールによりアクセラレータを簡単にアクセスで
きます。
• サービスレイヤはOSの役割をしますが、AIOPのス
ケジュラはハードウェアで、汎用OSが走っているわ
けではありません。
通信プロセッサ
アーキテクチャの進化
CPM
QUICC Engine
QUICC/PowerQUICC
(MC68302/MC68360~MPC8569)
DPAA
Layerscape
QorIQ
(P4080~T4240)
QorIQ LayreScape
(LS2085A~)
PA Cores
(Linux)
PA/ARM Cores
(Linux)
Application
68k/PA Core
Application
Network処理
+ Networking
(RTOS)
PA Cores
(USDPAA)
AIOP
(C-prog)
SEC
SEC,PME,DCE
SEC,PME,DCE
Multi-RISC
cores (uCode)
Queue Mgr
Queue Mgr
Buffer Mgr
Buffer Mgr
Frame Mgr
WRIOP
L2 switch
Accelerator
Engines
Queue/Buffer 管理
Frame操作
IO I/F
SCC/FCC/UCC
DPAA: Data Path Acceleration Architecture
USDPAA: User Space DPAA
AIOP: Advanced I/O Processor
WRIOP :Wire Rate I/O Processor
TM
External Use
49
GPPL
APPL
EPIL
まとめ
•
最新のQorIQ製品においても、レガシー・プロトコル
(HDLC, ATM)をサポートしています。
•
Power コアに加えARM コアも選択可能。
•
シングルコアからマルチコアまでの豊富な製品から選
択可能。
•
レガシー製品の互換性を保ちつつ、最新のインタ
フェース、仮想化のサポートを備えています。
TM
External Use
50
TM
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