MAX1434 - Maxim

19-3647; Rev 0; 4/05
KIT
ATION
EVALU
BLE
A
IL
A
V
A
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
機能 _________________________________
MAX1434はオクタル、10ビット、アナログ-ディジタル
コンバータ(ADC)で、完全差動入力、パイプラインアー
キテクチャ、およびディジタルエラー補正を備え、
完全差動信号経路を採用しています。このADCは、
医療用画像処理装置およびディジタル通信アプリケー
ションにおいて低電力、高ダイナミック性能に最適化
されています。MAX1434は1.8Vの単一電源で動作し、
消費電力はわずか767mW(1チャネル当たり96mW)な
がら、5.3MHzの入力周波数で61dB(typ)の信号対ノイズ
比(SNR)を実現しています。MAX1434は低動作電力に
加えて、アイドル時のパワーダウンモードを備えてい
ます。
♦ 優れたダイナミック性能
1.24Vの高精度内蔵バンドギャップリファレンスに
よって、ADCのフルスケール範囲を設定します。リファ
レンス構造がフレキシブルであるため、高い精度または
別の入力電圧範囲が必要なアプリケーション用に外部
リファレンスを使用することができます。リファレンス
アーキテクチャは低ノイズに最適化されています。
シングルエンドクロックがデータ変換プロセスを制御
します。内蔵デューティサイクルイコライザによって、
クロックデューティサイクルの幅広い変動が補償され
ます。内蔵PLL(位相ロックループ)は、高速シリアル
低電圧差動信号(LVDS)クロックを生成します。
MAX1434は、データ、クロック、およびフレーム整列
信号に対して自動整列されるシリアルLVDS出力を備えて
います。出力データは、2の補数またはバイナリ形式で
提供されます。
MAX1434は50Mspsの最高サンプルレートを備えてい
ます。12ビットバージョンについては、｢ピンコンパチ
ブルバージョン｣表を参照してください。このデバイスは
14mm x 14mm x 1mmのエクスポーズドパッド付き
小型100ピンTQFPパッケージで提供され、工業用拡
張温度範囲(-40℃∼+85℃)での動作が保証されてい
ます。
アプリケーション______________________
超音波および医療用画像処理
計測
SNR：61dB(5.3MHzにおいて)
SFDR：84dBc(5.3MHzにおいて)
チャネルアイソレーション：94dB
♦ 超低電力
1チャネル当たり96mW(通常動作時)
♦ シリアルLVDS出力
♦ 端子選択可能なLVDS/SLVS(スケーラブル
低電圧信号)モード
♦ LVDS出力は最長30インチのFR-4バックプレーン
接続をサポート
♦ ディジタル信号の完全性のためのテストモード
♦ 完全差動アナログ入力
♦ 広差動入力電圧範囲：1.4VP-P
♦ 1.24Vの高精度バンドギャップリファレンス内蔵
♦ クロックデューティサイクルイコライザ
♦ エクスポーズドパッド付き小型100ピンTQFP
パッケージ
♦ 評価キット入手可能(MAX1434のEVキットを
注文してください)
型番 _________________________________
PART
TEMP RANGE
PIN-PACKAGE
MAX1434ECQ
-40°C to +85°C
100 TQFP-EP*
(14mm x 14mm x 1mm)
*EP = エクスポーズドパッド。
ピンコンパチブルバージョン ____________
PART
SAMPLING RATE
(Msps)
RESOLUTION
(BITS)
MAX1436
40
12
MAX1437
50
12
MAX1438**
65
12
**開発中の製品—入手性についてはお問い合せください。
マルチチャネル通信
ピン配置はデータシートの最後に記載されています。
________________________________________________________________ Maxim Integrated Products
1
本データシートに記載された内容はMaxim Integrated Productsの公式な英語版データシートを翻訳したものです。翻訳により生じる相違及び
誤りについては責任を負いかねます。正確な内容の把握には英語版データシートをご参照ください。
無料サンプル及び最新版データシートの入手には、マキシムのホームページをご利用ください。http://japan.maxim-ic.com
MAX1434
概要 _________________________________
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
ABSOLUTE MAXIMUM RATINGS
AVDD to GND.........................................................-0.3V to +2.0V
CVDD to GND ........................................................-0.3V to +3.6V
OVDD to GND ........................................................-0.3V to +2.0V
IN_P, IN_N to GND...................................-0.3V to (AVDD + 0.3V)
CLK to GND .............................................-0.3V to (CVDD + 0.3V)
OUT_P, OUT_N, FRAME_,
CLKOUT_ to GND................................-0.3V to (OVDD + 0.3V)
DT, SLVS/LVDS, LVDSTEST, PLL_, T/B,
REFIO, REFADJ, CMOUT to GND .......-0.3V to (AVDD + 0.3V)
Continuous Power Dissipation (TA = +70°C)
100-Pin TQFP 14mm x 14mm x 1mm
(derated 47.6mW/°C above +70°C)........................3809.5mW
Operating Temperature Range ...........................-40°C to +85°C
Maximum Junction Temperature .....................................+150°C
Storage Temperature Range .............................-65°C to +150°C
Lead Temperature (soldering, 10s) .................................+300°C
Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect device reliability.
ELECTRICAL CHARACTERISTICS
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, external VREFIO = 1.24V, CREFIO to GND = 0.1µF, CREFP to GND = 10µF,
CREFN to GND = 10µF, fCLK = 50MHz (50% duty cycle), VDT = 0, TA = TMIN to TMAX, unless otherwise noted. Typical values are at
TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DC ACCURACY (Note 2)
Resolution
N
Integral Nonlinearity
INL
Differential Nonlinearity
DNL
10
No missing codes over temperature
Bits
±0.1
±1
LSB
±0.1
±0.5
LSB
±0.7
%FS
+2
%FS
Offset Error
Gain Error
-3
ANALOG INPUTS (IN_P, IN_N)
Input Differential Range
Common-Mode Voltage Range
VID
Differential input
VCMO
Common-Mode Voltage Range
Tolerance
(Note 3)
Differential Input Impedance
RIN
Differential Input Capacitance
CIN
Switched capacitor load
1.4
VP-P
0.76
V
±50
mV
2
kΩ
12.5
pF
CONVERSION RATE
Maximum Conversion Rate
fSMAX
Minimum Conversion Rate
fSMIN
50
Data Latency
MHz
4.8
MHz
6.5
Cycles
DYNAMIC CHARACTERISTICS (differential inputs, 4096-point FFT) (Note 2)
Signal-to-Noise Ratio
SNR
Signal-to-Noise and Distortion
(First 4 Harmonics)
SINAD
Effective Number of Bits
ENOB
Spurious-Free Dynamic Range
SFDR
2
fIN = 5.3MHz at -0.5dBFS
fIN = 19.3MHz at -0.5dBFS
61.1
60
fIN = 5.3MHz at -0.5dBFS
fIN = 19.3MHz at -0.5dBFS
61.1
61.1
60
61.1
fIN = 5.3MHz at -0.5dBFS
9.9
fIN = 19.3MHz at -0.5dBFS
9.9
fIN = 5.3MHz at -0.5dBFS
fIN = 19.3MHz at -0.5dBFS
84
77
85
_______________________________________________________________________________________
dB
dB
dB
dBc
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, external VREFIO = 1.24V, CREFIO to GND = 0.1µF, CREFP to GND = 10µF,
CREFN to GND = 10µF, fCLK = 50MHz (50% duty cycle), VDT = 0, TA = TMIN to TMAX, unless otherwise noted. Typical values are at
TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
fIN = 5.3MHz at -0.5dBFS
-89
fIN = 19.3MHz at -0.5dBFS
-91
MAX
UNITS
Total Harmonic Distortion
THD
Intermodulation Distortion
IMD
f1 = 5.3MHz at -6.5dBFS
f2 = 6.3MHz at -6.5dBFS
86.0
dBc
Third-Order Intermodulation
IM3
f1 = 5.3MHz at -6.5dBFS
f2 = 6.3MHz at -6.5dBFS
92.9
dBc
Aperture Jitter
tAJ
Figure 11
<0.4
psRMS
Aperture Delay
tAD
dBc
1
ns
Small-Signal Bandwidth
SSBW
Input at -20dBFS
100
MHz
Full-Power Bandwidth
LSBW
Input at -0.5dBFS
100
MHz
0.058
LSBRMS
1
Clock
cycle
Output Noise
Figure 11
-77
IN_P = IN_N
Over-Range Recovery Time
tOR
RS = 25Ω, CS = 50pF
INTERNAL REFERENCE
REFADJ Internal Reference-Mode
Enable Voltage
(Note 4)
0.1
REFADJ Low-Leakage Current
REFIO Output Voltage
Reference Temperature
Coefficient
1.5
VREFIO
1.18
TCREFIO
1.24
V
mA
1.30
120
V
ppm/°C
EXTERNAL REFERENCE
REFADJ External ReferenceMode Enable Voltage
(Note 4)
AVDD 0.1V
V
REFADJ High-Leakage Current
200
µA
REFIO Input Voltage
1.24
V
REFIO Input Voltage Tolerance
REFIO Input Current
IREFIO
±5
%
<1
µA
0.76
V
COMMON-MODE OUTPUT (CMOUT)
CMOUT Output Voltage
VCMOUT
CLOCK INPUT (CLK)
Input High Voltage
VCLKH
Input Low Voltage
VCLKL
0.8 x
CVDD
0.2 x
CVDD
Clock Duty Cycle
Clock Duty-Cycle Tolerance
Input Leakage
DIIN
Input Capacitance
DCIN
V
V
50
%
±30
%
Input at GND
5
Input at AVDD
80
5
µA
pF
_______________________________________________________________________________________
3
MAX1434
ELECTRICAL CHARACTERISTICS (continued)
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
ELECTRICAL CHARACTERISTICS (continued)
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, external VREFIO = 1.24V, CREFIO to GND = 0.1µF, CREFP to GND = 10µF,
CREFN to GND = 10µF, fCLK = 50MHz (50% duty cycle), VDT = 0, TA = TMIN to TMAX, unless otherwise noted. Typical values are at
TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DIGITAL INPUTS (PLL_, LVDSTEST, DT, SLVS, PD, T/B)
Input High Threshold
VIH
Input Low Threshold
VIL
Input Leakage
DIIN
Input Capacitance
DCIN
0.8 x
AVDD
V
0.2 x
AVDD
Input at GND
5
Input at AVDD
80
5
V
µA
pF
LVDS OUTPUTS (OUT_P, OUT_N), SLVS/LVDS = 0
Differential Output Voltage
Output Common-Mode Voltage
VOHDIFF
RTERM = 100Ω
250
VOCM
RTERM = 100Ω
1.125
450
1.375
mV
V
Rise Time (20% to 80%)
tRL
RTERM = 100Ω, CLOAD = 5pF
350
ps
Fall Time (80% to 20%)
tFL
RTERM = 100Ω, CLOAD = 5pF
350
ps
SLVS OUTPUTS (OUT_P, OUT_N, CLKOUTP, CLKOUTN, FRAMEP, FRAMEN), SLVS/LVDS = 1, DT = 1
Differential Output Voltage
Output Common-Mode Voltage
VOHDIFF
RTERM = 100Ω
205
mV
VOCM
RTERM = 100Ω
220
V
Rise Time (20% to 80%)
tRS
RTERM = 100Ω, CLOAD = 5pF
320
ps
Fall Time (80% to 20%)
tFS
RTERM = 100Ω, CLOAD = 5pF
320
ps
(Note 5)
100
ms
20
ns
POWER-DOWN
PD Fall to Output Enable
tENABLE
PD Rise to Output Disable
tDISABLE
POWER REQUIREMENTS
AVDD Supply Voltage Range
AVDD
1.7
1.8
1.9
V
OVDD Supply Voltage Range
OVDD
1.7
1.8
1.9
V
CVDD Supply Voltage Range
CVDD
1.7
1.8
3.6
V
348
390
PD = 0
AVDD Supply Current
IAVDD
fIN = 19.3MHz PD = 0, DT = 1
at -0.5dBFS
PD = 1, power-down,
no clock input
PD = 0
OVDD Supply Current
IOVDD
fIN = 19.3MHz PD = 0, DT = 1
at -0.5dBFS
PD = 1, power-down,
no clock input
CVDD Supply Current
ICVDD
CVDD is used only to bias ESD-protection
diodes on CLK input, Figure 2
Power Dissipation
PDISS
fIN = 19.3MHz at -0.5dBFS
4
348
1.54
78
mA
mA
100
100
mA
566
µA
0
mA
767
_______________________________________________________________________________________
882
mW
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, external VREFIO = 1.24V, CREFIO to GND = 0.1µF, CREFP to GND = 10µF,
CREFN to GND = 10µF, fCLK = 50MHz (50% duty cycle), VDT = 0, TA = TMIN to TMAX, unless otherwise noted. Typical values are at
TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
TIMING CHARACTERISTICS (Note 6)
(tSAMPLE /
20)
- 0.15
(tSAMPLE /
20)
+ 0.15
ns
Data Valid to CLKOUT Rise/Fall
tOD
Figure 5 (Note 7)
CLKOUT Output-Width High
tCH
Figure 5
tSAMPLE /
10
ns
CLKOUT Output-Width Low
tCL
Figure 5
tSAMPLE /
10
ns
FRAME Rise to CLKOUT Rise
tCF
Figure 4 (Note 7)
(tSAMPLE /
20)
- 0.15
(tSAMPLE /
20)
+ 0.15
ns
Sample CLK Rise to FRAME Rise
tSF
Figure 4 (Note 7)
(3tSAMPLE /
5)
+ 1.1
(3tSAMPLE /
5)
+ 2.6
ns
Crosstalk
(Note 2)
-94
dB
Gain Matching
CGM
fIN = 5.3MHz (Note 2)
±0.1
dB
Phase Matching
CPM
fIN = 5.3MHz (Note 2)
±0.25
Degrees
Note 1: Specifications at TA ≥ +25°C are guaranteed by production testing. Specifications at TA < +25°C are guaranteed by design
and characterization and not subject to production testing.
Note 2: See definition in the Parameter Definition section at the end of this data sheet.
Note 3: See the Common-Mode Output (CMOUT) section.
Note 4: Connect REFADJ to GND directly to enable internal reference mode. Connect REFADJ to AVDD directly to disable the internal
bandgap reference and enable external reference mode.
Note 5: Measured using CREFP to GND = 1µF and CREFN to GND = 1µF. tENABLE time may be lowered by using smaller capacitor values.
Note 6: Data valid to CLKOUT rise/fall timing is measured from 50% of data output level to 50% of clock output level.
Note 7: Guaranteed by design and characterization. Not subject to production testing.
標準動作特性 ___________________________________________________________________
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, internal reference, differential input at -0.5dBFS, fIN = 5.3MHz, fCLK = 50MHz
(50% duty cycle), VDT = 0, CLOAD = 10pF, TA = +25°C, unless otherwise noted.)
FFT PLOT
(16,384-POINT DATA RECORD)
AMPLITUDE (dBFS)
-30
-40
-50
-60
-70
HD2
HD3
-30
-40
-50
-60
-70
HD3
HD2
-20
-30
-40
-50
-60
-70
-80
-80
-90
-90
-90
-100
-100
-100
0
5
10
15
FREQUENCY (MHz)
20
25
MEASURED ON CHANNEL 1,
WITH INTERFERING SIGNAL
ON CHANNEL 2
fIN(IN1) = 5.304814MHz
fIN(IN2) = 24.0997119MHz
CROSSTALK = 94dB
-10
MAX1434 toc03
fCLK = 50.152379MHz
fIN = 24.0997119MHz
AIN = -0.5dBFS
SNR = 61.118dB
SINAD = 61.112dB
THD = -91.363dBc
SFDR = 85.069dBc
-20
0
MAX1434 toc02
-20
0
-10
AMPLITUDE (dBFS)
fCLK = 50.1523789MHz
fIN = 5.304814MHz
AIN = -0.5dBFS
SNR = 61.146dB
SINAD = 61.139dB
THD = -89.316dBc
SFDR = 84.455dBc
MAX1434 toc01
0
-10
CROSSTALK
(16,384-POINT DATA RECORD)
AMPLITUDE (dBFS)
FFT PLOT
(16,384-POINT DATA RECORD)
fIN(IN2)
-80
0
5
10
15
FREQUENCY (MHz)
20
25
0
5
10
15
20
25
FREQUENCY (MHz)
_______________________________________________________________________________________
5
MAX1434
ELECTRICAL CHARACTERISTICS (continued)
標準動作特性(続き)______________________________________________________________
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, internal reference, differential input at -0.5dBFS, fIN = 5.3MHz, fCLK = 50MHz
(50% duty cycle), VDT = 0, CLOAD = 10pF, TA = +25°C, unless otherwise noted.)
BANDWIDTH
vs. ANALOG INPUT FREQUENCY
FULL-POWER
BANDWIDTH
-0.5dBFS
-2
GAIN (dB)
-40
-50
-60
-3
-80
-7
-90
-8
0
5
10
15
FREQUENCY (MHz)
57
56
55
1
25
20
58
MAX1434 toc08
90
SFDR (dBc)
-75
-80
80
75
65
-95
60
100
0
120
40
60
80
100
0
120
20
40
60
80
100
fIN (MHz)
SIGNAL-TO-NOISE RATIO
vs. ANALOG INPUT POWER
SIGNAL-TO-NOISE PLUS DISTORTION
vs. ANALOG INPUT POWER
TOTAL HARMONIC DISTORTION
vs. ANALOG INPUT POWER
67
57
52
52
SINAD (dB)
57
47
42
42
37
32
32
27
27
-20
-15
-10
ANALOG INPUT POWER (dBFS)
-5
0
-45
-50
fIN = 5.2833866MHz
-55
-60
47
37
-25
fIN = 5.2833866MHz
62
THD (dB)
fIN = 5.2833866MHz
120
MAX1434 toc12
fIN (MHz)
62
-30
20
fIN (MHz)
MAX1434 toc10
67
55
-100
80
120
85
-70
56
60
100
95
70
40
80
100
-90
20
60
SPURIOUS-FREE DYNAMIC RANGE
vs. ANALOG INPUT FREQUENCY
-85
0
40
TOTAL HARMONIC DISTORTION
vs. ANALOG INPUT FREQUENCY
57
55
20
fIN (MHz)
-65
THD (dBc)
SINAD (dB)
59
0
ANALOG INPUT FREQUENCY (MHz)
-60
61
60
1000
-55
MAX1434 toc07
62
100
10
SIGNAL-TO-NOISE PLUS DISTORTION
vs. ANALOG INPUT FREQUENCY
63
59
58
-9
-100
6
60
-5
-6
62
61
-4
-70
MAX1434 toc06
-1
63
MAX1434 toc11
AMPLITUDE (dBFS)
-30
SMALL-SIGNAL
BANDWIDTH
-20.5dBFS
0
MAX1434 toc09
-20
1
SNR (dB)
fIN(IN1) = 5.299375MHz
fIN(IN2) = 6.299775MHz
AIN1 = -6.5dBFS
AIN2 = -6.5dBFS
IMD = 86.0dBc
IM3 = 92.9dBc
MAX1434 toc04
0
-10
SIGNAL-TO-NOISE RATIO
vs. ANALOG INPUT FREQUENCY
MAX1434 toc05
TWO-TONE INTERMODULATION DISTORTION
(16,384-POINT DATA RECORD)
SNR (dB)
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
-65
-70
-75
-80
-85
-90
-95
-30
-25
-20
-15
-10
ANALOG INPUT POWER (dBFS)
-5
0
-30
-25
-20
-15
-10
ANALOG INPUT POWER (dBFS)
_______________________________________________________________________________________
-5
0
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, internal reference, differential input at -0.5dBFS, fIN = 5.3MHz, fCLK = 50MHz
(50% duty cycle), VDT = 0, CLOAD = 10pF, TA = +25°C, unless otherwise noted.)
63
85
62
SNR (dB)
SFDR (dBc)
80
75
70
65
fIN = 5.30766172MHz
61
60
60
59
fIN = 5.3076172MHz
62
61
58
60
63
SINAD (dB)
fIN = 5.2833866MHz
MAX1434 toc14
90
MAX1434 toc13
95
SIGNAL-TO-NOISE PLUS DISTORTION
vs. SAMPLING RATE
SIGNAL-TO-NOISE RATIO
vs. SAMPLING RATE
MAX1434 toc15
SPURIOUS-FREE DYNAMIC RANGE
vs. ANALOG INPUT POWER
59
58
57
57
56
56
55
50
45
55
55
-25
-20
-15
-10
-5
0
10
15
20
25
30
35
40
45
10
50
15
20
25
30
35
40
fCLK (MHz)
fCLK (MHz)
TOTAL HARMONIC DISTORTION
vs. SAMPLING RATE
SPURIOUS-FREE DYNAMIC RANGE
vs. SAMPLING RATE
SIGNAL-TO-NOISE RATIO
vs. DUTY CYCLE
105
MAX1434 toc16
-75
fIN = 5.3076172MHz
-80
fIN = 5.3076172MHz
63
100
45
50
65
70
MAX1434 toc18
ANALOG INPUT POWER (dBFS)
MAX1434 toc17
-30
fIN = 5.304814MHz
62
61
95
-90
60
SNR (dB)
SFDR (dBc)
THD (dBc)
-85
90
-95
85
-100
80
-105
75
59
58
57
56
20
25
30
35
40
45
55
10
50
15
20
25
30
35
40
45
50
30
35
40
45
50
55
60
fCLK (MHz)
DUTY CYCLE (%)
SIGNAL-TO-NOISE PLUS DISTORTION
vs. DUTY CYCLE
TOTAL HARMONIC DISTORTION
vs. DUTY CYCLE
SPURIOUS-FREE DYNAMIC RANGE
vs. DUTY CYCLE
fIN = 5.304814MHz
-75
62
fIN = 5.304814MHz
100
-80
MAX1434 toc21
fCLK (MHz)
MAX1434 toc20
63
15
MAX1434 toc19
10
fIN = 5.304814MHz
95
90
59
58
SFDR (dBc)
-85
60
THD (dBc)
SINAD (dB)
61
-90
85
-95
80
-100
75
57
56
55
70
-105
30
35
40
45
50
55
DUTY CYCLE (%)
60
65
70
30
35
40
45
50
55
DUTY CYCLE (%)
60
65
70
30
35
40
45
50
55
60
65
70
DUTY CYCLE (%)
_______________________________________________________________________________________
7
MAX1434
標準動作特性(続き)______________________________________________________________
標準動作特性(続き)______________________________________________________________
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, internal reference, differential input at -0.5dBFS, fIN = 5.3MHz, fCLK = 50MHz
(50% duty cycle), VDT = 0, CLOAD = 10pF, TA = +25°C, unless otherwise noted.)
fCLK = 50MHz
fIN = 19.8MHz
4096-POINT DATA RECORD
fCLK = 50MHz
fIN = 19.8MHz
4096-POINT DATA RECORD
62
61
61
60
60
-85
MAX1434 toc24
62
63
MAX1434 toc22
63
TOTAL HARMONIC DISTORTION
vs. TEMPERATURE
SIGNAL-TO-NOISE PLUS DISTORTION
vs. TEMPERATURE
MAX1436 toc23
SIGNAL-TO-NOISE RATIO
vs. TEMPERATURE
-86
-87
59
58
58
57
56
56
55
-93
10
35
60
85
fCLK = 50MHz
fIN = 19.8MHz
4096-POINT DATA RECORD
-94
-95
-40
-15
10
35
60
-40
85
-15
10
35
60
TEMPERATURE (°C)
TEMPERATURE (°C)
TEMPERATURE (°C)
SPURIOUS-FREE DYNAMIC RANGE
vs. TEMPERATURE
SUPPLY CURRENT
vs. SAMPLING RATE (AVDD)
SUPPLY CURRENT
vs. SAMPLING RATE (0VDD)
360
350
85
85
MAX1434 toc27
fCLK = 50MHz
fIN = 19.8MHz
4096-POINT DATA RECORD
MAX1434 toc26
80
340
IAVDD (mA)
86
85
84
83
75
330
IOVDD (mA)
87
320
310
70
65
300
82
60
290
81
80
55
280
-15
10
35
60
0
85
10
20
30
40
0
50
10
20
30
40
TEMPERATURE (°C)
fCLK (MHz)
fCLK (MHz)
OFFSET ERROR
vs. TEMPERATURE
GAIN ERROR
vs. TEMPERATURE
INTEGRAL NONLINEARITY
vs. DIGITAL OUTPUT CODE
1.0
MAX1434 toc28
0
0.8
0.6
GAIN ERROR (%FS)
-0.02
-0.04
-0.06
-0.08
0.050
50
MAX1434 toc30
-40
0.025
0.4
0.2
INL (LSB)
88
-91
-92
MAX1434 toc29
89
-15
MAX1434 toc25
90
-90
55
-40
SFDR (dBc)
59
57
-89
THD (dBc)
SINAD (dB)
SNR (dB)
-88
OFFSET ERROR (%FS)
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
0
-0.2
-0.4
0
-0.025
-0.6
-0.8
-0.10
-15
10
35
TEMPERATURE (°C)
8
-0.050
-1.0
-40
60
85
-40
-15
10
35
TEMPERATURE (°C)
60
85
0
128 256 384 512 640 768 896 1024
DIGITAL OUTPUT CODE
_______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
(AVDD = 1.8V, OVDD = 1.8V, CVDD = 3.3V, GND = 0, internal reference, differential input at -0.5dBFS, fIN = 5.3MHz, fCLK = 50MHz
(50% duty cycle), VDT = 0, CLOAD = 10pF, TA = +25°C, unless otherwise noted.)
0
1.2490
128
1.7
256 384 512 640 768 896 1024
1.8
1.9
2.0
-40
2.1
-15
10
35
SUPPLY VOLTAGE (V)
TEMPERATURE (°C)
INTERNAL REFERENCE VOLTAGE
vs. REFERENCE LOAD CURRENT
CMOUT VOLTAGE
vs. SUPPLY VOLTAGE
CMOUT VOLTAGE
vs. TEMPERATURE
1.35
VCMOUT (V)
1.25
1.20
1.15
1.10
AVDD = OVDD
0.768
1.30
0.770
MAX1434 toc35
0.770
MAX1434 toc34
1.40
0.766
0.764
0.762
60
85
60
85
MAX1434 toc36
DIGITAL OUTPUT CODE
AVDD = OVDD
0.768
VCMOUT (V)
0
MAX1434 toc33
1.22
1.2470
-0.050
1.24
1.23
1.2480
-0.025
AVDD = OVDD
1.25
VREFIO (V)
VREFIO (V)
0.766
0.764
0.762
1.05
0.760
1.00
-150
-50
50
150
250
1.7
350
1.8
1.9
2.0
2.1
0.760
-40
-15
10
35
TEMPERATURE (°C)
SUPPLY VOLTAGE (V)
IREFIO (µA)
CMOUT VOLTAGE
vs. LOAD CURRENT
1.8
1.6
1.4
1.2
VCMOUT (V)
-350 -250
MAX1434 toc37
DNL (LSB)
AVDD = OVDD
1.2500
0.025
VREFIO (V)
1.26
MAX1434 toc32
1.2510
MAX1434 toc31
0.050
INTERNAL REFERENCE VOLTAGE
vs. TEMPERATURE
INTERNAL REFERENCE VOLTAGE
vs. SUPPLY VOLTAGE
DIFFERENTIAL NONLINEARITY
vs. DIGITAL OUTPUT CODE
1.0
0.8
0.6
0.4
0.2
0
0
500
1000
1500
2000
ICMOUT (µA)
_______________________________________________________________________________________
9
MAX1434
標準動作特性(続き)______________________________________________________________
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
端子説明 _______________________________________________________________________
端子
名称
1, 4, 7, 10, 16, 19, 22,
25, 26, 27, 30, 36, 89,
92, 96, 99, 100
GND
グランド。すべてのGND端子を同じ電位に接続してください。
2
IN1P
チャネル1の正アナログ入力
3
IN1N
チャネル1の負アナログ入力
5
IN2P
チャネル2の正アナログ入力
6
IN2N
チャネル2の負アナログ入力
8
IN3P
チャネル3の正アナログ入力
9
IN3N
チャネル3の負アナログ入力
11, 12, 13, 15, 37–42,
86, 87, 88
AVDD
アナログ電源入力。AVDDを+1.7V∼+1.9Vの電源に接続してください。デバイスに可能な限り近接した
0.1µFコンデンサでAVDDをGNDにバイパスしてください。2.2µF以上の大容量コンデンサでAVDD電源
プレーンをGNDプレーンにバイパスしてください。すべてのAVDD端子を同じ電位に接続してください。
14, 31, 50, 51, 70,
75, 76
N.C.
接続なし。内部接続なし。
17
IN4P
チャネル4の正アナログ入力
18
IN4N
チャネル4の負アナログ入力
20
IN5P
チャネル5の正アナログ入力
21
IN5N
チャネル5の負アナログ入力
23
IN6P
チャネル6の正アナログ入力
24
IN6N
チャネル6の負アナログ入力
28
IN7P
チャネル7の正アナログ入力
29
IN7N
チャネル7の負アナログ入力
32
DT
33
SLVS/LVDS
34
CVDD
35
CLK
43, 46, 49, 54, 57, 60,
63, 64, 67, 71, 74, 77
OVDD
44
OUT7N
チャネル7の負LVDS/SLVS出力
45
OUT7P
チャネル7の正LVDS/SLVS出力
47
OUT6N
チャネル6の負LVDS/SLVS出力
48
OUT6P
チャネル6の正LVDS/SLVS出力
52
OUT5N
チャネル5の負LVDS/SLVS出力
53
OUT5P
チャネル5の正LVDS/SLVS出力
55
OUT4N
チャネル4の負LVDS/SLVS出力
56
OUT4P
チャネル4の正LVDS/SLVS出力
10
機
能
2重終端の選択。差動出力ペア間の100Ωの内部終端を選択するには、DTをハイにしてくだ
さい。出力終端を選択しない場合は、DTをローにしてください。
差動出力信号形式の選択入力。SLVS出力を選択するには、SLVS/LVDSをハイにしてくだ
さい。LVDS出力を選択するには、SLVS/LVDSをローにしてください。
クロック電源入力。CVDDを+1.7V∼+3.6Vの電源に接続してください。2.2µF以上のコン
デンサと並列に0.1µFのコンデンサでCVDDをGNDにバイパスしてください。デバイスにでき
るだけ近接してバイパスコンデンサを実装してください。
シングルエンドCMOSクロック入力
出力ドライバ電源入力。OVDDを+ 1.7V∼+ 1.9Vの電源に接続してください。デバイスにできる限り近接
した0.1µFコンデンサでOVDDをGNDにバイパスしてください。2.2µF以上の大容量コンデンサでOVDD電源
プレーンをGNDプレーンにバイパスしてください。すべてのOVDD端子を同じ電位に接続してください。
______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
端子
名称
機
能
58
FRAMEN
負フレーム整列LVDS/SLVS出力。差動フレーム出力の立上りエッジが出力データストリーム
の正しいD0位置に整列します。
59
FRAMEP
正フレーム整列LVDS/SLVS出力。差動フレーム出力の立上りエッジが出力データストリーム
の正しいD0位置に整列します。
61
CLKOUTN
負のLVDS/SLVSシリアルクロック出力
62
CLKOUTP
正のLVDS/SLVSシリアルクロック出力
65
OUT3N
チャネル3の負LVDS/SLVS出力
66
OUT3P
チャネル3の正LVDS/SLVS出力
68
OUT2N
チャネル2の負LVDS/SLVS出力
69
OUT2P
チャネル2の正LVDS/SLVS出力
72
OUT1N
チャネル1の負LVDS/SLVS出力
73
OUT1P
チャネル1の正LVDS/SLVS出力
78
OUT0N
チャネル0の負LVDS/SLVS出力
79
OUT0P
チャネル0の正LVDS/SLVS出力
80
LVDSTEST
LVDSテストパターンのイネーブル。出力テストパターンをイネーブルするには、LVDSTESTを
ハイにしてください(0001011101 MSB→LSB)。アナログ変換結果と同様に、テストパターン
データはLSBを先頭とした出力です。通常動作にするには、LVDSTESTをローにしてください。
81
PD
パワーダウンの入力。すべてのチャネルとリファレンスをパワーダウンするには、PDをハイ
にしてください。通常動作にするには、PDをローにしてください。
82
PLL3
PLL制御入力3。詳細については、表1を参照してください。
83
PLL2
PLL制御入力2。詳細については、表1を参照してください。
84
PLL1
PLL制御入力1。詳細については、表1を参照してください。
85
T/B
90
REFN
負リファレンスバイパス出力。1µF以上のコンデンサ(10µF、typ)をREFPとREFNの間に接続
し、1µF以上のコンデンサ(10µF、typ)をREFNとGNDの間に接続してください。これらの
コンデンサはプリント(PC)基板の同じ面にデバイスにできる限り近接して配置してください。
91
REFP
正リファレンスバイパス出力。1µF以上のコンデンサ(10µF、typ)をREFPとREFNの間に接続
し、1µF以上のコンデンサ(10µF、typ)をREFPとGNDの間に接続してください。これらの
コンデンサはプリント(PC)基板の同じ面にデバイスにできる限り近接して配置してください。
93
REFIO
リファレンス入力/出力。内部リファレンス動作(REFADJ = GND)の場合は、リファレンス
出力電圧は1.24Vです。外部リファレンス動作(REFADJ = AVDD)の場合は、REFIOに安定し
たリファレンス電圧を印加してください。0.1µF以上でGNDにバイパスしてください。
94
REFADJ
内部または外部リファレンスモードの選択およびリファレンス調整の入力。内部リファレンス
モードの場合は、REFADJをGNDに直接接続してください。外部リファレンスモードの場合
は、REFADJをAVDDに直接接続してください。リファレンス調整モードの場合は、｢内部リフ
ァレンスによるフルスケール範囲の調整｣の項を参照してください。
95
CMOUT
コモンモードリファレンス電圧出力。CMOUTは、DC結合アプリケーション用に入力コモン
モード電圧を出力します。0.1µF以上のコンデンサでCMOUTをGNDにバイパスしてください。
出力形式の選択入力。バイナリ出力形式を選択するには、T/Bをハイにしてください。2の
補数出力形式を選択するには、T/Bをローにしてください。
97
IN0P
チャネル0の正アナログ入力
98
IN0N
チャネル0の負アナログ入力
—
EP
エクスポーズドパッド。EPはGNDに内部で接続されています。EPをGNDに接続します。
______________________________________________________________________________________
11
MAX1434
端子説明(続き)__________________________________________________________________
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
ファンクションダイアグラム______________________________________________________
REFADJ REFIO REFP REFN
PD
REFERENCE SYSTEM
POWER
CONTROL
CMOUT
AVDD OVDD
DT
SLVS/LVDS
OUTPUT
CONTROL
MAX1434
LVDSTEST
T/B
ICMV*
T/H
10-BIT
PIPELINE
ADC
10:1
SERIALIZER
OUT0P
10-BIT
PIPELINE
ADC
10:1
SERIALIZER
OUT1P
T/H
IN0P
IN0N
IN1P
IN1N
OUT0N
OUT1N
LVDS/SLVS
OUTPUT
DRIVERS
IN7P
10-BIT
PIPELINE
ADC
T/H
IN7N
OUT7P
10:1
SERIALIZER
OUT7N
FRAMEP
FRAMEN
CLK
CLOCK
CIRCUITRY
CVDD
CLKOUTP
PLL
5x
PLL1
PLL2
CLKOUTN
PLL3
GND
*ICMV = INPUT COMMON-MODE VOLTAGE (INTERNALLY GENERATED).
詳細 ____________________________________________
入力回路
ADCのMAX1434は、高速度信号変換のために完全
差動入力、パイプラインアーキテクチャ、およびディ
ジタルエラー補正を備えています。ADCパイプライン
アーキテクチャによって、入力で取り込まれたサンプル
は半クロックサイクルごとに各パイプライン段を進行し
ます。変換されたディジタル結果はシリアル化され、
LVDS/SLVS出力ドライバを通じて送出されます。入力
から出力までの総クロックサイクル遅延は、6.5クロック
サイクルです。
図1は、入力T/H回路の簡略図を示しています。トラッ
クモードでは、スイッチS1、S2a、S2b、S4a、S4b、
S5a、およびS5bは閉じています。完全差動回路は、ス
イッチS4aおよびS4bを通じて2個のコンデンサ(C2a
およびC2b)に入力信号をサンプルします。S2aとS2b
はトランスコンダクタンスオペアンプ(OTA)のコモン
モードを設定し、S1と同時に開かれて入力波形をサンプ
リングします。次に、スイッチS4a、S4b、S5a、およ
びS5bが開かれた後に、スイッチS3aとS3bはコンデン
サC1aおよびC1bをアンプの出力と接続し、スイッチ
S4cが閉じられます。得られた差動電圧は、コンデンサ
C2aとC2bに保持されます。アンプは、コンデンサ
C2aとC2bに当初保持されていた値まで、コンデンサ
C1aとC1bを充電します。次に、これらの値は第1段
MAX1434は、入力と出力が同期した8つの個別の完全
差動チャネルを備えています。T/Bディジタル入力に
よって、出力をバイナリまたは2の補数に設定してくだ
さい。グローバルパワーダウンによって、電力消費が
最小限に抑制されます。
12
______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
MAX1434
SWITCHES SHOWN IN TRACK MODE
INTERNAL
COMMON-MODE
BIAS*
AVDD
INTERNALLY
GENERATED
COMMON-MODE
LEVEL*
INTERNAL
BIAS*
S5a
S2a
MAX1434
C1a
S3a
C2a
S4a
IN_P
OUT
S4c
OTA
S1
OUT
IN_N
S4b
C2b
C1b
S3b
GND
S2b
INTERNAL
COMMON-MODE
BIAS*
S5b
INTERNAL
BIAS*
INTERNALLY
GENERATED
COMMON-MODE
LEVEL*
*NOT EXTERNALLY ACCESSIBLE
図1. 内部入力回路
の量子化器に送られ、高速変動する入力からパイプ
ラインが分離されます。IN_P∼IN_N間のアナログ入力は、
差動駆動されます。差動入力の場合は、性能を最適化
するために、IN_PおよびIN_Nの入力インピーダンスを
バランスさせてください。
リファレンス構成(REFIO、
REFADJ、REFP、およびREFN)
MAX1434は1.24Vの内部バンドギャップリファレンス
を備えていますが、外部リファレンス電圧で駆動する
こともできます。フルスケールアナログ差動入力範囲は
±FSRです。FSR(フルスケール範囲)は、次式から求め
られます。
FSR =
(0.700 × VREFIO )
1.24V
ここで、V REFIOは、内部または外部で生成される
REFIOの電圧です。V REFIO = 1.24Vの場合は、フル
スケール入力範囲は±700mV(1.4VP-P)です。
内部リファレンスモード
内部バンドギャップリファレンスを直接使用するには、
REFADJをGNDに接続してください。内部バンドギャッ
プリファレンスは、内部リファレンスモードの場合、
温度係数が120ppm/℃の1.24VのVREFIOを生成します。
安定化させるには、0.1µF以上の外付けバイパスコン
デンサをREFIOとGNDの間に接続してください。REFIO
は外部回路に対して最大200µAまでソースし、シンクし
ます。REFIOの負荷レギュレーションは75mV/mAです。
MAX1434がパワーダウンモードのときは、REFIOは
GNDに対して1MΩを超える抵抗を備えています。電源
がMAX1434に印加された場合またはPDがハイから
ローに遷移する場合、内部リファレンス回路は起動とセ
トリングに100ms (CREFP∼GND = CREFN∼GND =
1µFの場合)が必要です。
利得誤差を補償するか、またはADCのFSRの拡大や縮
小を行うには、REFADJとGNDの間またはREFADJと
REFIOの間に外付け抵抗器を追加してください。この
抵抗器によって、MAX1434の内部リファレンス値を
その公称値の最大±5%まで調整します。｢内部リファ
レンスによるフルスケール範囲の調整｣の項を参照して
ください。
______________________________________________________________________________________________________
13
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
GNDへの1µF以上のコンデンサ(10µF、typ)をREFPお
よびR E F Nとの間に接続し、1µF 以上のコンデンサ
(10µF、typ)をREFPとREFNの間にプリント基板と同じ
面でデバイスにできる限り近接して接続してください。
外部リファレンスモード
表1. PLL1、PLL2、
およびPLL3の構成表
INPUT CLOCK RANGE
(MHz)
PLL1
PLL2
PLL3
0
0
0
0
0
1
39.0
50.0
0
1
0
27.0
39.0
0
1
1
19.5
27.0
1
0
0
13.5
19.5
1
0
1
9.8
13.5
1
1
0
6.8
9.8
1
1
1
4.8
6.8
MIN
外部リファレンスモードでは、MAX1434のリファ
レンス電圧に優る制御を可能とし、複数のコンバータ
が共通リファレンスを使用することができます。内部
リファレンスをディセーブルするには、REFADJを
AVDDに接続してください。REFIOに安定した1.18V∼
1.30Vの電源を印加してください。0.1µF以上のコン
デンサでREFIOをGNDにバイパスしてください。
REFIOの入力インピーダンスは1MΩを超えます。
MAX
Unused
クロック入力(CLK)
MAX1434は、入力クロックデューティサイクルが
20%∼80%と広範囲のCMOSコンパチブルクロック
信号を受け付けます。外付けシングルエンドクロック
信号でCLKを駆動してください。図2は、簡略化された
クロック入力図を示しています。
MAX1434の規定のSNR性能を得るには、低クロック
ジッタが必要です。アナログ入力サンプリングはCLKの
立上りエッジで行われるため、このエッジのジッタは
可能な限り小さくする必要があります。ジッタはADCの
最大SNR性能に限界を与え、それは次の式によります：
⎛
⎞
1
SNR = 20 × log ⎜
⎟
⎝ 2 × π × fIN × t J ⎠
ここで、fINはアナログ入力周波数を表し、tJは総システ
ムクロックジッタです。
PLL入力(PLL1、PLL2、PLL3)
MAX1434は、入力クロックの5倍の周波数の出力クロッ
ク信号を生成するPLLを備えています。出力クロック
信号は、MAX1434からデータをクロックアウトする
ために使われます(｢システムタイミング要件｣の項を
参照)。表1に記載の入力クロック範囲に従って、PLL1、
PLL2、およびPLL3ビットを設定してください。
AVDD
MAX1434
CVDD
CLK
DUTY-CYCLE
EQUALIZER
システムタイミング要件
図3は、アナログ入力、入力クロック、フレーム整列出力、
シリアルクロック出力、およびシリアルデータ出力間
の関係を示しています。差動アナログ入力(IN_Pおよび
IN_N)はCLK信号の立上りエッジでサンプリングされ、
得られたデータは6.5クロックサイクル後にディジタル
出力に現れます。図4は、入力と出力間の関係について
の詳細な2変換のタイミング図を示しています。
クロック出力(CLKOUTP、CLKOUTN)
MAX1434は、CLKOUTPとCLKOUTNから構成される
差動クロック出力を備えています。図4に示すように、
シリアル出力データはクロック出力の両エッジで
MAX1434からクロックアウトされます。出力クロッ
クの周波数は、CLKの周波数の5倍です。
フレーム整列出力(FRAMEP、FRAMEN)
MAX1434は、FRAMEPとFRAMENから構成される
差動フレーム整列信号を備えています。図4に示すように、
フレーム整列信号の立上りエッジは、10ビットシリア
ルデータストリームの先頭ビット(D0)に対応してい
ます。フレームアライメント信号の周波数は、入力ク
ロックの周波数と同じです。
シリアル出力データ(OUT_P、OUT_N)
MAX1434は、OUT_PとOUT_Nから構成される各差動
出力を通じて変換結果を提供します。変換結果は、
サンプルが取得されてから6.5入力クロックサイクル後
に得られます。図3に示すように、出力データは、出力
クロックの両エッジでLSB(D0)を先頭にクロックアウト
されます。図5は、詳細なシリアル出力タイミング図を
示しています。
GND
図2. クロック入力回路
14
______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
MAX1434
N+2
N+6
N+3
N
(VIN_P VIN_N)
N+1
N+9
N+8
N+5
N+7
N+4
tSAMPLE
CLK
6.5 CLOCK-CYCLE DATA LATENCY
(VFRAMEP VFRAMEN)*
(VCLKOUTP VCLKOUTN)
(VOUT_P VOUT_N)
OUTPUT
DATA FOR
SAMPLE
N-6
OUTPUT
DATA FOR
SAMPLE N
*DUTY CYCLE VARIES DEPENDING ON INPUT CLOCK FREQUENCY.
図3. グローバルタイミング図
N+2
N
(VIN_P - VIN_N)
N+1
tSAMPLE
tSF
CLK
(VFRAMEP VFRAMEN)*
tCF
(VCLKOUTP VCLKOUTN)
(VOUT_P VOUT_N)
D4N-7 D5N-7
D6N-7
D7N-7
D8N-7
D9N-7
D0N-6 D1N-6
D2N-6
D3N-6 D4N-6
D5N-6
D6N-6
D7N-6
D8N-6 D9N-6
D0N-5 D1N-5
D2N-5
D3N-5
D4N-5 D5N-5
*DUTY CYCLE DEPENDS ON INPUT CLOCK FREQUENCY.
図4. 2変換タイミング詳細図
tCH
tCL
(VCLKOUTP VCLKOUTN)
(VOUT_P VOUT_N)
tOD
D0
D1
tOD
D2
D3
図5. シリアル化出力タイミング詳細図
______________________________________________________________________________________
15
表2. 出力コード表(VREFIO = 1.24V)
TWO’S-COMPLEMENT DIGITAL OUTPUT CODE
(T/B = 0)
OFFSET BINARY DIGITAL OUTPUT CODE
(T/B = 1)
VIN_P - VIN_N (mV)
(VREFIO = 1.24V)
BINARY
D9 → D0
HEXADECIMAL
EQUIVALENT
OF D9 → D0
DECIMAL
EQUIVALENT
OF D9 → D0
BINARY
D9 → D0
HEXADECIMAL
EQUIVALENT
OF D9 → D0
DECIMAL
EQUIVALENT
OF D9 → D0
0111111111
0x1FF
+511
1111111111
0x3FF
+1023
+698.63
0111111110
0x1FE
+510
1111111110
0x3FE
+1022
+697.27
0000000001
0x001
+1
1000000001
0x201
+513
+1.37
0000000000
0x000
0
1000000000
0x200
+512
0
1111111111
0x3FF
-1
0111111111
0x1FF
+511
-1.37
1000000001
0x201
-511
0000000001
0x001
+1
-698.63
1000000000
0x200
-512
0000000000
0x000
0
-700.00
1 LSB = 2 x FSR
1024
FSR = 700mV x VREFIO
1.24V
FSR
1 LSB = 2 x FSR
1024
FSR
0x1FF
0x1FE
0x1FD
0x001
0x000
0x3FF
0x203
0x202
0x201
0x200
-511 -509
-1 0 +1
+509 +511
DIFFERENTIAL INPUT VOLTAGE (LSB)
FSR = 700mV x VREFIO
1.24V
FSR
OFFSET BINARY OUTPUT CODE (LSB)
TWO'S-COMPLEMENT OUTPUT CODE (LSB)
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
FSR
0x3FF
0x3FE
0x3FD
0x201
0x200
0x1FF
0x003
0x002
0x001
0x000
-511 -509
-1 0 +1
+509 +511
DIFFERENTIAL INPUT VOLTAGE (LSB)
図6. 2の補数の伝達関数( T/B = 0)
図7. バイナリの伝達関数( T/B = 1)
出力データ形式( T/B)、伝達関数
オフセットバイナリ(T/B = 1)の場合は、
MAX1434の出力データ形式は、ロジック入力T/Bに応
じて、オフセットバイナリか、または2の補数のいずれ
かの形式になります。T/Bがローの場合は、出力データ
形式は2の補数です。T/Bがハイの場合は、出力データ
形式はオフセットバイナリです。次式、表2、図6およ
び図7によって、ディジタル出力とアナログ入力との関
係が定義されます。2の補数(T/B = 0)の場合は：
VIN _ P − VIN _ N = FSR × 2 ×
16
VIN _ P − VIN _ N = FSR × 2 ×
CODE10 − 512
1024
ここで、CODE10は、表2に示すようにディジタル出力
コードの10進数に相当します。
MAX1434のディジタル出力の容量性負荷は、可能な
限り小さくしてください。
CODE10
1024
______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
MAX1434の出力(OUT_P、OUT_N、CLKOUTP、
CLKOUTN、FRAMEP、およびFRAMEN)をLVDSレベル
とする場合はSLVS/LVDSをローにして、SLVSレベルの
場合はSLVS/LVDSをハイにしてください。SLVSレベル
の場合は、DTをハイに駆動して、2重終端をイネーブル
としてください。LVDSおよびSLVSの出力電圧レベル
については、｢電気的特性(Electrical Characteristics)｣
の表を参照してください。
MAX1434
LVDSおよびSLVS信号(SLVS/LVDS)
DT
OUT_P/
CLKOUTP/
FRAMEP
Z0 = 50Ω
100Ω
100Ω
LVDSテストパターン(LVDSTEST)
LVDSTESTをハイに駆動すると、すべてのLVDSまたは
SLVS出力チャネルにテストパターン出力をイネーブル
します。出力テストパターンは、0001011101です。
通常動作にするには、LVDSTESTをローに駆動してく
ださい(テストパターンをディセーブルとする)。
コモンモード出力(CMOUT)
CMOUTは、DC結合アナログ入力用のコモンモードリ
ファレンスを備えています。入力がDC結合される場合
は、MAX1434を駆動する回路の出力コモンモード
電圧とV CMOUTの出力電圧を±50mV以内に一致させて
ください。駆動回路の出力コモンモード電圧はCMOUT
から作り出すことを推奨します。
2重終端(DT)
MAX1434は、差動出力ペア(OUT_PとOUT_N、CLKOUTP
とCLKOUTN、FRAMEPとFRAMEN)の間にオプションの
100Ω終端を内蔵しています。ラインの遠端部の終端の
ほかに出力部に直接配置される終端も、ライン上の望
ましくない反射を排除するのに役立ちます。トレース長
が長く(5インチ以上)、またはインピーダンスが不整合
のアプリケーションでは、この機能は有効です。2重終
端を選択するにはDTをハイにし、また内蔵終端抵抗
(単一終端)を分離するにはDTをローにしてください。
2重終端を選択すると、OVDDの消費電流が増大します
(図8を参照)。
パワーダウンモード(PD)
MAX1434は、変換が要求されないときに低電力状態
に遷移して、電力を効率的に使用するパワーダウン
モードを備えています。
PDはすべてのチャネルと内部リファレンス回路のパワー
ダウンモードを制御します。パワーダウンをイネーブル
するには、PDをハイにしてください。パワーダウン
モードでは、DTがローの場合は、LVDS/SLVSのすべ
ての出力の出力インピーダンスは約342Ωです。差動
LVDS/SLVS出力の出力インピーダンスは、DTがハイの
場合は、100Ωです。パワーダウン時の標準的な消費電流
については、｢電気的特性(Electrical Characteristics)｣
の表を参照してください。以下は、パワーダウンモード
におけるアナログ入力とディジタル出力の状態を示し
ています。
MAX1434
OUT_N/
CLKOUTN/
FRAMEN
Z0 = 50Ω
SWITCHES ARE CLOSED WHEN DT IS HIGH.
SWITCHES ARE OPEN WHEN DT IS LOW.
図8. 2重終端
• IN_P、IN_Nのアナログ入力は内部入力アンプから
切断。
• REFIOは、GNDに対して1MΩを超える抵抗を保持。
• OUT_P、OUT_N、CLKOUTP、CLKOUTN、FRAMEP、
およびFRAMENは、DTがローの場合は出力ペア間
に約342Ωを保持。DTがハイの場合は、差動出力
ペアは各ペア間に100Ωを保持。
内部リファレンスで動作している場合は、パワーダウン
からのウェイクアップ時間は100ms(typ)です(C REFP
とGND間、CREFNとGND間に1µFを接続)。外部リファ
レンスを使用している場合は、ウェイクアップ時間は
外部リファレンスドライバに依存します。
アプリケーション情報 __________________
内部リファレンスによるフルスケール
範囲の調整
MAX1434は、10% (±5%)のフルスケール調整範囲を
サポートしています。フルスケール範囲を縮小するに
は、25kΩ∼250kΩの外付け抵抗器またはポテンショ
メータ(R ADJ )をREFADJとGNDの間に接続してくだ
さい。フルスケール範囲を拡大するには、25kΩ∼250kΩ
の抵抗器をREFADJとREFIOの間に接続してください。
図9は、2つの可能な構成を示しています。
次式は、R ADJとアナログフルスケール範囲の変更との
関係を示しています：
⎛
1.25kΩ ⎞
FSR = 0.7V ⎜1 +
RADJ ⎟⎠
⎝
REFADJとREFIOの間に接続されたRADJの場合は：
______________________________________________________________________________________
17
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
10Ω
ADC FULL-SCALE = REFT - REFB
REFT
REFB
0.1µF
G
REFERENCESCALING
AMPLIFIER
IN_P
1
VIN
6
39pF
T1
N.C.
2
5
MAX1434
0.1µF
REFERENCE
BUFFER
REFIO
3
4
MINICIRCUITS
ADT1-1WT
0.1µF
10Ω
IN_N
1V
REFADJ
25kΩ
TO 250kΩ
CONTROL LINE TO
DISABLE REFERENCE
BUFFER
39pF
図10. トランス結合クロック入力駆動
25kΩ
TO 250kΩ
0.1µFのセラミックコンデンサでCVDDをGNDにバイパス
してください。
MAX1434
AVCC
AVCC / 2
図9. ADCのフルスケール範囲を調整する回路案
⎛ 1.25kΩ ⎞
FSR = 0.7V ⎜1 −
RADJ ⎟⎠
⎝
REFADJとGNDの間に接続されたRADJの場合
トランス結合の使用
RFトランス(図10)は、シングルエンド入力源信号を完
全差動信号に変換する卓越したソリューションを提供
します。MAX1434の入力コモンモード電圧は、fCLK =
50MHzの場合、0.76V(typ)に内部でバイアスされます。
ここでは1：1のトランスが示されていますが、ステッ
プアップトランスを選択すると、駆動要件を緩和する
ことができます。また、オペアンプなどの入力ドライ
バからの信号振幅が低減すると、全体的な歪みを改善
することもできます。
グランド、バイパス、および基板レイアウト
MAX1434には、高速基板レイアウトの設計方法が
必要です。基板レイアウトのリファレンスについては、
MAX1434/MAX1436/MAX1437/MAX1438のEV
キットのデータシートを参照してください。インダク
タンスを最小限に抑えるために、表面実装デバイスを
使って、全バイパスコンデンサをデバイスにできるだ
け近接して、できればADCと同じ面に配置してくださ
い。0.1µFのセラミックコンデンサと並列に、0.1µFの
セラミックコンデンサでAVDDをGNDにバイパスしてく
ださい。2.2µF以上のセラミックコンデンサと並列に
0.1µFのコンデンサでOVDDをGNDにバイパスしてくだ
さい。2.2µF以上のセラミックコンデンサと並列に
18
広いグランドプレーンと電源プレーンの多層基板は、
最高レベルの信号完全性を実現します。MAX1434の
グランドピンと裏面エクスポーズドパッドを同じグランド
プレーンに接続してください。MAX1434は、低イン
ダクタンスのグランド接続については裏面エクスポー
ズドパッドの接続に依存しています。グランドプレーン
は、ノイズの多いディジタルシステムのグランドプレーン
から隔離してください。
高速ディジタル信号トレースは、敏感なアナログトレー
スから遠ざけて配線してください。すべての信号ライ
ンは短くして、直角に曲げないでください。
差動アナログ入力回路のレイアウトを対称にして、すべ
ての寄生要素を均等に平衡させてください。対称的な
入力レイアウト例については、MAX1434/MAX1436/
MAX1437/MAX1438のEVキットのデータシートを
参照してください。
パラメータ定義 _________________________
積分非直線性(INL)
積分非直線性は、実際の伝達関数の値の、直線からの
偏差です。MAX1434の場合、この直線は、オフセット
誤差および利得誤差がヌルにされた後の伝達関数の端
点間に引かれます。INLの偏差は全ステップで測定され、
ワーストケースの偏差は｢電気的特性(Electrical
Characteristics)｣の表に示されています。
微分非直線性(DNL)
微分非直線性は、1 LSBの実際のステップの幅と理想
値との差です。1 LSB以下のDNL誤差規格は、ミッ
シングコードのない単調伝達関数を保証しています。
MAX1434の場合は、DNLの偏差は全ステップで測定
され、ワーストケースの偏差は｢電気的特性(Electrical
Characteristics)｣の表に示されています。
______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
オフセット誤差は、実際の伝達関数がシングルポイント
で理想的な伝達関数と一致している程度を示す性能指
数です。MAX1434の場合は、アナログ入力全体にわ
たって-1/2のLSBがあると、理想的なミッドスケール
ディジタル出力遷移が行われます(図6および図7)。
バイポーラオフセット誤差は、測定したミッドスケール
遷移点と理想的なミッドスケール遷移点との偏差の大
きさです。
利得誤差
CLK
tAD
ANALOG
INPUT
tAJ
SAMPLED
DATA
T/H
利得誤差は、実際の伝達関数の傾きが理想的な伝達関数の
傾きと一致している程度を示す性能指数です。MAX1434
の場合は、測定されたフルスケール遷移点とゼロスケール
遷移点との差から、理想的なフルスケール遷移点と
ゼロスケール遷移点との差を引いたものが利得誤差
です。
バイポーラデバイス(MAX1434)の場合は、フルスケール
遷移点は2の補数出力形式では0x1FE∼0x1FFで(オフ
セットバイナリでは0x3FE∼0x3FF)、ゼロスケール遷
移点は2の補数で0x200∼0x201です(オフセットバイ
ナリでは0x000∼0x001)。
クロストーク
クロストークは、各アナログ入力が他のアナログ入力
から分離されている程度を示します。MAX1434の場
合は、あるチャネルに5.3MHz、-0.5dBFSのアナログ
信号が印加され、別のチャネルに24.1MHz、0.5dBFSのアナログ信号が印加されます。5.3MHzの
アナログ信号が印加されたチャネルで、FFTが実行され
ます。このFFTから、クロストークは5.3MHzと
24.1MHzの振幅の差として測定されます。
アパーチャ遅延
アパーチャ遅延(tAD)は、サンプリングクロックの立上
りエッジから、実際のサンプルの取得時点までの時間
です。図11を参照してください。
MAX1434
オフセット誤差
HOLD
TRACK
HOLD
図11. アパーチャジッタ/遅延の規格
MAX1434の場合は、SNRを算出するには、RMSノイズ
に対するRMS信号の比を取ります。RMSノイズには、
基本波、最初から6つの高調波(HD2∼HD7)、および
DCオフセットを除く、ナイキスト周波数までの全スペ
クトル成分が含まれます。
信号対ノイズ+歪み(SINAD)
SINADを算出するには、RMSノイズ+歪みに対する
R M S信号の比を取ります。R M Sノイズ+歪みには、
基本波とDCオフセットを除く、ナイキスト周波数まで
の全スペクトル成分が含まれます。
有効ビット数(ENOB)
ENOBによって、特定の入力周波数とサンプリングレート
におけるADCのダイナミック性能を規定します。理想的
なADCの誤差は、量子化ノイズのみで構成されます。フル
スケール正弦波入力波形に対するENOBは、次式から
算出されます：
⎛ SINAD − 1.76 ⎞
ENOB = ⎜
⎟
⎝
⎠
6.02
アパーチャジッタ
全高調波歪み(THD)
アパーチャジッタ(t AJ )は、アパーチャ遅延における
サンプル間のばらつきです。図11を参照してください。
THDは、基本波そのものに対する、入力信号の先頭から
6つの高調波RMS合計の比です。これは、次式のよう
に表されます：
信号対ノイズ比(SNR)
ディジタルサンプルから完全に再生された波形の場合、
理論的最大SNRは、RMS量子化誤差(残留誤差)に対す
るフルスケールアナログ入力(RMS値)の比です。理想
的な理論上の最小のアナログ-ディジタル変換ノイズは
量子化誤差によってのみもたらされ、ADCの分解能
(Nビット)から次式によって直接的求められます：
SNRdB[max] = 6.02dB x N x 1.76dB
実際には、量子化ノイズのほかに、熱雑音、リファ
レンスノイズ、クロックジッタなどのその他のノイズ
源があります。
⎛
V22 + V32 + V4 2 + V52 + V62 + V72
THD = 20 × log ⎜
⎜
V1
⎝
⎞
⎟
⎟
⎠
スプリアスフリー、ダイナミックレンジ(SFDR)
SFDRは、2番目に大きなスプリアス成分(DCオフセット
を除く)のRMS値に対する、基本波(最大信号成分)の
RMS振幅の比をデシベルで表したものです。SFDRは、
キャリアに対するデシベル値で表されます(dBc)。
______________________________________________________________________________________
19
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
相互変調歪み(IMD)
フルパワー帯域幅
IMDは、2つの入力トーンf 1およびf 2の総入力パワーに
対する、ナイキスト周波数までのIM2からIM5の相互変調
積の総パワーです。各入力トーンレベルは、-6.5dBFS
です。相互変調積は、以下のとおりです。
-0.5dBFSのアナログ入力大信号がADCに印加され、
ディジタル化変換結果の振幅が-3dB低減するポイント
まで入力周波数が掃引されます。この点が、フルパワー
入力帯域幅周波数として定義されます。
• 2次相互変調積(IM2)：f1 + f2、f2 - f1
利得マッチング
• 3次相互変調積(IM3)：2 x f 1 - f 2、2 x f 2 - f 1、2 x
f1 + f2、2 x f2 + f1
利得マッチングは、8つの全ADCチャネルの利得が互い
に一致している程度を示す性能指数です。MAX1434
の場合は、同じ5.3MHz、-0.5dBFSのアナログ信号を
全アナログ入力チャネルに印加して、利得マッチング
が測定されます。これらのアナログ入力は50Mspsで
サンプリングされ、振幅の最大偏差は｢電気的特性
(Electrical Characteristics)｣の表に利得マッチングと
してdB単位で示されています。
• 4次相互変調積(IM4)：3 x f 1 - f 2、3 x f 2 - f 1、3 x
f1 + f2、3 x f2 + f1
• 5次相互変調積(IM5)：3 x f 1 - 2 x f 2、3 x f 2 - 2 x
f1、3 x f1 + 2 x f2、3 x f2 + 2 x f1
3次相互変調(IM3)
IM3は、2つの入力トーンf 1およびf 2の総入力パワーに
対する、ナイキスト周波数までの3次相互変調積の総
パワーです。各入力トーンレベルは、-6.5dBFSです。
3次相互変調積は、2 x f1 - f2、2 x f2 - f1、2 x f1 + f2、
2 x f2 + f1です。
小信号帯域幅
信号のスルーレートがADCの性能を制限しないよう
に、-20.5dBFSのアナログ入力小信号がADCに印加さ
れます。次に、ディジタル化変換結果の振幅が-3dB
低減するポイントまで入力周波数が掃引されます。
20
位相マッチング
位相マッチングは、8つの全ADCチャネルの位相が互い
に一致している程度を示す性能指数です。MAX1434
の場合は、同じ5.3MHz、-0.5dBFSのアナログ信号を
全アナログ入力チャネルに印加して、位相マッチング
が測定されます。これらのアナログ入力は50Mspsで
サンプリングされ、位相の最大偏差は｢電気的特性
(Electrical Characteristics)｣表に位相マッチングとし
て度の単位で示されています。
______________________________________________________________________________________
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
PLL3
PD
LVDSTEST
OUT0P
OUT0N
OVDD
T/B
PLL1
PLL2
AVDD
AVDD
GND
AVDD
99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76
N.C.
GND
IN0N
IN0P
GND
CMOUT
REFADJ
REFIO
GND
REFP
REFN
GND
100
TOP VIEW
N.C.
OVDD
GND
IN1P
IN1N
1
75
2
74
3
73
GND
IN2P
IN2N
4
72
5
71
OUT1P
OUT1N
OVDD
6
70
N.C.
GND
IN3P
IN3N
7
69
8
68
OUT2P
OUT2N
9
67
OVDD
GND
AVDD
AVDD
AVDD
10
66
11
65
OUT3P
OUT3N
12
64
13
63
N.C.
AVDD
14
15
61
GND
IN4P
16
60
17
59
IN4N
GND
IN5P
IN5N
18
58
19
57
20
56
21
55
GND
IN6P
IN6N
22
54
23
53
GND
25
MAX1434
24
62
52
EXPOSED PADDLE—CONNECTED TO GND
51
OVDD
OVDD
CLKOUTP
CLKOUTN
OVDD
FRAMEP
FRAMEN
OVDD
OUT4P
OUT4N
OVDD
OUT5P
OUT5N
N.C.
0VDD
N.C.
OUT6P
OVDD
OUT7N
OUT7P
OVDD
OUT6N
AVDD
AVDD
AVDD
AVDD
AVDD
CVDD
CLK
GND
AVDD
SLVS/LVDS
GND
N.C.
DT
GND
IN7P
IN7N
GND
26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
TQFP
14mm x 14mm x 1mm
______________________________________________________________________________________
21
MAX1434
ピン配置 _______________________________________________________________________
パッケージ _________________________________________________________________________
(このデータシートに掲載されているパッケージ仕様は、最新版が反映されているとは限りません。最新のパッケージ情報は、
japan.maxim-ic.com/packagesをご参照下さい。)
For the MAX1434 exposed paddle variation, the package code is C100E-2.
14x14x1.00L TQPF, EXP. PAD.EPS
MAX1434
シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
22
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シリアルLVDS出力付き、オクタル、
10ビット、50Msps、1.8V ADC
(このデータシートに掲載されているパッケージ仕様は、最新版が反映されているとは限りません。最新のパッケージ情報は、
japan.maxim-ic.com/packagesをご参照下さい。)
For the MAX1434 exposed paddle variation, the package code is C100E-2.
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マキシムは完全にマキシム製品に組込まれた回路以外の回路の使用について一切責任を負いかねます。回路特許ライセンスは明言されていません。
マキシムは随時予告なく回路及び仕様を変更する権利を留保します。
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MAX1434
パッケージ (続き)________________________________________________________________

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