最適化した位相同期回路を組み込んだ タイムデジタイザの開発 ! 名大理A、Open-ItB、KEK素核研C 臼井主紀AB、戸本誠AB、堀井泰之AB、小野木宏太AB、 佐々木修BC、田中真伸BC、田内一弥BC Introduction 2 10 タイムデジタイザ（TDC）は、多くの物理実験で使用されている 要求時間分解能 ・ATLAS MDT：約250 ps ・Belle ll TOPカウンター：50 ps 位相同期回路（Phase Locked Loop；PLL）を用いたTDCの構成 利点：ICプロセスの微細化に伴い、高速動作が可能 目標 ・PLLを用いて、O(100) psの時間分解能を持つTDCをASICで開発する ・プロセスによる高速化の限界を調べる - 使用プロセス：Taiwan Semiconductor Manufacturing Co., Ltd(TSMC社) 180nm( Lmin=180nm) PLLを用いたTDCの構成 ! ! ! ! ! インバータ2個分の遅延時間 ! = 刻み時間 ! ! ! ! ! ! ! 利点：基準クロックに対して、周波数がN倍のクロック信号を生成できる 基準クロックで動作をモニターでき、温度変化や電源電圧変化に強い → 校正が簡単 多チャンネル化が容易 TDCの時間分解能には、電圧制御発振器のインバータの性能が大きく寄与する 3 10 4 PLLの測定結果 制御電圧[V] Vcon [V] 出力周波数[MHz] out.clk[MHz] 前回の学会で報告した（2014年秋期学会 21aSG04） ! 500 1.8 ! 450 測定値 測定値 1.6 ! 400 期待される値 期待される値 1.4 350 ! 300 1.2 ! 250 1 ! 200 0.8 150 ! 100 0.6 ! 50 0.4 ! 00 50 100 150 200 250 300 350 400 450 500 0 50 100 150 ref.clk × 32[MHz] ! 入力周波数[MHz] 10 200 250 300 350 400 450 Frequency [MHz] 入力周波数[MHz] ! ・最小刻み時間 約83 ps（基準クロック11.5 MHz入力時） ・ジッタ 19 ps - 25 ps（基準クロック11.5 MHz入力時） ! ※約370 MHz以上（制御電圧：約0.72 V）で動作しない原因はレイアウト時の 寄生容量 5 TDCの測定結果 10 信号検出部分は期待通りの出力波形を確認できた データ信号 クロック信号 信号検出タイミング 問題点 デジタル出力が測定できない 原因 MOSFETのサイズを誤ったため、クロック信号がDFFに入力できていない → 信号検出部分の出力から時間分解能を導出する 6 時間分解能 10 導出方法 データ信号をあるクロック信号の立ち上がり（A）まわりでスキャンして、検出するか どうか調べる データ信号 クロック信号 A B 出力 （Aで検出） 出力 （Bで検出） NB NA + NB 検出回数 NA 検出回数 NB 1 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 0 0.5 1 1.5 2 2.5 DATA input timing [ns] 遅延時間[ns] 誤差関数をフィッティング ! ! bが時間分解能 → 134 4 ps 刻み時間（約83 ps）とジッタ（約20 ps） に対して大きい 7 DFFのアナログ特性 10 時間分解能悪化の一因として、DFFのアナログ特性が考えられる DFFの構成 CK ! データ信号 ! ! CK CK ! ! ! CK ! データ信号のゆらぎ（10ps）が、 約100psのずれとして出力される場合 がある 改善策： クロックドインバータの応答速度 を早くすれば、出力のずれを解消できる 注意点 消費電力、サイズ、レイアウト CK Q1 Q2 CK CK CK Q1 Q2 約100 ps Q1 Q2 約0 ps 電圧制御発振器の改良（差動型） time step[ps] 刻み時間[ps] さらに高時間分解能にするため、PLLの刻み時間を向上させる 1. 差動型電圧制御発振器 利点 ・コモンモードノイズを打ち消せる ・偶数個のインバータで構成できるので、出力を8bitや16bitにしやすい 注意点 ・信号線のレイアウト ・消費電力 100 通常型 差動型 90 80 70 60 50 40 最小刻み時間 30 53 ps→18 ps 20 10 0 0.6 0.8 1 1.2 1.4 1.6 1.8 Vcon[V] 制御電圧[V] 8 10 電圧制御発振器の改良（抵抗挿入型） time step[ps] 刻み時間[ps] 2. 抵抗挿入型電圧制御発振器 （L Perktold and J Christiansen 2014 JINST 9 C01060） 利点 ・刻み時間の分割数を抵抗の数で決められる 注意点 ・抵抗のサイズ ・レイアウト 100 90 通常型 抵抗挿入型 80 70 60 50 40 最小刻み時間 30 53 ps→26 ps 20 10 0 0.6 0.8 1 1.2 1.4 1.6 1.8 Vcon[V] 制御電圧[V] 9 10 まとめ 10 10 位相同期回路を用いて汎用タイムデジタイザの開発を行なった ・位相同期回路 最小刻み時間：83 ps ジッタ：19 ps - 25 ps ・タイムデジタイザ 時間分解能：134 4 ps → 様々な高エネルギー実験に使用できる可能性を示した ! 次期チップ製作に向けた提案 ・Dフリップフロップのアナログ特性を考慮した設計 ・電圧制御発振器の改良 - 差動型 最小刻み時間：18 ps - 抵抗挿入型 最小刻み時間：26 ps 本研究を基礎とすれば、約20psの時間分解能をもつ汎用タイムデジタイザが開発 可能であることを明らかにした backup クロックドインバータ 12 10 パラメータ（上のMOSから順に） 改良前 改良後 L=180nm W=8um L=240nm W=60um L=180nm W=8um 変更なし L=180nm W=4um 変更なし L=180nm W=4um L=240nm W=30um ・電流量を増やすようにWを変更 ・電源ノイズを考慮して、Lは最小値を避ける 240 nmは、電圧制御発振器のインバータ を参考にした
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