XV100 Advanced Picture Enhancer 1. SUMMARY 機能概要 XV100 は、フラットパネルＴＶ向けの高画質化チップです。IP 変換、スケーラ等を含むバックエンドチップとフラットパネルとの間に挿入することにより、ノイズリダクション、エッジエンハンス機能を実現することが可能です。出力は、LVDS か CMOS かを選択することが可能です。１チップ TV ソリューション LSI の画質調整の機能補完に最適な LSI です。 XV100 is a chip to provide high quality picture enhancement functionality suitable for flat panel TV set. By inserting the chip between back-end chip including IP Conversion, Scalar etc. and flat panel, it becomes possible to achieve noise reduction and edge enhancement. This chip would be very much effective to enhance the picture quality in 1 chip TV solution. 2. 特長 FEATURES エッジエンハンサノイズリダクションカラーマネージメント HUE／カラー調整、コントラスト／ブライトネス調整 GBR 独立ガンマ、GBR 独立ゲイン／バイアス調整機能 VGA（640x480）、SVGA（800x600）、WVGA（852x480）、XGA（1024x768）、HDTV1（1280x720）、WXGA（1280x768）、 WXGA（1366x768）のパネル解像度に対応パネル制御用タイミングを作成するためのプログラマブル・タイミング出力ポート５系統入力タイミングは、HS、VS 及び DE（データ・イネーブル）各１系統及びトランスペアレント２系統 24bit/30bitGBR 入力対応（TTL レベル入力） 18bit/24bit/30bit 出力対応（CMOS レベル出力、LVDS 出力） I2C インターフェースシステムクロック（24.576MHz）、パネルクロック（27MHz∼90MHz）電源電圧 1.8V(ディジタルコア)、3.3V（ディジタル I/O）、3.3V（LVDS）、3.3V(PLL) パッケージ：TQFP128pin(0.4mm ピッチ) Edge Enhancer Noise Reduction Color Management Hue and Color Adjustment, Contrast and Brightness Adjustment Adjustment of GBR independent gamma and GBR independent gain & bias Support the panel resolution of VGA (640x480), SVGA (800x600), WVGA (852x480), XGA (1024x768), HDTV1 (1280x720), WXGA (1280x768) and WXGA (1366x768) 5 lines of programmable timing output ports to generate timing signals for panel control. Input timing of each 1 line of HS, VS and Data Enable and 2 lines of transparent. Support 24-bit and 30-bit GBR input (TTL level ) Support 18-bit, 24-bit and 30-bit output (CMOS level output, LVDS output) I2C Interface System clock ( 24.576MHz ), panel dot clock (27MHz up to 90MHz) Power Supply voltage : 1.8V (digital core), 3.3V (digital I/O) ,3.3V( LVDS) , 3.3V(PLL) Package: TQFP128-pin (0.4mm pitch) 3. アプリケーション Target Applications 液晶 TV LCD TV VDD-037-008-00 D1.00 April. 19, 2007 © 2007 IIX, INC. CONFIDENTIAL / DO NOT DUPLICATE CONFIDENTIAL / DO NOT DUPLICATE 4. システム接続例 Sample System Configuration Micro Processor I2C I2C Scaler LSI or 1 Chip FPD Controller 5. 機能ブロック図 CMOS RGB Parallel XV100 LVDS To LCD XV100 Functional Block Diagram I2C Bus XV100 I2C Interface G B R LVDS TX Output I/F (txif) Input I/F Noise Reduction Edge Enhance Picture Control （Contrast）（Brightness）（Saturation）（HUE） Internal Timing Generation Input Gain Control LVDS G B R Panel Interface Color Management 1. 本書に記載された内容は、予告なく変更されることがあります。 2. 本書によって、当社の工業所有権、知的所有権およびその他の権利に対する実施許諾を行うものではありません。 3. 本製品ならびに本書に記載された技術等の使用に関して、当社は、第三者の工業所有権、知的所有権およびその他の権利に対する実施許諾を行うものではありません。 4. 本書に記載された内容の一部または全てを、当社に無断で転載、複製することを禁止します。 1. Specifications are subject to change without notice. 2. IIX Inc. reserves the right to make changes to its products or specifications to improve performance, reliability, or manufacturability without notice. 3. IIX Inc. assumes no liability for applications assistance or customer product design. 4. No license is granted by its implication or otherwise under any patent or other intellectual property rights of IIX Inc. 5. Product and company listed here are trademarks or trade-names of their respected companies. VDD-037-008-00 D1.00 April. 19, 200 © 2007 IIX, INC. CONFIDENTIAL / DO NOT DUPLICATE