Mutualisation des ressources FPGA par une mise en

PUBLICATION OFFRE DE THESE SUR ABG ET ED SPIM
TITRE : Mutualisation des ressources FPGA par une mise en oeuvre d'architectures NoC à partir de
modèles UML MARTE
Mots-clés (séparés par des virgules) : Réseaux sur puce, architecture reconfigurable, modélisation
vhdl, modélisation UML
Présentation de l'établissement recruteur* : 0 /4000 caractères maximum :
Le laboratoire LE2I ( Laboratoire d' Électronique, d'Informatique et de l'image ) est un
institut de recherche français situé en Bourgogne. Ses domaines de recherche sont :
l'électronique et les Sciences de la Technologie de l'Information et de la Communication
(STIC). Le Le2i est affilié au CNRS sous le label UMR 6306 et est réparti dans 4 villes
différentes : Auxerre , Chalon -sur- Saône , Le Creusot et Dijon (la capitale de la
Bourgogne).
Le laboratoire comprend 220 personnes dont 102 sont des enseignant-chercheurs de
l'Université de Bourgogne , Dijon AgroSup et de l'ENSAM . Il y a environ 120 doctorants et
post-doctorants .
Le laboratoire est organisé en trois départements: Informatique, Vision et l'Electronique .
Le département d'informatique est très actif dans le transfert de technologie et a de fortes
collaborations avec des groupes industriels tels que : Renault , EADS et AREVA .
Le département de Vision gagne la reconnaissance et va bientôt atteindre un niveau
international , il a déjà publié des articles dans certaines des meilleures publications ( IEEE
PAMI , IEEE Signal Processing Letters, IEEE mesure Sciences et Instrumentation , Optique
Express, Pattern Recognition , etc ... ) .
Le département électronique est un chef de file national et international dans son domaine de
recherche , avec des niveaux élevés publications (IEEE Circuits Solid State , IEEE Neural
Works ...) . Il est spécialisé dans les systèmes électroniques numériques et analogiques. Ce
département est impliqué dans cette thèse. Il a en effet spécifiquement une solide expérience
de recherche en " architecture des systèmes sur puce complexes".
Dans l'équipe « Capteurs et architecture " , certaines activités se concentrent sur les méthodes
et outils de l'AAA ( Algorithme - Architecture- adéquation ) , l'acquisition de l'image et le
traitement en temps réel du signal/image . Parmi ces activités, le groupe de recherche «
Outils et méthodes» met l'accent sur le développement d'outils pour la synthèse de
l'architecture et de la génération de systèmes multiprocesseur sur puce ( MPSoCSoC ) à
partir d'une description de haut niveau . Nous avons développé un outil logiciel qui permet le
prototypage rapide d'algorithmes pour traitement du signal et de des images. L'outil que nous
avions développé permet la programmation de plates-formes matérielles reconfigurables
basées sur FPGAs. La plate-forme de référence que nous avions utilisée est composée de
plusieurs processeurs RISC, de plusieurs accélérateurs matériels et de moyens de
communication via le bus Wishbone. Depuis 2009, le projet RapTom (Rapid Prototyping
TOols and Methods) regroupe les chercheurs du laboratoire Le2i intéressés par le
développement d'outils et de méthodologies pour la conception des systèmes reconfigurables.
Cette thèse rentre dans le cadre de ce projet qui est dirigé par le Pr. E. Bourennane.
Description du sujet de thèse : 0 /4000 caractères maximum
RESUME
L’objectif de cette thèse est de proposer une approche de conception permettant le
dimensionnement et l’adaptation d’une architecture de communication de type NoC
supportant des IPs hétérogènes et multi-utilisateur dans un environnement multi-FPGA. Les
plateformes FPGAs hétérogènes peuvent être utilisées conjointement et indépendamment par
plusieurs utilisateurs ou applications. L’Ingénierie Dirigée par les Modèles (IDM) est
considérée aujourd'hui comme l’une des approches les plus attrayantes pour le
développement des systèmes. Son objectif est de favoriser l’étude séparée des différents
aspects du système et de privilégier la réutilisation et l’échange des différentes parties
étudiées.
Cette thèse visera donc à définir les concepts UML2 nécessaires à la représentation et à
l'abstraction des briques de base nécessaires aussi bien d’un point de vue architecture
qu’applicatif. Elle contribuera également à la définition des passerelles du formalisme UML
MARTE vers IP-XACT. La fin de la thèse sera consacrée à la modélisation d’une
architecture NoC reconfigurable dynamiquement et validée via une application de traitement
d'image ou vidéo.
SUJET
Les SoCs (System on Chip) sont des systèmes complexes qui peuvent contenir plusieurs IPs
(Intellectual Property) matérielles et des processeurs pour l'exécution des parties logicielles.
Un SoC est généralement composé d'unités de mémorisations, d'unités de calculs et d'une
infrastructure de communication. Les réseaux sur puce (NoC : Network-on-Chip) sont de
plus en plus utilisés comme la solution pour résoudre les problèmes liés aux interconnexions
entre IPs au sein d'une architecture reconfigurable type FPGA.
Face à la complexité de ces systèmes, il est nécessaire d’utiliser des techniques de
modélisation et des langages communs permettant l’expression, l’échange, et la
compréhension de leurs principales fonctionnalités dès les premières phases de conception.
Dans ce domaine, l’ingénierie dirigée par les modèles (IDM) est considérée aujourd'hui
comme l’une des approches les plus prometteuses dans le développement des systèmes. Son
objectif est de favoriser l’étude séparée des différents aspects du système et de privilégier la
réutilisation et l’échange des différentes parties étudiées. L'approche IDM fait généralement
appel à l’utilisation de langages de modélisation communs et standardisés tel que UML2. Ce
langage offre une notation consensuelle permettant de mieux visualiser et contrôler la
construction du système en clarifiant les différentes relations et interactions possibles.
Dans un premier temps, cette thèse sera consacrée à l’étude de l’état de l’art des réseaux sur
puce existants notamment les réseaux maillés.
Dans un second temps, cette thèse s’intéressera à la spécification du réseau sur puce en
utilisant le langage UML2 et en respectant le profil MARTE.
On s’intéressera également à la définition du modèle de spécification du matériel
reconfigurable, basé sur le standard IP-XACT afin de simplifier l'intégration des IPs au sein
du NoC.
Dans un troisième temps, les besoins liés à la reconfiguration dynamique seront identifiés. Ce
travail préliminaire permettra de définir les besoins pour l’implémentation des modèles de
spécification du système reconfigurable dynamiquement. Cette tâche aura pour but de
proposer des extensions aux formats de spécification existants afin de tenir compte de la
reconfiguration dynamique des NoC à haut niveau d’abstraction.
Les blocs fonctionnels d'un utilisateur lambda (IPs matériels et tâches logicielles) peuvent
être décrits en C ou en VHDL et on peut avoir plusieurs types de blocs différents : - blocs de
calculs de type flot de données simple (données en entrée et données en sortie); - blocs avec
mémorisation de données (exemple MPEg4). Dans ce dernier cas, il faut prévoir un aspect
utilisation ou virtualisation des mémoires physiques internes et/ou externes.
On considèrera que le placement des IPs sur le NoC se fait de manière directe (chaque IP
serait connecté à un seul routeur).
On envisage d'utiliser cette plateforme dans deux cas distincts:
1er cas d’utilisation de la plateforme: plusieurs blocs IPs sont disponibles à un moment
donné, aucune architecture de définie. Dans ce cas, on sera amené à bien dimensionner le
NoC en fonction des paramètres (besoins en ressources, fréquences) des IPS.
2ème cas d’utilisation : une architecture est implantée et des blocs IPs sont en cours
d’exécution. Dans ce cas de figure, l'utilisation de la reconfiguration dynamique partielle
pour l’intégration de plusieurs applications sera nécessaire.
Profil du candidat : 0 /4000 caractères maximum
Le candidat doit disposer d'un master 2 (ou ingénieur) dans l'un des domaines suivants :
Systèmes embarqués, conception de systèmes électroniques, génie électrique et/ou
informatique. Il doit disposer de bonnes connaissances en programmation matérielle (vhdl,
verilog) et en modélisation UML. Des connaissances sur les réseaux sur puce et sur les
composants reconfigurables (FPFA) seront appréciées.
Contact* : 0 /2000 caractères maximum
Directeur de thèse : Pr. El-Bay Bourennane
Email : [email protected]
Laboratoire LE2I UMR CNRS 6306, Dijon, France
La bourse de thèse est pour 3 ans à partir de septembre 2014.

Download Report